DE112020000955T5 - Nichtflüchtiger niederspannungs-speicher hoher dichte mit unidirektionaler platten- und bitzeile und säulenkondensator - Google Patents

Nichtflüchtiger niederspannungs-speicher hoher dichte mit unidirektionaler platten- und bitzeile und säulenkondensator Download PDF

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Abstract

Beschrieben wird eine 1T-1C-Speicher-Bitzelle (ein Transistor und ein Kondensator) mit geringem Stromverbrauch und hoher Dichte, wobei der Kondensator eine Säulenstruktur mit ferroelektrischem Material (Perowskit, unzulässiges Ferroelektrikum oder hexagonales Ferroelektrikum) und leitfähigen Oxiden als Elektroden aufweist. In verschiedenen Ausführungsformen umhüllt eine Schicht der leitfähigen Oxidelektrode den Säulenkondensator und bildet die äußere Elektrode des Säulenkondensators. Der Kern des Säulenkondensators kann verschiedene Formen annehmen.

Description

  • BEANSPRUCHUNG EINER PRIORITÄT
  • Diese Anmeldung beansprucht die Priorität der US-Patentanmeldung Nr. 16/287,953 , die am 27. Februar 2019 eingereicht wurde und den Titel „High-Density Low Voltage Non-Volatile Memory with Unidirectional Plate-Line and Bit-Line and Pillar Capacitor“ trägt, die durch Bezugnahme in ihrer Gesamtheit für alle Zwecke einbezogen wird.
  • HINTERGRUND
  • Der in Prozessoren verwendete Standardspeicher ist der statische Direktzugriffsspeicher (SRAM) oder der dynamische Direktzugriffsspeicher (DRAM) sowie deren Derivate. Diese Speicher sind flüchtige Speicher. Wenn beispielsweise die Stromzufuhr zu den Speichern abgeschaltet wird, verlieren die Speicher ihre gespeicherten Daten. Nichtflüchtige Speicher werden jetzt auch häufig in Computerplattformen verwendet, um magnetische Festplatten zu ersetzen. Nichtflüchtige Speicher behalten ihre gespeicherten Daten über längere Zeiträume (z. B. Monate, Jahre oder für immer), selbst wenn die Stromzufuhr zu diesen Speichern unterbrochen wird. Beispiele für nichtflüchtige Speicher sind magnetische Direktzugriffsspeicher (MRAM), NAND- oder NOR-Flash-Speicher. Diese Speicher eignen sich möglicherweise nicht für stromsparende und kompakte Computergeräte, da sie eine hohe Schreibenergie, eine geringe Dichte und einen hohen Stromverbrauch aufweisen.
  • Die hier gegebene Hintergrundbeschreibung dient dazu, den Kontext der Offenbarung allgemein darzustellen. Sofern hier nicht anders angegeben, ist das in diesem Abschnitt beschriebene Material nicht Stand der Technik für die Ansprüche in dieser Anmeldung und wird durch die Aufnahme in diesen Abschnitt nicht als Stand der Technik anerkannt.
  • Figurenliste
  • Die Ausführungsformen der Offenbarung werden anhand der nachstehenden detaillierten Beschreibung und der beigefügten Zeichnungen verschiedener Ausführungsformen der Offenbarung besser verstanden, die jedoch nicht als Beschränkung der Offenbarung auf die spezifischen Ausführungsformen zu verstehen sind, sondern lediglich der Erläuterung und dem Verständnis dienen.
    • Die 1A-B zeigen eine dreidimensionale (3D) Ansicht bzw. einen entsprechenden Querschnitt einer 1T-1C-Speicher-Bitzelle (ein planarer Transistor und ein Kondensator), die einen Säulenkondensator mit ferroelektrischem Material und leitenden Oxiden als Elektroden umfasst, wobei eine der leitenden Oxidelektroden den Säulenkondensator gemäß einigen Ausführungsformen umhüllt.
    • 1C zeigt einen Querschnitt einer 1T-1C-Speicher-Bitzelle, bei der der Säulenkondensator mit FE-Material gemäß einigen Ausführungsformen zwischen der Plattenleitung (PL) und der Bitzeile (BL) ausgebildet ist.
    • 1D zeigt einen Querschnitt einer 1T-1C-Speicher-Bitzelle, in der zwei Säulenkondensatoren mit FE-Material zwischen der Plattenleitung (PL) und der Bitzeile (BL) ausgebildet sind, gemäß einigen Ausführungsformen.
    • 2 zeigt ein hochdichtes Layout der 1T-1C-Bitzelle von 1 gemäß einigen Ausführungsformen.
    • 3A-B zeigen eine 3D-Ansicht von Säulenkondensatoren mit Seitenwandbarrieredichtung gemäß einigen Ausführungsformen.
    • 4A zeigt eine 3D-Ansicht eines Säulenkondensators mit einem umlaufenden leitfähigen Oxid als erste Elektrode über einer ferroelektrischen Struktur und einem brechenden intermetallischen Material innerhalb der Säule als zweite Elektrode gemäß einigen Ausführungsformen.
    • 4B zeigt eine 3D-Ansicht eines Säulenkondensators mit einem umlaufenden leitfähigen Oxid als erste Elektrode über einer ferroelektrischen Struktur und einem Stapel aus brechendem Intermetall innerhalb der Säule als zweite Elektrode, wobei der Stapel gemäß einigen Ausführungsformen eine Metallbeschichtung aufweist.
    • 5A-B zeigen eine 3D-Ansicht bzw. einen entsprechenden Querschnitt einer 1T-1C-Speicher-Bitzelle (ein FinFET bzw. Fin-Feldeffekttransistor und ein Kondensator), die einen Säulenkondensator mit ferroelektrischem Material und leitenden Oxiden als Elektroden umfasst, wobei eine der leitenden Oxidelektroden den Säulenkondensator gemäß einigen Ausführungsformen umgibt.
    • 6 zeigt ein hochdichtes Layout der 1T-1C-Bitzelle von 5A gemäß einigen Ausführungsformen.
    • 7 zeigt eine 3D-Ansicht einer 1T-1C-Speicher-Bitzelle (ein Backend-FinFET und ein Kondensator), die einen Säulenkondensator mit ferroelektrischem Material und leitenden Oxiden als Elektroden umfasst, wobei eine der leitenden Oxidelektroden den Säulenkondensator umhüllt, in Übereinstimmung mit einigen Ausführungsformen.
    • 8 zeigt ein Flussdiagramm zur Bildung einer 1T-1C-Bitzelle in Übereinstimmung mit einigen Ausführungsformen.
    • 9 zeigt ein Flussdiagramm zur Bildung des Säulenkondensators für die 1T-1C-Bitzelle gemäß einigen Ausführungsformen.
    • 10 zeigt einen Speicherchip mit einem Array aus 1T-1C-Bitzellen und Logik gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Einige Ausführungsformen beschreiben eine 1T-1C-Speicher-Bitzelle (ein Transistor und ein Kondensator), wobei der Kondensator eine Säulenstruktur mit ferroelektrischem Material und leitenden Oxiden als Elektroden aufweist. In verschiedenen Ausführungsformen umhüllt eine Schicht der leitenden Oxidelektrode den Säulenkondensator und bildet die äußere Elektrode des Säulenkondensators. Der Kern des Säulenkondensators kann verschiedene Formen annehmen.
  • In einigen Ausführungsformen enthält der Kern des Säulenkondensators eine weitere Schicht aus leitfähigem Oxid, so dass sich das ferroelektrische (FE) Material zwischen der äußeren leitfähigen Oxidschicht (oder Elektrode) und der inneren leitfähigen Oxidschicht (oder Elektrode) befindet. In einigen Ausführungsformen umfasst der Teil des Säulenkondensators, der mit dem Transistor gekoppelt ist, eine Barrierestruktur aus einem brechenden intermetallischen Material (z. B. Ti-Al, Ti, V, Cr, Mn, Zr, Nb, Mo, Tc, Ru, Rh, Hf, Ta, W, Re, Os, Ir, Al oder Co). In einigen Ausführungsformen ist die Sperrschicht ein Supergitter aus einem ersten Material und einem zweiten Material, wobei das erste Material Ti und Al (z. B. TiAl) und das zweite Material Ta, W und Co (z. B. Schichten aus Ta, W und Co zusammen) enthält. In verschiedenen Ausführungsformen sind die Gitterparameter der Sperrschicht an die Gitterparameter der leitenden Oxide und/oder des FE-Materials angepasst. In einigen Ausführungsformen ist die äußere leitfähige Oxidschicht teilweise oder vollständig mit einer Seitenwand-Sperrschicht (z. B. Ti-Al-O oder MgO) bedeckt. In verschiedenen Ausführungsformen sind die Gitterparameter der Seitenwand-Sperrdichtung an die Gitterparameter des äußeren leitfähigen Oxids angepasst.
  • Bei dem FE-Material kann es sich um ein beliebiges geeignetes Niederspannungs-FE-Material handeln, das es dem FE-Material ermöglicht, seinen Zustand durch eine niedrige Spannung (z. B. 100 mV) zu ändern. In einigen Ausführungsformen umfasst das FE-Material ein Perowskit des Typs ABO3, wobei „A“ und „B“ zwei Kationen unterschiedlicher Größe sind und „O“ Sauerstoff ist, der ein Anion darstellt, das an beide Kationen bindet. Im Allgemeinen ist die Größe der Atome von A größer als die der Atome von B. In einigen Ausführungsformen kann das Perowskit dotiert sein (z. B. mit La oder Lanthaniden). In verschiedenen Ausführungsformen, wenn das FE-Material ein Perowskit ist, sind die leitfähigen Oxide vom Typ AA'BB'O3. A' ist ein Dotiermittel für den Atomplatz A, es kann ein Element aus der Reihe der Lanthaniden sein. B' ist ein Dotierungsmittel für den Atomplatz B, es kann ein Element aus der Reihe der Übergangsmetalle sein, insbesondere Sc, Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Zn. A' kann die gleiche Wertigkeit wie A haben, mit einer anderen ferroelektrischen Polarisierbarkeit.
  • In einigen Ausführungsformen umfasst das FE-Material hexagonale Ferroelektrika des Typs h-RMnO3, wobei R ein Seltenerdelement ist, nämlich Cer (Ce), Dysprosium (Dy), Erbium (Er), Europium (Eu), Gadolinium (Gd), Holmium (Ho), Lanthan (La), Lutetium (Lu), Neodym (Nd), Praseodym (Pr), Promethium (Pm), Samarium (Sm), Scandium (Sc), Terbium (Tb), Thulium (Tm), Ytterbium (Yb) und Yttrium (Y). Die ferroelektrische Phase ist durch eine Verformung der geschichteten MnO5-Polyeder gekennzeichnet, die mit einer Verschiebung der Y-Ionen einhergeht, was zu einer elektrischen Nettopolarisation führt. In einigen Ausführungsformen umfasst das hexagonale FE eines der folgenden Elemente: YMnO3 oder LuFeO3. In verschiedenen Ausführungsformen, wenn das FE-Material hexagonale Ferroelektrika umfasst, sind die leitfähigen Oxide vom Typ A2O3 (z.B. In2O3, Fe2O3) und ABO3, wobei „A“ ein Seltenerdelement und B Mn ist.
  • In einigen Ausführungsformen umfasst das FE-Material ein unechtes FE-Material. Ein unzulässiges Ferroelektrikum ist ein Ferroelektrikum, bei dem der primäre Ordnungsparameter ein Ordnungsmechanismus ist, wie z. B. eine Verformung oder ein Knicken der atomaren Ordnung. Beispiele für unzulässige FE-Materialien sind die LuFeO3-Materialien oder das Supergitter der ferroelektrischen und paraelektrischen Materialien PbTiO3 (PTO) und SnTiO3 (STO) bzw. LaAlO3 (LAO) und STO. Zum Beispiel ein Supergitter aus [PTO/STO]n oder [LAO/STO]n, wobei „n“ zwischen 1 und 100 liegt. Obwohl verschiedene Ausführungsformen hier mit Bezug auf ferroelektrisches Material zur Speicherung des Ladungszustands beschrieben werden, sind die Ausführungsformen auch für paraelektrisches Material anwendbar. Zum Beispiel kann der Säulenkondensator verschiedener Ausführungsformen unter Verwendung von paraelektrischem Material anstelle von ferroelektrischem Material gebildet werden.
  • Die verschiedenen Ausführungsformen haben zahlreiche technische Auswirkungen. Zum Beispiel ermöglicht die mit dem Säulenkondensator gebildete Speicher-Bitzelle das Schalten des FE-Zustands im FE-Säulenkondensator mit sehr niedriger Spannung (z. B. 100 mV). Der FE-Säulenkondensator kann mit jeder Art von Transistor verwendet werden. Beispielsweise kann der FE-Säulenkondensator verschiedener Ausführungsformen mit planaren oder nicht-planaren Transistoren verwendet werden. Die Transistoren können im Frontend oder im Backend ausgebildet sein. Die mit dem Säulenkondensator gebildete Speicher-Bitzelle ist im Vergleich zu herkömmlichen DRAM-Bitzellen höher und schmaler. Dadurch können mehr Bitzellen in einem Chip untergebracht werden, was zu einem Speicher mit höherer Dichte führt, der mit niedrigeren Spannungen als herkömmliche DRAMs betrieben werden kann und gleichzeitig das begehrte Nichtflüchtigkeitsverhalten aufweist. In einigen Ausführungsformen werden die Speicher-Bitzellen im Frontend und im Backend gebildet, um die Dichte des Speichers pro Chip weiter zu erhöhen. Weitere technische Effekte werden aus den verschiedenen Ausführungsformen und Abbildungen ersichtlich.
  • In der folgenden Beschreibung werden zahlreiche Details erörtert, um eine gründlichere Erläuterung der Ausführungsformen der vorliegenden Offenbarung zu geben. Einem Fachmann wird jedoch klar sein, dass Ausführungsformen der vorliegenden Offenbarung auch ohne diese spezifischen Details praktiziert werden können. In anderen Fällen werden bekannte Strukturen und Vorrichtungen in Form von Blockdiagrammen und nicht im Detail dargestellt, um zu vermeiden, dass Ausführungsformen der vorliegenden Offenbarung unklar werden.
  • Man beachte, dass in den entsprechenden Zeichnungen der Ausführungsformen Signale durch Linien dargestellt werden. Einige Linien können dicker sein, um mehrere Signalpfade anzuzeigen, und/oder Pfeile an einem oder mehreren Enden haben, um die primäre Informationsflussrichtung anzuzeigen. Solche Angaben sind nicht als einschränkend zu verstehen. Vielmehr werden die Linien in Verbindung mit einer oder mehreren beispielhaften Ausführungsformen verwendet, um das Verständnis einer Schaltung oder einer logischen Einheit zu erleichtern. Jedes dargestellte Signal kann, je nach den Erfordernissen oder Vorlieben des Entwurfs, ein oder mehrere Signale umfassen, die sich in beide Richtungen bewegen können, und kann mit jeder geeigneten Art von Signalschema implementiert werden.
  • Der Begriff „Vorrichtung“ kann sich im Allgemeinen auf einen Apparat beziehen, je nach dem Kontext, in dem dieser Begriff verwendet wird. So kann sich eine Vorrichtung beispielsweise auf einen Stapel von Schichten oder Strukturen, eine einzelne Struktur oder Schicht, eine Verbindung verschiedener Strukturen mit aktiven und/oder passiven Elementen usw. beziehen. Im Allgemeinen handelt es sich bei einer Vorrichtung um eine dreidimensionale Struktur mit einer Ebene in x-y-Richtung und einer Höhe in z-Richtung eines kartesischen x-y-z-Koordinatensystems. Die Ebene der Vorrichtung kann auch die Ebene eines Geräts sein, das die Vorrichtung umfasst.
  • In der gesamten Beschreibung und in den Ansprüchen bedeutet der Begriff „verbunden“ eine direkte Verbindung, wie z. B. eine elektrische, mechanische oder magnetische Verbindung zwischen den Dingen, die verbunden sind, ohne irgendwelche Zwischeneinrichtungen.
  • Der Begriff „gekoppelt“ bedeutet eine direkte oder indirekte Verbindung, z. B. eine direkte elektrische, mechanische oder magnetische Verbindung zwischen den Dingen, die verbunden sind, oder eine indirekte Verbindung über eine oder mehrere passive oder aktive Zwischeneinrichtungen.
  • Der Begriff „benachbart“ bezieht sich hier im Allgemeinen auf die Position einer Sache, die sich neben einer anderen Sache befindet (z. B. unmittelbar neben oder nahe bei einer oder mehreren anderen Sachen) oder an eine andere Sache angrenzt (z. B. an sie angrenzt).
  • Der Begriff „Schaltung“ oder „Modul“ kann sich auf eine oder mehrere passive und/oder aktive Komponenten beziehen, die so angeordnet sind, dass sie miteinander zusammenwirken, um eine gewünschte Funktion zu erfüllen.
  • Der Begriff „Signal“ kann sich auf mindestens ein Stromsignal, Spannungssignal, magnetisches Signal oder Daten-/Taktsignal beziehen. Die Bedeutung von „ein“, „ein“ und „die“ schließt Pluralbezüge ein. Die Bedeutung von „in“ schließt „in“ und „ein“ ein.
  • Der Begriff „Skalierung“ bezieht sich im Allgemeinen auf die Umwandlung eines Entwurfs (Schaltplan und Layout) von einer Prozesstechnologie in eine andere Prozesstechnologie und die anschließende Verkleinerung der Layoutfläche. Der Begriff „Skalierung“ bezieht sich im Allgemeinen auch auf die Verkleinerung des Layouts und der Bauelemente innerhalb desselben Technologieknotens. Der Begriff „Skalierung“ kann sich auch auf die Anpassung (z. B. Verlangsamung oder Beschleunigung - d. h. Verkleinerung bzw. Vergrößerung) einer Signalfrequenz im Verhältnis zu einem anderen Parameter, z. B. dem Stromversorgungspegel, beziehen.
  • Die Begriffe „im Wesentlichen“, „nahe“, „ungefähr“, „nahe“ und „ungefähr“ beziehen sich im Allgemeinen auf eine Abweichung von +/- 10 % von einem Zielwert. So bedeuten beispielsweise die Begriffe „im Wesentlichen gleich“, „annähernd gleich“ und „ungefähr gleich“, sofern im expliziten Kontext ihrer Verwendung nichts anderes angegeben ist, dass zwischen den so beschriebenen Dingen nicht mehr als eine zufällige Abweichung besteht. In der Praxis beträgt eine solche Abweichung in der Regel nicht mehr als +/-10 % eines vorgegebenen Zielwertes.
  • Sofern nicht anders angegeben, bedeutet die Verwendung der Ordnungsadjektive „erster“, „zweiter“, „dritter“ usw. zur Beschreibung eines gemeinsamen Gegenstands lediglich, dass verschiedene Instanzen gleichartiger Gegenstände gemeint sind, und soll nicht implizieren, dass die so beschriebenen Gegenstände in einer bestimmten Reihenfolge stehen müssen, sei es zeitlich, räumlich, in der Rangfolge oder in sonstiger Weise.
  • Für die Zwecke der vorliegenden Offenbarung bedeuten die Ausdrücke „A und/oder B“ und „A oder B“ (A), (B) oder (A und B). Für die Zwecke der vorliegenden Offenbarung bedeutet die Formulierung „A, B und/oder C“ (A), (B), (C), (A und B), (A und C), (B und C) oder (A, B und C).
  • Die Begriffe „links“, „rechts“, „vorne“, „hinten“, „oben“, „unten“, „über“, „unter“ und ähnliche Begriffe in der Beschreibung und in den Ansprüchen werden zu beschreibenden Zwecken verwendet und nicht notwendigerweise zur Beschreibung von permanenten relativen Positionen. Die Begriffe „über“, „unter“, „Vorderseite“, „Rückseite“, „oben“, „unten“, „über“, „unter“ und „auf“, wie sie hier verwendet werden, beziehen sich beispielsweise auf eine relative Position einer Komponente, einer Struktur oder eines Materials in Bezug auf andere Komponenten, Strukturen oder Materialien innerhalb einer Vorrichtung, wenn solche physikalischen Beziehungen bemerkenswert sind. Diese Begriffe werden hier nur zu beschreibenden Zwecken und vorwiegend im Zusammenhang mit der z-Achse einer Vorrichtung verwendet und können sich daher auf die Ausrichtung einer Vorrichtung beziehen. Daher kann ein erstes Material, das sich im Kontext einer der hier dargestellten Abbildungen „über“ einem zweiten Material befindet, auch „unter“ dem zweiten Material liegen, wenn das Gerät im Kontext der dargestellten Abbildung verkehrt herum ausgerichtet ist. Im Zusammenhang mit Materialien kann ein Material, das über oder unter einem anderen angeordnet ist, in direktem Kontakt stehen oder ein oder mehrere dazwischen liegende Materialien haben. Außerdem kann ein Material, das zwischen zwei Materialien angeordnet ist, direkt mit den beiden Schichten in Kontakt stehen oder eine oder mehrere Zwischenschichten aufweisen. Im Gegensatz dazu steht ein erstes Material „auf“ einem zweiten Material in direktem Kontakt mit diesem zweiten Material. Ähnliche Unterscheidungen sind im Zusammenhang mit Bauteilgruppen zu treffen.
  • Der Begriff „zwischen“ kann im Zusammenhang mit der z-Achse, x-Achse oder y-Achse einer Vorrichtung verwendet werden. Ein Material, das sich zwischen zwei anderen Materialien befindet, kann mit einem oder beiden dieser Materialien in Kontakt sein, oder es kann von den beiden anderen Materialien durch ein oder mehrere dazwischen liegende Materialien getrennt sein. Ein Material, das sich „zwischen“ zwei anderen Materialien befindet, kann also mit einem der beiden anderen Materialien in Kontakt stehen oder durch ein dazwischenliegendes Material mit den beiden anderen Materialien verbunden sein. Eine Vorrichtung, die sich zwischen zwei anderen Vorrichtungen befindet, kann direkt mit einer oder beiden dieser Vorrichtungen verbunden sein, oder sie kann von den beiden anderen Vorrichtungen durch eine oder mehrere dazwischenliegende Vorrichtungen getrennt sein.
  • Hier können mehrere Schichten aus Nicht-Silizium-Halbleitermaterial innerhalb einer einzigen Rippenstruktur gestapelt werden. Die mehrfachen Nicht-Silizium-Halbleiterschichten können eine oder mehrere „P-Typ“-Schichten enthalten, die für P-Typ-Transistoren geeignet sind (z. B. eine höhere Lochbeweglichkeit als Silizium bieten). Die Mehrfachschichten aus Nicht-Silizium-Halbleitermaterial können ferner eine oder mehrere „N-Typ“-Schichten enthalten, die für N-Typ-Transistoren geeignet sind (z. B. eine höhere Elektronenbeweglichkeit als Silizium bieten). Die mehrfachen Nicht-Silizium-Halbleitermaterialschichten können außerdem eine oder mehrere Zwischenschichten enthalten, die die N-Typ- von den P-Typ-Schichten trennen. Die Zwischenschichten können zumindest teilweise geopfert werden, um beispielsweise zu ermöglichen, dass ein oder mehrere Gate-, Source- oder Drain-Schichten einen Kanalbereich eines oder mehrerer N-Typ- und P-Typ-Transistoren vollständig umschließen. Die mehreren Schichten aus Nicht-Silizium-Halbleitermaterial können zumindest teilweise mit selbstausrichtenden Techniken hergestellt werden, so dass ein gestapeltes CMOS-Bauelement sowohl einen hochbeweglichen N-Typ- als auch einen P-Typ-Transistor mit der Grundfläche eines einzelnen FET (Feldeffekttransistor) enthalten kann.
  • Hier bezieht sich der Begriff „Backend“ im Allgemeinen auf einen Abschnitt eines Chips, der dem „Frontend“ gegenüberliegt und in dem ein IC-Gehäuse (integrierter Schaltkreis) mit IC-Die-Bumps verbunden ist. So werden z. B. hochrangige Metallschichten (z. B. Metallschicht 6 und darüber in einem Zehn-Metall-Stapel) und entsprechende Durchkontaktierungen, die sich näher an einem Chipgehäuse befinden, als Teil des Backends des Chips betrachtet. Umgekehrt bezieht sich der Begriff „Frontend“ im Allgemeinen auf einen Abschnitt des Chips, der den aktiven Bereich (z. B. den Bereich, in dem die Transistoren hergestellt werden) und die Metallschichten auf niedriger Ebene und die entsprechenden Durchkontaktierungen, die sich näher am aktiven Bereich befinden (z. B. Metallschicht 5 und darunter in einem Zehn-Metall-Stapelchip), umfasst.
  • Es wird darauf hingewiesen, dass die Elemente der Figuren, die dieselben Referenznummern (oder Namen) wie die Elemente einer anderen Figur haben, auf jede Art und Weise arbeiten oder funktionieren können, die der beschriebenen ähnlich ist, aber nicht auf diese beschränkt ist.
  • 1A-B zeigen die 3D-Ansicht 100 bzw. den entsprechenden Querschnitt 120 einer 1T-1C-Speicher-Bitzelle (ein planarer Transistor und ein Kondensator), die einen Säulenkondensator mit ferroelektrischem Material und leitenden Oxiden als Elektroden umfasst, wobei eine der leitenden Oxidelektroden den Säulenkondensator gemäß einigen Ausführungsformen umhüllt. Die Speicher-Bitzellen der 1A-B umfassen einen planaren Transistor mit einem Substrat 101, Source 102, Drain 103, Kanalbereich 104, Gate mit Gate-Dielektrikum 105, Gate-Abstandshaltern 106a und 106b, Gate-Metall 107, Source-Kontakt 108a und Drain-Kontakt 108b.
  • Das Substrat 101 enthält ein geeignetes Halbleitermaterial wie einkristallines Silizium, polykristallines Silizium und Silizium auf Isolator (SOI). In einer Ausführungsform umfasst das Substrat 101 andere Halbleitermaterialien wie: Si, Ge, SiGe oder eine geeignete Gruppe III-V- oder Gruppe III-N-Verbindung. Das Substrat 101 kann auch Halbleitermaterialien, Metalle, Dotierstoffe und andere Materialien enthalten, die üblicherweise in Halbleitersubstraten vorkommen.
  • In einigen Ausführungsformen werden der Source-Bereich 102 und der Drain-Bereich 103 innerhalb des Substrats 101 angrenzend an den Gatestapel des Transistors gebildet. Der Source-Bereich 102 und der Drain-Bereich 103 werden im Allgemeinen entweder durch einen Ätz-/Abscheidungsprozess oder einen Implantations-/Diffusionsprozess gebildet.
  • Beim Ätz-/Abscheidungsprozess kann das Substrat 101 zunächst geätzt werden, um Vertiefungen an den Stellen des Source-Bereichs 102 und des Drain-Bereichs 103 zu bilden. Anschließend kann ein epitaktischer Abscheidungsprozess durchgeführt werden, um die Vertiefungen mit Material zu füllen, das zur Herstellung des Source-Bereichs 102 und des Drain-Bereichs 103 verwendet wird. Beim Implantations-/Diffusionsverfahren können Dotierstoffe wie Bor, Aluminium, Antimon, Phosphor oder Arsen durch Ionenimplantation in das Substrat eingebracht werden, um den Source-Bereich 102 und den Drain-Bereich 103 zu bilden. Auf die Ionenimplantation folgt in der Regel ein Glühprozess, der die Dotierstoffe aktiviert und sie dazu bringt, weiter in das Substrat 101 zu diffundieren.
  • In einigen Ausführungsformen werden eine oder mehrere Schichten aus Metall und/oder Metalllegierungen verwendet, um den Source-Bereich 102 und den Drain-Bereich 103 zu bilden. In einigen Ausführungsformen werden der Source-Bereich 102 und der Drain-Bereich 103 unter Verwendung eines oder mehrerer alternativer Halbleitermaterialien wie Germanium oder einer geeigneten Gruppe III-V-Verbindung hergestellt. In einigen Ausführungsformen werden der Source-Bereich 102 und der Drain-Bereich 103 unter Verwendung einer Siliziumlegierung wie Siliziumgermanium oder Siliziumkarbid hergestellt. In einigen Ausführungsformen wird die epitaktisch abgeschiedene Siliziumlegierung in-situ mit Dotierstoffen wie Bor, Arsen oder Phosphor dotiert.
  • Das Halbleitermaterial für den Kanalbereich 104 kann gemäß einigen Ausführungsformen aus demselben Material bestehen wie das Substrat 101. In einigen Ausführungsformen umfasst der Kanalbereich 104 eines der folgenden Materialien: Si, SiGe, Ge, und GaAs.
  • Die dielektrische Gate-Schicht 105 kann eine Schicht oder einen Stapel von Schichten umfassen. Die eine oder mehrere Schichten können ein High-k-Dielektrikum, Siliziumoxid und/oder Siliziumdioxid (SiO2) enthalten. Das High-k-dielektrische Material kann Elemente wie Zink, Niob, Scandium, mageres Yttrium, Hafnium, Silizium, Strontium, Sauerstoff, Barium, Titan, Zirkonium, Tantal, Aluminium und Lanthan enthalten. Beispiele für High-k-Materialien, die in der dielektrischen Gate-Schicht verwendet werden können, sind: Blei-Zink-Niobat, Hafniumoxid, Blei-Scandium-Tantaloxid, Hafnium-Siliziumoxid, Yttriumoxid, Aluminiumoxid, Lanthanoxid, Barium-Strontium-Titanoxid, Lanthan-Aluminiumoxid, Titanoxid, Zirkoniumoxid, Tantaloxid und Zirkonium-Siliziumoxid. In einigen Ausführungsformen wird bei Verwendung eines High-k-Materials die dielektrische Schicht 105 geglüht, um ihre Qualität zu verbessern.
  • In einigen Ausführungsformen wird ein Paar von Abstandsschichten (Seitenwandabstandshalter) 106a/b auf gegenüberliegenden Seiten des Gatestapels gebildet, die den Gatestapel umschließen. Das Paar von Abstandsschichten 106a/b wird aus einem Material wie Siliziumoxynitrid, Siliziumnitrid, mit Kohlenstoff dotiertem Siliziumnitrid oder Siliziumkarbid gebildet. Verfahren zur Bildung von Seitenwandabstandshaltern sind in der Technik bekannt und umfassen im Allgemeinen Abscheidungs- und Ätzvorgänge. In einigen Ausführungsformen kann eine Vielzahl von Abstandshalterpaaren verwendet werden. So können beispielsweise zwei, drei oder vier Paare von Seitenwandabstandshaltern auf gegenüberliegenden Seiten des Gatestapels gebildet werden.
  • Die Gate-Metallschicht 107 kann mindestens ein P-Typ-Arbeitsfunktionsmetall oder ein N-Typ-Arbeitsfunktionsmetall umfassen, je nachdem, ob der Transistor ein P-Typ- oder ein N-Typ-Transistor sein soll. Die Gate-Metallschicht 107 kann aus einem Stapel von zwei oder mehr Metallschichten bestehen, wobei eine oder mehrere Metallschichten Arbeitsfunktions-Metallschichten sind und mindestens eine Metallschicht eine leitende Füllschicht ist.
  • Für einen n-Typ-Transistor können folgende Metalle für die Gate-Metallschicht 107 verwendet werden: Aluminiumkarbid, Tantalkarbid, Zirkoniumkarbid und Hafniumkarbid. In einigen Ausführungsformen gehören zu den Metallen für die Gate-Metallschicht 107 für n-Typ-Transistoren: Aluminium, Hafnium, Zirkonium, Titan, Tantal und deren Legierungen. Eine n-Typ-Metallschicht ermöglicht die Bildung einer n-Typ-Gate-Metallschicht 207 mit einer Austrittsarbeit, die zwischen etwa 3,9 eV und etwa 4,2 eV liegt. In einigen Ausführungsformen umfasst das Metall der Schicht 107 eines der folgenden Metalle: TiN, TiSiN, TaN, Cu, Al, Au, W, TiSiN oder Co. In einigen Ausführungsformen umfasst das Metall der Schicht 107 eines oder mehrere von: Ti, N, Si, Ta, Cu, Al, Au, W oder Co.
  • Für einen p-Typ-Transistor werden als Gate-Metallschicht 107 unter anderem Ruthenium, Palladium, Platin, Kobalt, Nickel und leitfähige Metalloxide verwendet. Ein Beispiel für ein leitfähiges Oxid ist Rutheniumoxid. Eine p-Typ-Metallschicht ermöglicht die Bildung einer p-Typ-Gate-Metallschicht 107 mit einer Austrittsarbeit, die zwischen etwa 4,9 eV und etwa 5,2 eV liegt.
  • Der Drain-Kontakt 108b ist mit dem Kontaktloch 109b verbunden, das wiederum mit der Metallschicht 110 verbunden ist. Die Metallschicht 110 ist die Bit-Leitung, die sich entlang der x-Achse erstreckt. Der Source-Kontakt 108a ist über das Kontaktloch 109a mit dem brechenden bzw. brechenden Intermetall 111a gekoppelt. Das leitende Oxid 112c ist mit dem brechenden Intermetall 111b verbunden. Für die Drain- und Source-Kontakte 108a/n und das Kontaktloch 109 kann jedes geeignete Material verwendet werden. Beispielsweise können für die Drain- und Source-Kontakte 108a/n und den Durchgang 109a/b eines oder mehrere der Materialien Ti, N, Si, Ta, Cu, Al, Au, W oder Co verwendet werden.
  • Das brechende Zwischenmetall 111a/b ist ein leitendes Material, das die FE-Eigenschaften des Säulenkondensators aufrechterhält. Fehlt das brechende Zwischenmetall 111, kann das ferroelektrische Material oder das paraelektrische Material des Säulenkondensators seine Wirkung verlieren. In einigen Ausführungsformen umfasst das brechende Zwischenmetall 111a/b Ti und Al (z. B. eine TiAl-Verbindung). In einigen Ausführungsformen umfasst das brechende Zwischenmetall 111a/b eines oder mehrere der Elemente Ta, W und/oder Co. Beispielsweise umfasst das brechende intermetallische 111a/b ein Gitter aus Ta, W und Co. In einigen Ausführungsformen umfasst das brechende intermetallische 111a/b eines der folgenden Elemente: Ti-Al wie Ti3AI, TiAl, TiAl3; Ni-Al wie Ni3Al, NiAl3, NiAl; Ni-Ti, Ni-Ga, Ni2MnGa; FeGa, Fe3Ga; Boride, Carbide oder Nitride. In einigen Ausführungsformen umfasst das TiAl-Material Ti-(45-48)Al-(1-10)M (in X-Spurenprozent), wobei M mindestens ein Element aus der Gruppe V, Cr, Mn, Nb, Ta, W und Mo ist, und mit Spurenmengen von 0,1-5 % an Si, B und/oder Mg. In einigen Ausführungsformen ist TiAl eine einphasige Legierung γ(TiAl). In einigen Ausführungsformen ist TiAl eine zweiphasige Legierung γ(TiAl) + α2(Ti3Al). Einphasige γ-Legierungen enthalten dritte Legierungselemente wie Nb oder Ta, die die Festigkeit erhöhen und die Oxidationsbeständigkeit zusätzlich verbessern. Die Rolle der dritten Legierungselemente in den Zweiphasenlegierungen besteht darin, die Duktilität (V, Cr, Mn), die Oxidationsbeständigkeit (Nb, Ta) oder kombinierte Eigenschaften zu erhöhen. Zusätze wie Si, B und Mg können andere Eigenschaften deutlich verbessern. In einigen Ausführungsformen enthält das brechende intermetallische 111a/b eines oder mehrere der folgenden Elemente: Ti, V, Cr, Mn, Zr, Nb, Mo, Tc, Ru, Rh, Hf, Ta, W, Re, Os, Ir, Al oder Co.
  • In verschiedenen Ausführungsformen befindet sich der Säulenkondensator neben dem brechenden Intermetall 111a/b. Der Säulenkondensator umfasst ein erstes leitfähiges Oxid 112 mit den Abschnitten 112a, 112b und 112c, FE- oder paraelektrisches (PE) Material 113 und ein zweites leitfähiges Oxid 114 zwischen FE-Material 113. Der obere Abschnitt des leitenden Oxids (z. B. 112c) ist über das Zwischenmetall 111b mit einer Platten- oder Impulsleitung 115 verbunden. In einigen Ausführungsformen befindet sich zwischen dem leitfähigen Oxid 112c und der PL 115 eine Barriereschicht, wie z. B. eine brechende intermetallische Schicht (nicht dargestellt).
  • Die Abschnitte 112a und 112b sind parallel zueinander, während der Abschnitt 112c orthogonal zu den Abschnitten 112a und 112b verläuft. In verschiedenen Ausführungsformen erstreckt sich die Plattenleitung oder Impulsleitung (PL) in x-Richtung und parallel zur BL 110. Dadurch, dass die BL und die PL parallel zueinander verlaufen, wird die Dichte des Speichers weiter verbessert, da der Speicher-Bitzellen-Footprint im Vergleich zu dem Fall, dass BL und PL orthogonal zueinander sind, reduziert wird. Das Gate-Metall 107 ist mit einem Gate-Kontakt 116 verbunden, der wiederum mit einer Metallleitung 117 verbunden ist. Die Metallleitung 117 wird als Wortzeile (WL) verwendet und erstreckt sich orthogonal zu BL 110 und PL 115. Jedes geeignete Metall kann für BL 110, PL 115 und WL 117 verwendet werden. So können beispielsweise Al, Cu, Co, Au oder Ag für BL 110, PL 115 und WL 117 verwendet werden.
  • In einigen Ausführungsformen ist das FE-Material 113 ein Perowskit, das eines oder mehrere der folgenden Elemente enthält: La, Sr, Co, Sr, Ru, Y, Ba, Cu, Bi, Ca, und Ni. Zum Beispiel metallische Perowskite wie: (La,Sr)CoO3, SrRuO3, (La,Sr)MnO3, YBa2Cu3O7, Bi2Sr2CaCu2O8, LaNiO3 usw. können für das FE-Material 113 verwendet werden. Perowskite können in geeigneter Weise dotiert werden, um eine spontane Verzerrung in einem Bereich von 0,3 bis 2 % zu erreichen. Bei chemisch substituiertem Bleititanat, z. B. Zr in der Ti-Stelle, La, Nb in der Ti-Stelle, ist die Konzentration dieser Substitute so, dass die spontane Verzerrung im Bereich von 0,3-2 % liegt. Bei chemisch substituierten BiFeO3-, BrCrO3- und BuCoO3-Materialien kann die spontane Verzerrung durch La- oder Ratenerde-Substitution in der Bi-Stelle eingestellt werden.
  • Wenn metallische Perowskite für das FE-Material 113a/b verwendet werden, können die leitenden Oxide 112 und 114 eines oder mehrere der folgenden Elemente enthalten: IrO2, RuO2, PdO2, OsO2 oder ReO3. In einigen Ausführungsformen ist das Perowskit mit La oder Lanthaniden dotiert. In einigen Ausführungsformen werden als leitende Oxide 112 und 114 dünne Schichten (z. B. etwa 10 nm) von Perowskit-Template-Leitern wie SrRuO3 verwendet, die auf IrO2, RuO2, PdO2 oder PtO2 aufgetragen sind und eine Nicht-Perowskit-Struktur, aber eine höhere Leitfähigkeit aufweisen, um einen Keim oder ein Template bzw. eine Schablone für das Wachstum von reinem ferroelektrischem Perowskit bei niedrigen Temperaturen bereitzustellen.
  • In einigen Ausführungsformen umfasst das FE-Material 113 hexagonale Ferroelektrika des Typs AMnO3, wobei A ein Seltenerdelement ist, nämlich Cer (Ce), Dysprosium (Dy), Erbium (Er), Europium (Eu), Gadolinium (Gd), Holmium (Ho), Lanthan (La), Lutetium (Lu), Neodym (Nd), Praseodym (Pr), Promethium (Pm), Samarium (Sm), Scandium (Sc), Terbium (Tb), Thulium (Tm), Ytterbium (Yb) und Yttrium (Y). Die ferroelektrische Phase ist durch eine Verformung der geschichteten MnO5-Polyeder gekennzeichnet, die mit einer Verschiebung der Y-Ionen einhergeht, was zu einer elektrischen Nettopolarisation führt. In einigen Ausführungsformen umfasst das hexagonale FE eines der folgenden Elemente: YMnO3 oder LuFeO3. In verschiedenen Ausführungsformen, wenn das FE-Material hexagonale Ferroelektrika umfasst, sind die leitfähigen Oxide vom Typ A2O3 (z. B. In2O3, Fe2O3) und ABO3, wobei „A“ ein Seltenerdelement und B Mn ist. Beispiele für hexagonale Metalle, die als leitende Oxide 112 und 114 verwendet werden, sind eines oder mehrere der folgenden Elemente: PtCoO2, PdCoO2 und andere hexagonale Metalloxide mit Delafossitstruktur wie Al-dotiertes ZnO.
  • In einigen Ausführungsformen umfasst das FE-Material 113 ein ungeeignetes FE-Material. Beispiele für ungeeignetes FE-Material sind die LuFeO3-Materialklasse oder ein Übergitter aus den ferroelektrischen und paraelektrischen Materialien PbTiO3 (PTO) und SnTiO3 (STO) bzw. LaAlO3 (LAO) und STO. Zum Beispiel ein Supergitter aus [PTO/STO]n oder [LAO/STO]n, wobei „n“ zwischen 1 und 100 liegt. In einigen Ausführungsformen umfassen die leitfähigen Oxide Oxide von einem oder mehreren der folgenden Elemente: Ir, Ru, Pd, Ps oder Re. Andere Beispiele für leitfähige Oxide sind Spinelle wie Fe3O4, LiV2O4 und kubische Metalloxide wie ITO (Indiumzinnoxid) und Sn-dotiertes In2O3.
  • Während verschiedene Ausführungsformen hier mit Bezug auf ferroelektrisches Material zur Speicherung des Ladungszustands beschrieben werden, sind die Ausführungsformen auch für paraelektrisches Material anwendbar. Zum Beispiel kann der Säulenkondensator verschiedener Ausführungsformen unter Verwendung von paraelektrischem Material anstelle von ferroelektrischem Material gebildet werden. In verschiedenen Ausführungsformen befinden sich das leitfähige Oxid und das intermetallische Material in dem Säulenkondensator auf beiden Seiten des ferroelektrischen Materials.
  • 1C zeigt den Querschnitt 130 einer 1T-1C-Speicher-Bitzelle, bei der der Säulenkondensator mit FE-Material gemäß einigen Ausführungsformen zwischen PL und BL ausgebildet ist. Durch die Ausbildung des Säulenkondensators oberhalb von BL kann der Metallschichtraum zwischen BL 110 und PL 115 frei und effektiv genutzt werden, um einen breiten Bereich von Kapazitätswerten für den Säulenkondensator zu erreichen. Diese Konfiguration der Säulenkondensatorpositionierung ermöglicht es, dass der Abstand der 1T-1C-Bitzelle im Wesentlichen dem Abstand des Transistors MN entspricht. Auf diese Weise wird ein Speicher mit hoher Dichte erreicht.
  • 1D zeigt den Querschnitt 140 einer 1T-1C-Speicher-Bitzelle, bei der gemäß einigen Ausführungsformen zwei Säulenkondensatoren mit FE-Material zwischen PL 115 und BL 110 ausgebildet sind. Hier werden zwei Säulenkondensatoren mit FE-Materialien 113a und 113b gebildet, die durch einen leitenden Oxidabschnitt 112d getrennt sind. Die Dicke t112 liegt in einem Bereich von 10 nm bis 150 nm. Die beiden Säulenkondensatoren haben dieselbe Sperrschicht 111a/b und denselben leitenden Oxidabschnitt 112c, wie es in verschiedenen Ausführungsformen der Fall ist. Obwohl zwei Säulenkondensatoren gezeigt werden, können mehr als zwei Säulenkondensatoren in dem Raum zwischen BL 110 und PL 115 gebildet werden. Diese Konfiguration von Pfeilerkondensatoren ermöglicht auch, dass der Abstand der 1T-1C-Bitzelle im Wesentlichen dem Abstand des Transistors MN entspricht. Auf diese Weise wird ein Speicher mit hoher Dichte und höherer Kapazität erreicht.
  • 2 zeigt ein hochdichtes Layout 200 der 1T-1C-Bitzelle aus 1 gemäß einigen Ausführungsformen. Der Abstand des Bitzellen-Layouts entspricht ungefähr dem Abstand der Transistorfläche. Dabei bezieht sich der Abstand auf die x- und y-Abmessungen der Bit-Zelle. Aufgrund des geringen Abstands können viele Bitzellen in einem Array gepackt werden, was zu einem Speicherarray mit hoher Dichte führt.
  • Während die kapazitive Säule verschiedener Ausführungsformen als rechteckige Struktur dargestellt ist, kann sie auch andere Formen haben. Zum Beispiel kann die kapazitive Säule verschiedener Ausführungsformen eine zylindrische Form mit ähnlichen Abmessungen haben, wie sie in Bezug auf die rechteckige kapazitive Säule beschrieben wurden.
  • 3A-B zeigen eine 3D-Ansicht von Säulenkondensatoren 300 bzw. 320 mit Seitenwandbarrieredichtung gemäß einigen Ausführungsformen. Die Ausführungsformen der 3A-B können für jede der hier beschriebenen Ausführungsformen verwendet werden. Der Kondensator 300 ähnelt dem Kondensator in 1A, mit der Ausnahme, dass eine (isolierende oder isolierende) Seitenwandsperrschicht 301 auf die leitende Ausgangsoxidschicht 112 aufgebracht wird. In diesem Fall ist die Seitenwandsperrschicht 301 auf den beiden Abschnitten 112a und 112b als 301a bzw. 301b angebracht. In Säulenkondensatoren 300 erstrecken sich die Seitenwand-Sperrschicht 301a und 301b entlang der z-Achse, um die Seitenwände der Sperrschichtstruktur 111a/b zu bedecken. In einigen Ausführungsformen ist auch der obere Abschnitt 112c mit der Seitenwandbarrieredichtung 301 abgedichtet. In einigen Ausführungsformen umfasst die Seitenwandbarrieredichtung 301 eines oder mehrere der folgenden Elemente: Ti, Al, O, oder Mg. Zum Beispiel können TiAlO3, MgO oder TiO2 als Seitenwandbarrieredichtungen verwendet werden. Die Seitenwand-Sperrdichtung 301 schützt das Kondensatormaterial vor der Diffusion von Elementen in das Material Die Seitenwand-Sperrdichtung 301 ist ein Material mit geringer Leitfähigkeit und hat eine geringe Kapazität.
  • In einigen Ausführungsformen liegt die Dicke t111 der Barrierestruktur (für 111a/b) in einem Bereich von 0,5 nm (Nanometer) bis 10 nm. In einigen Ausführungsformen liegt die Dicke t112 des leitfähigen Oxids in einem Bereich von: 0,5 nm bis 20 nm. In einigen Ausführungsformen liegt die Dicke t113 des FE-Materials in einem Bereich von: 0,5 nm bis 100 nm. In einigen Ausführungsformen liegt die Dicke t301 der Seitenwandbarriere in einem Bereich von: 05 nm bis 10 nm. In einigen Ausführungsformen liegt die Höhe h der Säule in einem Bereich von: 50 nm bis 5000 nm.
  • Der Kondensator 320 ist ähnlich wie der Kondensator 300, jedoch für die Anwendung der Seitenwand-Barriere-Dichtung 301. Hier ist die Seitenwandsperre mit 321 bezeichnet, besteht aber aus demselben Material wie bei 301. In einigen Ausführungsformen erstreckt sich die Seitenwandbarriere entlang der gesamten Seite des leitenden Ausgangsoxids 112a/b/c als 321a/b/c. In diesem Beispiel erstrecken sich die Dichtungen der Seitenwandbarriere 321a und 321b nicht bis zur Barriere 111a/b. In einigen Ausführungsformen ist die Dicke t321 gleich der Dicke t301.
  • In verschiedenen Ausführungsformen sind die Gitterparameter der Sperrschicht 111a/b an die Gitterparameter der leitenden Oxide und/oder des FE-Materials angepasst. In einigen Ausführungsformen ist die äußere leitfähige Oxidschicht 112 teilweise oder vollständig mit einer seitlichen Sperrschicht (z. B. Ti-Al-O oder MgO) bedeckt. In verschiedenen Ausführungsformen sind die Gitterparameter der Seitenwand-Sperrdichtung an die Gitterparameter des äußeren leitfähigen Oxids angepasst.
  • 4A zeigt eine 3D-Ansicht des Säulenkondensators 400 mit einem umlaufenden leitfähigen Oxid als erste Elektrode über einer ferroelektrischen Struktur und einem brechenden intermetallischen Material im Inneren der Säule als zweite Elektrode, wie in einigen Ausführungsformen. In einigen Ausführungsformen wird die mittlere oder zentrale leitfähige Oxidschicht 114 durch einen Stapel aus brechendem intermetallischem Material wie Ti und Al ersetzt. In einigen Ausführungsformen umfasst der Stapel aus brechendem intermetallischem Material die Schichten 401 und 402. In einigen Ausführungsformen bestehen die Schichten 401 und 402 aus TiAl. Andere Materialien sind: Ti3Al, TiAl3, Ni3Al, NiAl3, NiAl, Ni-Ti, Ni-Ga, Ni3MnGa, FeGa, Fe3Ga, Boride, Carbide und Nitride. In einigen Ausführungsformen bestehen 401 und 402 aus unterschiedlichen Materialien. In einigen Ausführungsformen sind die Materialien für die Schichten 401 und 402 die gleichen Materialien. Der Stapel aus brechendem Intermetall ist an drei Seiten von den FE-Materialabschnitten 413c, 413b und 413c umhüllt (wie Material 113). Die Zusammensetzung der FE-Materialien entspricht derjenigen der hier beschriebenen FE-Materialien. In verschiedenen Ausführungsformen erstrecken sich die leitfähigen Oxide 112a/b entlang der y-Achse, so dass sie an die Barrierestruktur lila angrenzen. Die Barrierestruktur lila grenzt auch an die FE-Materialabschnitte 413a, 413b und an eines der Elemente 401 oder 402. In einigen Ausführungsformen kann die Seitenwand-Sperrdichtung 301 der 3A-B auch für den Säulenkondensator 400 verwendet werden. In einigen Ausführungsformen liegt die Länge Lstack des Stapels in einem Bereich von: 5 nm bis 200 nm. In einigen Ausführungsformen liegt die Dicke t401 der Schicht 401 in einem Bereich von 10 nm bis 60 nm. In einigen Ausführungsformen liegt die Dicke t402 der Schicht 402 in einem Bereich von 10 nm bis 60 nm.
  • 4B zeigt eine 3D-Ansicht eines Säulenkondensators 420 mit einem umlaufenden leitfähigen Oxid als erste Elektrode über einer ferroelektrischen Struktur und einem brechenden Zwischenmetall im Inneren der Säule als zweite Elektrode, wobei das brechende Zwischenmetall gemäß einigen Ausführungsformen eine Metallbeschichtung aufweist. In einigen Ausführungsformen wird die zentrale oder zentrale leitfähige Oxidschicht 114 durch einen Stapel von Materialien 421 und 422 ersetzt, wobei 421 ein Metall wie Cu, Co, Ru, Ta oder W (oder eine Kombination davon) ist, und wobei 422 eine Kontaktloch-Schicht ist, die aus einem oder mehreren der folgenden Materialien gebildet wird: Cu, Co, Ru, Ta, W, TaN, WN, oder einer Kombination davon. In einigen Ausführungsformen ist der Materialstapel der Schichten 421 und 422 mit einer Metallbeschichtung 411a, 411b und 411c bedeckt. In einigen Ausführungsformen kann die Seitenwandbarrieredichtung 301 der 3A-B auch für den Säulenkondensator 420 verwendet werden. In einigen Ausführungsformen liegt die Länge Lstack des Stapels in einem Bereich von: 5 nm bis 200 nm. In einigen Ausführungsformen liegt die Dicke t421 der Schicht 421 in einem Bereich von 10 nm bis 60 nm. In einigen Ausführungsformen liegt die Dicke t422 der Schicht 422 in einem Bereich von 10 nm bis 60 nm. Die Ausführungsformen der 4A-B können für jede der hier beschriebenen Ausführungsformen verwendet werden.
  • Die 5A-B zeigen eine 3D-Ansicht 500 und einen entsprechenden Querschnitt 520 einer 1T-1C-Speicher-Bitzelle (ein FinFET und ein Kondensator), die einen Säulenkondensator mit ferroelektrischem Material und leitenden Oxiden als Elektroden umfasst, wobei eine der leitenden Oxidelektroden den Säulenkondensator gemäß einigen Ausführungsformen umhüllt. Die Speicher-Bitzelle von 5A ähnelt der Speicher-Bitzelle von 1A, jedoch für einen nicht-planaren Transistor. FinFET ist ein Beispiel für einen nichtplanaren Transistor. Der FinFET besteht aus einer Rippe, die einen Source-Bereich 502 und einen Drain-Bereich 503 umfasst. Zwischen der Source und den Bereichen 502 und 503 befindet sich ein Kanal. Der Transistor MN kann mehrere parallel zueinander angeordnete Rippen aufweisen, die mit demselben Gatestapel verbunden sind. Die Rippen gehen durch den Gatestapel und bilden die Source- und Drain-Bereiche 502 und 503.
  • 6 zeigt ein hochdichtes Layout 600 der 1T-1C-Bitzelle aus 5A gemäß einigen Ausführungsformen. Wie die Teilung der Speicher-Bitzelle aus 2 entspricht die Teilung des Bitzellen-Layouts hier ungefähr der Teilung des Transistorbereichs. Hier bezieht sich der Abstand auf die x- und y-Abmessungen der Bit-Zelle. Aufgrund des geringen Abstands können viele Bitzellen in einem Array gepackt werden, was zu einem Speicherarray mit hoher Dichte führt.
  • 7 zeigt eine 3D-Ansicht 700 einer 1T-1C-Speicher-Bitzelle (ein Backend-FinFET und ein Kondensator), die einen Säulenkondensator mit ferroelektrischem Material und leitenden Oxiden als Elektroden umfasst, wobei eine der leitenden Oxidelektroden den Säulenkondensator gemäß einigen Ausführungsformen umhüllt. In dieser Ausführungsform kann der Transistor ein Backend-Transistor sein. Obwohl ein FinFet dargestellt ist, kann jeder Backend-Transistor verwendet werden, der mit dem Kondensatorpfeiler gekoppelt werden kann.
  • 8 zeigt das Flussdiagramm 800 für die Bildung einer 1T-1C-Bitzelle in Übereinstimmung mit einigen Ausführungsformen. Obwohl die Blöcke im Flussdiagramm 800 in einer bestimmten Reihenfolge dargestellt sind, ist die Reihenfolge nicht zwingend. Beispielsweise können einige Blöcke oder Prozesse vor anderen ausgeführt werden, und einige können parallel ausgeführt werden. In Block 801 wird der Transistor MN mit Source, Drain und Gate gebildet. Der Transistor kann planar oder nicht-planar sein. In Block 802 wird die Wortzeile 117 über den Kontakt 117 mit der Gate-Elektrode 107 verbunden. In Block 803 wird eine Bitzeile 110 gebildet, die sich in einer ersten Richtung (z. B. x-Achse) erstreckt. Die Bitzeile 110 ist über das Kontaktloch 109 mit der Source oder dem Drain des Transistors MN gekoppelt. Die Bitzeile 110 erstreckt sich orthogonal zur Wortzeile 117. In Block 804 wird eine Impulsleitung oder Plattenleitung (PL) 115 gebildet, die sich entlang der ersten Richtung erstreckt. PL 115 ist mit der Source oder dem Drain des Transistors MN verbunden. In Block 805 wird eine Säulenkondensatorstruktur gebildet (z. B. 1A, 3-4), die an den Source- oder Drain-Bereich angrenzt und mit der PL 115 verbunden ist.
  • 9 zeigt das Flussdiagramm 900 zur Bildung des Säulenkondensators für die 1T-1C-Bitzelle gemäß einigen Ausführungsformen. Obwohl die Blöcke im Flussdiagramm 900 in einer bestimmten Reihenfolge dargestellt sind, ist die Reihenfolge nicht zwingend. Beispielsweise können einige Blöcke oder Prozesse vor anderen ausgeführt werden, und einige können parallel ausgeführt werden. In Block 901 wird eine erste Struktur mit einem ersten brechenden Intermetall (z. B. 111) gebildet. Die erste Struktur befindet sich neben dem Source- oder Drain-Bereich des Transistors MN. In Block 902 wird eine zweite Struktur gebildet, die ein erstes leitendes Oxid 112 umfasst. Die zweite Struktur umfasst erste 112a, zweite 112b und dritte 112c Abschnitte. Der erste Abschnitt 112a erstreckt sich in einer zweiten Richtung (z. B. entlang der z-Achse) orthogonal zu einer ersten Richtung (z. B. entlang der x-Achse), wobei der zweite Abschnitt 112b parallel zum ersten Abschnitt 112a liegt. Der dritte Abschnitt 112b grenzt an den ersten und zweiten Abschnitt, so dass sich der dritte Abschnitt in der ersten Richtung (z. B. entlang der x-Achse) erstreckt, wobei ein Teil des ersten Abschnitts und ein Teil des zweiten Abschnitts an die erste Struktur lila grenzen. Der Abschnitt 112c ist so geformt, dass er an die Zwischenmetallstruktur 111b angrenzt.
  • In Block 903 wird eine dritte Struktur 113 gebildet, die ferroelektrisches Material (z. B. Perowskit, hexagonales Ferroelektrikum, unechtes Ferroelektrikum) umfasst. Die dritte Struktur umfasst erste, zweite und dritte Abschnitte (Abschnitte von 113 entlang der z-Achse und der x-Achse), wobei der erste Abschnitt an den ersten Abschnitt (112a) der zweiten Struktur angrenzt, wobei der zweite Abschnitt an den zweiten Abschnitt (112b) der zweiten Struktur angrenzt, und wobei der dritte Abschnitt an den dritten Abschnitt (112c) der zweiten Struktur angrenzt, wobei der erste und der zweite Abschnitt der dritten Struktur parallel zueinander sind und sich entlang der zweiten Richtung erstrecken.
  • In Block 904 umfasst das Verfahren die Bildung einer vierten Struktur, wobei der vierte Abschnitt ein zweites leitfähiges Oxid umfasst, wobei die vierte Struktur zwischen dem ersten und dem zweiten Abschnitt der dritten Struktur liegt und wobei ein Teil der vierten Struktur an einen Teil des dritten Abschnitts der dritten Struktur angrenzt.
  • In Block 904 umfasst das Verfahren die Bildung einer vierten Struktur, die ein zweites leitfähiges Oxid 114 umfasst. Das zweite leitfähige Oxid befindet sich zwischen dem ersten 113 und dem zweiten 113 Abschnitt der dritten Struktur. Während das Flussdiagramm 900 für die Bildung der kapazitiven Säulenstruktur der 1A-D dargestellt ist, kann das gleiche Verfahren für die Bildung der kapazitiven Säulenstrukturen der 3-4 verwendet werden.
  • 10 zeigt den Speicherchip 1000 mit einem Array von 1T-1C-Bitzellen und Logik gemäß einigen Ausführungsformen. Der Chip 1000 umfasst ein Speichermodul 1001 mit einem nichtflüchtigen ferroelektrischen DRAM (FE-DRAM)-Feld 1002, wobei das Feld Bitzellen umfasst, wie sie hier unter Bezugnahme auf verschiedene Ausführungsformen beschrieben sind. Das Speichermodul 1001 umfasst ferner CMOS-Logik 1003, wie Decoder, Multiplexer und Treiber zur Ansteuerung von BL, WL, PL. Das Speichermodul 804 umfasst ferner eine Eingangs-/Ausgangsschnittstelle (IO) 804, die zur Kommunikation mit einem anderen Gerät wie einem Prozessor für künstliche Intelligenz (AI) 1005 (z. B. einem dedizierten AI-Prozessor, einem als AI-Prozessor konfigurierten Grafikprozessor) verwendet wird.
  • Wenn in der Beschreibung von „einer Ausführungsform“, „einer Ausführungsform“, „einigen Ausführungsformen“ oder „anderen Ausführungsformen“ die Rede ist, bedeutet dies, dass ein bestimmtes Merkmal, eine bestimmte Struktur oder eine bestimmte Eigenschaft, die im Zusammenhang mit den Ausführungsformen beschrieben werden, zumindest in einigen Ausführungsformen, aber nicht unbedingt in allen Ausführungsformen enthalten sind. Die verschiedenen Bezeichnungen „eine Ausführungsform“, „eine Ausführungsform“ oder „einige Ausführungsformen“ beziehen sich nicht unbedingt alle auf dieselben Ausführungsformen. Wenn in der Spezifikation angegeben wird, dass eine Komponente, ein Merkmal, eine Struktur oder ein Charakteristikum enthalten sein „kann“, „könnte“ oder „könnte“, muss diese Komponente, dieses Merkmal, diese Struktur oder dieses Charakteristikum nicht enthalten sein. Wenn in der Spezifikation oder im Anspruch auf „ein“ oder „ein“ Element verwiesen wird, bedeutet dies nicht, dass nur eines der Elemente vorhanden ist. Wenn in der Beschreibung oder den Ansprüchen auf „ein zusätzliches“ Element verwiesen wird, schließt dies nicht aus, dass es mehr als ein zusätzliches Element gibt.
  • Darüber hinaus können die besonderen Merkmale, Strukturen, Funktionen oder Charakteristika in jeder geeigneten Weise in einer oder mehreren Ausführungsformen kombiniert werden. Zum Beispiel kann eine erste Ausführungsform mit einer zweiten Ausführungsform kombiniert werden, wo immer die besonderen Merkmale, Strukturen, Funktionen oder Eigenschaften, die mit den beiden Ausführungsformen verbunden sind, sich nicht gegenseitig ausschließen.
  • Obwohl die Offenbarung in Verbindung mit bestimmten Ausführungsformen beschrieben wurde, werden viele Alternativen, Modifikationen und Variationen solcher Ausführungsformen für den Fachmann im Lichte der vorangehenden Beschreibung offensichtlich sein. Die Ausführungsformen der Offenbarung sollen alle derartigen Alternativen, Modifikationen und Variationen umfassen, so dass sie in den breiten Anwendungsbereich der beigefügten Ansprüche fallen.
  • Darüber hinaus können bekannte Stromversorgungs- und Erdungsverbindungen zu integrierten Schaltkreisen (ICs) und anderen Komponenten in den dargestellten Figuren der Einfachheit halber und um die Offenlegung nicht zu verschleiern, gezeigt werden oder auch nicht. Ferner können Anordnungen in Form von Blockdiagrammen gezeigt werden, um die Offenbarung nicht zu verdecken, und auch im Hinblick auf die Tatsache, dass die Einzelheiten der Umsetzung solcher Blockdiagramm-Anordnungen in hohem Maße von der Plattform abhängen, auf der die vorliegende Offenbarung umgesetzt werden soll (d. h., solche Einzelheiten sollten für einen Fachmann durchaus nachvollziehbar sein). Wo spezifische Details (z.B. Schaltungen) dargelegt werden, um beispielhafte Ausführungsformen der Offenbarung zu beschreiben, sollte es für einen Fachmann offensichtlich sein, dass die Offenbarung ohne oder mit Variation dieser spezifischen Details praktiziert werden kann. Die Beschreibung ist daher als illustrativ und nicht als einschränkend zu betrachten.
  • Im Folgenden werden Beispiele angeführt, die die verschiedenen Ausführungsformen veranschaulichen. Die Beispiele können mit anderen Beispielen kombiniert werden. So können verschiedene Ausführungsformen mit anderen Ausführungsformen kombiniert werden, ohne den Umfang der Erfindung zu verändern.
  • Beispiel 1: Vorrichtung, umfassend: einen Transistor mit einer Source, einem Drain und einem Gate; eine mit dem Gate gekoppelte Wortzeile; eine sich in einer ersten Richtung erstreckende Bitzeile, wobei die Bitzeile entweder mit der Source oder dem Drain des Transistors gekoppelt ist; eine sich in der ersten Richtung erstreckende Plattenleitung; und eine kapazitive Struktur, die entweder an die Source oder den Drain des Transistors und an die Plattenleitung angrenzt, wobei die kapazitive Struktur umfasst: eine erste Struktur, die ein brechendes Intermetall umfasst, wobei die erste Struktur an die Source oder den Drain des Transistors angrenzt; eine zweite Struktur, die ein erstes leitfähiges Oxid umfasst, wobei die zweite Struktur einen ersten, einen zweiten und einen dritten Abschnitt umfasst, wobei sich der erste Abschnitt in einer zweiten Richtung orthogonal zu der ersten Richtung erstreckt, wobei der zweite Abschnitt parallel zu dem ersten Abschnitt ist, und wobei der dritte Abschnitt an den ersten und den zweiten Abschnitt angrenzt, so dass sich der dritte Abschnitt in der ersten Richtung erstreckt, wobei ein Teil des ersten Abschnitts und ein Teil des zweiten Abschnitts an die erste Struktur angrenzt; eine dritte Struktur, die ein Perowskit umfasst, wobei die dritte Struktur einen ersten, einen zweiten und einen dritten Abschnitt umfasst, wobei der erste Abschnitt an den ersten Abschnitt der zweiten Struktur angrenzt, wobei der zweite Abschnitt an den zweiten Abschnitt der zweiten Struktur angrenzt und wobei der dritte Abschnitt an den dritten Abschnitt der zweiten Struktur angrenzt, wobei der erste und der zweite Abschnitt der dritten Struktur parallel zueinander sind und sich entlang der zweiten Richtung erstrecken; und eine vierte Struktur, die ein zweites leitfähiges Oxid umfasst, wobei sich die vierte Struktur zwischen dem ersten und dem zweiten Abschnitt der dritten Struktur befindet, und wobei ein Teil der vierten Struktur an einen Teil des dritten Abschnitts der dritten Struktur angrenzt.
  • Beispiel 2: Vorrichtung gemäß Beispiel 1, bei der die kapazitive Struktur umfasst: eine fünfte Struktur, die an eine Seite des ersten Abschnitts der zweiten Struktur angrenzt; und eine sechste Schicht, die an eine Seite des zweiten Abschnitts der zweiten Struktur angrenzt, wobei die sechste und die siebte Struktur ein isolierendes Material umfassen.
  • Beispiel 3: Vorrichtung gemäß Beispiel 2, bei der das isolierende Material eines oder mehrere der folgenden Oxide enthält: Ti, Al, oder Mg.
  • Beispiel 4: Vorrichtung gemäß Beispiel 2, bei der der Transistor ein planarer oder nicht-planarer Transistor ist.
  • Beispiel 5: Vorrichtung gemäß Beispiel 2, bei der der Perowskit mit La oder Lanthaniden dotiert ist.
  • Beispiel 6: Vorrichtung gemäß Beispiel 2, bei der das brechende Intermetall ein leitendes Material ist, das eines oder mehrere der folgenden Materialien enthält: Ti, V, Cr, Mn, Zr, Nb, Mo, Tc, Ru, Rh, Hf, Ta, W, Re, Os, Ir, Al, oder Co.
  • Beispiel 7: Die Vorrichtung gemäß Beispiel 2, bei der der Transistor in einem Backend eines Chips angeordnet ist, oder bei der der Transistor in einem Frontend des Chips angeordnet ist.
  • Beispiel 8: Vorrichtung gemäß Beispiel 1, bei der die ersten oder zweiten leitfähigen Oxide Oxide von einem oder mehreren der folgenden Elemente umfassen: Ir, Ru, Pd, Ps, oder Re.
  • Beispiel 9: Vorrichtung gemäß Beispiel 1, bei der der Perowskit einen der folgenden Stoffe enthält: LaCoO3, SrCoO3, SrRuO3, LaMnO3, SrMnO3, YBa2Cu3O7, Bi2Sr2CaCu2O8, oder LaNiO3.
  • Beispiel 10: Vorrichtung gemäß Beispiel 1, bei der der Perowskit eines der folgenden Elemente enthält: La, Sr, Co, Ru, Mn, Y, Na, Cu, oder Ni.
  • Beispiel 11: Vorrichtung gemäß Beispiel 1, bei der die kapazitive Struktur eine zylindrische Form hat.
  • Beispiel 12: Vorrichtung gemäß Beispiel 1, bei der das Perowskit mit Sc oder Mn dotiert ist, um die Leckage durch die dritte Struktur zu kontrollieren.
  • Beispiel 13: Verfahren zum Ausbilden einer Speicher-Bitzelle, wobei das Verfahren umfasst: Ausbilden eines Transistors mit einer Source, einem Drain und einem Gate; Ausbilden einer Wortzeile, die mit dem Gate gekoppelt ist; Ausbilden einer Bitzeile, die sich in einer ersten Richtung erstreckt, wobei die Bitzeile entweder mit der Source oder dem Drain des Transistors gekoppelt ist; Ausbilden einer Plattenleitung, die sich in der ersten Richtung erstreckt; und Ausbilden einer kapazitiven Struktur, die entweder an die Source oder den Drain des Transistors angrenzt, wobei das Ausbilden der kapazitiven Struktur umfasst: Ausbilden einer ersten Struktur, die ein brechendes Intermetall umfasst, wobei die erste Struktur an die Source oder den Drain des Transistors angrenzt; Ausbilden einer zweiten Struktur, die ein erstes leitfähiges Oxid umfasst, wobei die zweite Struktur einen ersten, einen zweiten und einen dritten Abschnitt umfasst, wobei sich der erste Abschnitt in einer zweiten Richtung orthogonal zu der ersten Richtung erstreckt, wobei der zweite Abschnitt parallel zu dem ersten Abschnitt ist, und wobei der dritte Abschnitt an den ersten und den zweiten Abschnitt angrenzt, so dass sich der dritte Abschnitt in der ersten Richtung erstreckt, wobei ein Teil des ersten Abschnitts und ein Teil des zweiten Abschnitts an die erste Struktur angrenzen; Bilden einer dritten Struktur, die ein Perowskit umfasst, wobei die dritte Struktur einen ersten, einen zweiten und einen dritten Abschnitt umfasst, wobei der erste Abschnitt an den ersten Abschnitt der zweiten Struktur angrenzt, wobei der zweite Abschnitt an den zweiten Abschnitt der zweiten Struktur angrenzt, und wobei der dritte Abschnitt an den dritten Abschnitt der zweiten Struktur angrenzt, wobei der erste und der zweite Abschnitt der dritten Struktur parallel zueinander sind und sich entlang der zweiten Richtung erstrecken; und Bilden einer vierten Struktur, die ein zweites leitfähiges Oxid umfasst, wobei die vierte Struktur zwischen dem ersten und zweiten Abschnitt der dritten Struktur liegt und wobei ein Teil der vierten Struktur an einen Teil des dritten Abschnitts der dritten Struktur angrenzt.
  • Beispiel 14: Verfahren gemäß Beispiel 13, bei dem das Ausbilden der kapazitiven Struktur folgendes umfasst: Ausbilden einer fünften Struktur angrenzend an eine Seite des ersten Abschnitts der zweiten Struktur; und Ausbilden einer sechsten Schicht angrenzend an eine Seite des zweiten Abschnitts der zweiten Struktur, wobei die sechste und die siebte Struktur ein Barrierematerial umfassen.
  • Beispiel 15: Verfahren gemäß Beispiel 14, bei dem: das Barrierematerial eines oder mehrere der folgenden Oxide enthält: Ti, Al oder Mg; der Transistor ein planarer oder nicht-planarer Transistor ist; der Perowskit mit La oder Lanthaniden dotiert ist; das brechende Zwischenmetall eines oder mehrere der folgenden Elemente enthält: Ti, V, Cr, Mn, Zr, Nb, Mo, Tc, Ru, Rh, Hf, Ta, W, Re, Os, Ir, Al oder Co; und der Transistor ist in einem Backend eines Chips angeordnet, oder wobei der Transistor in einem Frontend des Chips angeordnet ist.
  • Beispiel 16: Verfahren von Beispiel 13, bei dem das erste oder zweite leitfähige Oxid Oxide von einem oder mehreren der folgenden Elemente umfasst: Ir, Ru, Pd, Ps, oder Re.
  • Beispiel 17: Verfahren gemäß Beispiel 13, bei dem der Perowskit einen der folgenden Stoffe enthält: LaCoO3, SrCoO3, SrRuO3, LaMnO3, SrMnO3, YBa2Cu3O7, Bi2Sr2CaCu2O8, oder LaNiO3.
  • Beispiel 18: Verfahren von Beispiel 13, bei dem der Perowskit eines der folgenden Elemente enthält: La, Sr, Co, Ru, Mn, Y, Na, Cu, oder Ni.
  • Beispiel 19: Verfahren gemäß Beispiel 13, bei dem die kapazitive Struktur eine zylindrische Form hat.
  • Beispiel 20: Verfahren nach Beispiel 13, bei dem der Perowskit mit Sc oder Mn dotiert ist, um die Leckage durch die dritte Struktur zu kontrollieren.
  • Beispiel 21: System mit: einem Prozessor für künstliche Intelligenz; und einem nichtflüchtigen Speicher, der mit dem KI-Prozessor gekoppelt ist, wobei der nichtflüchtige Speicher Bitzellen enthält, wobei eine der Bitzellen enthält: einen Transistor mit einer Source, einem Drain und einem Gate; eine Wortzeile, die mit dem Gate gekoppelt ist; eine Bitzeile, die sich in einer ersten Richtung erstreckt, wobei die Bitzeile entweder mit der Source oder dem Drain des Transistors gekoppelt ist; eine Plattenleitung, die sich in der ersten Richtung erstreckt; und eine kapazitive Struktur, die an die Source oder den Drain des Transistors angrenzt, wobei die kapazitive Struktur enthält: eine erste Struktur, die ein brechendes Intermetall umfasst, wobei die erste Struktur an die Source oder den Drain des Transistors angrenzt; eine zweite Struktur, die ein erstes leitfähiges Oxid umfasst, wobei die zweite Struktur einen ersten, einen zweiten und einen dritten Abschnitt umfasst, wobei sich der erste Abschnitt in einer zweiten Richtung orthogonal zu der ersten Richtung erstreckt, wobei der zweite Abschnitt parallel zu dem ersten Abschnitt ist, und wobei der dritte Abschnitt an den ersten und den zweiten Abschnitt angrenzt, so dass sich der dritte Abschnitt in der ersten Richtung erstreckt, wobei ein Teil des ersten Abschnitts und ein Teil des zweiten Abschnitts an die erste Struktur angrenzt; eine dritte Struktur, die einen Perowskit umfasst, wobei die dritte Struktur einen ersten, einen zweiten und einen dritten Abschnitt umfasst, wobei der erste Abschnitt an den ersten Abschnitt der zweiten Struktur angrenzt, wobei der zweite Abschnitt an den zweiten Abschnitt der zweiten Struktur angrenzt und wobei der dritte Abschnitt an den dritten Abschnitt der zweiten Struktur angrenzt, wobei der erste und der zweite Abschnitt der dritten Struktur parallel zueinander sind und sich entlang der zweiten Richtung erstrecken; und eine vierte Struktur, die ein zweites leitfähiges Oxid umfasst, wobei sich die vierte Struktur zwischen dem ersten und dem zweiten Abschnitt der dritten Struktur befindet, und wobei ein Teil der vierten Struktur an einen Teil des dritten Abschnitts der dritten Struktur angrenzt.
  • Beispiel 22: System gemäß Beispiel 21, bei dem die kapazitive Struktur umfasst: eine fünfte Struktur, die an eine Seite des ersten Abschnitts der zweiten Struktur angrenzt; und eine sechste Schicht, die an eine Seite des zweiten Abschnitts der zweiten Struktur angrenzt, wobei die sechste und die siebte Struktur ein isolierendes Material umfassen.
  • Beispiel 23: System gemäß Beispiel 22, bei dem: das isolierende Material eines oder mehrere der Oxide von: Ti, Al oder Mg; der Transistor ein planarer oder nicht-planarer Transistor ist, der Perowskit mit La oder Lanthaniden dotiert ist, das brechende Zwischenmetall eines oder mehrere der folgenden Elemente enthält: Ti, V, Cr, Mn, Zr, Nb, Mo, Tc, Ru, Rh, Hf, Ta, W, Re, Os, Ir, Al oder Co; und der Transistor ist in einem Backend eines Chips angeordnet, oder wobei der Transistor in einem Frontend des Chips angeordnet ist.
  • Beispiel 24: Vorrichtung, umfassend: einen Transistor mit einer Source, einem Drain und einem Gate; eine mit dem Gate gekoppelte Wortzeile; eine sich in einer ersten Richtung erstreckende Bitzeile, wobei die Bitzeile entweder mit der Source oder dem Drain des Transistors gekoppelt ist; eine sich in der ersten Richtung erstreckende Plattenleitung; und eine kapazitive Struktur, die entweder an die Source oder den Drain des Transistors angrenzt, wobei die kapazitive Struktur umfasst: eine erste Struktur, die ein brechendes Intermetall umfasst, wobei die erste Struktur an die Source oder den Drain des Transistors angrenzt; eine zweite Struktur, die ein erstes leitfähiges Oxid umfasst, wobei die zweite Struktur einen ersten, einen zweiten und einen dritten Abschnitt umfasst, wobei sich der erste Abschnitt in einer zweiten Richtung orthogonal zu der ersten Richtung erstreckt, wobei der zweite Abschnitt parallel zu dem ersten Abschnitt ist, und wobei der dritte Abschnitt an den ersten und den zweiten Abschnitt angrenzt, so dass sich der dritte Abschnitt in der ersten Richtung erstreckt, wobei ein Teil des ersten Abschnitts und ein Teil des zweiten Abschnitts an die erste Struktur angrenzt; eine dritte Struktur, die ein hexagonales Ferroelektrikum umfasst, wobei die dritte Struktur einen ersten, einen zweiten und einen dritten Abschnitt umfasst, wobei der erste Abschnitt an den ersten Abschnitt der zweiten Struktur angrenzt, wobei der zweite Abschnitt an den zweiten Abschnitt der zweiten Struktur angrenzt, und wobei der dritte Abschnitt an den dritten Abschnitt der zweiten Struktur angrenzt, wobei der erste und der zweite Abschnitt der dritten Struktur parallel zueinander sind und sich entlang der zweiten Richtung erstrecken und eine vierte Struktur, die ein zweites leitfähiges Oxid umfasst, wobei sich die vierte Struktur zwischen dem ersten und dem zweiten Abschnitt der dritten Struktur befindet, und wobei ein Teil der vierten Struktur an einen Teil des dritten Abschnitts der dritten Struktur angrenzt.
  • Beispiel 25: Vorrichtung gemäß Beispiel 24, bei der die kapazitive Struktur umfasst: eine fünfte Struktur, die an eine Seite des ersten Abschnitts der zweiten Struktur angrenzt; und eine sechste Schicht, die an eine Seite des zweiten Abschnitts der zweiten Struktur angrenzt, wobei die sechste und die siebte Struktur ein isolierendes Barrierematerial umfassen.
  • Beispiel 26: Vorrichtung gemäß Beispiel 25, bei der das isolierende Barrierematerial eines oder mehrere der folgenden Oxide enthält: Ti, Al, Hf, oder Mg.
  • Beispiel 27: Vorrichtung gemäß Beispiel 25, bei der der Transistor entweder ein planarer oder ein nicht-planarer Transistor ist.
  • Beispiel 28: Vorrichtung gemäß Beispiel 2, bei der das lichtbrechende, leitende Zwischenmetall eines oder mehrere der folgenden Elemente enthält: Ti, V, Cr, Mn, Zr, Nb, Mo, Tc, Ru, Rh, Hf, Ta, W, Re, Os, Ir, Al, oder Co.
  • Beispiel 29: Vorrichtung gemäß Beispiel 25, bei der der Transistor in einem Backend eines Chips angeordnet ist, oder wobei der Transistor in einem Frontend des Chips angeordnet ist.
  • Beispiel 30: Vorrichtung gemäß Beispiel 24, bei der die ersten oder zweiten leitfähigen Oxide Oxide von einem oder mehreren der folgenden Elemente umfassen: Ir, Ru, Pd, Ps, oder Re.
  • Beispiel 31: Vorrichtung gemäß Beispiel 24, bei der die ersten oder zweiten leitfähigen Oxide umfassen: In2O3, Fe2O3, Fe3O4; PtCoO3, PdCoO2, Al-dotiertes ZnO, oder Sn-dotiertes In2O3.
  • Beispiel 32: Vorrichtung gemäß Beispiel 24, bei der die kapazitive Struktur eine zylindrische Form hat.
  • Beispiel 33: Vorrichtung gemäß Beispiel 24, bei der das hexagonale Ferroelektrikum eines der folgenden Elemente enthält: YMnO3 oder LuFeO3.
  • Beispiel 34: Vorrichtung gemäß Beispiel 24, bei der das hexagonale Ferroelektrikum vom Typ h-RMnO3 ist, wobei R ein Seltenerdelement ist, einschließlich eines der folgenden Elemente: Cer (Ce), Dysprosium (Dy), Erbium (Er), Europium (Eu), Gadolinium (Gd), Holmium (Ho), Lanthan (La), Lutetium (Lu), Neodym (Nd), Praseodym (Pr), Promethium (Pm), Samarium (Sm), Scandium (Sc), Terbium (Tb), Thulium (Tm), Ytterbium (Yb) oder Yttrium (Y).
  • Beispiel 35: Verfahren zum Bilden eines differentiellen ferroelektrischen Speichers, wobei das Verfahren umfasst: Bilden eines Transistors mit einer Source, einem Drain und einem Gate; Bilden einer Wortzeile, die mit dem Gate gekoppelt ist; Bilden einer Bitzeile, die sich in einer ersten Richtung erstreckt, wobei die Bitzeile mit der Source oder dem Drain des Transistors gekoppelt ist; Bilden einer Plattenleitung, die sich in der ersten Richtung erstreckt; und Bilden einer kapazitiven Struktur, die an die Source oder den Drain des Transistors angrenzt, wobei die kapazitive Struktur umfasst: Ausbilden einer ersten Struktur, die ein brechendes Intermetall umfasst, wobei die erste Struktur an die Source oder den Drain des Transistors angrenzt; Ausbilden einer zweiten Struktur, die ein erstes leitfähiges Oxid umfasst, wobei die zweite Struktur einen ersten, einen zweiten und einen dritten Abschnitt umfasst, wobei sich der erste Abschnitt in einer zweiten Richtung orthogonal zu der ersten Richtung erstreckt, wobei der zweite Abschnitt parallel zu dem ersten Abschnitt ist, und wobei der dritte Abschnitt an den ersten und den zweiten Abschnitt angrenzt, so dass sich der dritte Abschnitt in der ersten Richtung erstreckt, wobei ein Teil des ersten Abschnitts und ein Teil des zweiten Abschnitts an die erste Struktur angrenzt; Bilden einer dritten Struktur, die ein hexagonales Ferroelektrikum umfasst, wobei die dritte Struktur einen ersten, einen zweiten und einen dritten Abschnitt umfasst, wobei der erste Abschnitt an den ersten Abschnitt der zweiten Struktur angrenzt, wobei der zweite Abschnitt an den zweiten Abschnitt der zweiten Struktur angrenzt, und wobei der dritte Abschnitt an den dritten Abschnitt der zweiten Struktur angrenzt, wobei der erste und der zweite Abschnitt der dritten Struktur parallel zueinander sind und sich entlang der zweiten Richtung erstrecken; und Bilden einer vierten Struktur, die ein zweites leitfähiges Oxid umfasst, wobei die vierte Struktur zwischen dem ersten und zweiten Abschnitt der dritten Struktur liegt und wobei ein Teil der vierten Struktur an einen Teil des dritten Abschnitts der dritten Struktur angrenzt.
  • Beispiel 36: Verfahren gemäß Beispiel 35, bei dem das Bilden der kapazitiven Struktur umfasst: eine fünfte Struktur, die an eine Seite des ersten Abschnitts der zweiten Struktur angrenzt; und eine sechste Schicht, die an eine Seite des zweiten Abschnitts der zweiten Struktur angrenzt, wobei die sechste und die siebte Struktur ein Barrierematerial umfassen.
  • Beispiel 37: Verfahren gemäß Beispiel 36, bei dem das Barrierematerial eines oder mehrere der folgenden Oxide enthält: Ti, Al, oder Mg.
  • Beispiel 38: Verfahren gemäß Beispiel 36, bei dem die Bildung des Transistors die Bildung eines planaren oder nicht-planaren Transistors umfasst.
  • Beispiel 39: Verfahren gemäß Beispiel 36, bei dem das brechende Intermetall eines oder mehrere der folgenden Elemente enthält: Ti, V, Cr, Mn, Zr, Nb, Mo, Tc, Ru, Rh, Hf, Ta, W, Re, Os, Ir, Al, oder Co.
  • Beispiel 40: Verfahren gemäß Beispiel 36, bei dem die Bildung des Transistors das Positionieren des Transistors in einem Backend eines Chips umfasst, oder wobei die Bildung des Transistors das Positionieren des Transistors in einem Frontend eines Chips umfasst.
  • Beispiel 41: Verfahren gemäß Beispiel 36, bei dem die ersten oder zweiten leitfähigen Oxide Oxide von einem oder mehreren der folgenden Elemente umfassen: Ir, Ru, Pd, Ps, oder Re.
  • Beispiel 42: Verfahren gemäß Beispiel 36, bei dem die ersten oder zweiten leitfähigen Oxide umfassen: In2O3, Fe2O3, Fe3O4; PtCoO3, PdCoO2, Al-dotiertes ZnO, oder Sn-dotiertes In2O3.
  • Beispiel 43: Verfahren gemäß Beispiel 36, bei dem die kapazitive Struktur eine zylindrische Form hat.
  • Beispiel 44: Verfahren gemäß Beispiel 36, bei dem das hexagonale Ferroelektrikum eines der folgenden Elemente enthält: YMnO3 oder LuFeO3.
  • Beispiel 45: Verfahren gemäß Beispiel 36, bei dem das hexagonale Ferroelektrikum vom Typ h-RMnO3 ist, wobei R ein Seltenerdelement ist, einschließlich eines der folgenden Elemente: Cer (Ce), Dysprosium (Dy), Erbium (Er), Europium (Eu), Gadolinium (Gd), Holmium (Ho), Lanthan (La), Lutetium (Lu), Neodym (Nd), Praseodym (Pr), Promethium (Pm), Samarium (Sm), Scandium (Sc), Terbium (Tb), Thulium (Tm), Ytterbium (Yb) oder Yttrium (Y).
  • Beispiel 46: System mit: einem Prozessor für künstliche Intelligenz; und einem nichtflüchtigen Speicher, der mit dem KI-Prozessor gekoppelt ist, wobei der nichtflüchtige Speicher Bitzellen enthält, wobei eine der Bitzellen enthält: einen Transistor mit einer Source, einem Drain und einem Gate; eine Wortzeile, die mit dem Gate gekoppelt ist; eine Bitzeile, die sich in einer ersten Richtung erstreckt, wobei die Bitzeile entweder mit der Source oder dem Drain des Transistors gekoppelt ist; eine Plattenleitung, die sich in der ersten Richtung erstreckt; und eine kapazitive Struktur, die entweder an die Source oder den Drain des Transistors angrenzt, wobei die kapazitive Struktur umfasst: eine erste Struktur, die ein brechendes Intermetall umfasst, wobei die erste Struktur an die Source oder den Drain des Transistors angrenzt; eine zweite Struktur, die ein erstes leitfähiges Oxid umfasst, wobei die zweite Struktur einen ersten, einen zweiten und einen dritten Abschnitt umfasst, wobei sich der erste Abschnitt in einer zweiten Richtung orthogonal zu der ersten Richtung erstreckt, wobei der zweite Abschnitt parallel zu dem ersten Abschnitt ist, und wobei der dritte Abschnitt an den ersten und den zweiten Abschnitt angrenzt, so dass sich der dritte Abschnitt in der ersten Richtung erstreckt, wobei ein Teil des ersten Abschnitts und ein Teil des zweiten Abschnitts an die erste Struktur angrenzt; eine dritte Struktur, die ein hexagonales Ferroelektrikum umfasst, wobei die dritte Struktur einen ersten, einen zweiten und einen dritten Abschnitt umfasst, wobei der erste Abschnitt an den ersten Abschnitt der zweiten Struktur angrenzt, wobei der zweite Abschnitt an den zweiten Abschnitt der zweiten Struktur angrenzt, und wobei der dritte Abschnitt an den dritten Abschnitt der zweiten Struktur angrenzt, wobei der erste und der zweite Abschnitt der dritten Struktur parallel zueinander sind und sich entlang der zweiten Richtung erstrecken; und eine vierte Struktur, die ein zweites leitfähiges Oxid umfasst, wobei sich die vierte Struktur zwischen dem ersten und dem zweiten Abschnitt der dritten Struktur befindet, und wobei ein Teil der vierten Struktur an einen Teil des dritten Abschnitts der dritten Struktur angrenzt.
  • Beispiel 47: System gemäß Beispiel 45, bei dem das hexagonale Ferroelektrikum eines der folgenden Elemente enthält: YMnO3 oder LuFeO3.
  • Beispiel 48: System gemäß Beispiel 45, bei dem das hexagonale Ferroelektrikum vom Typ h-RMnO3 ist, wobei R ein Seltenerdelement ist, einschließlich eines der folgenden Elemente: Cer (Ce), Dysprosium (Dy), Erbium (Er), Europium (Eu), Gadolinium (Gd), Holmium (Ho), Lanthan (La), Lutetium (Lu), Neodym (Nd), Praseodym (Pr), Promethium (Pm), Samarium (Sm), Scandium (Sc), Terbium (Tb), Thulium (Tm), Ytterbium (Yb) oder Yttrium (Y).
  • Beispiel 49: Vorrichtung, umfassend: einen Transistor mit einer Source, einem Drain und einem Gate; eine Wortzeile, die mit dem Gate gekoppelt ist; eine Bitzeile, die sich in einer ersten Richtung erstreckt, wobei die Bitzeile entweder mit der Source oder dem Drain des Transistors gekoppelt ist; eine Plattenleitung, die sich in der ersten Richtung erstreckt; und eine kapazitive Struktur, die entweder an die Source oder den Drain des Transistors angrenzt, wobei die kapazitive Struktur umfasst eine erste Struktur, die ein brechendes Intermetall umfasst, wobei die erste Struktur an die Source oder den Drain des Transistors angrenzt; eine zweite Struktur, die ein erstes leitfähiges Oxid umfasst, wobei die zweite Struktur einen ersten, einen zweiten und einen dritten Abschnitt umfasst, wobei sich der erste Abschnitt in einer zweiten Richtung orthogonal zu der ersten Richtung erstreckt, wobei der zweite Abschnitt parallel zu dem ersten Abschnitt ist, und wobei der dritte Abschnitt an den ersten und den zweiten Abschnitt angrenzt, so dass sich der dritte Abschnitt in der ersten Richtung erstreckt, wobei ein Teil des ersten Abschnitts und ein Teil des zweiten Abschnitts an die erste Struktur angrenzt eine dritte Struktur, die ein ungeeignetes Ferroelektrikum umfasst, wobei die dritte Struktur einen ersten, einen zweiten und einen dritten Abschnitt umfasst, wobei der erste Abschnitt an den ersten Abschnitt der zweiten Struktur angrenzt, wobei der zweite Abschnitt an den zweiten Abschnitt der zweiten Struktur angrenzt, und wobei der dritte Abschnitt an den dritten Abschnitt der zweiten Struktur angrenzt, wobei der erste und der zweite Abschnitt der dritten Struktur parallel zueinander sind und sich entlang der zweiten Richtung erstrecken und eine vierte Struktur, die ein zweites leitfähiges Oxid umfasst, wobei sich die vierte Struktur zwischen dem ersten und dem zweiten Abschnitt der dritten Struktur befindet, und wobei ein Teil der vierten Struktur an einen Teil des dritten Abschnitts der dritten Struktur angrenzt.
  • Beispiel 50: Vorrichtung gemäß Beispiel 49, bei der die kapazitive Struktur umfasst: eine fünfte Struktur, die an eine Seite des ersten Abschnitts der zweiten Struktur angrenzt; und eine sechste Schicht, die an eine Seite des zweiten Abschnitts der zweiten Struktur angrenzt, wobei die sechste und die siebte Struktur ein Barrierematerial umfassen.
  • Beispiel 51: Vorrichtung gemäß Beispiel 50, bei der das Barrierematerial eines oder mehrere der folgenden Oxide enthält: Ti, Al, oder Mg.
  • Beispiel 52: Vorrichtung gemäß Beispiel 50, bei der der Transistor entweder ein planarer oder ein nicht-planarer Transistor ist.
  • Beispiel 53: Vorrichtung gemäß Beispiel 50, bei der das brechende Intermetall eines oder mehrere der folgenden Elemente enthält: Ti, Al, Ta, W, oder Co.
  • Beispiel 54: Vorrichtung gemäß Beispiel 50, bei der der Transistor in einem Backend eines Chips angeordnet ist, oder wobei der Transistor in einem Frontend des Chips angeordnet ist.
  • Beispiel 55: Vorrichtung gemäß Beispiel 49, bei der die ersten oder zweiten leitfähigen Oxide Oxide von einem oder mehreren der folgenden Elemente umfassen: Ir, Ru, Pd, Ps, oder Re.
  • Beispiel 56: Vorrichtung gemäß Beispiel 49, bei der die kapazitive Struktur eine zylindrische Form hat.
  • Beispiel 57: Vorrichtung gemäß Beispiel 49, bei der ein falsches Ferroelektrikum eines der folgenden Elemente enthält: [PTO/STO]n oder [LAO/STO]n, wobei „n“ zwischen 1 und 100 liegt.
  • Beispiel 58: Verfahren zum Bilden eines ferroelektrischen Speichers, wobei das Verfahren umfasst: Bilden eines Transistors mit einer Source, einem Drain und einem Gate; Bilden einer Wortzeile, die mit dem Gate gekoppelt ist; Bilden einer Bitzeile, die sich in einer ersten Richtung erstreckt, wobei die Bitzeile entweder mit der Source oder dem Drain des Transistors gekoppelt ist; Bilden einer Plattenleitung, die sich in der ersten Richtung erstreckt; und Bilden einer kapazitiven Struktur, die entweder an die Source oder den Drain des Transistors angrenzt, wobei die kapazitive Struktur umfasst: Ausbilden einer ersten Struktur, die ein brechendes Intermetall umfasst, wobei die erste Struktur an die Source oder den Drain des Transistors angrenzt; Ausbilden einer zweiten Struktur, die ein erstes leitfähiges Oxid umfasst, wobei die zweite Struktur einen ersten, einen zweiten und einen dritten Abschnitt umfasst, wobei sich der erste Abschnitt in einer zweiten Richtung orthogonal zu der ersten Richtung erstreckt, wobei der zweite Abschnitt parallel zu dem ersten Abschnitt ist, und wobei der dritte Abschnitt an den ersten und den zweiten Abschnitt angrenzt, so dass sich der dritte Abschnitt in der ersten Richtung erstreckt, wobei ein Teil des ersten Abschnitts und ein Teil des zweiten Abschnitts an die erste Struktur angrenzt; Bilden einer dritten Struktur, die ein ungeeignetes Ferroelektrikum umfasst, wobei die dritte Struktur einen ersten, einen zweiten und einen dritten Abschnitt umfasst, wobei der erste Abschnitt an den ersten Abschnitt der zweiten Struktur angrenzt, wobei der zweite Abschnitt an den zweiten Abschnitt der zweiten Struktur angrenzt, und wobei der dritte Abschnitt an den dritten Abschnitt der zweiten Struktur angrenzt, wobei der erste und der zweite Abschnitt der dritten Struktur parallel zueinander sind und sich entlang der zweiten Richtung erstrecken; und Bilden einer vierten Struktur, die ein zweites leitfähiges Oxid umfasst, wobei die vierte Struktur zwischen dem ersten und zweiten Abschnitt der dritten Struktur liegt und wobei ein Teil der vierten Struktur an einen Teil des dritten Abschnitts der dritten Struktur angrenzt.
  • Beispiel 59: Verfahren gemäß Beispiel 48, bei dem das Bilden der kapazitiven Struktur umfasst: eine fünfte Struktur, die an eine Seite des ersten Abschnitts der zweiten Struktur angrenzt; und eine sechste Schicht, die an eine Seite des zweiten Abschnitts der zweiten Struktur angrenzt, wobei die sechste und die siebte Struktur ein Barrierematerial umfassen.
  • Beispiel 60: Verfahren gemäß Beispiel 59, bei dem das Barrierematerial eines oder mehrere der folgenden Oxide enthält: Ti, Al, oder Mg.
  • Beispiel 61: Verfahren gemäß Beispiel 59, bei dem die Bildung des Transistors die Bildung eines planaren oder nicht-planaren Transistors umfasst.
  • Beispiel 62: Verfahren gemäß Beispiel 59, bei dem das brechende Intermetall eines oder mehrere der folgenden Elemente enthält: Ti, Al, Ta, W, oder Co.
  • Beispiel 63: Verfahren gemäß Beispiel 59, bei dem die Bildung des Transistors das Positionieren des Transistors in einem Backend eines Chips umfasst, oder wobei die Bildung des Transistors das Positionieren des Transistors in einem Frontend eines Chips umfasst.
  • Beispiel 64: Verfahren gemäß Beispiel 59, bei dem die ersten oder zweiten leitfähigen Oxide Oxide von einem oder mehreren der folgenden Elemente umfassen: Ir, Ru, Pd, Ps, oder Re.
  • Beispiel 65: Verfahren gemäß Beispiel 59, bei dem die kapazitive Struktur eine zylindrische Form hat.
  • Beispiel 66: Vorrichtung des Beispiels 59, bei der ein falsches Ferroelektrikum eines der folgenden Elemente enthält: [PTO/STO]n oder [LAO/STO]n, wobei „n“ zwischen 1 und 100 liegt.
  • Beispiel 67: System mit: einem Prozessor für künstliche Intelligenz; und einem nichtflüchtigen Speicher, der mit dem KI-Prozessor gekoppelt ist, wobei der nichtflüchtige Speicher Bitzellen enthält, wobei eine der Bitzellen enthält: einen Transistor mit einer Source, einem Drain und einem Gate; eine Wortzeile, die mit dem Gate gekoppelt ist; eine Bitzeile, die sich in einer ersten Richtung erstreckt, wobei die Bitzeile entweder mit der Source oder dem Drain des Transistors gekoppelt ist; eine Plattenleitung, die sich in der ersten Richtung erstreckt; und eine kapazitive Struktur, die entweder an die Source oder den Drain des Transistors angrenzt, wobei die kapazitive Struktur umfasst: eine erste Struktur, die ein brechendes Intermetall umfasst, wobei die erste Struktur an die Source oder den Drain des Transistors angrenzt; eine zweite Struktur, die ein erstes leitfähiges Oxid umfasst, wobei die zweite Struktur einen ersten, einen zweiten und einen dritten Abschnitt umfasst, wobei sich der erste Abschnitt in einer zweiten Richtung orthogonal zu der ersten Richtung erstreckt, wobei der zweite Abschnitt parallel zu dem ersten Abschnitt ist, und wobei der dritte Abschnitt an den ersten und den zweiten Abschnitt angrenzt, so dass sich der dritte Abschnitt in der ersten Richtung erstreckt, wobei ein Teil des ersten Abschnitts und ein Teil des zweiten Abschnitts an die erste Struktur angrenzt eine dritte Struktur, die ein ungeeignetes Ferroelektrikum umfasst, wobei die dritte Struktur einen ersten, einen zweiten und einen dritten Abschnitt umfasst, wobei der erste Abschnitt an den ersten Abschnitt der zweiten Struktur angrenzt, wobei der zweite Abschnitt an den zweiten Abschnitt der zweiten Struktur angrenzt, und wobei der dritte Abschnitt an den dritten Abschnitt der zweiten Struktur angrenzt, wobei der erste und der zweite Abschnitt der dritten Struktur parallel zueinander sind und sich entlang der zweiten Richtung erstrecken und eine vierte Struktur, die ein zweites leitfähiges Oxid umfasst, wobei sich die vierte Struktur zwischen dem ersten und dem zweiten Abschnitt der dritten Struktur befindet, und wobei ein Teil der vierten Struktur an einen Teil des dritten Abschnitts der dritten Struktur angrenzt.
  • Beispiel 68: System gemäß Beispiel 67, bei dem das unzulässige Ferroelektrikum eines der folgenden Elemente enthält: [PTO/STO]n oder [LAO/STO]n, wobei „n“ zwischen 1 und 100 liegt.
  • Beispiel 69: Kapazitive Struktur, umfassend: eine erste Struktur, die ein brechendes Intermetall umfasst, wobei die erste Struktur an die Source oder den Drain des Transistors angrenzt; eine zweite Struktur, die ein erstes leitfähiges Oxid umfasst, wobei die zweite Struktur einen ersten, einen zweiten und einen dritten Abschnitt umfasst, wobei sich der erste Abschnitt in einer zweiten Richtung orthogonal zu der ersten Richtung erstreckt, wobei der zweite Abschnitt parallel zu dem ersten Abschnitt ist, und wobei der dritte Abschnitt an den ersten und den zweiten Abschnitt angrenzt, so dass sich der dritte Abschnitt in der ersten Richtung erstreckt, wobei ein Teil des ersten Abschnitts und ein Teil des zweiten Abschnitts an die erste Struktur angrenzt; und eine dritte Struktur, die ferroelektrisches Material umfasst, wobei die dritte Struktur einen ersten, einen zweiten und einen dritten Abschnitt umfasst, wobei der erste Abschnitt an den ersten Abschnitt der zweiten Struktur angrenzt, wobei der zweite Abschnitt an den zweiten Abschnitt der zweiten Struktur angrenzt, und wobei der dritte Abschnitt an den dritten Abschnitt der zweiten Struktur angrenzt, wobei der erste und der zweite Abschnitt der dritten Struktur parallel zueinander sind und sich entlang der zweiten Richtung erstrecken.
  • Beispiel 70: Kapazitive Struktur gemäß Beispiel 69, die eine vierte Struktur umfasst, die ein zweites leitfähiges Oxid umfasst, wobei sich die vierte Struktur zwischen dem ersten und dem zweiten Abschnitt der dritten Struktur befindet, und wobei ein Teil der vierten Struktur an einen Teil des dritten Abschnitts der dritten Struktur angrenzt.
  • Beispiel 71: Kapazitive Struktur gemäß Beispiel 69, die eine vierte Struktur umfasst, die Folgendes umfasst: einen Stapel von Schichten aus einem ersten Material und einem zweiten Material, wobei das erste Material eines der folgenden Materialien enthält: Cu, Co, Ru, Ta, oder W, und das zweite Material eines von: Cu, Co, Ru, Ta, W, TaN oder WN; und eine Schicht um drei Abschnitte des Stapels, wobei die Schicht Ti und Al umfasst, wobei die vierte Struktur zwischen dem ersten und zweiten Abschnitt der dritten Struktur liegt.
  • Beispiel 72: Kapazitive Struktur gemäß Beispiel 69, bei der die brechende Struktur eine erste brechende Struktur ist, und wobei die kapazitive Struktur eine fünfte Struktur umfasst, die ein zweites brechendes Zwischenmetall umfasst, wobei die fünfte Struktur an die Plattenzeile und an die vierte Struktur angrenzt.
  • Beispiel 73: Kapazitive Struktur gemäß Beispiel 69, umfassend: eine sechste Struktur, die an eine Seite des ersten Abschnitts der zweiten Struktur angrenzt; und eine siebte Schicht, die an eine Seite des zweiten Abschnitts der zweiten Struktur angrenzt, wobei die sechste und die siebte Struktur ein Sperrmaterial umfassen.
  • Beispiel 74: Kapazitive Struktur gemäß Beispiel 73, bei der das ferroelektrische Material eines der folgenden ist: Perowskit, hexagonales Ferroelektrikum oder unechtes Ferroelektrikum.
  • Beispiel 75: Kapazitive Struktur gemäß Beispiel 74, bei der: das ferroelektrische Material eines der folgenden Materialien enthält: der Perowskit enthält eines der folgenden Materialien: LaCoO3, SrCoO3, SrRuO3, LaMnO3, SrMnO3, YBa2Cu3O7, Bi2Sr2CaCu2O8 oder LaNiO3; das hexagonale Ferroelektrikum umfasst eines von: YMnO3 oder LuFeO3; oder hexagonale Ferroelektrika des Typs h-RMnO3, wobei R ein Seltenerdelement ist, nämlich. Cer (Ce), Dysprosium (Dy), Erbium (Er), Europium (Eu), Gadolinium (Gd), Holmium (Ho), Lanthan (La), Lutetium (Lu), Neodym (Nd), Praseodym (Pr), Promethium (Pm), Samarium (Sm), Scandium (Sc), Terbium (Tb), Thulium (Tm), Ytterbium (Yb), oder Yttrium (Y); oder das unzulässige Ferroelektrikum eines der folgenden Elemente enthält: [PTO/STO]n oder [LAO/STO]n, wobei „n“ zwischen 1 und 100 liegt.
  • Beispiel 76: Kapazitive Struktur gemäß Beispiel 74, bei der das Barrierematerial eines oder mehrere der folgenden Oxide enthält: Ti, Al, oder Mg.
  • Beispiel 77: Kapazitive Struktur gemäß Beispiel 74, bei der das erste oder zweite brechende Material eines oder mehrere der folgenden Materialien enthält: Ti, Al, Ta, W, oder Co.
  • Beispiel 78: Kapazitive Struktur gemäß Beispiel 74, bei der die ersten und zweiten leitfähigen Oxide Oxide aus einem der folgenden Stoffe umfassen: Ir, Ru, Pd, Ps oder Re, wenn das ferroelektrische Material ein Perowskit ist; PtCo, PdCo, delafossitstrukturiertes hexagonales Metall, wenn das ferroelektrische Material ein hexagonales Ferroelektrikum ist; Fe, LiV; oder InTi.
  • Beispiel 79: Kapazitive Struktur gemäß Beispiel 74, bei der das ferroelektrische Material mit Sc oder Mn dotiert ist, um Leckagen durch das ferroelektrische Material zu kontrollieren.
  • Beispiel 80: Verfahren zur Bildung einer kapazitiven Struktur, bei dem das Verfahren umfasst: Bilden einer ersten Struktur, die ein brechendes Intermetall umfasst, wobei die erste Struktur an die Source oder den Drain des Transistors angrenzt; Bilden einer zweiten Struktur, die ein erstes leitfähiges Oxid umfasst, wobei die zweite Struktur einen ersten, einen zweiten und einen dritten Abschnitt umfasst, wobei sich der erste Abschnitt in einer zweiten Richtung orthogonal zu der ersten Richtung erstreckt, wobei der zweite Abschnitt parallel zu dem ersten Abschnitt ist, und wobei der dritte Abschnitt an den ersten und den zweiten Abschnitt angrenzt, so dass sich der dritte Abschnitt in der ersten Richtung erstreckt, wobei ein Teil des ersten Abschnitts und ein Teil des zweiten Abschnitts an die erste Struktur angrenzt; und Bilden einer dritten Struktur, die ferroelektrisches Material umfasst, wobei die dritte Struktur einen ersten, einen zweiten und einen dritten Abschnitt umfasst, wobei der erste Abschnitt an den ersten Abschnitt der zweiten Struktur angrenzt, wobei der zweite Abschnitt an den zweiten Abschnitt der zweiten Struktur angrenzt, und wobei der dritte Abschnitt an den dritten Abschnitt der zweiten Struktur angrenzt, wobei der erste und der zweite Abschnitt der dritten Struktur parallel zueinander sind und sich entlang der zweiten Richtung erstrecken.
  • Beispiel 81: Verfahren gemäß Beispiel 80, das die Bildung einer vierten Struktur umfasst, die ein zweites leitfähiges Oxid umfasst, wobei die vierte Struktur zwischen dem ersten und dem zweiten Abschnitt der dritten Struktur liegt und wobei ein Teil der vierten Struktur an einen Teil des dritten Abschnitts der dritten Struktur angrenzt.
  • Beispiel 82: Verfahren gemäß Beispiel 81, bei dem das Ausbilden einer vierten Struktur folgendes umfasst: Ausbilden eines Stapels von Schichten aus einem ersten Material und einem zweiten Material, wobei das erste Material eines der folgenden Materialien umfasst: Cu, Co, Ru, Ta, oder W, und das zweite Material eines von: Cu, Co, Ru, Ta, W, TaN oder WN; und Ausbilden einer Schicht um drei Abschnitte des Stapels, wobei die Schicht Ti und Al umfasst, wobei die vierte Struktur zwischen dem ersten und zweiten Abschnitt der dritten Struktur liegt.
  • Beispiel 83: Verfahren gemäß Beispiel 81, bei dem die lichtbrechende Struktur eine erste lichtbrechende Struktur ist und wobei das Verfahren ferner das Bilden einer fünften Struktur umfasst, die ein zweites lichtbrechendes Intermetall umfasst, wobei die fünfte Struktur an die Plattenzeile und an die vierte Struktur angrenzt.
  • Beispiel 84: Verfahren gemäß Beispiel 81, umfassend: Bilden einer sechsten Struktur angrenzend an eine Seite des ersten Abschnitts der zweiten Struktur; und Bilden einer siebten Schicht angrenzend an eine Seite des zweiten Abschnitts der zweiten Struktur, wobei die sechste und die siebte Struktur ein Barrierematerial umfassen.
  • Beispiel 85: Verfahren gemäß Beispiel 84, bei dem das ferroelektrische Material eines der folgenden ist: Perowskit, hexagonales Ferroelektrikum oder unechtes Ferroelektrikum.
  • Beispiel 86: Verfahren gemäß Beispiel 85, bei dem: das ferroelektrische Material eines der folgenden Materialien enthält: der Perowskit enthält eines der folgenden Materialien: LaCoO3, SrCoO3, SrRuO3, LaMnO3, SrMnO3, YBa2Cu3O7, Bi2Sr2CaCu2O8 oder LaNiO3; das hexagonale Ferroelektrikum umfasst eines von: YMnO3 oder LuFeO3; hexagonale Ferroelektrika des Typs h-RMnO3, wobei R ein Seltenerdelement ist, nämlich. Cer (Ce), Dysprosium (Dy), Erbium (Er), Europium (Eu), Gadolinium (Gd), Holmium (Ho), Lanthan (La), Lutetium (Lu), Neodym (Nd), Praseodym (Pr), Promethium (Pm), Samarium (Sm), Scandium (Sc), Terbium (Tb), Thulium (Tm), Ytterbium (Yb), oder Yttrium (Y); oder das unzulässige Ferroelektrikum eines der folgenden Elemente enthält: [PTO/STO]n oder [LAO/STO]n, wobei „n“ zwischen 1 und 100 liegt.
  • Beispiel 87: Verfahren gemäß Beispiel 86, bei dem das Barrierematerial eines oder mehrere der folgenden Oxide enthält: Ti, Al, oder Mg.
  • Beispiel 88: Verfahren gemäß Beispiel 86, bei dem das erste oder zweite brechende Material eines oder mehrere der folgenden Materialien enthält: Ti, Al, Ta, W, oder Co.
  • Beispiel 89: Verfahren von Beispiel 86, bei dem die ersten und zweiten leitfähigen Oxide Oxide von einem der folgenden umfassen: Ir, Ru, Pd, Ps oder Re, wenn das ferroelektrische Material ein Perowskit ist; PtCo, PdCo, delafossitstrukturiertes hexagonales Metall, wenn das ferroelektrische Material ein hexagonales Ferroelektrikum ist; Fe, LiV; oder InTi.
  • Beispiel 90: Verfahren nach Beispiel 86, bei dem das ferroelektrische Material mit Sc oder Mn dotiert ist, um die Leckage durch das ferroelektrische Material zu kontrollieren.
  • Beispiel 91: System, umfassend: einen Speicher, der eine kapazitive Struktur umfasst; und einen Prozessor für künstliche Intelligenz (AI), der mit dem Speicher gekoppelt ist, wobei die kapazitive Struktur Folgendes umfasst: eine erste Struktur, die ein brechendes Intermetall umfasst, wobei die erste Struktur an die Source oder den Drain des Transistors angrenzt; eine zweite Struktur, die ein erstes leitfähiges Oxid umfasst, wobei die zweite Struktur einen ersten, einen zweiten und einen dritten Abschnitt umfasst, wobei sich der erste Abschnitt in einer zweiten Richtung orthogonal zu der ersten Richtung erstreckt, wobei der zweite Abschnitt parallel zu dem ersten Abschnitt ist, und wobei der dritte Abschnitt an den ersten und den zweiten Abschnitt angrenzt, so dass sich der dritte Abschnitt in der ersten Richtung erstreckt, wobei ein Teil des ersten Abschnitts und ein Teil des zweiten Abschnitts an die erste Struktur angrenzt; eine dritte Struktur, die ferroelektrisches Material umfasst, wobei die dritte Struktur einen ersten, einen zweiten und einen dritten Abschnitt umfasst, wobei der erste Abschnitt an den ersten Abschnitt der zweiten Struktur angrenzt, wobei der zweite Abschnitt an den zweiten Abschnitt der zweiten Struktur angrenzt, und wobei der dritte Abschnitt an den dritten Abschnitt der zweiten Struktur angrenzt, wobei der erste und der zweite Abschnitt der dritten Struktur parallel zueinander sind und sich entlang der zweiten Richtung erstrecken und eine vierte Struktur, die ein zweites leitfähiges Oxid umfasst, wobei sich die vierte Struktur zwischen dem ersten und dem zweiten Abschnitt der dritten Struktur befindet, und wobei ein Teil der vierten Struktur an einen Teil des dritten Abschnitts der dritten Struktur angrenzt.
  • Beispiel 92: System gemäß Beispiel 91, bei dem das ferroelektrische Material eines der folgenden ist: Perowskit, hexagonales Ferroelektrikum oder unechtes Ferroelektrikum.
  • Beispiel 93: System gemäß Beispiel 92, bei dem: das ferroelektrische Material eines der folgenden Materialien enthält: der Perowskit enthält eines der folgenden Materialien: LaCoO3, SrCoO3, SrRuO3, LaMnO3, SrMnO3, YBa2Cu3O7, Bi2Sr2CaCu2O8 oder LaNiO3; das hexagonale Ferroelektrikum umfasst eines von: YMnO3 oder LuFeO3; hexagonale Ferroelektrika des Typs h-RMnO3, wobei R ein Seltenerdelement ist, nämlich. Cer (Ce), Dysprosium (Dy), Erbium (Er), Europium (Eu), Gadolinium (Gd), Holmium (Ho), Lanthan (La), Lutetium (Lu), Neodym (Nd), Praseodym (Pr), Promethium (Pm), Samarium (Sm), Scandium (Sc), Terbium (Tb), Thulium (Tm), Ytterbium (Yb), oder Yttrium (Y); oder das unzulässige Ferroelektrikum eines der folgenden Elemente enthält: [PTO/STO]n oder [LAO/STO]n, wobei „n“ zwischen 1 und 100 liegt.
  • Es wird eine Zusammenfassung vorgelegt, die es dem Leser ermöglicht, die Art und den Kern der technischen Offenbarung zu erfassen. Die Zusammenfassung wird mit der Maßgabe vorgelegt, dass sie nicht dazu verwendet wird, den Umfang oder die Bedeutung der Ansprüche einzuschränken. Die folgenden Ansprüche werden hiermit in die ausführliche Beschreibung aufgenommen, wobei jeder Anspruch für sich genommen eine separate Ausführungsform darstellt.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 16/287953 [0001]

Claims (30)

  1. Vorrichtung, umfassend: einen Transistor mit einer Source, einem Drain und einem Gate; eine mit dem Gate gekoppelte Wortzeile; eine Bitzeile, die sich in einer ersten Richtung erstreckt, wobei die Bitzeile entweder mit der Source oder dem Drain des Transistors verbunden ist, eine sich in der ersten Richtung erstreckende Plattenzeile; und eine kapazitive Struktur, die entweder an die Source oder den Drain des Transistors und an die Plattenleitung angrenzt, wobei die kapazitive Struktur Folgendes umfasst: eine erste Struktur mit brechendem Intermetall, wobei die erste Struktur an die Source oder den Drain des Transistors angrenzt; eine zweite Struktur, die ein erstes leitfähiges Oxid umfasst, wobei die zweite Struktur einen ersten, einen zweiten und einen dritten Abschnitt umfasst, wobei sich der erste Abschnitt in einer zweiten Richtung orthogonal zu der ersten Richtung erstreckt, wobei der zweite Abschnitt parallel zu dem ersten Abschnitt ist und wobei der dritte Abschnitt an den ersten und den zweiten Abschnitt angrenzt, so dass sich der dritte Abschnitt in der ersten Richtung erstreckt, wobei ein Teil des ersten Abschnitts und ein Teil des zweiten Abschnitts an die erste Struktur angrenzt; eine dritte Struktur, die einen Perowskit umfasst, wobei die dritte Struktur einen ersten, einen zweiten und einen dritten Abschnitt umfasst, wobei der erste Abschnitt an den ersten Abschnitt der zweiten Struktur angrenzt, wobei der zweite Abschnitt an den zweiten Abschnitt der zweiten Struktur angrenzt und wobei der dritte Abschnitt an den dritten Abschnitt der zweiten Struktur angrenzt, wobei der erste und der zweite Abschnitt der dritten Struktur parallel zueinander entlang der zweiten Richtung verlaufen; und eine vierte Struktur, die ein zweites leitfähiges Oxid umfasst, wobei sich die vierte Struktur zwischen dem ersten und dem zweiten Abschnitt der dritten Struktur befindet, und wobei ein Teil der vierten Struktur an einen Teil des dritten Abschnitts der dritten Struktur angrenzt.
  2. Vorrichtung nach Anspruch 1, bei der die kapazitive Struktur umfasst: eine fünfte Struktur, die an eine Seite des ersten Abschnitts der zweiten Struktur angrenzt; und eine sechste Schicht, die an eine Seite des zweiten Abschnitts der zweiten Struktur angrenzt, wobei die sechste und die siebte Struktur ein isolierendes Material umfassen.
  3. Vorrichtung nach Anspruch 2, bei der das isolierende Material eines oder mehrere der folgenden Oxide enthält: Ti, Al, oder Mg.
  4. Vorrichtung nach Anspruch 2, bei der der Transistor entweder ein planarer oder ein nicht-planarer Transistor ist.
  5. Vorrichtung nach Anspruch 2, bei der der Perowskit mit La oder Lanthaniden dotiert ist.
  6. Vorrichtung nach Anspruch 2, bei der das brechende Intermetall ein leitfähiges Material ist, das eines oder mehrere der folgenden Materialien enthält: Ti, V, Cr, Mn, Zr, Nb, Mo, Tc, Ru, Rh, Hf, Ta, W, Re, Os, Ir, Al oder Co.
  7. Vorrichtung nach Anspruch 2, bei der der Transistor in einem Backend eines Chips angeordnet ist, oder wobei der Transistor in einem Frontend des Chips angeordnet ist.
  8. Vorrichtung nach einem der Ansprüche 1 bis 7, bei der die ersten oder zweiten leitfähigen Oxide Oxide von einem oder mehreren der folgenden Elemente umfassen: Ir, Ru, Pd, Ps, oder Re.
  9. Vorrichtung nach Anspruch 1, bei der der Perowskit einen der folgenden Stoffe enthält: LaCoO3, SrCoO3, SrRuO3, LaMnO3, SrMnO3, YBa2Cu3O7, Bi2Sr2CaCu2O8, oder LaNiO3.
  10. Vorrichtung nach Anspruch 1, bei der der Perowskit eines der folgenden Elemente enthält: La, Sr, Co, Ru, Mn, Y, Na, Cu, oder Ni.
  11. Vorrichtung nach Anspruch 1, bei der die kapazitive Struktur eine zylindrische Form hat.
  12. Vorrichtung nach Anspruch 1, bei der das Perowskit mit Sc oder Mn dotiert ist, um die Leckage durch die dritte Struktur zu kontrollieren.
  13. Verfahren zur Herstellung einer Speicher-Bitzelle, wobei das Verfahren umfasst: Bilden eines Transistors mit einer Source, einem Drain und einem Gate; die eine mit dem Gate gekoppelte Wortzeile bilden; Bilden einer Bitzeile, die sich in einer ersten Richtung erstreckt, wobei die Bitzeile entweder mit der Source oder dem Drain des Transistors verbunden ist, Bildung einer sich in der ersten Richtung erstreckenden Plattenzeile; und Bilden einer kapazitiven Struktur angrenzend an die Source oder den Drain des Transistors, wobei das Bilden der kapazitiven Struktur umfasst: Bilden einer ersten Struktur aus brechendem Intermetall, wobei die erste Struktur an die Source oder den Drain des Transistors angrenzt; Bilden einer zweiten Struktur, die ein erstes leitfähiges Oxid umfasst, wobei die zweite Struktur einen ersten, einen zweiten und einen dritten Abschnitt umfasst, wobei sich der erste Abschnitt in einer zweiten Richtung orthogonal zu der ersten Richtung erstreckt, wobei der zweite Abschnitt parallel zu dem ersten Abschnitt ist und wobei der dritte Abschnitt an den ersten und den zweiten Abschnitt angrenzt, so dass sich der dritte Abschnitt in der ersten Richtung erstreckt, wobei ein Teil des ersten Abschnitts und ein Teil des zweiten Abschnitts an die erste Struktur angrenzt; Bilden einer dritten Struktur, die einen Perowskit umfasst, wobei die dritte Struktur einen ersten, einen zweiten und einen dritten Abschnitt umfasst, wobei der erste Abschnitt an den ersten Abschnitt der zweiten Struktur angrenzt, wobei der zweite Abschnitt an den zweiten Abschnitt der zweiten Struktur angrenzt und wobei der dritte Abschnitt an den dritten Abschnitt der zweiten Struktur angrenzt, wobei der erste und der zweite Abschnitt der dritten Struktur parallel zueinander sind und sich entlang der zweiten Richtung erstrecken; und Bilden einer vierten Struktur, die ein zweites leitfähiges Oxid umfasst, wobei die vierte Struktur zwischen dem ersten und dem zweiten Abschnitt der dritten Struktur liegt und wobei ein Teil der vierten Struktur an einen Teil des dritten Abschnitts der dritten Struktur angrenzt.
  14. Verfahren nach Anspruch 13, bei dem das Ausbilden der kapazitiven Struktur umfasst: Bilden einer fünften Struktur angrenzend an eine Seite des ersten Abschnitts der zweiten Struktur; und Bilden einer sechsten Struktur angrenzend an eine Seite des zweiten Abschnitts der zweiten Struktur, wobei die sechste und die siebte Struktur ein Barrierematerial umfassen.
  15. Verfahren nach Anspruch 14, bei dem: das Barrierematerial eines oder mehrere der folgenden Oxide enthält: Ti, Al, oder Mg; der Transistor entweder ein planarer oder ein nicht-planarer Transistor ist; der Perowskit mit La oder Lanthaniden dotiert ist, das brechende Intermetall eines oder mehrere der folgenden Elemente enthält: Ti, V, Cr, Mn, Zr, Nb, Mo, Tc, Ru, Rh, Hf, Ta, W, Re, Os, Ir, Al oder Co; und der Transistor in einem Backend eines Chips angeordnet ist, oder wobei der Transistor in einem Frontend des Chips angeordnet ist.
  16. Verfahren nach Anspruch 13, bei dem der Perowskit einen der folgenden Stoffe enthält: LaCoO3, SrCoO3, SrRuO3, LaMnO3, SrMnO3, YBa2Cu3O7, Bi2Sr2CaCu2O8, oder LaNiO3.
  17. Verfahren nach Anspruch 13, bei dem der Perowskit eines der folgenden Elemente enthält: La, Sr, Co, Ru, Mn, Y, Na, Cu, oder Ni.
  18. Verfahren nach Anspruch 13, bei dem die kapazitive Struktur eine zylindrische Form hat.
  19. Verfahren nach Anspruch 13, bei dem der Perowskit mit Sc oder Mn dotiert ist, um die Leckage durch die dritte Struktur zu kontrollieren.
  20. Verfahren nach einem der Ansprüche 13 bis 19, bei dem die ersten oder zweiten leitfähigen Oxide Oxide von einem oder mehreren der folgenden Elemente umfassen: Ir, Ru, Pd, Ps, oder Re.
  21. System, umfassend: einen Prozessor für künstliche Intelligenz; und einen nichtflüchtigen Speicher, der mit dem KI-Prozessor verbunden ist, wobei der nichtflüchtige Speicher Bit-Zellen enthält, wobei eine der Bit-Zellen enthält: einen Transistor mit einer Source, einem Drain und einem Gate; eine mit dem Gate gekoppelte Wortzeile; eine Bitzeile, die sich in einer ersten Richtung erstreckt, wobei die Bitzeile entweder mit der Source oder dem Drain des Transistors verbunden ist; eine sich in der ersten Richtung erstreckende Plattenzeile; und eine kapazitive Struktur, die entweder an die Source oder den Drain des Transistors angrenzt, wobei die kapazitive Struktur Folgendes umfasst eine erste Struktur mit brechendem Intermetall, wobei die erste Struktur an die Source oder den Drain des Transistors angrenzt; eine zweite Struktur, die ein erstes leitfähiges Oxid umfasst, wobei die zweite Struktur einen ersten, einen zweiten und einen dritten Abschnitt umfasst, wobei sich der erste Abschnitt in einer zweiten Richtung orthogonal zu der ersten Richtung erstreckt, wobei der zweite Abschnitt parallel zu dem ersten Abschnitt ist und wobei der dritte Abschnitt an den ersten und den zweiten Abschnitt angrenzt, so dass sich der dritte Abschnitt in der ersten Richtung erstreckt, wobei ein Teil des ersten Abschnitts und ein Teil des zweiten Abschnitts an die erste Struktur angrenzt; eine dritte Struktur, die einen Perowskit umfasst, wobei die dritte Struktur einen ersten, einen zweiten und einen dritten Abschnitt umfasst, wobei der erste Abschnitt an den ersten Abschnitt der zweiten Struktur angrenzt, wobei der zweite Abschnitt an den zweiten Abschnitt der zweiten Struktur angrenzt und wobei der dritte Abschnitt an den dritten Abschnitt der zweiten Struktur angrenzt, wobei der erste und der zweite Abschnitt der dritten Struktur parallel zueinander entlang der zweiten Richtung verlaufen; und eine vierte Struktur, die ein zweites leitfähiges Oxid umfasst, wobei sich die vierte Struktur zwischen dem ersten und dem zweiten Abschnitt der dritten Struktur befindet, und wobei ein Teil der vierten Struktur an einen Teil des dritten Abschnitts der dritten Struktur angrenzt.
  22. System nach Anspruch 21, bei dem die kapazitive Struktur nach einem der Ansprüche 2 bis 12 ausgebildet ist.
  23. Vorrichtung, umfassend: einen Transistor mit einer Source, einem Drain und einem Gate; eine mit dem Gate gekoppelte Wortzeile; eine Bitzeile, die sich in einer ersten Richtung erstreckt, wobei die Bitzeile entweder mit der Source oder dem Drain des Transistors verbunden ist; eine sich in der ersten Richtung erstreckende Plattenzeile; und eine kapazitive Struktur, die entweder an die Source oder den Drain des Transistors angrenzt, wobei die kapazitive Struktur Folgendes umfasst eine erste Struktur mit brechendem Intermetall, wobei die erste Struktur an die Source oder den Drain des Transistors angrenzt; eine zweite Struktur, die ein erstes leitfähiges Oxid umfasst, wobei die zweite Struktur einen ersten, einen zweiten und einen dritten Abschnitt umfasst, wobei sich der erste Abschnitt in einer zweiten Richtung orthogonal zu der ersten Richtung erstreckt, wobei der zweite Abschnitt parallel zu dem ersten Abschnitt ist und wobei der dritte Abschnitt an den ersten und den zweiten Abschnitt angrenzt, so dass sich der dritte Abschnitt in der ersten Richtung erstreckt, wobei ein Teil des ersten Abschnitts und ein Teil des zweiten Abschnitts an die erste Struktur angrenzt; eine dritte Struktur, die ein hexagonales Ferroelektrikum umfasst, wobei die dritte Struktur einen ersten, einen zweiten und einen dritten Abschnitt umfasst, wobei der erste Abschnitt an den ersten Abschnitt der zweiten Struktur angrenzt, wobei der zweite Abschnitt an den zweiten Abschnitt der zweiten Struktur angrenzt, und wobei der dritte Abschnitt an den dritten Abschnitt der zweiten Struktur angrenzt, wobei der erste und der zweite Abschnitt der dritten Struktur parallel zueinander sind und sich entlang der zweiten Richtung erstrecken; und eine vierte Struktur, die ein zweites leitfähiges Oxid umfasst, wobei sich die vierte Struktur zwischen dem ersten und dem zweiten Abschnitt der dritten Struktur befindet, und wobei ein Teil der vierten Struktur an einen Teil des dritten Abschnitts der dritten Struktur angrenzt.
  24. Vorrichtung nach Anspruch 23, bei der: das hexagonale Ferroelektrikum eines der folgenden Elemente enthält: YMnO3 oder LuFeO3; oder das hexagonale Ferroelektrikum vom Typ h-RMnO3 ist, wobei R ein Seltenerdelement ist, einschließlich eines der folgenden Elemente: Cer (Ce), Dysprosium (Dy), Erbium (Er), Europium (Eu), Gadolinium (Gd), Holmium (Ho), Lanthan (La), Lutetium (Lu), Neodym (Nd), Praseodym (Pr), Promethium (Pm), Samarium (Sm), Scandium (Sc), Terbium (Tb), Thulium (Tm), Ytterbium (Yb) oder Yttrium (Y).
  25. Kapazitive Struktur, umfassend: eine erste Struktur mit brechendem Intermetall, wobei die erste Struktur an die Source oder den Drain des Transistors angrenzt; eine zweite Struktur, die ein erstes leitfähiges Oxid umfasst, wobei die zweite Struktur einen ersten, einen zweiten und einen dritten Abschnitt umfasst, wobei sich der erste Abschnitt in einer zweiten Richtung orthogonal zu der ersten Richtung erstreckt, wobei der zweite Abschnitt parallel zu dem ersten Abschnitt ist und wobei der dritte Abschnitt an den ersten und den zweiten Abschnitt angrenzt, so dass sich der dritte Abschnitt in der ersten Richtung erstreckt, wobei ein Teil des ersten Abschnitts und ein Teil des zweiten Abschnitts an die erste Struktur angrenzt; und eine dritte Struktur, die ferroelektrisches Material umfasst, wobei die dritte Struktur einen ersten, einen zweiten und einen dritten Abschnitt umfasst, wobei der erste Abschnitt an den ersten Abschnitt der zweiten Struktur angrenzt, wobei der zweite Abschnitt an den zweiten Abschnitt der zweiten Struktur angrenzt, und wobei der dritte Abschnitt an den dritten Abschnitt der zweiten Struktur angrenzt, wobei der erste und der zweite Abschnitt der dritten Struktur parallel zueinander sind und sich entlang der zweiten Richtung erstrecken.
  26. Kapazitive Struktur nach Anspruch 25, wobei das ferroelektrische Material eines der folgenden ist: Perowskit, hexagonales Ferroelektrikum oder unechtes Ferroelektrikum.
  27. Kapazitive Struktur nach Anspruch 26, bei der: der Perowskit eines der folgenden Elemente enthält: LaCoO3, SrCoO3, SrRuO3, LaMnO3, SrMnO3, YBa2Cu3O7, Bi2Sr2CaCu2O8, oder LaNiO3; das hexagonale Ferroelektrikum enthält eines der folgenden Elemente: YMnO3, oder LuFeO3; oder hexagonale Ferroelektrika des Typs h-RMnO3, wobei R ein Element der Seltenen Erden ist, und zwar. Cer (Ce), Dysprosium (Dy), Erbium (Er), Europium (Eu), Gadolinium (Gd), Holmium (Ho), Lanthan (La), Lutetium (Lu), Neodym (Nd), Praseodym (Pr), Promethium (Pm), Samarium (Sm), Scandium (Sc), Terbium (Tb), Thulium (Tm), Ytterbium (Yb) oder Yttrium (Y); oder das unzulässige Ferroelektrikum eines der folgenden ist: [PTO/STO]n oder [LAO/STO]n, wobei „n“ zwischen 1 und 100 liegt.
  28. Kapazitive Struktur nach Anspruch 25 umfassend: eine vierte Struktur, die ein zweites leitfähiges Oxid umfasst, wobei sich die vierte Struktur zwischen dem ersten und dem zweiten Abschnitt der dritten Struktur befindet, und wobei ein Teil der vierten Struktur an einen Teil des dritten Abschnitts der dritten Struktur angrenzt.
  29. Kapazitive Struktur nach Anspruch 25, umfassend eine vierte Struktur, die Folgendes umfasst: einen Stapel von Schichten aus einem ersten Material und einem zweiten Material, wobei das erste Material eines der folgenden Materialien enthält: Cu, Co, Ru, Ta oder W, und das zweite Material eines der folgenden Materialien enthält: Cu, Co, Ru, Ta, W, TaN, oder WN; und eine Schicht um drei Abschnitte des Stapels, wobei die Schicht Ti und Al umfasst, wobei die vierte Struktur zwischen dem ersten und zweiten Abschnitt der dritten Struktur liegt.
  30. Kapazitive Struktur nach Anspruch 28 oder 29, wobei die brechende Struktur eine erste brechende Struktur ist, und wobei die kapazitive Struktur eine fünfte Struktur umfasst, die ein zweites brechendes Intermetall umfasst, wobei die fünfte Struktur an die Plattenzeile und an die vierte Struktur angrenzt.
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