JP3274326B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

Info

Publication number
JP3274326B2
JP3274326B2 JP23162795A JP23162795A JP3274326B2 JP 3274326 B2 JP3274326 B2 JP 3274326B2 JP 23162795 A JP23162795 A JP 23162795A JP 23162795 A JP23162795 A JP 23162795A JP 3274326 B2 JP3274326 B2 JP 3274326B2
Authority
JP
Japan
Prior art keywords
capacitor
film
insulating film
electrode
capacitor electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP23162795A
Other languages
English (en)
Other versions
JPH0982907A (ja
Inventor
馨太郎 今井
賢朗 中村
和弘 江口
正弘 清利
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP23162795A priority Critical patent/JP3274326B2/ja
Priority to DE19636054A priority patent/DE19636054A1/de
Priority to KR1019960038803A priority patent/KR100253866B1/ko
Priority to TW085112080A priority patent/TW306037B/zh
Publication of JPH0982907A publication Critical patent/JPH0982907A/ja
Application granted granted Critical
Publication of JP3274326B2 publication Critical patent/JP3274326B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40Capacitors
    • H01L28/55Capacitors with a dielectric comprising a perovskite structure material
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • H10B12/01Manufacture or treatment
    • H10B12/02Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03Making the capacitor or connections thereto
    • H10B12/033Making the capacitor or connections thereto the capacitor extending over the transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、ペロブスカイト型
の結晶構造を有する金属酸化物を主成分とするキャパシ
タ絶縁膜を用いたキャパシタを有する半導体装置および
その製造方法に関する。
【0002】
【従来の技術】近年、情報処理装置の記憶装置として、
半導体記記憶装置の開発が急激に進んでいる。半導体記
憶装置の代表的なものとして、1トランジスタ/1キャ
パシタのメモリセルを用いたDRAM(Dynamic Random
Access read write Memory) があげられる。
【0003】DRAM等の半導体記憶装置の性能向上は
他の半導体装置と同様に集積度を高めること、つまり、
メモリセルの微細化により実現できる。ここで、DRA
M等の半導体記憶装置の場合、記憶情報の消滅による信
頼性の低下を防止すために、キャパシタ容量を維持しつ
つ、微細化を行なう必要がある。
【0004】従来より、キャパシタ絶縁膜としてシリコ
ン酸化膜、あるいはシリコン酸化膜とシリコン窒化膜と
の積層膜を用いているが、今後のより一層のメモリセル
の微細化に対応して、キャパシタ単位面積当たりのキャ
パシタ容量を増加するには、シリコン酸化膜やシリコン
酸化膜よりも誘電率が高い材料を用いる必要がある。
【0005】そこで、キャパシタ絶縁膜の材料として、
誘電率がシリコン酸化膜に比べて、50倍から1000
倍以上も高いチタン酸ストロンチウム、チタン酸バリウ
ム、PZTを始めとするペロブスカイト結晶構造を有す
る高誘電体材料が検討されている。
【0006】しかしながら、この種の高誘電体材料から
なるキャパシタ絶縁膜は、その薄膜化に伴って誘電率が
大きく低下するという問題があった。この誘電率低下の
原因は、キャパシタ絶縁膜中の結晶構造の乱れや欠陥あ
るいは歪みにあると考えられている。
【0007】また、キャパシタ絶縁膜には、種々の原因
でその内部に電界(内部電界)が発生するが、上記の如
きの高誘電体材料を用いた場合には、キャパシタ絶縁膜
に形成される電界が大きいと、誘電率が低下するという
問題があった。
【0008】内部電界は、例えば、キャパシタ絶縁膜内
のトラップ電荷や固定電荷等によっても発生するが、結
晶構造の乱れや欠陥あるいは歪みによっても発生すると
考えられている。
【0009】このようにキャパシタ絶縁膜の誘電率が低
下すると、キャパシタの蓄積電荷量が減少するので、半
導体記憶装置としての信頼性が大きく損なわれるという
問題が生じる。
【0010】また、この種の高誘電体膜は酸素量が化学
量論比からずれ、酸素が欠損してリーク電流が流れ易く
なる。このため、キャパシタ容量を増すために薄膜化を
進めていくと、誘電体膜としての機能が著しく低下し、
半導体記憶装置としての信頼性が大きく損なわれるとい
う問題があった。
【0011】また、この種の高誘電体膜は、一般的に禁
制帯幅が狭いため、電圧印加時に大きなリーク電流が流
れ易い。このため、キャパシタ容量を増すために薄膜化
を進めていくと、誘電体膜としての機能が著しく低下
し、半導体記憶装置としての信頼性が大きく損なわれる
という問題があった。
【0012】
【発明が解決しようとする課題】上述の如く、今後の一
層のDRAMメモリセルの微細化に対応するために、キ
ャパシタ絶縁膜の材料として、ペロブスカイト結晶構造
を有する高誘電体材料が検討されている。
【0013】しかし、この種の高誘電体材料からなるキ
ャパシタ絶縁膜は、その薄膜化に伴って誘電率が低下す
るため、キャパシタの蓄積電荷量が減少し、半導体記憶
装置としての信頼性が大きく損なわれるという問題があ
った。
【0014】また、この種の高誘電体膜は酸素量が化学
量論比からずれ易く、また、禁制帯幅も狭いため、リー
ク電流が流れ易い。このため、薄膜化を進めていくと、
誘電体膜としての機能が著しく低下し、半導体記憶装置
としての信頼性が大きく損なわれるという問題があっ
た。
【0015】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、薄膜を進めても、誘電
率の低下やリーク電流の発生が起こり難いペロブスカイ
ト結晶構造を有するキャパシタ絶縁膜からなるキャパシ
タを用いた半導体装置およびその製造方法を提供するこ
とにある。
【0016】
【課題を解決するための手段】[概要] 上記の目的を達成するために、本発明に係る半導体装置
(請求項1)は、二つのキャパシタ電極によりキャパシ
タ絶縁膜を挟持してなるキャパシタを有する半導体装置
において、前記キャパシタ絶縁膜は厚さが50nm未満
であり、かつ前記キャパシタ絶縁膜はペロブスカイト結
晶構造を有する(Ba,Sr)TiO 3 とFeとから実
質的に構成され、かつ前記キャパシタ絶縁膜中における
前記Feの濃度が0.01w%以上10w%未満である
ことを特徴とする。本発明に係る他の半導体装置(請求
項2)は、半導体基板と、この半導体基板上に形成され
たMOSトランジスタと、前記半導体基板上に形成され
たキャパシタとからなるDRAMメモリセルを備え、前
記キャパシタは、第1のキャパシタ電極と、この第1の
キャパシタ電極上に形成された絶縁膜と、この絶縁膜上
に形成された第2のキャパシタ電極とからなり、前記絶
縁膜は厚さが50nm未満であり、かつ前記絶縁膜はペ
ロブスカイト結晶構造を有する(Ba,Sr)TiO 3
とFeとから実質的に構成され、かつ前記絶縁膜中にお
ける前記Feの濃度が0.01w%以上10w%未満で
あることを特徴とする。
【0017】本発明に係る半導体装置の製造方法(請求
)は、半導体基板上に第1のキャパシタ電極を形成
する工程と、この第1のキャパシタ電極上に、Aサイト
にSr、BaおよびCaの中から選ばれた少なくとも1
種類以上の金属のイオンが位置し、BサイトにはTiの
イオンが位置するABO3 型のペロブスカイト結晶構造
を有する金属酸化物を主成分とする厚さ100nm以下
のキャパシタ絶縁膜を形成する工程と、このキャパシタ
絶縁膜にFe、MnおよびCoの中から選ばれた少なく
とも1種類以上の元素を含む溶液を与えた後、前記キャ
パシタ絶縁膜に存在する前記溶液を乾燥させて、前記キ
ャパシタ絶縁膜に前記元素を残存させる工程と、前記キ
ャパシタ絶縁膜に熱処理を施して、前記元素を前記キャ
パシタ絶縁膜中に拡散させる工程と、キャパシタ絶縁膜
上に第2のキャパシタ電極を形成する工程とを有するこ
とを特徴とする。
【0018】本発明に係る他の半導体装置の製造方法
(請求項)は、半導体基板上に第1のキャパシタ電極
を形成する工程と、この第1のキャパシタ電極上に、
さが50nm未満であり、かつペロブスカイト結晶構造
を有する(Ba,Sr)TiO 3 とFeとから実質的に
構成され、かつ前記Feの濃度が0.01w%以上10
w%未満であるキャパシタ絶縁膜をCVD法により形成
する工程と、前記キャパシタ絶縁膜上に第2のキャパシ
タ電極を形成する工程とを有することを特徴とする。
【0019】[作用]本発明者等の研究によれば、本発
明の如きのキャパシタ絶縁膜を用いることにより、薄膜
化を進めても誘電率の低下やリーク電流の発生が起こり
難いキャパシタが得られることが分かった。以下、本発
明の作用について詳細に説明する。
【0020】ペロブスカイト型の結晶構造を有する誘電
体膜(以下、ペロブスカイト誘電体膜という)は、内部
電界により結晶格子を形成する金属イオンが大きく変位
することができ、これにより、大きな原子分極が生じて
高い誘電率を発現することが知られている。
【0021】しかしながら、一般に、ペロブスカイト誘
電体膜では、バルクあるいは厚膜では高い誘電率を有す
るものの、上述したように、膜厚が薄くなるに従い誘電
率が低下する問題がある。
【0022】図5には、通常のスパッタ法により形成し
た従来のペロブスカイト誘電体膜および本発明の条件を
満たすペロブスカイト誘電体膜についての誘電率と膜厚
との関係が示されている。
【0023】従来のペロブスカイト誘電体膜は、図5に
示すように、特に薄い領域では薄膜化とともに急速に誘
電率が低下するため、薄膜化によるキャパシタ容量向上
のメリットはほとんど期待できなくなる。
【0024】これに対して、本発明のペロブスカイト誘
電体膜の場合、薄膜化を進めても、誘電率の低下は十分
に緩やかなものとなり、薄膜化によるキャパシタ容量向
上のメリットを期待できる。
【0025】ペロブスカイト誘電体膜は通常Tiに代表
される4価の金属イオンが結晶格子の中心(Bサイト)
に、2価の金属イオンが格子頂点(Aサイト)に、そし
て−2価の酸素イオンが面心に位置する構造を有してい
る。
【0026】これらイオンの欠損等の結晶欠陥が発生す
ると、局所的に電荷のバランスが崩れることによってこ
のアンバランス部分に電界が生じ、これにより、本来の
高い誘電率の発現が阻害される。特に問題であるのは酸
素イオンが欠損することによって生じる欠陥であり、こ
の欠陥はドナーサイトとなると考えられる。
【0027】このような電荷のアンバランスを効果的に
除去するためには、価数の異なる金属イオンを添加する
ことが有効である。これによって、膜内部に生じた電荷
の偏りに伴って生じる電界を低減することが可能にな
り、薄くなっても誘電率の低下が起こり難く、高い電荷
蓄積能力を有するキャパシタ絶縁膜を実現できるように
なる。
【0028】ペロブスカイト誘電体膜は、上述したよう
に、金属イオンが電界によって大きく変位することによ
って高い誘電率を発現するが、金属イオンの変位量は電
界に対して必ずしも比例せず、ある程度以上では電界が
大きくなっても変位量はそれほど増えなくなる。このた
め、誘電率の値は印加電圧が大きくなるに従って急速に
減少していくことになる。
【0029】このことから理解されるように、外部から
の印加電圧が無い場合でも、キャパシタ絶縁膜の内部に
大きな電界が存在していれば、これによって膜全体とし
て実質的に誘電率が低下することになる。
【0030】このような内部電界が発生する要因として
は、酸素欠損等の格子欠陥、トラップ電荷が主なもので
ある。また、膜中にキャリア電荷が存在する場合には、
キャリア電荷が外部電界に作用して空間電荷により内部
電界が形成される。この膜中のキャリア電荷は、酸素欠
損や格子欠陥によっても生じると予想される。
【0031】これらの内部電界の発生要因は第1のキャ
パシタ電極とキャパシタ絶縁膜との界面の歪みにあり、
このような歪みは第1のキャパシタ電極形成時のダメー
ジ等によって生じ易く、これがキャパシタ絶縁膜が薄く
なるほど誘電率が低下する原因の一つとなっていると考
えられる。
【0032】酸素欠損等の格子欠陥が存在すると、多く
の場合、電荷のニュートラリティが崩れることになる。
これに対しては、ペロブスカイト誘電体膜を構成する金
属イオンとは異なる価数を有する金属イオンとなる元素
を適量添加することによって、電荷のニャートラリティ
を保持することが有効である。これにより、内部電界の
発生を効果的に防止でき、誘電率の低下を抑制すること
ができる。
【0033】特に酸素欠損に対して有効な金属イオンと
なる元素としては、イオン半径がBサイトのTi等の4
価のイオンのそれに近く、かつ+3価または+4価の価
数をとる金属元素が有効である。具体的には、Fe、M
n、Coが有効であり、これらの三つの中ではFe、M
nが良い。
【0034】ここで、Ti4+のイオン半径は0.605
オングストロームである。また、Fe、Mn、Coの場
合、6配位のイオンとしての半径は、Fe3+では0.6
45オングストローム(高スピン状態)または0.55
オングストローム(低スピン状態)、F4+では0.58
6オングストローム、Mn3+では0.645オングスト
ローム(高スピン状態)または0.58オングストロー
ム(低スピン状態)、Mn4+では0.53オングストロ
ーム、Co3+では0.61オングストローム(高スピン
状態)または0.545オングストローム(低スピン状
態)、Co4+では0.535オングストロームである。
したがって、各イオンの半径はいずれもTi4+のイオン
半径に近い。このようにイオン半径が近ければ、容易に
Tiの位置に置換しうる。
【0035】これらの元素がTiの位置で3価のイオン
になれば、−1価分の電荷を与えることになるから2つ
分で酸素欠損1個を補償することになる。また、酸素欠
損等の電荷の偏りがない場合には、4価のイオンになる
ので、電荷のバランスを保つことができる。
【0036】図6に、(Ba、Sr)TiO3 薄膜中に
Feを添加した場合(本発明)と添加しない場合(従
来)のC−V特性を示す。図6からFeを添加すると誘
電率の大幅な向上が図れることが分かる。
【0037】以上のように、結晶格子の電荷のニュート
ラリティの観点から価数の異なるイオンの添加は有効で
ある。また、本発明者等の研究によれば、膜中に存在す
る酸素欠損等の欠陥を十分に補うためには、平均濃度と
して0.01w%以上の量が必要であり、より好ましく
は0.1w%以上が必要であることが分かった。
【0038】また、本発明の添加物は+3価または+4
価の価数を取るので、添加物のうち余剰なものはBサイ
トで4価の価数を取ることができるため、電荷のバラン
スを保つために有利である。さらに、添加物のうち余剰
なものは結晶粒界に析出して多結晶構造の安定化に寄与
する考えられる。
【0039】また、一般に、ペロブスカイト誘電体膜を
形成する場合、成膜に起因したいわゆる真性応力と下地
との熱膨張係数差によって生じる熱応力とが膜中に残存
し、これらの応力によってもたらされる結晶格子の歪み
により誘電率が減少する。
【0040】しかし、上述しようなFeイオン等の3価
のイオンは格子歪みを低減し、誘電率を高くする作用が
ある。しかし、余剰分が多すぎれば逆効果となる。本発
明者等の研究によれば、イオンの添加は、平均濃度とし
て10w%以下であることが分かった。また、酸素欠損
等の欠陥は膜と電極界面により多く存在するため、Fe
等の添加物は界面付近でより濃度が高い方が有効に作用
する。
【0041】また、比較的厚い膜の場合では、3価のイ
オンが粒界に析出し、これにより、結晶粒界に一種のキ
ャパシタが形成され、実質的な容量の向上が図られる。
一方、リーク電流の問題も、その原因である酸素の欠損
が3価のイオンにより補償されるので解決される。
【0042】以上述べたように、本発明によれば、ペロ
ブスカイト金属酸化膜中に、Bサイトの4価の金属イオ
ンと置換しえる3価または4価の価数を取る金属イオン
を添加することにより、誘電率の低下、リーク電流の発
生を防止でき、これにより、キャパシタ絶縁膜の薄膜化
を進めても、信頼性の高い半導体装置を提供することが
できるようになる。
【0043】
【発明の実施の形態】以下、図面を参照しながら発明の
実施の形態(実施形態)を説明する。 (第1の実施形態)図1は、本発明の第1の実施形態に
係るDRAMセルの製造方法を示す工程断面図である。
このDRAMセルは、キャパシタをMOSトランジスタ
(スイッチングトランジスタ)、ワード線およびビット
線よりも上部に配置するタイプのものである。また、キ
ャパシタ絶縁膜として、微量のFeを添加した(Ba、
Sr)TiO3 膜を用いている。
【0044】まず、図1(a)に示すように、比抵抗1
0Ωcm、主面(100)のp型単結晶シリコン基板上
101の所定領域表面をエッチングして溝を形成した
後、この溝内に素子分離絶縁膜102を埋め込んで素子
分離領域を形成する。なお、LOCOS法を用いて素子
分離領域を形成しても良い。
【0045】次に同図(a)に示すように、熱酸化法に
よりゲート絶縁膜103となる厚さ10nmの酸化シリ
コン膜、ゲート電極104となるWシリサイド膜を順次
堆積した後、これらをフォトリソグラフィー法および反
応性イオンエッチング法によってパターニングして、ゲ
ート絶縁膜103、ゲート電極104を形成する。
【0046】次に同図(a)に示すように、ゲート電極
104をマスクに用いてイオン注入を行なうことによ
り、ゲート電極104に自己整合的にソース・ドレイン
領域としてのn- 型拡散層105,106を形成する。
このようにしてスイッチングトランジスタとしてのnチ
ャネル型のMOSFETが完成する。
【0047】次に図1(b)に示すように、全面にCV
D法により厚さ100nm程度の酸化シリコン膜107
を堆積した後、フォトリソグラフィー法および反応性イ
オンエッチング法を用いて酸化シリコン膜107にコン
タクトホール108を開孔する。
【0048】次に同図(b)に示すように、コンタクト
ホール108の底部のn- 型拡散層105上にバリアメ
タルとしてのTiシリサイド膜109を選択的に形成す
る。次いで全面にビット線110となるWシリサイド膜
を形成した後、このWシリサイド膜をフォトリソグラフ
ィー法および反応性イオンエッチング法を用いてパター
ニングし、ビット線110を形成する。
【0049】次に図1(c)に示すように、全面にCV
D酸化膜111を形成した後、その表面の平坦化を行な
ってからフォトリソグラフィーによりコンタクトホール
112を形成する。
【0050】次に同図(c)に示すように、取り出し電
極113となる第1のn+ 型ポリシリコン膜を全面に堆
積した後、エッチバック等の平坦化の手法により第1の
+型ポリシリコン膜をコンタクトホール112内のみ
に残置して、取り出し電極113を形成する。
【0051】次に同図(c)に示すように、全面に下部
キャパシタ電極116の下地であるTi膜114、Ti
N膜115、下部キャパシタ電極116となるPt膜を
順次堆積した後、これらをフォトリソグラフィー法によ
りパターニングして、下部キャパシタ電極116を形成
する。
【0052】次に同図(c)に示すように、全面にキャ
パシタ絶縁膜117としての1w%程度のFeを含む厚
さ20nmの(Ba、Sr)TiO3 膜を500〜70
0℃の温度でスパッタ法を用いて形成する。このキャパ
シタ絶縁膜117は、AサイトにBa、Srのイオンが
位置し、BサイトにTiのイオンが位置するABO3
のペロブスカイト結晶構造を有する。
【0053】ここで、Feの添加はスパッタターゲット
中にあらかじめ添加しておいても良いし、Feターゲッ
トもしくはFeを比較的高濃度に含むターゲットとFe
を含まないターゲットとを併用した多元スパッタ法によ
っても形成しても良い。
【0054】最後に、図1(d)に示すように、上部キ
ャパシタ電極(プレート電極)118としての厚さ80
nm程度のTiN膜を全面に堆積した後、このTiN膜
をフォトリソグラフィによりパターニングして、上部キ
ャパシタ電極(プレート電極)118を形成して、DR
AMセルの基本構造が完成する。実際には、この後、通
常の方法によってAl配線工程等を行ない、DRAMが
完成することになるが、ここでは省略している。
【0055】なお、本実施形態では、キャパシタ絶縁膜
としては(Ba、Sr)TiO3 膜を用い、添加金属と
してはFeを用いているが、これらに限定されるもので
はない。
【0056】例えば、(Ba、Sr)TiO3 膜の代わ
りに、SrTiO3 、BaTiO3、CaTiO3 等の
膜を用いることができる。また、Feの代わりに、M
n、Co、さらにFe、Mn、Coを複数併用して用い
ることもできる。
【0057】また、キャパシタ電極の材料としては、P
t(下部キャパシタ電極材料)、TiN(上部キャパシ
タ電極材料)を用いているが、他の材料を用いることも
できる。
【0058】例えば、下部キャパシタ電極としては、P
d、Ir、Rh、Ru、Au等の貴金属類や、ITO、
RuO2 、NbドープSrTiO3 等の酸化物導電体を
用いることができる。また、上部キャパシタ電極として
は、W、Mo、Ta等の高融点メタルや、WNx 、Mo
x 、TaNx 等の化合物導電体を用いることができ
る。 (第2の実施形態)図2は、本発明の第2の実施形態に
係るDRAMセルの製造方法を示す工程断面図である。
このDRAMセルは、キャパシタをMOSトランジスタ
(スイッチングトランジスタ)、ワード線およびビット
線よりも上部に配置するタイプのものである。また、キ
ャパシタ絶縁膜として、Feの代わりに微量のMnを添
加した(Ba、Sr)TiO3 膜を用いている。
【0059】本実施形態の特徴は、一旦ペロブスカイト
型のキャパシタ絶縁膜を形成した後、その表面に微量の
Mnを吸着させ、これをアニールによってキャパシタ絶
縁膜膜内に拡散させることにある。また、このアニール
によって同時に結晶性を改善でき、拡散工程と結晶性改
善工程とが同一工程になり、プロセスの簡略化が図られ
る。
【0060】まず、図2(a)に示すように、比抵抗1
0Ωcm、主面(100)のp型単結晶シリコン基板上
201の所定領域表面をエッチングして溝を形成した
後、この溝内に素子分離絶縁膜202を埋め込んで素子
分離領域を形成する。なお、LOCOS法を用いて素子
分離領域を形成しても良い。
【0061】次に同図(a)に示すように、熱酸化法に
よりゲート絶縁膜203となる厚さ20nmの酸化シリ
コン膜、ゲート電極204となるWシリサイド膜を順次
堆積した後、これらをフォトリソグラフィー法および反
応性イオンエッチング法によってパターニングして、ゲ
ート絶縁膜203、ゲート電極204を形成する。
【0062】次に同図(a)に示すように、ゲート電極
204をマスクに用いてイオン注入を行なることによ
り、ゲート電極204に自己整合的にソース・ドレイン
領域としてのn- 型拡散層205,206を形成する。
このようにしてスイッチングトランジスタとしてのnチ
ャネル型のMOSFETが完成する。
【0063】次に図2(b)に示すように、全面にCV
D法により厚さ100nm程度の酸化シリコン膜207
を堆積した後、フォトリソグラフィー法および反応性イ
オンエッチング法を用いて酸化シリコン膜207にコン
タクトホール208を開孔する。
【0064】次に同図(b)に示すように、コンタクト
ホール208の底部のn- 型拡散層205上にバリアメ
タルとしてのTiシリサイド膜209を選択的に形成す
る。次いで全面にビット線210となるWシリサイド膜
を形成した後、このWシリサイド膜をフォトリソグラフ
ィー法および反応性イオンエッチング法を用いてパター
ニングし、ビット線210を形成する。
【0065】次に図2(c)に示すように、全面にCV
D酸化膜211を形成した後、その表面の平坦化を行な
ってからフォトリソグラフィーによりコンタクトホール
212を形成する。
【0066】次に同図(c)に示すように、取り出し電
極213となる第1のn+ 型ポリシリコン膜を全面に堆
積した後、エッチバック等の平坦化の手法により第1の
+型ポリシリコン膜をコンタクトホール212内のみ
に残置して、取り出し電極113を形成する。
【0067】次に同図(c)に示すように、全面に下部
キャパシタ電極216の下地であるTi膜214、Ti
N膜215、下部キャパシタ電極216となるPt膜を
順次堆積した後、これらをフォトリソグラフィー法によ
りパターニングして、下部キャパシタ電極216を形成
する。
【0068】次に同図(d)に示すように、厚さ20n
mの(Ba、Sr)TiO3 膜217を500〜700
℃程度の温度でスパッタ法によって全面に形成した後、
0.1w%のMnを含む溶液200を(Ba、Sr)T
iO3 膜217の表面に塗布した後、表面を乾燥させ
る。次いで700℃程度の温度でアニールを行なうこと
によって、Mnを(Ba、Sr)TiO3 膜217中に
拡散させるとともに、(Ba、Sr)TiO3 膜217
の結晶性を改善する。
【0069】最後に、同図(d)に示すように、上部キ
ャパシタ電極(プレート電極)218としての厚さ80
nm程度のTiN膜を全面に堆積した後、このTiN膜
をフォトリソグラフィによりパターニングして、上部キ
ャパシタ電極(プレート電極)218を形成して、DR
AMセルの基本構造が完成する。実際には、この後、通
常の方法によってAl配線工程等を行ない、DRAMが
完成することになるが、ここでは省略している。
【0070】なお、本実施形態では、キャパシタ絶縁膜
としては(Ba、Sr)TiO3 膜を用い、添加金属と
してはMoを用いているが、これらに限定されるもので
はない。
【0071】例えば、(Ba、Sr)TiO3 膜の代わ
りに、SrTiO3 、BaTiO3、CaTiO3 等の
膜を用いることができる。また、Mnの代わりに、F
e、CoまたはMo、Fe、Coを複数併用して用いる
こともできる。
【0072】また、Mnを含む溶液をキャパシタ絶縁膜
の表面に塗布する代わりに、まず、下部キャパシタ電極
の表面にMnを含む溶液を塗布して、該表面にMnを吸
着させ、次にこのMnが吸着した下部キャパシタ電極上
にキャパシタ絶縁膜を形成した後、キャパシタ絶縁膜に
上記Mnを拡散させても良い。
【0073】また、キャパシタ電極の材料としては、P
t(下部キャパシタ電極材料)、TiN(上部キャパシ
タ電極材料)を用いているが、他の材料を用いることも
できる。
【0074】例えば、下部キャパシタ電極としては、P
d、Ir、Rh、Ru、Au等の貴金属類や、ITO、
RuO2 、NbドープSrTiO3 等の酸化物導電体を
用いることができる。また、上部キャパシタ電極として
は、W、Mo、Ta等の高融点メタルや、WNx 、Mo
x 、TaNx 等の化合物導電体を用いることができ
る。 (第3の実施形態)図3は、本発明の第3の実施形態に
係るDRAMセルの製造方法を示す工程断面図である。
このDRAMセルは、高集積化に適した1トランジスタ
/1キャパシタ型のものである。また、キャパシタはM
OSトランジスタ(スイッチングトランジスタ)、ワー
ド線およびビット線よりも上部に配置されている。ま
た、キャパシタ絶縁膜として、微量のFeを添加した
(Ba、Sr)TiO3 膜を用いている。
【0075】まず、図3(a)に示すように、比抵抗1
0Ωcm、主面(100)のp型単結晶シリコン基板上
301の所定領域表面をエッチングして溝を形成した
後、この溝内に素子分離絶縁膜302を埋め込んで素子
分離領域を形成する。なお、LOCOS法を用いて素子
分離領域を形成しても良い。
【0076】次に同図(a)に示すように、熱酸化法に
よりゲート絶縁膜303となる厚さ10nmの酸化シリ
コン膜、ゲート電極304となるWシリサイド膜を順次
堆積した後、これらをフォトリソグラフィー法および反
応性イオンエッチング法によってパターニングして、ゲ
ート絶縁膜303、ゲート電極304を形成する。
【0077】次に同図(a)に示すように、ゲート電極
304をマスクに用いてイオン注入を行なうことによ
り、自己整合的にソース・ドレイン領域としてのn-
拡散層305,306を形成する。このようにしてスイ
ッチングトランジスタとしてのnチャネル型のMOSF
ETが完成する。
【0078】次に図3(b)に示すように、全面にCV
D法により厚さ100nm程度の酸化シリコン膜307
を堆積した後、フォトリソグラフィー法および反応性イ
オンエッチング法を用いて酸化シリコン膜307にコン
タクトホール308を開孔する。
【0079】次に同図(b)に示すように、コンタクト
ホール308の底部のn- 型拡散層305上にバリアメ
タルとしてのTiシリサイド膜309を選択的に形成す
る。次いで全面にビット線310となるWシリサイド膜
を形成した後、このWシリサイド膜をフォトリソグラフ
ィー法および反応性イオンエッチング法を用いてパター
ニングし、ビット線310を形成する。
【0080】次に図1(c)に示すように、全面にCV
D酸化膜311を形成した後、その表面の平坦化を行な
ってからフォトリソグラフィーによりコンタクトホール
312を形成する。
【0081】次に同図(c)に示すように、取り出し電
極313となる第1のn+ 型ポリシリコン膜を全面に堆
積した後、エッチバック等の平坦化の手法により第1の
+型ポリシリコン膜をコンタクトホール312内のみ
に残置して、取り出し電極313を形成する。
【0082】次に同図(c)に示すように、全面に下部
キャパシタ電極316の下地であるTi膜314、Ti
N膜315、下部キャパシタ電極316となるRuO2
膜を順次堆積した後、これらをフォトリソグラフィー法
によりパターニングして、下部キャパシタ電極316を
形成する。
【0083】次に同図(c)に示すように、全面にキャ
パシタ絶縁膜317としての厚さ20nmの(Ba、S
r)TiO3 膜をCVD法によって形成する。このと
き、(Ba、Sr)TiO3 膜のCVD原料と同時にF
eのCVD原料を供給して、(Ba、Sr)TiO3
中に0.1〜1W%のFeを成膜時に混入させる。
【0084】この後、必要に応じてアニールを施しても
良く、ここでは、この後、(Ba、Sr)TiO3 膜に
700℃のアニールを施すことによって、(Ba、S
r)TiO3 膜中のFeを安定化させ更に膜の結晶性を
向上させる。
【0085】最後に、図3(d)に示すように、上部キ
ャパシタ電極(プレート電極)318としての厚さ80
nm程度のWNx 膜を全面に堆積した後、このWNx
をフォトリソグラフィによりパターニングして、上部キ
ャパシタ電極(プレート電極)318を形成して、DR
AMセルの基本構造が完成する。実際には、この後、通
常の方法によってAl配線工程等を行ない、DRAMが
完成することになるが、ここでは省略している。
【0086】なお、本実施形態では、キャパシタ絶縁膜
としては(Ba、Sr)TiO3 膜を用い、添加金属と
してはFeを用いているが、これらに限定されるもので
はない。
【0087】例えば、(Ba、Sr)TiO3 膜の代わ
りに、SrTiO3 、BaTiO3、CaTiO3 およ
びこれらの混合物の膜を用いることができる。また、F
eの代わりに、Mn、Coを用いることができ、さらに
Fe、Mn、Coを複数併用して用いることもできる。
【0088】また、キャパシタ電極の材料としては、R
u(下部キャパシタ電極材料)、WNx (上部キャパシ
タ電極材料)を用いているが、他の材料を用いることも
できる。
【0089】例えば、下部キャパシタ電極としては、P
d、Ir、Rh、Ru、Au等の貴金属類や、ITO、
RuO2 、NbドープSrTiO3 等の酸化物導電体を
用いることができる。また、上部キャパシタ電極として
は、これら材料以外にW、Mo、Ta等の高融点メタル
や、TiN、MoNx 等の化合物導電体を用いることが
できる。 (第4の実施形態)図4、本発明の第4の実施形態に係
るDRAMセルの製造方法を示す工程断面図である。本
実施形態では、1トランジスタ/1キャパシタ型のDR
AMセルにおいて、トランジスタとキャパシタとをそれ
ぞれ別の半導体基板上に形成した後、これらの半導体基
板を貼り合わせることによりDRAMセルを製造する方
法について説明する。
【0090】また、本実施形態では、キャパシタ絶縁膜
としてのペロブスカイト誘電体膜をスパッタ法により成
膜し、この成膜時に微量の3価または4価の価数を取る
金属をペロブスカイト誘電体膜中に添加することを特徴
としている。具体的には、キャパシタ絶縁膜として、微
量のFeを添加した(Ba、Sr)TiO3 膜を用いて
いる。
【0091】この後、トランジスタ等が形成された半導
体基板とキャパシタ等が形成された他の半導体基板とを
貼り合わせて、DRAMセルを形成している。まず、図
4(a)に示すように、比抵抗10Ωcm、主面(10
0)のp型単結晶シリコン基板上401の所定領域表面
をエッチングして溝を形成した後、この溝内に素子分離
絶縁膜402を埋め込んで素子分離領域を形成する。な
お、LOCOS法を用いて素子分離領域を形成しても良
い。
【0092】次に同図(a)に示すように、熱酸化法に
よりゲート絶縁膜403となる厚さ10nmの酸化シリ
コン膜、ゲート電極404となるWシリサイド膜を順次
堆積した後、これらをフォトリソグラフィー法および反
応性イオンエッチング法によってパターニングして、ゲ
ート絶縁膜403、ゲート電極404を形成する。
【0093】次に同図(a)に示すように、ゲート電極
404をマスクに用いてイオン注入を行なうことによ
り、自己整合的にソース・ドレイン領域としてのn-
拡散層405,406を形成する。このようにしてスイ
ッチングトランジスタとしてのnチャネル型のMOSF
ETが完成する。
【0094】次に図4(b)に示すように、全面にCV
D法により厚さ100nm程度の酸化シリコン膜407
を堆積した後、フォトリソグラフィー法および反応性イ
オンエッチング法を用いて酸化シリコン膜407にn-
型拡散層405に連通するコンタクトホール408を開
孔する。
【0095】次に同図(b)に示すように、コンタクト
ホール408の底部のn- 型拡散層405上にバリアメ
タルとしてのTiシリサイド膜409を選択的に形成す
る。次いで全面にビット線410となるWシリサイド膜
を形成した後、このWシリサイド膜をフォトリソグラフ
ィー法および反応性イオンエッチング法を用いてパター
ニングし、ビット線410を形成する。この後、全面に
CVD酸化膜411を形成する 次に図4(c)に示すように、フォトリソグラフィーに
よりコンタクトホール412を形成した後、取り出し電
極413となるn+ 型ポリシリコン膜をLPCVD法に
より全面に堆積した後、エッチバック等の平坦化の手法
により上記n+型ポリシリコン膜をコンタクトホール4
12内のみに残置して、取り出し電極413を形成す
る。
【0096】次に同図(c)に示すように、全面にTi
シリサイド膜414、TiN膜415を順次堆積し、次
いでこれらをフォトリソグラフィー法によりパターニン
グする。
【0097】次に同図(c)に示すように、原料ガスと
してTEOS、O3 を用いたCVD法により、基板全面
にシリコン酸化膜416を形成した後、このシリコン酸
化膜416をCMP法を用いて、TiN膜415の表面
が露出するまで研磨して表面を平坦化する。
【0098】以上の工程によりスイッチングトランジス
タであるMOSトランジスタが形成された第1の半導体
基板が完成する。次に図4(d)に示すように、他のシ
リコン基板417の全面に厚さ50nmのTiSix
y 膜418、厚さ20nmのTi膜419、下部キャパ
シタ電極420としての厚さ50nmのPt膜を順次形
成する。
【0099】次に同図(d)に示すように、スパッタ法
によりキャパシタ絶縁膜421としての1w%のFeを
含有する厚さ20nmの(Ba、Sr)TiO3 膜を全
面に形成する。ここでは、スパッタ成膜の方法として、
(Ba、Sr)TiO3 およびFeの二つのターゲット
を用いた多元スパッタ法を用いた。
【0100】次に同図(d)に示すように、キャパシタ
絶縁膜421上に厚さ50nmの上部キャパシタ電極4
22となるPt膜を形成した後、通常のフォトリソグラ
フィー法および反応性イオンエッチング法によりPt膜
をパターニングして上部キャパシタ電極422を形成す
る。
【0101】次に同図(d)に示すように、原料ガスと
してTEOS,O3 を用いたCVD法により基板全面に
シリコン酸化膜423を堆積した後、このシリコン酸化
膜423をCMP法を用いて、上部キャパシタ電極42
2の表面が露出するまで研磨して表面を平坦化する。
【0102】以上の工程によりキャパシタが形成された
第2の半導体基板が完成する。次に図4(e)に示すよ
うに、第1の半導体基板に形成されたTiN膜415と
第2の半導体基板に形成された上部キャパシタ電極42
2とが重なるように、第1の半導体基板と第2の半導体
基板とを重ね合わせて、これらに900℃の熱処理を施
すことによって、二つの半導体基板を貼り合わせる。
【0103】最後に、同図(e)に示すように、第2の
半導体基板を構成するシリコン基板417をエッチング
除去して、DRAMセルの基本構造が完成する。実際に
は、この後、通常の方法によってAl配線工程等を行な
い、DRAMが完成することになるが、ここでは省略し
ている。
【0104】なお、本実施形態では、キャパシタ絶縁膜
としては(Ba、Sr)TiO3 膜を用い、添加金属と
してはFeを用いているが、これらに限定されるもので
はない。
【0105】例えば、(Ba、Sr)TiO3 膜の代わ
りに、SrTiO3 、BaTiO3、CaTiO3 の膜
を用いることができる。また、Feの代わりに、Mn、
Coまたはこれらを複数併用して用いることもできる。
【0106】また、Feの添加は、第1の実施形態や第
2の実施形態の場合のように、キャパシタ絶縁膜の成膜
と同時に行なっても良いし、あるいはキャパシタ絶縁膜
の成膜後に拡散により行なっても良い。その他の適切な
添加方法を用いても良い。
【0107】また、キャパシタ電極の材料としては、P
t(下部キャパシタ電極材料)、TiN(上部キャパシ
タ電極材料)を用いているが、他の材料を用いることも
できる。
【0108】例えば、下部キャパシタ電極としては、P
d、Ir、Rh、Ru、Au等の貴金属類や、ITO、
RuO2 、NbドープSrTiO3 等の酸化物導電体を
用いることができる。また、上部キャパシタ電極として
は、W、Mo、Ta等の高融点メタルや、WNx 、Mo
x 、TaNx 等の化合物導電体を用いることができ
る。
【0109】なお、本発明は上述した実施態様に限定さ
れるものではない。例えば、上記実施態様では、キャパ
シタ絶縁膜の形成方法としてCVD法やスパッタ法を用
いた場合について説明したが、ゾル・ゲル法を用いても
良い。すなわち、ゾル・ゲル法により絶縁膜を形成する
際に、Fe等の元素を所定量添加し、次いで結晶化のた
めの熱処理を行なうことにより、形成しても良い。
【0110】
【発明の効果】以上詳述したように本発明によれば、A
サイト、Bサイトにそれぞれ所定のイオンが位置し、か
つ所定の金属元素を所定の濃度範囲で含むABO3 型の
ペロブスカイト結晶構造を有する金属酸化物を主成分と
する絶縁薄膜をキャパシタ絶縁膜として用いることによ
り、薄膜化を進めても誘電率の低下やリーク電流の発生
が起こり難いキャパシタが得られるようになる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態に係るDRAMセルの
製造方法を示す工程断面図
【図2】本発明の第2の実施形態に係るDRAMセルの
製造方法を示す工程断面図
【図3】本発明の第3の実施形態に係るFRAMセルの
製造方法を示す工程断面図
【図4】本発明の第4の実施形態に係るDRAMセルの
製造方法を示す工程断面図
【図5】ペロブスカイト誘電体膜の膜厚と誘電率との関
係を示す特性図
【図6】本発明の効果を示すキャパシタのC−V特性図
【符号の説明】
101…シリコン基板 102…素子分離絶縁膜 103…ゲート絶縁膜 104…ゲート電極 105…n- 型拡散層 106…n- 型拡散層 107…酸化シリコン膜 108…コンタクトホール 109…Tiシリサイド膜 110…ビット線 111…CVD酸化膜 112…コンタクトホール 113…取り出し電極 114…Ti膜 115…TiN膜 116…下部キャパシタ電極(第1のキャパシタ電極) 117…キャパシタ絶縁膜 118…上部キャパシタ電極(第2のキャパシタ電極) 201…シリコン基板 202…素子分離絶縁膜 203…ゲート絶縁膜 204…ゲート電極 205…n- 型拡散層 206…n- 型拡散層 207…酸化シリコン膜 208…コンタクトホール 209…Tiシリサイド膜 210…ビット線 211…CVD酸化膜 212…コンタクトホール 213…取り出し電極 214…Ti膜 215…TiN膜 216…下部キャパシタ電極(第1のキャパシタ電極) 217…(Ba、Sr)TiO3 膜 218…上部キャパシタ電極(第2キャパシタ電極) 301…シリコン基板 302…素子分離絶縁膜 303…ゲート絶縁膜 304…ゲート電極 305…n- 型拡散層 306…n- 型拡散層 307…酸化シリコン膜 308…コンタクトホール 309…Tiシリサイド 310…ビット線 311…CVD酸化膜 312…コンタクトホール 313…取り出し電極 314…Ti膜 315…TiN膜 316…下部キャパシタ電極(第1のキャパシタ電極) 317…キャパシタ絶縁膜 318…上部キャパシタ電極(第2のキャパシタ電極) 401…シリコン基板 402…素子分離絶縁膜 403…ゲート絶縁膜 404…ゲート電極 405…n- 型拡散層 406…n- 型拡散層 407…酸化シリコン膜 408…コンタクトホール 409…Tiシリサイド膜 410…ビット線 411…CVD酸化膜 412…コンタクトホール 413…取り出し電極 414…Tiシリサイド膜 415…TiN膜 416…シリコン酸化膜 417…シリコン基板 418…TiSixy 膜 419…Ti膜 420…下部キャパシタ電極(第1のキャパシタ電極) 421…キャパシタ絶縁膜 422…上部キャパシタ電極(第2キャパシタ電極) 423…シリコン酸化膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 清利 正弘 神奈川県川崎市幸区小向東芝町1番地 株式会社東芝研究開発センター内 (56)参考文献 特開 平6−290984(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 21/8242 H01L 21/822 H01L 27/04 H01L 27/105 H01L 27/108

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項1】二つのキャパシタ電極によりキャパシタ絶
    縁膜を挟持してなるキャパシタを有する半導体装置にお
    いて、 前記キャパシタ絶縁膜は厚さが50nm未満であり、か
    つ前記キャパシタ絶縁膜はペロブスカイト結晶構造を有
    する(Ba,Sr)TiO 3 とFeとから実質的に構成
    され、かつ前記キャパシタ絶縁膜中における前記Feの
    濃度が0.01w%以上10w%未満であることを特徴
    とする半導体装置。
  2. 【請求項2】半導体基板と、この半導体基板上に形成さ
    れたMOSトランジスタと、前記半導体基板上に形成さ
    れたキャパシタとからなるDRAMメモリセルを具備し
    てなり、 前記キャパシタは、第1のキャパシタ電極と、この第1
    のキャパシタ電極上に形成された絶縁膜と、この絶縁膜
    上に形成された第2のキャパシタ電極とからなり、 前記絶縁膜は厚さが50nm未満であり、かつ前記絶縁
    膜はペロブスカイト結晶構造を有する(Ba,Sr)T
    iO3 とFeとから実質的に構成され、かつ前記絶縁膜
    中における前記Feの濃度が0.01w%以上10w%
    未満であることを特徴とする半導体装置。
  3. 【請求項3】半導体基板上に第1のキャパシタ電極を形
    成する工程と、 この第1のキャパシタ電極上に、AサイトにSr、Ba
    およびCaの中から選ばれた少なくとも1種類以上の金
    属のイオンが位置し、BサイトにはTiのイオンが位置
    するABO3 型のペロブスカイト結晶構造を有する金属
    酸化物を主成分とする厚さ100nm以下のキャパシタ
    絶縁膜を形成する工程と、 このキャパシタ絶縁膜にFe、MnおよびCoの中から
    選ばれた少なくとも1種類以上の元素を含む溶液を与え
    た後、前記キャパシタ絶縁膜に存在する前記溶液を乾燥
    させて、前記キャパシタ絶縁膜に前記元素を残存させる
    工程と、 前記キャパシタ絶縁膜に熱処理を施して、前記元素を前
    記キャパシタ絶縁膜中に拡散させる工程と、 キャパシタ絶縁膜上に第2のキャパシタ電極を形成する
    工程とを有することを特徴とする半導体装置の製造方
    法。
  4. 【請求項4】半導体基板上に第1のキャパシタ電極を形
    成する工程と、 この第1のキャパシタ電極上に、厚さが50nm未満で
    あり、かつペロブスカイト結晶構造を有する(Ba,S
    r)TiO 3 とFeとから実質的に構成され、かつ前記
    Feの濃度が0.01w%以上10w%未満であるキャ
    パシタ絶縁膜をCVD法により形成する工程と、 前記キャパシタ絶縁膜上に第2のキャパシタ電極を形成
    する工程とを有することを特徴とする半導体装置の製造
    方法。
JP23162795A 1995-09-08 1995-09-08 半導体装置およびその製造方法 Expired - Fee Related JP3274326B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP23162795A JP3274326B2 (ja) 1995-09-08 1995-09-08 半導体装置およびその製造方法
DE19636054A DE19636054A1 (de) 1995-09-08 1996-09-05 Halbleitervorrichtung und Verfahren zu deren Herstellung
KR1019960038803A KR100253866B1 (ko) 1995-09-08 1996-09-07 다이나믹 랜덤 억세스 메모리장치 및 그 반도체장치의 제조방법
TW085112080A TW306037B (ja) 1995-09-08 1996-10-03

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP23162795A JP3274326B2 (ja) 1995-09-08 1995-09-08 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JPH0982907A JPH0982907A (ja) 1997-03-28
JP3274326B2 true JP3274326B2 (ja) 2002-04-15

Family

ID=16926478

Family Applications (1)

Application Number Title Priority Date Filing Date
JP23162795A Expired - Fee Related JP3274326B2 (ja) 1995-09-08 1995-09-08 半導体装置およびその製造方法

Country Status (4)

Country Link
JP (1) JP3274326B2 (ja)
KR (1) KR100253866B1 (ja)
DE (1) DE19636054A1 (ja)
TW (1) TW306037B (ja)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SG74643A1 (en) * 1997-07-24 2000-08-22 Matsushita Electronics Corp Semiconductor device and method for fabricating the same
JP3424900B2 (ja) * 1997-10-24 2003-07-07 松下電器産業株式会社 半導体装置およびその製造方法
KR20000014388A (ko) * 1998-08-20 2000-03-15 윤종용 강유전체 메모리 커패시터 및 그 제조방법
DE19854418C2 (de) * 1998-11-25 2002-04-25 Infineon Technologies Ag Halbleiterbauelement mit zumindest einem Kondensator sowie Verfahren zu dessen Herstellung
JP2002319636A (ja) * 2001-02-19 2002-10-31 Nec Corp 半導体記憶装置及びその製造方法
JP2002367989A (ja) * 2001-06-12 2002-12-20 Tokyo Inst Of Technol 酸化物誘電体薄膜及びその製造方法
KR100433491B1 (ko) * 2002-06-25 2004-05-31 동부전자 주식회사 반도체 소자의 제조방법
JP5726501B2 (ja) * 2010-12-10 2015-06-03 一般財団法人ファインセラミックスセンター 研磨材料、研磨用組成物及び研磨方法
JP5703170B2 (ja) * 2011-08-16 2015-04-15 株式会社アルバック 強誘電体膜の作製方法
US11476261B2 (en) * 2019-02-27 2022-10-18 Kepler Computing Inc. High-density low voltage non-volatile memory with unidirectional plate-line and bit-line and pillar capacitor
US11744081B1 (en) 2021-05-07 2023-08-29 Kepler Computing Inc. Ferroelectric device film stacks with texturing layer which is part of a bottom electrode, and method of forming such
US11527277B1 (en) 2021-06-04 2022-12-13 Kepler Computing Inc. High-density low voltage ferroelectric memory bit-cell
US11765908B1 (en) 2023-02-10 2023-09-19 Kepler Computing Inc. Memory device fabrication through wafer bonding

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5434102A (en) * 1991-02-25 1995-07-18 Symetrix Corporation Process for fabricating layered superlattice materials and making electronic devices including same
JP2715736B2 (ja) * 1991-06-28 1998-02-18 日本電気株式会社 半導体装置の製造方法
EP0568064B1 (en) * 1992-05-01 1999-07-14 Texas Instruments Incorporated Pb/Bi-containing high-dielectric constant oxides using a non-Pb/Bi-containing perovskite as a buffer layer
EP0571948B1 (en) * 1992-05-29 2000-02-09 Texas Instruments Incorporated Donor doped perovskites for thin film dielectrics
US5471364A (en) * 1993-03-31 1995-11-28 Texas Instruments Incorporated Electrode interface for high-dielectric-constant materials
JP2550852B2 (ja) * 1993-04-12 1996-11-06 日本電気株式会社 薄膜キャパシタの製造方法

Also Published As

Publication number Publication date
TW306037B (ja) 1997-05-21
DE19636054A1 (de) 1997-03-13
KR100253866B1 (ko) 2000-04-15
JPH0982907A (ja) 1997-03-28

Similar Documents

Publication Publication Date Title
JP3452763B2 (ja) 半導体記憶装置および半導体記憶装置の製造方法
JP3319994B2 (ja) 半導体記憶素子
US6700146B2 (en) Semiconductor memory device and method for producing the same
US6399459B2 (en) Double layer electrode and barrier system on hemispherical grain silicon for use with high dielectric constant materials and methods for fabricating the same
KR100406536B1 (ko) 산소확산방지막으로서 알루미늄 산화막을 구비하는강유전체 메모리 소자 및 그 제조 방법
JPH10242426A (ja) 半導体メモリセルのキャパシタ構造及びその作製方法
US6908802B2 (en) Ferroelectric circuit element that can be fabricated at low temperatures and method for making the same
JP3274326B2 (ja) 半導体装置およびその製造方法
KR20020070624A (ko) 상부 전극 상에 스트론튬 루테늄 산화물 보호층을형성하는 방법
JP3249470B2 (ja) 不揮発性半導体記憶装置及びその製造方法
US6727156B2 (en) Semiconductor device including ferroelectric capacitor and method of manufacturing the same
US6495412B1 (en) Semiconductor device having a ferroelectric capacitor and a fabrication process thereof
KR100359356B1 (ko) 반도체 기억장치의 제조방법
JP2001237402A (ja) 構造化された金属酸化物含有層および半導体構造素子の製造方法
JP4421814B2 (ja) 容量素子の製造方法
JP4296375B2 (ja) 強誘電体メモリ素子の製造方法および強誘電体メモリ装置
JP2002289810A (ja) 半導体装置およびその製造方法
JPH0513676A (ja) 半導体装置
JPH05259389A (ja) 半導体記憶装置
JPH09289291A (ja) 誘電体キャパシタ及び誘電体メモリ装置と、これらの製造方法
KR100442709B1 (ko) 이종 질화물의 이중 방지막을 갖는 커패시터 및 그의 전극형성 방법
JPH06120423A (ja) 半導体装置およびその製造方法
JP4167792B2 (ja) 半導体装置及びその製造方法
JPH10256495A (ja) 不揮発性半導体記憶装置
JP2002043310A (ja) 強誘電体膜の形成方法、および半導体装置の製造方法

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080201

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090201

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100201

Year of fee payment: 8

LAPS Cancellation because of no payment of annual fees