JP3274326B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、ペロブスカイト型
の結晶構造を有する金属酸化物を主成分とするキャパシ
タ絶縁膜を用いたキャパシタを有する半導体装置および
その製造方法に関する。
の結晶構造を有する金属酸化物を主成分とするキャパシ
タ絶縁膜を用いたキャパシタを有する半導体装置および
その製造方法に関する。
【０００２】
【従来の技術】近年、情報処理装置の記憶装置として、
半導体記記憶装置の開発が急激に進んでいる。半導体記
憶装置の代表的なものとして、１トランジスタ／１キャ
パシタのメモリセルを用いたＤＲＡＭ(Dynamic Random
Access read write Memory) があげられる。
半導体記記憶装置の開発が急激に進んでいる。半導体記
憶装置の代表的なものとして、１トランジスタ／１キャ
パシタのメモリセルを用いたＤＲＡＭ(Dynamic Random
Access read write Memory) があげられる。
【０００３】ＤＲＡＭ等の半導体記憶装置の性能向上は
他の半導体装置と同様に集積度を高めること、つまり、
メモリセルの微細化により実現できる。ここで、ＤＲＡ
Ｍ等の半導体記憶装置の場合、記憶情報の消滅による信
頼性の低下を防止すために、キャパシタ容量を維持しつ
つ、微細化を行なう必要がある。
他の半導体装置と同様に集積度を高めること、つまり、
メモリセルの微細化により実現できる。ここで、ＤＲＡ
Ｍ等の半導体記憶装置の場合、記憶情報の消滅による信
頼性の低下を防止すために、キャパシタ容量を維持しつ
つ、微細化を行なう必要がある。
【０００４】従来より、キャパシタ絶縁膜としてシリコ
ン酸化膜、あるいはシリコン酸化膜とシリコン窒化膜と
の積層膜を用いているが、今後のより一層のメモリセル
の微細化に対応して、キャパシタ単位面積当たりのキャ
パシタ容量を増加するには、シリコン酸化膜やシリコン
酸化膜よりも誘電率が高い材料を用いる必要がある。
ン酸化膜、あるいはシリコン酸化膜とシリコン窒化膜と
の積層膜を用いているが、今後のより一層のメモリセル
の微細化に対応して、キャパシタ単位面積当たりのキャ
パシタ容量を増加するには、シリコン酸化膜やシリコン
酸化膜よりも誘電率が高い材料を用いる必要がある。
【０００５】そこで、キャパシタ絶縁膜の材料として、
誘電率がシリコン酸化膜に比べて、５０倍から１０００
倍以上も高いチタン酸ストロンチウム、チタン酸バリウ
ム、ＰＺＴを始めとするペロブスカイト結晶構造を有す
る高誘電体材料が検討されている。
誘電率がシリコン酸化膜に比べて、５０倍から１０００
倍以上も高いチタン酸ストロンチウム、チタン酸バリウ
ム、ＰＺＴを始めとするペロブスカイト結晶構造を有す
る高誘電体材料が検討されている。
【０００６】しかしながら、この種の高誘電体材料から
なるキャパシタ絶縁膜は、その薄膜化に伴って誘電率が
大きく低下するという問題があった。この誘電率低下の
原因は、キャパシタ絶縁膜中の結晶構造の乱れや欠陥あ
るいは歪みにあると考えられている。
なるキャパシタ絶縁膜は、その薄膜化に伴って誘電率が
大きく低下するという問題があった。この誘電率低下の
原因は、キャパシタ絶縁膜中の結晶構造の乱れや欠陥あ
るいは歪みにあると考えられている。
【０００７】また、キャパシタ絶縁膜には、種々の原因
でその内部に電界（内部電界）が発生するが、上記の如
きの高誘電体材料を用いた場合には、キャパシタ絶縁膜
に形成される電界が大きいと、誘電率が低下するという
問題があった。
でその内部に電界（内部電界）が発生するが、上記の如
きの高誘電体材料を用いた場合には、キャパシタ絶縁膜
に形成される電界が大きいと、誘電率が低下するという
問題があった。
【０００８】内部電界は、例えば、キャパシタ絶縁膜内
のトラップ電荷や固定電荷等によっても発生するが、結
晶構造の乱れや欠陥あるいは歪みによっても発生すると
考えられている。
のトラップ電荷や固定電荷等によっても発生するが、結
晶構造の乱れや欠陥あるいは歪みによっても発生すると
考えられている。
【０００９】このようにキャパシタ絶縁膜の誘電率が低
下すると、キャパシタの蓄積電荷量が減少するので、半
導体記憶装置としての信頼性が大きく損なわれるという
問題が生じる。
下すると、キャパシタの蓄積電荷量が減少するので、半
導体記憶装置としての信頼性が大きく損なわれるという
問題が生じる。
【００１０】また、この種の高誘電体膜は酸素量が化学
量論比からずれ、酸素が欠損してリーク電流が流れ易く
なる。このため、キャパシタ容量を増すために薄膜化を
進めていくと、誘電体膜としての機能が著しく低下し、
半導体記憶装置としての信頼性が大きく損なわれるとい
う問題があった。
量論比からずれ、酸素が欠損してリーク電流が流れ易く
なる。このため、キャパシタ容量を増すために薄膜化を
進めていくと、誘電体膜としての機能が著しく低下し、
半導体記憶装置としての信頼性が大きく損なわれるとい
う問題があった。
【００１１】また、この種の高誘電体膜は、一般的に禁
制帯幅が狭いため、電圧印加時に大きなリーク電流が流
れ易い。このため、キャパシタ容量を増すために薄膜化
を進めていくと、誘電体膜としての機能が著しく低下
し、半導体記憶装置としての信頼性が大きく損なわれる
という問題があった。
制帯幅が狭いため、電圧印加時に大きなリーク電流が流
れ易い。このため、キャパシタ容量を増すために薄膜化
を進めていくと、誘電体膜としての機能が著しく低下
し、半導体記憶装置としての信頼性が大きく損なわれる
という問題があった。
【００１２】
【発明が解決しようとする課題】上述の如く、今後の一
層のＤＲＡＭメモリセルの微細化に対応するために、キ
ャパシタ絶縁膜の材料として、ペロブスカイト結晶構造
を有する高誘電体材料が検討されている。
層のＤＲＡＭメモリセルの微細化に対応するために、キ
ャパシタ絶縁膜の材料として、ペロブスカイト結晶構造
を有する高誘電体材料が検討されている。
【００１３】しかし、この種の高誘電体材料からなるキ
ャパシタ絶縁膜は、その薄膜化に伴って誘電率が低下す
るため、キャパシタの蓄積電荷量が減少し、半導体記憶
装置としての信頼性が大きく損なわれるという問題があ
った。
ャパシタ絶縁膜は、その薄膜化に伴って誘電率が低下す
るため、キャパシタの蓄積電荷量が減少し、半導体記憶
装置としての信頼性が大きく損なわれるという問題があ
った。
【００１４】また、この種の高誘電体膜は酸素量が化学
量論比からずれ易く、また、禁制帯幅も狭いため、リー
ク電流が流れ易い。このため、薄膜化を進めていくと、
誘電体膜としての機能が著しく低下し、半導体記憶装置
としての信頼性が大きく損なわれるという問題があっ
た。
量論比からずれ易く、また、禁制帯幅も狭いため、リー
ク電流が流れ易い。このため、薄膜化を進めていくと、
誘電体膜としての機能が著しく低下し、半導体記憶装置
としての信頼性が大きく損なわれるという問題があっ
た。
【００１５】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、薄膜を進めても、誘電
率の低下やリーク電流の発生が起こり難いペロブスカイ
ト結晶構造を有するキャパシタ絶縁膜からなるキャパシ
タを用いた半導体装置およびその製造方法を提供するこ
とにある。
ので、その目的とするところは、薄膜を進めても、誘電
率の低下やリーク電流の発生が起こり難いペロブスカイ
ト結晶構造を有するキャパシタ絶縁膜からなるキャパシ
タを用いた半導体装置およびその製造方法を提供するこ
とにある。
【００１６】
【課題を解決するための手段】［概要］ 上記の目的を達成するために、本発明に係る半導体装置
（請求項１）は、二つのキャパシタ電極によりキャパシ
タ絶縁膜を挟持してなるキャパシタを有する半導体装置
において、前記キャパシタ絶縁膜は厚さが５０ｎｍ未満
であり、かつ前記キャパシタ絶縁膜はペロブスカイト結
晶構造を有する（Ｂａ，Ｓｒ）ＴｉＯ 3 とＦｅとから実
質的に構成され、かつ前記キャパシタ絶縁膜中における
前記Ｆｅの濃度が０．０１ｗ％以上１０ｗ％未満である
ことを特徴とする。本発明に係る他の半導体装置（請求
項２）は、半導体基板と、この半導体基板上に形成され
たＭＯＳトランジスタと、前記半導体基板上に形成され
たキャパシタとからなるＤＲＡＭメモリセルを備え、前
記キャパシタは、第１のキャパシタ電極と、この第１の
キャパシタ電極上に形成された絶縁膜と、この絶縁膜上
に形成された第２のキャパシタ電極とからなり、前記絶
縁膜は厚さが５０ｎｍ未満であり、かつ前記絶縁膜はペ
ロブスカイト結晶構造を有する（Ｂａ，Ｓｒ）ＴｉＯ 3
とＦｅとから実質的に構成され、かつ前記絶縁膜中にお
ける前記Ｆｅの濃度が０．０１ｗ％以上１０ｗ％未満で
あることを特徴とする。
（請求項１）は、二つのキャパシタ電極によりキャパシ
タ絶縁膜を挟持してなるキャパシタを有する半導体装置
において、前記キャパシタ絶縁膜は厚さが５０ｎｍ未満
であり、かつ前記キャパシタ絶縁膜はペロブスカイト結
晶構造を有する（Ｂａ，Ｓｒ）ＴｉＯ 3 とＦｅとから実
質的に構成され、かつ前記キャパシタ絶縁膜中における
前記Ｆｅの濃度が０．０１ｗ％以上１０ｗ％未満である
ことを特徴とする。本発明に係る他の半導体装置（請求
項２）は、半導体基板と、この半導体基板上に形成され
たＭＯＳトランジスタと、前記半導体基板上に形成され
たキャパシタとからなるＤＲＡＭメモリセルを備え、前
記キャパシタは、第１のキャパシタ電極と、この第１の
キャパシタ電極上に形成された絶縁膜と、この絶縁膜上
に形成された第２のキャパシタ電極とからなり、前記絶
縁膜は厚さが５０ｎｍ未満であり、かつ前記絶縁膜はペ
ロブスカイト結晶構造を有する（Ｂａ，Ｓｒ）ＴｉＯ 3
とＦｅとから実質的に構成され、かつ前記絶縁膜中にお
ける前記Ｆｅの濃度が０．０１ｗ％以上１０ｗ％未満で
あることを特徴とする。
【００１７】本発明に係る半導体装置の製造方法（請求
項３）は、半導体基板上に第１のキャパシタ電極を形成
する工程と、この第１のキャパシタ電極上に、Ａサイト
にＳｒ、ＢａおよびＣａの中から選ばれた少なくとも１
種類以上の金属のイオンが位置し、ＢサイトにはＴｉの
イオンが位置するＡＢＯ3 型のペロブスカイト結晶構造
を有する金属酸化物を主成分とする厚さ１００ｎｍ以下
のキャパシタ絶縁膜を形成する工程と、このキャパシタ
絶縁膜にＦｅ、ＭｎおよびＣｏの中から選ばれた少なく
とも１種類以上の元素を含む溶液を与えた後、前記キャ
パシタ絶縁膜に存在する前記溶液を乾燥させて、前記キ
ャパシタ絶縁膜に前記元素を残存させる工程と、前記キ
ャパシタ絶縁膜に熱処理を施して、前記元素を前記キャ
パシタ絶縁膜中に拡散させる工程と、キャパシタ絶縁膜
上に第２のキャパシタ電極を形成する工程とを有するこ
とを特徴とする。
項３）は、半導体基板上に第１のキャパシタ電極を形成
する工程と、この第１のキャパシタ電極上に、Ａサイト
にＳｒ、ＢａおよびＣａの中から選ばれた少なくとも１
種類以上の金属のイオンが位置し、ＢサイトにはＴｉの
イオンが位置するＡＢＯ3 型のペロブスカイト結晶構造
を有する金属酸化物を主成分とする厚さ１００ｎｍ以下
のキャパシタ絶縁膜を形成する工程と、このキャパシタ
絶縁膜にＦｅ、ＭｎおよびＣｏの中から選ばれた少なく
とも１種類以上の元素を含む溶液を与えた後、前記キャ
パシタ絶縁膜に存在する前記溶液を乾燥させて、前記キ
ャパシタ絶縁膜に前記元素を残存させる工程と、前記キ
ャパシタ絶縁膜に熱処理を施して、前記元素を前記キャ
パシタ絶縁膜中に拡散させる工程と、キャパシタ絶縁膜
上に第２のキャパシタ電極を形成する工程とを有するこ
とを特徴とする。
【００１８】本発明に係る他の半導体装置の製造方法
（請求項４）は、半導体基板上に第１のキャパシタ電極
を形成する工程と、この第１のキャパシタ電極上に、厚
さが５０ｎｍ未満であり、かつペロブスカイト結晶構造
を有する（Ｂａ，Ｓｒ）ＴｉＯ 3 とＦｅとから実質的に
構成され、かつ前記Ｆｅの濃度が０．０１ｗ％以上１０
ｗ％未満であるキャパシタ絶縁膜をＣＶＤ法により形成
する工程と、前記キャパシタ絶縁膜上に第２のキャパシ
タ電極を形成する工程とを有することを特徴とする。
（請求項４）は、半導体基板上に第１のキャパシタ電極
を形成する工程と、この第１のキャパシタ電極上に、厚
さが５０ｎｍ未満であり、かつペロブスカイト結晶構造
を有する（Ｂａ，Ｓｒ）ＴｉＯ 3 とＦｅとから実質的に
構成され、かつ前記Ｆｅの濃度が０．０１ｗ％以上１０
ｗ％未満であるキャパシタ絶縁膜をＣＶＤ法により形成
する工程と、前記キャパシタ絶縁膜上に第２のキャパシ
タ電極を形成する工程とを有することを特徴とする。
【００１９】［作用］本発明者等の研究によれば、本発
明の如きのキャパシタ絶縁膜を用いることにより、薄膜
化を進めても誘電率の低下やリーク電流の発生が起こり
難いキャパシタが得られることが分かった。以下、本発
明の作用について詳細に説明する。
明の如きのキャパシタ絶縁膜を用いることにより、薄膜
化を進めても誘電率の低下やリーク電流の発生が起こり
難いキャパシタが得られることが分かった。以下、本発
明の作用について詳細に説明する。
【００２０】ペロブスカイト型の結晶構造を有する誘電
体膜（以下、ペロブスカイト誘電体膜という）は、内部
電界により結晶格子を形成する金属イオンが大きく変位
することができ、これにより、大きな原子分極が生じて
高い誘電率を発現することが知られている。
体膜（以下、ペロブスカイト誘電体膜という）は、内部
電界により結晶格子を形成する金属イオンが大きく変位
することができ、これにより、大きな原子分極が生じて
高い誘電率を発現することが知られている。
【００２１】しかしながら、一般に、ペロブスカイト誘
電体膜では、バルクあるいは厚膜では高い誘電率を有す
るものの、上述したように、膜厚が薄くなるに従い誘電
率が低下する問題がある。
電体膜では、バルクあるいは厚膜では高い誘電率を有す
るものの、上述したように、膜厚が薄くなるに従い誘電
率が低下する問題がある。
【００２２】図５には、通常のスパッタ法により形成し
た従来のペロブスカイト誘電体膜および本発明の条件を
満たすペロブスカイト誘電体膜についての誘電率と膜厚
との関係が示されている。
た従来のペロブスカイト誘電体膜および本発明の条件を
満たすペロブスカイト誘電体膜についての誘電率と膜厚
との関係が示されている。
【００２３】従来のペロブスカイト誘電体膜は、図５に
示すように、特に薄い領域では薄膜化とともに急速に誘
電率が低下するため、薄膜化によるキャパシタ容量向上
のメリットはほとんど期待できなくなる。
示すように、特に薄い領域では薄膜化とともに急速に誘
電率が低下するため、薄膜化によるキャパシタ容量向上
のメリットはほとんど期待できなくなる。
【００２４】これに対して、本発明のペロブスカイト誘
電体膜の場合、薄膜化を進めても、誘電率の低下は十分
に緩やかなものとなり、薄膜化によるキャパシタ容量向
上のメリットを期待できる。
電体膜の場合、薄膜化を進めても、誘電率の低下は十分
に緩やかなものとなり、薄膜化によるキャパシタ容量向
上のメリットを期待できる。
【００２５】ペロブスカイト誘電体膜は通常Ｔｉに代表
される４価の金属イオンが結晶格子の中心（Ｂサイト）
に、２価の金属イオンが格子頂点（Ａサイト）に、そし
て−２価の酸素イオンが面心に位置する構造を有してい
る。
される４価の金属イオンが結晶格子の中心（Ｂサイト）
に、２価の金属イオンが格子頂点（Ａサイト）に、そし
て−２価の酸素イオンが面心に位置する構造を有してい
る。
【００２６】これらイオンの欠損等の結晶欠陥が発生す
ると、局所的に電荷のバランスが崩れることによってこ
のアンバランス部分に電界が生じ、これにより、本来の
高い誘電率の発現が阻害される。特に問題であるのは酸
素イオンが欠損することによって生じる欠陥であり、こ
の欠陥はドナーサイトとなると考えられる。
ると、局所的に電荷のバランスが崩れることによってこ
のアンバランス部分に電界が生じ、これにより、本来の
高い誘電率の発現が阻害される。特に問題であるのは酸
素イオンが欠損することによって生じる欠陥であり、こ
の欠陥はドナーサイトとなると考えられる。
【００２７】このような電荷のアンバランスを効果的に
除去するためには、価数の異なる金属イオンを添加する
ことが有効である。これによって、膜内部に生じた電荷
の偏りに伴って生じる電界を低減することが可能にな
り、薄くなっても誘電率の低下が起こり難く、高い電荷
蓄積能力を有するキャパシタ絶縁膜を実現できるように
なる。
除去するためには、価数の異なる金属イオンを添加する
ことが有効である。これによって、膜内部に生じた電荷
の偏りに伴って生じる電界を低減することが可能にな
り、薄くなっても誘電率の低下が起こり難く、高い電荷
蓄積能力を有するキャパシタ絶縁膜を実現できるように
なる。
【００２８】ペロブスカイト誘電体膜は、上述したよう
に、金属イオンが電界によって大きく変位することによ
って高い誘電率を発現するが、金属イオンの変位量は電
界に対して必ずしも比例せず、ある程度以上では電界が
大きくなっても変位量はそれほど増えなくなる。このた
め、誘電率の値は印加電圧が大きくなるに従って急速に
減少していくことになる。
に、金属イオンが電界によって大きく変位することによ
って高い誘電率を発現するが、金属イオンの変位量は電
界に対して必ずしも比例せず、ある程度以上では電界が
大きくなっても変位量はそれほど増えなくなる。このた
め、誘電率の値は印加電圧が大きくなるに従って急速に
減少していくことになる。
【００２９】このことから理解されるように、外部から
の印加電圧が無い場合でも、キャパシタ絶縁膜の内部に
大きな電界が存在していれば、これによって膜全体とし
て実質的に誘電率が低下することになる。
の印加電圧が無い場合でも、キャパシタ絶縁膜の内部に
大きな電界が存在していれば、これによって膜全体とし
て実質的に誘電率が低下することになる。
【００３０】このような内部電界が発生する要因として
は、酸素欠損等の格子欠陥、トラップ電荷が主なもので
ある。また、膜中にキャリア電荷が存在する場合には、
キャリア電荷が外部電界に作用して空間電荷により内部
電界が形成される。この膜中のキャリア電荷は、酸素欠
損や格子欠陥によっても生じると予想される。
は、酸素欠損等の格子欠陥、トラップ電荷が主なもので
ある。また、膜中にキャリア電荷が存在する場合には、
キャリア電荷が外部電界に作用して空間電荷により内部
電界が形成される。この膜中のキャリア電荷は、酸素欠
損や格子欠陥によっても生じると予想される。
【００３１】これらの内部電界の発生要因は第１のキャ
パシタ電極とキャパシタ絶縁膜との界面の歪みにあり、
このような歪みは第１のキャパシタ電極形成時のダメー
ジ等によって生じ易く、これがキャパシタ絶縁膜が薄く
なるほど誘電率が低下する原因の一つとなっていると考
えられる。
パシタ電極とキャパシタ絶縁膜との界面の歪みにあり、
このような歪みは第１のキャパシタ電極形成時のダメー
ジ等によって生じ易く、これがキャパシタ絶縁膜が薄く
なるほど誘電率が低下する原因の一つとなっていると考
えられる。
【００３２】酸素欠損等の格子欠陥が存在すると、多く
の場合、電荷のニュートラリティが崩れることになる。
これに対しては、ペロブスカイト誘電体膜を構成する金
属イオンとは異なる価数を有する金属イオンとなる元素
を適量添加することによって、電荷のニャートラリティ
を保持することが有効である。これにより、内部電界の
発生を効果的に防止でき、誘電率の低下を抑制すること
ができる。
の場合、電荷のニュートラリティが崩れることになる。
これに対しては、ペロブスカイト誘電体膜を構成する金
属イオンとは異なる価数を有する金属イオンとなる元素
を適量添加することによって、電荷のニャートラリティ
を保持することが有効である。これにより、内部電界の
発生を効果的に防止でき、誘電率の低下を抑制すること
ができる。
【００３３】特に酸素欠損に対して有効な金属イオンと
なる元素としては、イオン半径がＢサイトのＴｉ等の４
価のイオンのそれに近く、かつ＋３価または＋４価の価
数をとる金属元素が有効である。具体的には、Ｆｅ、Ｍ
ｎ、Ｃｏが有効であり、これらの三つの中ではＦｅ、Ｍ
ｎが良い。
なる元素としては、イオン半径がＢサイトのＴｉ等の４
価のイオンのそれに近く、かつ＋３価または＋４価の価
数をとる金属元素が有効である。具体的には、Ｆｅ、Ｍ
ｎ、Ｃｏが有効であり、これらの三つの中ではＦｅ、Ｍ
ｎが良い。
【００３４】ここで、Ｔｉ4+のイオン半径は０．６０５
オングストロームである。また、Ｆｅ、Ｍｎ、Ｃｏの場
合、６配位のイオンとしての半径は、Ｆｅ3+では０．６
４５オングストローム（高スピン状態）または０．５５
オングストローム（低スピン状態）、Ｆ4+では０．５８
６オングストローム、Ｍｎ3+では０．６４５オングスト
ローム（高スピン状態）または０．５８オングストロー
ム（低スピン状態）、Ｍｎ4+では０．５３オングストロ
ーム、Ｃｏ3+では０．６１オングストローム（高スピン
状態）または０．５４５オングストローム（低スピン状
態）、Ｃｏ4+では０．５３５オングストロームである。
したがって、各イオンの半径はいずれもＴｉ4+のイオン
半径に近い。このようにイオン半径が近ければ、容易に
Ｔｉの位置に置換しうる。
オングストロームである。また、Ｆｅ、Ｍｎ、Ｃｏの場
合、６配位のイオンとしての半径は、Ｆｅ3+では０．６
４５オングストローム（高スピン状態）または０．５５
オングストローム（低スピン状態）、Ｆ4+では０．５８
６オングストローム、Ｍｎ3+では０．６４５オングスト
ローム（高スピン状態）または０．５８オングストロー
ム（低スピン状態）、Ｍｎ4+では０．５３オングストロ
ーム、Ｃｏ3+では０．６１オングストローム（高スピン
状態）または０．５４５オングストローム（低スピン状
態）、Ｃｏ4+では０．５３５オングストロームである。
したがって、各イオンの半径はいずれもＴｉ4+のイオン
半径に近い。このようにイオン半径が近ければ、容易に
Ｔｉの位置に置換しうる。
【００３５】これらの元素がＴｉの位置で３価のイオン
になれば、−１価分の電荷を与えることになるから２つ
分で酸素欠損１個を補償することになる。また、酸素欠
損等の電荷の偏りがない場合には、４価のイオンになる
ので、電荷のバランスを保つことができる。
になれば、−１価分の電荷を与えることになるから２つ
分で酸素欠損１個を補償することになる。また、酸素欠
損等の電荷の偏りがない場合には、４価のイオンになる
ので、電荷のバランスを保つことができる。
【００３６】図６に、（Ｂａ、Ｓｒ）ＴｉＯ3 薄膜中に
Ｆｅを添加した場合（本発明）と添加しない場合（従
来）のＣ−Ｖ特性を示す。図６からＦｅを添加すると誘
電率の大幅な向上が図れることが分かる。
Ｆｅを添加した場合（本発明）と添加しない場合（従
来）のＣ−Ｖ特性を示す。図６からＦｅを添加すると誘
電率の大幅な向上が図れることが分かる。
【００３７】以上のように、結晶格子の電荷のニュート
ラリティの観点から価数の異なるイオンの添加は有効で
ある。また、本発明者等の研究によれば、膜中に存在す
る酸素欠損等の欠陥を十分に補うためには、平均濃度と
して０．０１ｗ％以上の量が必要であり、より好ましく
は０．１ｗ％以上が必要であることが分かった。
ラリティの観点から価数の異なるイオンの添加は有効で
ある。また、本発明者等の研究によれば、膜中に存在す
る酸素欠損等の欠陥を十分に補うためには、平均濃度と
して０．０１ｗ％以上の量が必要であり、より好ましく
は０．１ｗ％以上が必要であることが分かった。
【００３８】また、本発明の添加物は＋３価または＋４
価の価数を取るので、添加物のうち余剰なものはＢサイ
トで４価の価数を取ることができるため、電荷のバラン
スを保つために有利である。さらに、添加物のうち余剰
なものは結晶粒界に析出して多結晶構造の安定化に寄与
する考えられる。
価の価数を取るので、添加物のうち余剰なものはＢサイ
トで４価の価数を取ることができるため、電荷のバラン
スを保つために有利である。さらに、添加物のうち余剰
なものは結晶粒界に析出して多結晶構造の安定化に寄与
する考えられる。
【００３９】また、一般に、ペロブスカイト誘電体膜を
形成する場合、成膜に起因したいわゆる真性応力と下地
との熱膨張係数差によって生じる熱応力とが膜中に残存
し、これらの応力によってもたらされる結晶格子の歪み
により誘電率が減少する。
形成する場合、成膜に起因したいわゆる真性応力と下地
との熱膨張係数差によって生じる熱応力とが膜中に残存
し、これらの応力によってもたらされる結晶格子の歪み
により誘電率が減少する。
【００４０】しかし、上述しようなＦｅイオン等の３価
のイオンは格子歪みを低減し、誘電率を高くする作用が
ある。しかし、余剰分が多すぎれば逆効果となる。本発
明者等の研究によれば、イオンの添加は、平均濃度とし
て１０ｗ％以下であることが分かった。また、酸素欠損
等の欠陥は膜と電極界面により多く存在するため、Ｆｅ
等の添加物は界面付近でより濃度が高い方が有効に作用
する。
のイオンは格子歪みを低減し、誘電率を高くする作用が
ある。しかし、余剰分が多すぎれば逆効果となる。本発
明者等の研究によれば、イオンの添加は、平均濃度とし
て１０ｗ％以下であることが分かった。また、酸素欠損
等の欠陥は膜と電極界面により多く存在するため、Ｆｅ
等の添加物は界面付近でより濃度が高い方が有効に作用
する。
【００４１】また、比較的厚い膜の場合では、３価のイ
オンが粒界に析出し、これにより、結晶粒界に一種のキ
ャパシタが形成され、実質的な容量の向上が図られる。
一方、リーク電流の問題も、その原因である酸素の欠損
が３価のイオンにより補償されるので解決される。
オンが粒界に析出し、これにより、結晶粒界に一種のキ
ャパシタが形成され、実質的な容量の向上が図られる。
一方、リーク電流の問題も、その原因である酸素の欠損
が３価のイオンにより補償されるので解決される。
【００４２】以上述べたように、本発明によれば、ペロ
ブスカイト金属酸化膜中に、Ｂサイトの４価の金属イオ
ンと置換しえる３価または４価の価数を取る金属イオン
を添加することにより、誘電率の低下、リーク電流の発
生を防止でき、これにより、キャパシタ絶縁膜の薄膜化
を進めても、信頼性の高い半導体装置を提供することが
できるようになる。
ブスカイト金属酸化膜中に、Ｂサイトの４価の金属イオ
ンと置換しえる３価または４価の価数を取る金属イオン
を添加することにより、誘電率の低下、リーク電流の発
生を防止でき、これにより、キャパシタ絶縁膜の薄膜化
を進めても、信頼性の高い半導体装置を提供することが
できるようになる。
【００４３】
【発明の実施の形態】以下、図面を参照しながら発明の
実施の形態（実施形態）を説明する。 （第１の実施形態）図１は、本発明の第１の実施形態に
係るＤＲＡＭセルの製造方法を示す工程断面図である。
このＤＲＡＭセルは、キャパシタをＭＯＳトランジスタ
（スイッチングトランジスタ）、ワード線およびビット
線よりも上部に配置するタイプのものである。また、キ
ャパシタ絶縁膜として、微量のＦｅを添加した（Ｂａ、
Ｓｒ）ＴｉＯ3 膜を用いている。
実施の形態（実施形態）を説明する。 （第１の実施形態）図１は、本発明の第１の実施形態に
係るＤＲＡＭセルの製造方法を示す工程断面図である。
このＤＲＡＭセルは、キャパシタをＭＯＳトランジスタ
（スイッチングトランジスタ）、ワード線およびビット
線よりも上部に配置するタイプのものである。また、キ
ャパシタ絶縁膜として、微量のＦｅを添加した（Ｂａ、
Ｓｒ）ＴｉＯ3 膜を用いている。
【００４４】まず、図１（ａ）に示すように、比抵抗１
０Ωｃｍ、主面（１００）のｐ型単結晶シリコン基板上
１０１の所定領域表面をエッチングして溝を形成した
後、この溝内に素子分離絶縁膜１０２を埋め込んで素子
分離領域を形成する。なお、ＬＯＣＯＳ法を用いて素子
分離領域を形成しても良い。
０Ωｃｍ、主面（１００）のｐ型単結晶シリコン基板上
１０１の所定領域表面をエッチングして溝を形成した
後、この溝内に素子分離絶縁膜１０２を埋め込んで素子
分離領域を形成する。なお、ＬＯＣＯＳ法を用いて素子
分離領域を形成しても良い。
【００４５】次に同図（ａ）に示すように、熱酸化法に
よりゲート絶縁膜１０３となる厚さ１０ｎｍの酸化シリ
コン膜、ゲート電極１０４となるＷシリサイド膜を順次
堆積した後、これらをフォトリソグラフィー法および反
応性イオンエッチング法によってパターニングして、ゲ
ート絶縁膜１０３、ゲート電極１０４を形成する。
よりゲート絶縁膜１０３となる厚さ１０ｎｍの酸化シリ
コン膜、ゲート電極１０４となるＷシリサイド膜を順次
堆積した後、これらをフォトリソグラフィー法および反
応性イオンエッチング法によってパターニングして、ゲ
ート絶縁膜１０３、ゲート電極１０４を形成する。
【００４６】次に同図（ａ）に示すように、ゲート電極
１０４をマスクに用いてイオン注入を行なうことによ
り、ゲート電極１０４に自己整合的にソース・ドレイン
領域としてのｎ- 型拡散層１０５，１０６を形成する。
このようにしてスイッチングトランジスタとしてのｎチ
ャネル型のＭＯＳＦＥＴが完成する。
１０４をマスクに用いてイオン注入を行なうことによ
り、ゲート電極１０４に自己整合的にソース・ドレイン
領域としてのｎ- 型拡散層１０５，１０６を形成する。
このようにしてスイッチングトランジスタとしてのｎチ
ャネル型のＭＯＳＦＥＴが完成する。
【００４７】次に図１（ｂ）に示すように、全面にＣＶ
Ｄ法により厚さ１００ｎｍ程度の酸化シリコン膜１０７
を堆積した後、フォトリソグラフィー法および反応性イ
オンエッチング法を用いて酸化シリコン膜１０７にコン
タクトホール１０８を開孔する。
Ｄ法により厚さ１００ｎｍ程度の酸化シリコン膜１０７
を堆積した後、フォトリソグラフィー法および反応性イ
オンエッチング法を用いて酸化シリコン膜１０７にコン
タクトホール１０８を開孔する。
【００４８】次に同図（ｂ）に示すように、コンタクト
ホール１０８の底部のｎ- 型拡散層１０５上にバリアメ
タルとしてのＴｉシリサイド膜１０９を選択的に形成す
る。次いで全面にビット線１１０となるＷシリサイド膜
を形成した後、このＷシリサイド膜をフォトリソグラフ
ィー法および反応性イオンエッチング法を用いてパター
ニングし、ビット線１１０を形成する。
ホール１０８の底部のｎ- 型拡散層１０５上にバリアメ
タルとしてのＴｉシリサイド膜１０９を選択的に形成す
る。次いで全面にビット線１１０となるＷシリサイド膜
を形成した後、このＷシリサイド膜をフォトリソグラフ
ィー法および反応性イオンエッチング法を用いてパター
ニングし、ビット線１１０を形成する。
【００４９】次に図１（ｃ）に示すように、全面にＣＶ
Ｄ酸化膜１１１を形成した後、その表面の平坦化を行な
ってからフォトリソグラフィーによりコンタクトホール
１１２を形成する。
Ｄ酸化膜１１１を形成した後、その表面の平坦化を行な
ってからフォトリソグラフィーによりコンタクトホール
１１２を形成する。
【００５０】次に同図（ｃ）に示すように、取り出し電
極１１３となる第１のｎ+ 型ポリシリコン膜を全面に堆
積した後、エッチバック等の平坦化の手法により第１の
ｎ+型ポリシリコン膜をコンタクトホール１１２内のみ
に残置して、取り出し電極１１３を形成する。
極１１３となる第１のｎ+ 型ポリシリコン膜を全面に堆
積した後、エッチバック等の平坦化の手法により第１の
ｎ+型ポリシリコン膜をコンタクトホール１１２内のみ
に残置して、取り出し電極１１３を形成する。
【００５１】次に同図（ｃ）に示すように、全面に下部
キャパシタ電極１１６の下地であるＴｉ膜１１４、Ｔｉ
Ｎ膜１１５、下部キャパシタ電極１１６となるＰｔ膜を
順次堆積した後、これらをフォトリソグラフィー法によ
りパターニングして、下部キャパシタ電極１１６を形成
する。
キャパシタ電極１１６の下地であるＴｉ膜１１４、Ｔｉ
Ｎ膜１１５、下部キャパシタ電極１１６となるＰｔ膜を
順次堆積した後、これらをフォトリソグラフィー法によ
りパターニングして、下部キャパシタ電極１１６を形成
する。
【００５２】次に同図（ｃ）に示すように、全面にキャ
パシタ絶縁膜１１７としての１ｗ％程度のＦｅを含む厚
さ２０ｎｍの（Ｂａ、Ｓｒ）ＴｉＯ3 膜を５００〜７０
０℃の温度でスパッタ法を用いて形成する。このキャパ
シタ絶縁膜１１７は、ＡサイトにＢａ、Ｓｒのイオンが
位置し、ＢサイトにＴｉのイオンが位置するＡＢＯ3型
のペロブスカイト結晶構造を有する。
パシタ絶縁膜１１７としての１ｗ％程度のＦｅを含む厚
さ２０ｎｍの（Ｂａ、Ｓｒ）ＴｉＯ3 膜を５００〜７０
０℃の温度でスパッタ法を用いて形成する。このキャパ
シタ絶縁膜１１７は、ＡサイトにＢａ、Ｓｒのイオンが
位置し、ＢサイトにＴｉのイオンが位置するＡＢＯ3型
のペロブスカイト結晶構造を有する。
【００５３】ここで、Ｆｅの添加はスパッタターゲット
中にあらかじめ添加しておいても良いし、Ｆｅターゲッ
トもしくはＦｅを比較的高濃度に含むターゲットとＦｅ
を含まないターゲットとを併用した多元スパッタ法によ
っても形成しても良い。
中にあらかじめ添加しておいても良いし、Ｆｅターゲッ
トもしくはＦｅを比較的高濃度に含むターゲットとＦｅ
を含まないターゲットとを併用した多元スパッタ法によ
っても形成しても良い。
【００５４】最後に、図１（ｄ）に示すように、上部キ
ャパシタ電極（プレート電極）１１８としての厚さ８０
ｎｍ程度のＴｉＮ膜を全面に堆積した後、このＴｉＮ膜
をフォトリソグラフィによりパターニングして、上部キ
ャパシタ電極（プレート電極）１１８を形成して、ＤＲ
ＡＭセルの基本構造が完成する。実際には、この後、通
常の方法によってＡｌ配線工程等を行ない、ＤＲＡＭが
完成することになるが、ここでは省略している。
ャパシタ電極（プレート電極）１１８としての厚さ８０
ｎｍ程度のＴｉＮ膜を全面に堆積した後、このＴｉＮ膜
をフォトリソグラフィによりパターニングして、上部キ
ャパシタ電極（プレート電極）１１８を形成して、ＤＲ
ＡＭセルの基本構造が完成する。実際には、この後、通
常の方法によってＡｌ配線工程等を行ない、ＤＲＡＭが
完成することになるが、ここでは省略している。
【００５５】なお、本実施形態では、キャパシタ絶縁膜
としては（Ｂａ、Ｓｒ）ＴｉＯ3 膜を用い、添加金属と
してはＦｅを用いているが、これらに限定されるもので
はない。
としては（Ｂａ、Ｓｒ）ＴｉＯ3 膜を用い、添加金属と
してはＦｅを用いているが、これらに限定されるもので
はない。
【００５６】例えば、（Ｂａ、Ｓｒ）ＴｉＯ3 膜の代わ
りに、ＳｒＴｉＯ3 、ＢａＴｉＯ3、ＣａＴｉＯ3 等の
膜を用いることができる。また、Ｆｅの代わりに、Ｍ
ｎ、Ｃｏ、さらにＦｅ、Ｍｎ、Ｃｏを複数併用して用い
ることもできる。
りに、ＳｒＴｉＯ3 、ＢａＴｉＯ3、ＣａＴｉＯ3 等の
膜を用いることができる。また、Ｆｅの代わりに、Ｍ
ｎ、Ｃｏ、さらにＦｅ、Ｍｎ、Ｃｏを複数併用して用い
ることもできる。
【００５７】また、キャパシタ電極の材料としては、Ｐ
ｔ（下部キャパシタ電極材料）、ＴｉＮ（上部キャパシ
タ電極材料）を用いているが、他の材料を用いることも
できる。
ｔ（下部キャパシタ電極材料）、ＴｉＮ（上部キャパシ
タ電極材料）を用いているが、他の材料を用いることも
できる。
【００５８】例えば、下部キャパシタ電極としては、Ｐ
ｄ、Ｉｒ、Ｒｈ、Ｒｕ、Ａｕ等の貴金属類や、ＩＴＯ、
ＲｕＯ2 、ＮｂドープＳｒＴｉＯ3 等の酸化物導電体を
用いることができる。また、上部キャパシタ電極として
は、Ｗ、Ｍｏ、Ｔａ等の高融点メタルや、ＷＮx 、Ｍｏ
Ｎx 、ＴａＮx 等の化合物導電体を用いることができ
る。 （第２の実施形態）図２は、本発明の第２の実施形態に
係るＤＲＡＭセルの製造方法を示す工程断面図である。
このＤＲＡＭセルは、キャパシタをＭＯＳトランジスタ
（スイッチングトランジスタ）、ワード線およびビット
線よりも上部に配置するタイプのものである。また、キ
ャパシタ絶縁膜として、Ｆｅの代わりに微量のＭｎを添
加した（Ｂａ、Ｓｒ）ＴｉＯ3 膜を用いている。
ｄ、Ｉｒ、Ｒｈ、Ｒｕ、Ａｕ等の貴金属類や、ＩＴＯ、
ＲｕＯ2 、ＮｂドープＳｒＴｉＯ3 等の酸化物導電体を
用いることができる。また、上部キャパシタ電極として
は、Ｗ、Ｍｏ、Ｔａ等の高融点メタルや、ＷＮx 、Ｍｏ
Ｎx 、ＴａＮx 等の化合物導電体を用いることができ
る。 （第２の実施形態）図２は、本発明の第２の実施形態に
係るＤＲＡＭセルの製造方法を示す工程断面図である。
このＤＲＡＭセルは、キャパシタをＭＯＳトランジスタ
（スイッチングトランジスタ）、ワード線およびビット
線よりも上部に配置するタイプのものである。また、キ
ャパシタ絶縁膜として、Ｆｅの代わりに微量のＭｎを添
加した（Ｂａ、Ｓｒ）ＴｉＯ3 膜を用いている。
【００５９】本実施形態の特徴は、一旦ペロブスカイト
型のキャパシタ絶縁膜を形成した後、その表面に微量の
Ｍｎを吸着させ、これをアニールによってキャパシタ絶
縁膜膜内に拡散させることにある。また、このアニール
によって同時に結晶性を改善でき、拡散工程と結晶性改
善工程とが同一工程になり、プロセスの簡略化が図られ
る。
型のキャパシタ絶縁膜を形成した後、その表面に微量の
Ｍｎを吸着させ、これをアニールによってキャパシタ絶
縁膜膜内に拡散させることにある。また、このアニール
によって同時に結晶性を改善でき、拡散工程と結晶性改
善工程とが同一工程になり、プロセスの簡略化が図られ
る。
【００６０】まず、図２（ａ）に示すように、比抵抗１
０Ωｃｍ、主面（１００）のｐ型単結晶シリコン基板上
２０１の所定領域表面をエッチングして溝を形成した
後、この溝内に素子分離絶縁膜２０２を埋め込んで素子
分離領域を形成する。なお、ＬＯＣＯＳ法を用いて素子
分離領域を形成しても良い。
０Ωｃｍ、主面（１００）のｐ型単結晶シリコン基板上
２０１の所定領域表面をエッチングして溝を形成した
後、この溝内に素子分離絶縁膜２０２を埋め込んで素子
分離領域を形成する。なお、ＬＯＣＯＳ法を用いて素子
分離領域を形成しても良い。
【００６１】次に同図（ａ）に示すように、熱酸化法に
よりゲート絶縁膜２０３となる厚さ２０ｎｍの酸化シリ
コン膜、ゲート電極２０４となるＷシリサイド膜を順次
堆積した後、これらをフォトリソグラフィー法および反
応性イオンエッチング法によってパターニングして、ゲ
ート絶縁膜２０３、ゲート電極２０４を形成する。
よりゲート絶縁膜２０３となる厚さ２０ｎｍの酸化シリ
コン膜、ゲート電極２０４となるＷシリサイド膜を順次
堆積した後、これらをフォトリソグラフィー法および反
応性イオンエッチング法によってパターニングして、ゲ
ート絶縁膜２０３、ゲート電極２０４を形成する。
【００６２】次に同図（ａ）に示すように、ゲート電極
２０４をマスクに用いてイオン注入を行なることによ
り、ゲート電極２０４に自己整合的にソース・ドレイン
領域としてのｎ- 型拡散層２０５，２０６を形成する。
このようにしてスイッチングトランジスタとしてのｎチ
ャネル型のＭＯＳＦＥＴが完成する。
２０４をマスクに用いてイオン注入を行なることによ
り、ゲート電極２０４に自己整合的にソース・ドレイン
領域としてのｎ- 型拡散層２０５，２０６を形成する。
このようにしてスイッチングトランジスタとしてのｎチ
ャネル型のＭＯＳＦＥＴが完成する。
【００６３】次に図２（ｂ）に示すように、全面にＣＶ
Ｄ法により厚さ１００ｎｍ程度の酸化シリコン膜２０７
を堆積した後、フォトリソグラフィー法および反応性イ
オンエッチング法を用いて酸化シリコン膜２０７にコン
タクトホール２０８を開孔する。
Ｄ法により厚さ１００ｎｍ程度の酸化シリコン膜２０７
を堆積した後、フォトリソグラフィー法および反応性イ
オンエッチング法を用いて酸化シリコン膜２０７にコン
タクトホール２０８を開孔する。
【００６４】次に同図（ｂ）に示すように、コンタクト
ホール２０８の底部のｎ- 型拡散層２０５上にバリアメ
タルとしてのＴｉシリサイド膜２０９を選択的に形成す
る。次いで全面にビット線２１０となるＷシリサイド膜
を形成した後、このＷシリサイド膜をフォトリソグラフ
ィー法および反応性イオンエッチング法を用いてパター
ニングし、ビット線２１０を形成する。
ホール２０８の底部のｎ- 型拡散層２０５上にバリアメ
タルとしてのＴｉシリサイド膜２０９を選択的に形成す
る。次いで全面にビット線２１０となるＷシリサイド膜
を形成した後、このＷシリサイド膜をフォトリソグラフ
ィー法および反応性イオンエッチング法を用いてパター
ニングし、ビット線２１０を形成する。
【００６５】次に図２（ｃ）に示すように、全面にＣＶ
Ｄ酸化膜２１１を形成した後、その表面の平坦化を行な
ってからフォトリソグラフィーによりコンタクトホール
２１２を形成する。
Ｄ酸化膜２１１を形成した後、その表面の平坦化を行な
ってからフォトリソグラフィーによりコンタクトホール
２１２を形成する。
【００６６】次に同図（ｃ）に示すように、取り出し電
極２１３となる第１のｎ+ 型ポリシリコン膜を全面に堆
積した後、エッチバック等の平坦化の手法により第１の
ｎ+型ポリシリコン膜をコンタクトホール２１２内のみ
に残置して、取り出し電極１１３を形成する。
極２１３となる第１のｎ+ 型ポリシリコン膜を全面に堆
積した後、エッチバック等の平坦化の手法により第１の
ｎ+型ポリシリコン膜をコンタクトホール２１２内のみ
に残置して、取り出し電極１１３を形成する。
【００６７】次に同図（ｃ）に示すように、全面に下部
キャパシタ電極２１６の下地であるＴｉ膜２１４、Ｔｉ
Ｎ膜２１５、下部キャパシタ電極２１６となるＰｔ膜を
順次堆積した後、これらをフォトリソグラフィー法によ
りパターニングして、下部キャパシタ電極２１６を形成
する。
キャパシタ電極２１６の下地であるＴｉ膜２１４、Ｔｉ
Ｎ膜２１５、下部キャパシタ電極２１６となるＰｔ膜を
順次堆積した後、これらをフォトリソグラフィー法によ
りパターニングして、下部キャパシタ電極２１６を形成
する。
【００６８】次に同図（ｄ）に示すように、厚さ２０ｎ
ｍの（Ｂａ、Ｓｒ）ＴｉＯ3 膜２１７を５００〜７００
℃程度の温度でスパッタ法によって全面に形成した後、
０．１ｗ％のＭｎを含む溶液２００を（Ｂａ、Ｓｒ）Ｔ
ｉＯ3 膜２１７の表面に塗布した後、表面を乾燥させ
る。次いで７００℃程度の温度でアニールを行なうこと
によって、Ｍｎを（Ｂａ、Ｓｒ）ＴｉＯ3 膜２１７中に
拡散させるとともに、（Ｂａ、Ｓｒ）ＴｉＯ3 膜２１７
の結晶性を改善する。
ｍの（Ｂａ、Ｓｒ）ＴｉＯ3 膜２１７を５００〜７００
℃程度の温度でスパッタ法によって全面に形成した後、
０．１ｗ％のＭｎを含む溶液２００を（Ｂａ、Ｓｒ）Ｔ
ｉＯ3 膜２１７の表面に塗布した後、表面を乾燥させ
る。次いで７００℃程度の温度でアニールを行なうこと
によって、Ｍｎを（Ｂａ、Ｓｒ）ＴｉＯ3 膜２１７中に
拡散させるとともに、（Ｂａ、Ｓｒ）ＴｉＯ3 膜２１７
の結晶性を改善する。
【００６９】最後に、同図（ｄ）に示すように、上部キ
ャパシタ電極（プレート電極）２１８としての厚さ８０
ｎｍ程度のＴｉＮ膜を全面に堆積した後、このＴｉＮ膜
をフォトリソグラフィによりパターニングして、上部キ
ャパシタ電極（プレート電極）２１８を形成して、ＤＲ
ＡＭセルの基本構造が完成する。実際には、この後、通
常の方法によってＡｌ配線工程等を行ない、ＤＲＡＭが
完成することになるが、ここでは省略している。
ャパシタ電極（プレート電極）２１８としての厚さ８０
ｎｍ程度のＴｉＮ膜を全面に堆積した後、このＴｉＮ膜
をフォトリソグラフィによりパターニングして、上部キ
ャパシタ電極（プレート電極）２１８を形成して、ＤＲ
ＡＭセルの基本構造が完成する。実際には、この後、通
常の方法によってＡｌ配線工程等を行ない、ＤＲＡＭが
完成することになるが、ここでは省略している。
【００７０】なお、本実施形態では、キャパシタ絶縁膜
としては（Ｂａ、Ｓｒ）ＴｉＯ3 膜を用い、添加金属と
してはＭｏを用いているが、これらに限定されるもので
はない。
としては（Ｂａ、Ｓｒ）ＴｉＯ3 膜を用い、添加金属と
してはＭｏを用いているが、これらに限定されるもので
はない。
【００７１】例えば、（Ｂａ、Ｓｒ）ＴｉＯ3 膜の代わ
りに、ＳｒＴｉＯ3 、ＢａＴｉＯ3、ＣａＴｉＯ3 等の
膜を用いることができる。また、Ｍｎの代わりに、Ｆ
ｅ、ＣｏまたはＭｏ、Ｆｅ、Ｃｏを複数併用して用いる
こともできる。
りに、ＳｒＴｉＯ3 、ＢａＴｉＯ3、ＣａＴｉＯ3 等の
膜を用いることができる。また、Ｍｎの代わりに、Ｆ
ｅ、ＣｏまたはＭｏ、Ｆｅ、Ｃｏを複数併用して用いる
こともできる。
【００７２】また、Ｍｎを含む溶液をキャパシタ絶縁膜
の表面に塗布する代わりに、まず、下部キャパシタ電極
の表面にＭｎを含む溶液を塗布して、該表面にＭｎを吸
着させ、次にこのＭｎが吸着した下部キャパシタ電極上
にキャパシタ絶縁膜を形成した後、キャパシタ絶縁膜に
上記Ｍｎを拡散させても良い。
の表面に塗布する代わりに、まず、下部キャパシタ電極
の表面にＭｎを含む溶液を塗布して、該表面にＭｎを吸
着させ、次にこのＭｎが吸着した下部キャパシタ電極上
にキャパシタ絶縁膜を形成した後、キャパシタ絶縁膜に
上記Ｍｎを拡散させても良い。
【００７３】また、キャパシタ電極の材料としては、Ｐ
ｔ（下部キャパシタ電極材料）、ＴｉＮ（上部キャパシ
タ電極材料）を用いているが、他の材料を用いることも
できる。
ｔ（下部キャパシタ電極材料）、ＴｉＮ（上部キャパシ
タ電極材料）を用いているが、他の材料を用いることも
できる。
【００７４】例えば、下部キャパシタ電極としては、Ｐ
ｄ、Ｉｒ、Ｒｈ、Ｒｕ、Ａｕ等の貴金属類や、ＩＴＯ、
ＲｕＯ2 、ＮｂドープＳｒＴｉＯ3 等の酸化物導電体を
用いることができる。また、上部キャパシタ電極として
は、Ｗ、Ｍｏ、Ｔａ等の高融点メタルや、ＷＮx 、Ｍｏ
Ｎx 、ＴａＮx 等の化合物導電体を用いることができ
る。 （第３の実施形態）図３は、本発明の第３の実施形態に
係るＤＲＡＭセルの製造方法を示す工程断面図である。
このＤＲＡＭセルは、高集積化に適した１トランジスタ
／１キャパシタ型のものである。また、キャパシタはＭ
ＯＳトランジスタ（スイッチングトランジスタ）、ワー
ド線およびビット線よりも上部に配置されている。ま
た、キャパシタ絶縁膜として、微量のＦｅを添加した
（Ｂａ、Ｓｒ）ＴｉＯ3 膜を用いている。
ｄ、Ｉｒ、Ｒｈ、Ｒｕ、Ａｕ等の貴金属類や、ＩＴＯ、
ＲｕＯ2 、ＮｂドープＳｒＴｉＯ3 等の酸化物導電体を
用いることができる。また、上部キャパシタ電極として
は、Ｗ、Ｍｏ、Ｔａ等の高融点メタルや、ＷＮx 、Ｍｏ
Ｎx 、ＴａＮx 等の化合物導電体を用いることができ
る。 （第３の実施形態）図３は、本発明の第３の実施形態に
係るＤＲＡＭセルの製造方法を示す工程断面図である。
このＤＲＡＭセルは、高集積化に適した１トランジスタ
／１キャパシタ型のものである。また、キャパシタはＭ
ＯＳトランジスタ（スイッチングトランジスタ）、ワー
ド線およびビット線よりも上部に配置されている。ま
た、キャパシタ絶縁膜として、微量のＦｅを添加した
（Ｂａ、Ｓｒ）ＴｉＯ3 膜を用いている。
【００７５】まず、図３（ａ）に示すように、比抵抗１
０Ωｃｍ、主面（１００）のｐ型単結晶シリコン基板上
３０１の所定領域表面をエッチングして溝を形成した
後、この溝内に素子分離絶縁膜３０２を埋め込んで素子
分離領域を形成する。なお、ＬＯＣＯＳ法を用いて素子
分離領域を形成しても良い。
０Ωｃｍ、主面（１００）のｐ型単結晶シリコン基板上
３０１の所定領域表面をエッチングして溝を形成した
後、この溝内に素子分離絶縁膜３０２を埋め込んで素子
分離領域を形成する。なお、ＬＯＣＯＳ法を用いて素子
分離領域を形成しても良い。
【００７６】次に同図（ａ）に示すように、熱酸化法に
よりゲート絶縁膜３０３となる厚さ１０ｎｍの酸化シリ
コン膜、ゲート電極３０４となるＷシリサイド膜を順次
堆積した後、これらをフォトリソグラフィー法および反
応性イオンエッチング法によってパターニングして、ゲ
ート絶縁膜３０３、ゲート電極３０４を形成する。
よりゲート絶縁膜３０３となる厚さ１０ｎｍの酸化シリ
コン膜、ゲート電極３０４となるＷシリサイド膜を順次
堆積した後、これらをフォトリソグラフィー法および反
応性イオンエッチング法によってパターニングして、ゲ
ート絶縁膜３０３、ゲート電極３０４を形成する。
【００７７】次に同図（ａ）に示すように、ゲート電極
３０４をマスクに用いてイオン注入を行なうことによ
り、自己整合的にソース・ドレイン領域としてのｎ- 型
拡散層３０５，３０６を形成する。このようにしてスイ
ッチングトランジスタとしてのｎチャネル型のＭＯＳＦ
ＥＴが完成する。
３０４をマスクに用いてイオン注入を行なうことによ
り、自己整合的にソース・ドレイン領域としてのｎ- 型
拡散層３０５，３０６を形成する。このようにしてスイ
ッチングトランジスタとしてのｎチャネル型のＭＯＳＦ
ＥＴが完成する。
【００７８】次に図３（ｂ）に示すように、全面にＣＶ
Ｄ法により厚さ１００ｎｍ程度の酸化シリコン膜３０７
を堆積した後、フォトリソグラフィー法および反応性イ
オンエッチング法を用いて酸化シリコン膜３０７にコン
タクトホール３０８を開孔する。
Ｄ法により厚さ１００ｎｍ程度の酸化シリコン膜３０７
を堆積した後、フォトリソグラフィー法および反応性イ
オンエッチング法を用いて酸化シリコン膜３０７にコン
タクトホール３０８を開孔する。
【００７９】次に同図（ｂ）に示すように、コンタクト
ホール３０８の底部のｎ- 型拡散層３０５上にバリアメ
タルとしてのＴｉシリサイド膜３０９を選択的に形成す
る。次いで全面にビット線３１０となるＷシリサイド膜
を形成した後、このＷシリサイド膜をフォトリソグラフ
ィー法および反応性イオンエッチング法を用いてパター
ニングし、ビット線３１０を形成する。
ホール３０８の底部のｎ- 型拡散層３０５上にバリアメ
タルとしてのＴｉシリサイド膜３０９を選択的に形成す
る。次いで全面にビット線３１０となるＷシリサイド膜
を形成した後、このＷシリサイド膜をフォトリソグラフ
ィー法および反応性イオンエッチング法を用いてパター
ニングし、ビット線３１０を形成する。
【００８０】次に図１（ｃ）に示すように、全面にＣＶ
Ｄ酸化膜３１１を形成した後、その表面の平坦化を行な
ってからフォトリソグラフィーによりコンタクトホール
３１２を形成する。
Ｄ酸化膜３１１を形成した後、その表面の平坦化を行な
ってからフォトリソグラフィーによりコンタクトホール
３１２を形成する。
【００８１】次に同図（ｃ）に示すように、取り出し電
極３１３となる第１のｎ+ 型ポリシリコン膜を全面に堆
積した後、エッチバック等の平坦化の手法により第１の
ｎ+型ポリシリコン膜をコンタクトホール３１２内のみ
に残置して、取り出し電極３１３を形成する。
極３１３となる第１のｎ+ 型ポリシリコン膜を全面に堆
積した後、エッチバック等の平坦化の手法により第１の
ｎ+型ポリシリコン膜をコンタクトホール３１２内のみ
に残置して、取り出し電極３１３を形成する。
【００８２】次に同図（ｃ）に示すように、全面に下部
キャパシタ電極３１６の下地であるＴｉ膜３１４、Ｔｉ
Ｎ膜３１５、下部キャパシタ電極３１６となるＲｕＯ2
膜を順次堆積した後、これらをフォトリソグラフィー法
によりパターニングして、下部キャパシタ電極３１６を
形成する。
キャパシタ電極３１６の下地であるＴｉ膜３１４、Ｔｉ
Ｎ膜３１５、下部キャパシタ電極３１６となるＲｕＯ2
膜を順次堆積した後、これらをフォトリソグラフィー法
によりパターニングして、下部キャパシタ電極３１６を
形成する。
【００８３】次に同図（ｃ）に示すように、全面にキャ
パシタ絶縁膜３１７としての厚さ２０ｎｍの（Ｂａ、Ｓ
ｒ）ＴｉＯ3 膜をＣＶＤ法によって形成する。このと
き、（Ｂａ、Ｓｒ）ＴｉＯ3 膜のＣＶＤ原料と同時にＦ
ｅのＣＶＤ原料を供給して、（Ｂａ、Ｓｒ）ＴｉＯ3 膜
中に０．１〜１Ｗ％のＦｅを成膜時に混入させる。
パシタ絶縁膜３１７としての厚さ２０ｎｍの（Ｂａ、Ｓ
ｒ）ＴｉＯ3 膜をＣＶＤ法によって形成する。このと
き、（Ｂａ、Ｓｒ）ＴｉＯ3 膜のＣＶＤ原料と同時にＦ
ｅのＣＶＤ原料を供給して、（Ｂａ、Ｓｒ）ＴｉＯ3 膜
中に０．１〜１Ｗ％のＦｅを成膜時に混入させる。
【００８４】この後、必要に応じてアニールを施しても
良く、ここでは、この後、（Ｂａ、Ｓｒ）ＴｉＯ3 膜に
７００℃のアニールを施すことによって、（Ｂａ、Ｓ
ｒ）ＴｉＯ3 膜中のＦｅを安定化させ更に膜の結晶性を
向上させる。
良く、ここでは、この後、（Ｂａ、Ｓｒ）ＴｉＯ3 膜に
７００℃のアニールを施すことによって、（Ｂａ、Ｓ
ｒ）ＴｉＯ3 膜中のＦｅを安定化させ更に膜の結晶性を
向上させる。
【００８５】最後に、図３（ｄ）に示すように、上部キ
ャパシタ電極（プレート電極）３１８としての厚さ８０
ｎｍ程度のＷＮx 膜を全面に堆積した後、このＷＮx 膜
をフォトリソグラフィによりパターニングして、上部キ
ャパシタ電極（プレート電極）３１８を形成して、ＤＲ
ＡＭセルの基本構造が完成する。実際には、この後、通
常の方法によってＡｌ配線工程等を行ない、ＤＲＡＭが
完成することになるが、ここでは省略している。
ャパシタ電極（プレート電極）３１８としての厚さ８０
ｎｍ程度のＷＮx 膜を全面に堆積した後、このＷＮx 膜
をフォトリソグラフィによりパターニングして、上部キ
ャパシタ電極（プレート電極）３１８を形成して、ＤＲ
ＡＭセルの基本構造が完成する。実際には、この後、通
常の方法によってＡｌ配線工程等を行ない、ＤＲＡＭが
完成することになるが、ここでは省略している。
【００８６】なお、本実施形態では、キャパシタ絶縁膜
としては（Ｂａ、Ｓｒ）ＴｉＯ3 膜を用い、添加金属と
してはＦｅを用いているが、これらに限定されるもので
はない。
としては（Ｂａ、Ｓｒ）ＴｉＯ3 膜を用い、添加金属と
してはＦｅを用いているが、これらに限定されるもので
はない。
【００８７】例えば、（Ｂａ、Ｓｒ）ＴｉＯ3 膜の代わ
りに、ＳｒＴｉＯ3 、ＢａＴｉＯ3、ＣａＴｉＯ3 およ
びこれらの混合物の膜を用いることができる。また、Ｆ
ｅの代わりに、Ｍｎ、Ｃｏを用いることができ、さらに
Ｆｅ、Ｍｎ、Ｃｏを複数併用して用いることもできる。
りに、ＳｒＴｉＯ3 、ＢａＴｉＯ3、ＣａＴｉＯ3 およ
びこれらの混合物の膜を用いることができる。また、Ｆ
ｅの代わりに、Ｍｎ、Ｃｏを用いることができ、さらに
Ｆｅ、Ｍｎ、Ｃｏを複数併用して用いることもできる。
【００８８】また、キャパシタ電極の材料としては、Ｒ
ｕ（下部キャパシタ電極材料）、ＷＮx （上部キャパシ
タ電極材料）を用いているが、他の材料を用いることも
できる。
ｕ（下部キャパシタ電極材料）、ＷＮx （上部キャパシ
タ電極材料）を用いているが、他の材料を用いることも
できる。
【００８９】例えば、下部キャパシタ電極としては、Ｐ
ｄ、Ｉｒ、Ｒｈ、Ｒｕ、Ａｕ等の貴金属類や、ＩＴＯ、
ＲｕＯ2 、ＮｂドープＳｒＴｉＯ3 等の酸化物導電体を
用いることができる。また、上部キャパシタ電極として
は、これら材料以外にＷ、Ｍｏ、Ｔａ等の高融点メタル
や、ＴｉＮ、ＭｏＮx 等の化合物導電体を用いることが
できる。 （第４の実施形態）図４、本発明の第４の実施形態に係
るＤＲＡＭセルの製造方法を示す工程断面図である。本
実施形態では、１トランジスタ／１キャパシタ型のＤＲ
ＡＭセルにおいて、トランジスタとキャパシタとをそれ
ぞれ別の半導体基板上に形成した後、これらの半導体基
板を貼り合わせることによりＤＲＡＭセルを製造する方
法について説明する。
ｄ、Ｉｒ、Ｒｈ、Ｒｕ、Ａｕ等の貴金属類や、ＩＴＯ、
ＲｕＯ2 、ＮｂドープＳｒＴｉＯ3 等の酸化物導電体を
用いることができる。また、上部キャパシタ電極として
は、これら材料以外にＷ、Ｍｏ、Ｔａ等の高融点メタル
や、ＴｉＮ、ＭｏＮx 等の化合物導電体を用いることが
できる。 （第４の実施形態）図４、本発明の第４の実施形態に係
るＤＲＡＭセルの製造方法を示す工程断面図である。本
実施形態では、１トランジスタ／１キャパシタ型のＤＲ
ＡＭセルにおいて、トランジスタとキャパシタとをそれ
ぞれ別の半導体基板上に形成した後、これらの半導体基
板を貼り合わせることによりＤＲＡＭセルを製造する方
法について説明する。
【００９０】また、本実施形態では、キャパシタ絶縁膜
としてのペロブスカイト誘電体膜をスパッタ法により成
膜し、この成膜時に微量の３価または４価の価数を取る
金属をペロブスカイト誘電体膜中に添加することを特徴
としている。具体的には、キャパシタ絶縁膜として、微
量のＦｅを添加した（Ｂａ、Ｓｒ）ＴｉＯ3 膜を用いて
いる。
としてのペロブスカイト誘電体膜をスパッタ法により成
膜し、この成膜時に微量の３価または４価の価数を取る
金属をペロブスカイト誘電体膜中に添加することを特徴
としている。具体的には、キャパシタ絶縁膜として、微
量のＦｅを添加した（Ｂａ、Ｓｒ）ＴｉＯ3 膜を用いて
いる。
【００９１】この後、トランジスタ等が形成された半導
体基板とキャパシタ等が形成された他の半導体基板とを
貼り合わせて、ＤＲＡＭセルを形成している。まず、図
４（ａ）に示すように、比抵抗１０Ωｃｍ、主面（１０
０）のｐ型単結晶シリコン基板上４０１の所定領域表面
をエッチングして溝を形成した後、この溝内に素子分離
絶縁膜４０２を埋め込んで素子分離領域を形成する。な
お、ＬＯＣＯＳ法を用いて素子分離領域を形成しても良
い。
体基板とキャパシタ等が形成された他の半導体基板とを
貼り合わせて、ＤＲＡＭセルを形成している。まず、図
４（ａ）に示すように、比抵抗１０Ωｃｍ、主面（１０
０）のｐ型単結晶シリコン基板上４０１の所定領域表面
をエッチングして溝を形成した後、この溝内に素子分離
絶縁膜４０２を埋め込んで素子分離領域を形成する。な
お、ＬＯＣＯＳ法を用いて素子分離領域を形成しても良
い。
【００９２】次に同図（ａ）に示すように、熱酸化法に
よりゲート絶縁膜４０３となる厚さ１０ｎｍの酸化シリ
コン膜、ゲート電極４０４となるＷシリサイド膜を順次
堆積した後、これらをフォトリソグラフィー法および反
応性イオンエッチング法によってパターニングして、ゲ
ート絶縁膜４０３、ゲート電極４０４を形成する。
よりゲート絶縁膜４０３となる厚さ１０ｎｍの酸化シリ
コン膜、ゲート電極４０４となるＷシリサイド膜を順次
堆積した後、これらをフォトリソグラフィー法および反
応性イオンエッチング法によってパターニングして、ゲ
ート絶縁膜４０３、ゲート電極４０４を形成する。
【００９３】次に同図（ａ）に示すように、ゲート電極
４０４をマスクに用いてイオン注入を行なうことによ
り、自己整合的にソース・ドレイン領域としてのｎ- 型
拡散層４０５，４０６を形成する。このようにしてスイ
ッチングトランジスタとしてのｎチャネル型のＭＯＳＦ
ＥＴが完成する。
４０４をマスクに用いてイオン注入を行なうことによ
り、自己整合的にソース・ドレイン領域としてのｎ- 型
拡散層４０５，４０６を形成する。このようにしてスイ
ッチングトランジスタとしてのｎチャネル型のＭＯＳＦ
ＥＴが完成する。
【００９４】次に図４（ｂ）に示すように、全面にＣＶ
Ｄ法により厚さ１００ｎｍ程度の酸化シリコン膜４０７
を堆積した後、フォトリソグラフィー法および反応性イ
オンエッチング法を用いて酸化シリコン膜４０７にｎ-
型拡散層４０５に連通するコンタクトホール４０８を開
孔する。
Ｄ法により厚さ１００ｎｍ程度の酸化シリコン膜４０７
を堆積した後、フォトリソグラフィー法および反応性イ
オンエッチング法を用いて酸化シリコン膜４０７にｎ-
型拡散層４０５に連通するコンタクトホール４０８を開
孔する。
【００９５】次に同図（ｂ）に示すように、コンタクト
ホール４０８の底部のｎ- 型拡散層４０５上にバリアメ
タルとしてのＴｉシリサイド膜４０９を選択的に形成す
る。次いで全面にビット線４１０となるＷシリサイド膜
を形成した後、このＷシリサイド膜をフォトリソグラフ
ィー法および反応性イオンエッチング法を用いてパター
ニングし、ビット線４１０を形成する。この後、全面に
ＣＶＤ酸化膜４１１を形成する 次に図４（ｃ）に示すように、フォトリソグラフィーに
よりコンタクトホール４１２を形成した後、取り出し電
極４１３となるｎ+ 型ポリシリコン膜をＬＰＣＶＤ法に
より全面に堆積した後、エッチバック等の平坦化の手法
により上記ｎ+型ポリシリコン膜をコンタクトホール４
１２内のみに残置して、取り出し電極４１３を形成す
る。
ホール４０８の底部のｎ- 型拡散層４０５上にバリアメ
タルとしてのＴｉシリサイド膜４０９を選択的に形成す
る。次いで全面にビット線４１０となるＷシリサイド膜
を形成した後、このＷシリサイド膜をフォトリソグラフ
ィー法および反応性イオンエッチング法を用いてパター
ニングし、ビット線４１０を形成する。この後、全面に
ＣＶＤ酸化膜４１１を形成する 次に図４（ｃ）に示すように、フォトリソグラフィーに
よりコンタクトホール４１２を形成した後、取り出し電
極４１３となるｎ+ 型ポリシリコン膜をＬＰＣＶＤ法に
より全面に堆積した後、エッチバック等の平坦化の手法
により上記ｎ+型ポリシリコン膜をコンタクトホール４
１２内のみに残置して、取り出し電極４１３を形成す
る。
【００９６】次に同図（ｃ）に示すように、全面にＴｉ
シリサイド膜４１４、ＴｉＮ膜４１５を順次堆積し、次
いでこれらをフォトリソグラフィー法によりパターニン
グする。
シリサイド膜４１４、ＴｉＮ膜４１５を順次堆積し、次
いでこれらをフォトリソグラフィー法によりパターニン
グする。
【００９７】次に同図（ｃ）に示すように、原料ガスと
してＴＥＯＳ、Ｏ3 を用いたＣＶＤ法により、基板全面
にシリコン酸化膜４１６を形成した後、このシリコン酸
化膜４１６をＣＭＰ法を用いて、ＴｉＮ膜４１５の表面
が露出するまで研磨して表面を平坦化する。
してＴＥＯＳ、Ｏ3 を用いたＣＶＤ法により、基板全面
にシリコン酸化膜４１６を形成した後、このシリコン酸
化膜４１６をＣＭＰ法を用いて、ＴｉＮ膜４１５の表面
が露出するまで研磨して表面を平坦化する。
【００９８】以上の工程によりスイッチングトランジス
タであるＭＯＳトランジスタが形成された第１の半導体
基板が完成する。次に図４（ｄ）に示すように、他のシ
リコン基板４１７の全面に厚さ５０ｎｍのＴｉＳｉx Ｎ
y 膜４１８、厚さ２０ｎｍのＴｉ膜４１９、下部キャパ
シタ電極４２０としての厚さ５０ｎｍのＰｔ膜を順次形
成する。
タであるＭＯＳトランジスタが形成された第１の半導体
基板が完成する。次に図４（ｄ）に示すように、他のシ
リコン基板４１７の全面に厚さ５０ｎｍのＴｉＳｉx Ｎ
y 膜４１８、厚さ２０ｎｍのＴｉ膜４１９、下部キャパ
シタ電極４２０としての厚さ５０ｎｍのＰｔ膜を順次形
成する。
【００９９】次に同図（ｄ）に示すように、スパッタ法
によりキャパシタ絶縁膜４２１としての１ｗ％のＦｅを
含有する厚さ２０ｎｍの（Ｂａ、Ｓｒ）ＴｉＯ3 膜を全
面に形成する。ここでは、スパッタ成膜の方法として、
（Ｂａ、Ｓｒ）ＴｉＯ3 およびＦｅの二つのターゲット
を用いた多元スパッタ法を用いた。
によりキャパシタ絶縁膜４２１としての１ｗ％のＦｅを
含有する厚さ２０ｎｍの（Ｂａ、Ｓｒ）ＴｉＯ3 膜を全
面に形成する。ここでは、スパッタ成膜の方法として、
（Ｂａ、Ｓｒ）ＴｉＯ3 およびＦｅの二つのターゲット
を用いた多元スパッタ法を用いた。
【０１００】次に同図（ｄ）に示すように、キャパシタ
絶縁膜４２１上に厚さ５０ｎｍの上部キャパシタ電極４
２２となるＰｔ膜を形成した後、通常のフォトリソグラ
フィー法および反応性イオンエッチング法によりＰｔ膜
をパターニングして上部キャパシタ電極４２２を形成す
る。
絶縁膜４２１上に厚さ５０ｎｍの上部キャパシタ電極４
２２となるＰｔ膜を形成した後、通常のフォトリソグラ
フィー法および反応性イオンエッチング法によりＰｔ膜
をパターニングして上部キャパシタ電極４２２を形成す
る。
【０１０１】次に同図（ｄ）に示すように、原料ガスと
してＴＥＯＳ，Ｏ3 を用いたＣＶＤ法により基板全面に
シリコン酸化膜４２３を堆積した後、このシリコン酸化
膜４２３をＣＭＰ法を用いて、上部キャパシタ電極４２
２の表面が露出するまで研磨して表面を平坦化する。
してＴＥＯＳ，Ｏ3 を用いたＣＶＤ法により基板全面に
シリコン酸化膜４２３を堆積した後、このシリコン酸化
膜４２３をＣＭＰ法を用いて、上部キャパシタ電極４２
２の表面が露出するまで研磨して表面を平坦化する。
【０１０２】以上の工程によりキャパシタが形成された
第２の半導体基板が完成する。次に図４（ｅ）に示すよ
うに、第１の半導体基板に形成されたＴｉＮ膜４１５と
第２の半導体基板に形成された上部キャパシタ電極４２
２とが重なるように、第１の半導体基板と第２の半導体
基板とを重ね合わせて、これらに９００℃の熱処理を施
すことによって、二つの半導体基板を貼り合わせる。
第２の半導体基板が完成する。次に図４（ｅ）に示すよ
うに、第１の半導体基板に形成されたＴｉＮ膜４１５と
第２の半導体基板に形成された上部キャパシタ電極４２
２とが重なるように、第１の半導体基板と第２の半導体
基板とを重ね合わせて、これらに９００℃の熱処理を施
すことによって、二つの半導体基板を貼り合わせる。
【０１０３】最後に、同図（ｅ）に示すように、第２の
半導体基板を構成するシリコン基板４１７をエッチング
除去して、ＤＲＡＭセルの基本構造が完成する。実際に
は、この後、通常の方法によってＡｌ配線工程等を行な
い、ＤＲＡＭが完成することになるが、ここでは省略し
ている。
半導体基板を構成するシリコン基板４１７をエッチング
除去して、ＤＲＡＭセルの基本構造が完成する。実際に
は、この後、通常の方法によってＡｌ配線工程等を行な
い、ＤＲＡＭが完成することになるが、ここでは省略し
ている。
【０１０４】なお、本実施形態では、キャパシタ絶縁膜
としては（Ｂａ、Ｓｒ）ＴｉＯ3 膜を用い、添加金属と
してはＦｅを用いているが、これらに限定されるもので
はない。
としては（Ｂａ、Ｓｒ）ＴｉＯ3 膜を用い、添加金属と
してはＦｅを用いているが、これらに限定されるもので
はない。
【０１０５】例えば、（Ｂａ、Ｓｒ）ＴｉＯ3 膜の代わ
りに、ＳｒＴｉＯ3 、ＢａＴｉＯ3、ＣａＴｉＯ3 の膜
を用いることができる。また、Ｆｅの代わりに、Ｍｎ、
Ｃｏまたはこれらを複数併用して用いることもできる。
りに、ＳｒＴｉＯ3 、ＢａＴｉＯ3、ＣａＴｉＯ3 の膜
を用いることができる。また、Ｆｅの代わりに、Ｍｎ、
Ｃｏまたはこれらを複数併用して用いることもできる。
【０１０６】また、Ｆｅの添加は、第１の実施形態や第
２の実施形態の場合のように、キャパシタ絶縁膜の成膜
と同時に行なっても良いし、あるいはキャパシタ絶縁膜
の成膜後に拡散により行なっても良い。その他の適切な
添加方法を用いても良い。
２の実施形態の場合のように、キャパシタ絶縁膜の成膜
と同時に行なっても良いし、あるいはキャパシタ絶縁膜
の成膜後に拡散により行なっても良い。その他の適切な
添加方法を用いても良い。
【０１０７】また、キャパシタ電極の材料としては、Ｐ
ｔ（下部キャパシタ電極材料）、ＴｉＮ（上部キャパシ
タ電極材料）を用いているが、他の材料を用いることも
できる。
ｔ（下部キャパシタ電極材料）、ＴｉＮ（上部キャパシ
タ電極材料）を用いているが、他の材料を用いることも
できる。
【０１０８】例えば、下部キャパシタ電極としては、Ｐ
ｄ、Ｉｒ、Ｒｈ、Ｒｕ、Ａｕ等の貴金属類や、ＩＴＯ、
ＲｕＯ2 、ＮｂドープＳｒＴｉＯ3 等の酸化物導電体を
用いることができる。また、上部キャパシタ電極として
は、Ｗ、Ｍｏ、Ｔａ等の高融点メタルや、ＷＮx 、Ｍｏ
Ｎx 、ＴａＮx 等の化合物導電体を用いることができ
る。
ｄ、Ｉｒ、Ｒｈ、Ｒｕ、Ａｕ等の貴金属類や、ＩＴＯ、
ＲｕＯ2 、ＮｂドープＳｒＴｉＯ3 等の酸化物導電体を
用いることができる。また、上部キャパシタ電極として
は、Ｗ、Ｍｏ、Ｔａ等の高融点メタルや、ＷＮx 、Ｍｏ
Ｎx 、ＴａＮx 等の化合物導電体を用いることができ
る。
【０１０９】なお、本発明は上述した実施態様に限定さ
れるものではない。例えば、上記実施態様では、キャパ
シタ絶縁膜の形成方法としてＣＶＤ法やスパッタ法を用
いた場合について説明したが、ゾル・ゲル法を用いても
良い。すなわち、ゾル・ゲル法により絶縁膜を形成する
際に、Ｆｅ等の元素を所定量添加し、次いで結晶化のた
めの熱処理を行なうことにより、形成しても良い。
れるものではない。例えば、上記実施態様では、キャパ
シタ絶縁膜の形成方法としてＣＶＤ法やスパッタ法を用
いた場合について説明したが、ゾル・ゲル法を用いても
良い。すなわち、ゾル・ゲル法により絶縁膜を形成する
際に、Ｆｅ等の元素を所定量添加し、次いで結晶化のた
めの熱処理を行なうことにより、形成しても良い。
【０１１０】
【発明の効果】以上詳述したように本発明によれば、Ａ
サイト、Ｂサイトにそれぞれ所定のイオンが位置し、か
つ所定の金属元素を所定の濃度範囲で含むＡＢＯ3 型の
ペロブスカイト結晶構造を有する金属酸化物を主成分と
する絶縁薄膜をキャパシタ絶縁膜として用いることによ
り、薄膜化を進めても誘電率の低下やリーク電流の発生
が起こり難いキャパシタが得られるようになる。
サイト、Ｂサイトにそれぞれ所定のイオンが位置し、か
つ所定の金属元素を所定の濃度範囲で含むＡＢＯ3 型の
ペロブスカイト結晶構造を有する金属酸化物を主成分と
する絶縁薄膜をキャパシタ絶縁膜として用いることによ
り、薄膜化を進めても誘電率の低下やリーク電流の発生
が起こり難いキャパシタが得られるようになる。
【図１】本発明の第１の実施形態に係るＤＲＡＭセルの
製造方法を示す工程断面図
製造方法を示す工程断面図
【図２】本発明の第２の実施形態に係るＤＲＡＭセルの
製造方法を示す工程断面図
製造方法を示す工程断面図
【図３】本発明の第３の実施形態に係るＦＲＡＭセルの
製造方法を示す工程断面図
製造方法を示す工程断面図
【図４】本発明の第４の実施形態に係るＤＲＡＭセルの
製造方法を示す工程断面図
製造方法を示す工程断面図
【図５】ペロブスカイト誘電体膜の膜厚と誘電率との関
係を示す特性図
係を示す特性図
【図６】本発明の効果を示すキャパシタのＣ−Ｖ特性図
１０１…シリコン基板 １０２…素子分離絶縁膜 １０３…ゲート絶縁膜 １０４…ゲート電極 １０５…ｎ- 型拡散層 １０６…ｎ- 型拡散層 １０７…酸化シリコン膜 １０８…コンタクトホール １０９…Ｔｉシリサイド膜 １１０…ビット線 １１１…ＣＶＤ酸化膜 １１２…コンタクトホール １１３…取り出し電極 １１４…Ｔｉ膜 １１５…ＴｉＮ膜 １１６…下部キャパシタ電極（第１のキャパシタ電極） １１７…キャパシタ絶縁膜 １１８…上部キャパシタ電極（第２のキャパシタ電極） ２０１…シリコン基板 ２０２…素子分離絶縁膜 ２０３…ゲート絶縁膜 ２０４…ゲート電極 ２０５…ｎ- 型拡散層 ２０６…ｎ- 型拡散層 ２０７…酸化シリコン膜 ２０８…コンタクトホール ２０９…Ｔｉシリサイド膜 ２１０…ビット線 ２１１…ＣＶＤ酸化膜 ２１２…コンタクトホール ２１３…取り出し電極 ２１４…Ｔｉ膜 ２１５…ＴｉＮ膜 ２１６…下部キャパシタ電極（第１のキャパシタ電極） ２１７…（Ｂａ、Ｓｒ）ＴｉＯ3 膜 ２１８…上部キャパシタ電極（第２キャパシタ電極） ３０１…シリコン基板 ３０２…素子分離絶縁膜 ３０３…ゲート絶縁膜 ３０４…ゲート電極 ３０５…ｎ- 型拡散層 ３０６…ｎ- 型拡散層 ３０７…酸化シリコン膜 ３０８…コンタクトホール ３０９…Ｔｉシリサイド ３１０…ビット線 ３１１…ＣＶＤ酸化膜 ３１２…コンタクトホール ３１３…取り出し電極 ３１４…Ｔｉ膜 ３１５…ＴｉＮ膜 ３１６…下部キャパシタ電極（第１のキャパシタ電極） ３１７…キャパシタ絶縁膜 ３１８…上部キャパシタ電極（第２のキャパシタ電極） ４０１…シリコン基板 ４０２…素子分離絶縁膜 ４０３…ゲート絶縁膜 ４０４…ゲート電極 ４０５…ｎ- 型拡散層 ４０６…ｎ- 型拡散層 ４０７…酸化シリコン膜 ４０８…コンタクトホール ４０９…Ｔｉシリサイド膜 ４１０…ビット線 ４１１…ＣＶＤ酸化膜 ４１２…コンタクトホール ４１３…取り出し電極 ４１４…Ｔｉシリサイド膜 ４１５…ＴｉＮ膜 ４１６…シリコン酸化膜 ４１７…シリコン基板 ４１８…ＴｉＳｉx Ｎy 膜 ４１９…Ｔｉ膜 ４２０…下部キャパシタ電極（第１のキャパシタ電極） ４２１…キャパシタ絶縁膜 ４２２…上部キャパシタ電極（第２キャパシタ電極） ４２３…シリコン酸化膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 清利 正弘 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝研究開発センター内 (56)参考文献 特開 平６−290984（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8242 H01L 21/822 H01L 27/04 H01L 27/105 H01L 27/108
Claims (4)
- 【請求項１】二つのキャパシタ電極によりキャパシタ絶
縁膜を挟持してなるキャパシタを有する半導体装置にお
いて、 前記キャパシタ絶縁膜は厚さが５０ｎｍ未満であり、か
つ前記キャパシタ絶縁膜はペロブスカイト結晶構造を有
する（Ｂａ，Ｓｒ）ＴｉＯ 3 とＦｅとから実質的に構成
され、かつ前記キャパシタ絶縁膜中における前記Ｆｅの
濃度が０．０１ｗ％以上１０ｗ％未満であることを特徴
とする半導体装置。 - 【請求項２】半導体基板と、この半導体基板上に形成さ
れたＭＯＳトランジスタと、前記半導体基板上に形成さ
れたキャパシタとからなるＤＲＡＭメモリセルを具備し
てなり、 前記キャパシタは、第１のキャパシタ電極と、この第１
のキャパシタ電極上に形成された絶縁膜と、この絶縁膜
上に形成された第２のキャパシタ電極とからなり、 前記絶縁膜は厚さが５０ｎｍ未満であり、かつ前記絶縁
膜はペロブスカイト結晶構造を有する（Ｂａ，Ｓｒ）Ｔ
ｉＯ3 とＦｅとから実質的に構成され、かつ前記絶縁膜
中における前記Ｆｅの濃度が０．０１ｗ％以上１０ｗ％
未満であることを特徴とする半導体装置。 - 【請求項３】半導体基板上に第１のキャパシタ電極を形
成する工程と、 この第１のキャパシタ電極上に、ＡサイトにＳｒ、Ｂａ
およびＣａの中から選ばれた少なくとも１種類以上の金
属のイオンが位置し、ＢサイトにはＴｉのイオンが位置
するＡＢＯ3 型のペロブスカイト結晶構造を有する金属
酸化物を主成分とする厚さ１００ｎｍ以下のキャパシタ
絶縁膜を形成する工程と、 このキャパシタ絶縁膜にＦｅ、ＭｎおよびＣｏの中から
選ばれた少なくとも１種類以上の元素を含む溶液を与え
た後、前記キャパシタ絶縁膜に存在する前記溶液を乾燥
させて、前記キャパシタ絶縁膜に前記元素を残存させる
工程と、 前記キャパシタ絶縁膜に熱処理を施して、前記元素を前
記キャパシタ絶縁膜中に拡散させる工程と、 キャパシタ絶縁膜上に第２のキャパシタ電極を形成する
工程とを有することを特徴とする半導体装置の製造方
法。 - 【請求項４】半導体基板上に第１のキャパシタ電極を形
成する工程と、 この第１のキャパシタ電極上に、厚さが５０ｎｍ未満で
あり、かつペロブスカイト結晶構造を有する（Ｂａ，Ｓ
ｒ）ＴｉＯ 3 とＦｅとから実質的に構成され、かつ前記
Ｆｅの濃度が０．０１ｗ％以上１０ｗ％未満であるキャ
パシタ絶縁膜をＣＶＤ法により形成する工程と、 前記キャパシタ絶縁膜上に第２のキャパシタ電極を形成
する工程とを有することを特徴とする半導体装置の製造
方法。
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