JP2002043310A - 強誘電体膜の形成方法、および半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 強誘電体キャパシタを有する半導体装置にお
いて、強誘電体膜中の結晶粒の配向方向を最適に制御す
る。 【解決手段】 下側電極上に強誘電体膜を、大気から遮
断された密閉環境中において形成し、さらに前記強誘電
体膜を、大気に触れさせずに結晶化する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は一般に半導体装置に
関し、特に強誘電体膜を有する半導体装置の製造方法に
関する。

【０００２】いわゆるＤＲＡＭあるいはＳＲＡＭ等の半
導体記憶装置はコンピュータを始めとする情報処理装置
において高速主記憶装置として広く使われているが、こ
れらは揮発性の記憶装置であり、電源をオフにすると記
憶された情報は失われてしまう。これに対し、従来より
プログラムやデータを格納する大容量補助記憶装置とし
て不揮発性の磁気ディスク装置が使われている。

【０００３】しかし、磁気ディスク装置は大型で機械的
に脆弱であり、消費電力も大きく、さらに情報を読み書
きする際のアクセス速度が遅い欠点を有している。これ
に対し、最近では不揮発性補助記憶装置として、フロー
ティングゲート電極に情報を電荷の形で蓄積するＥＥＰ
ＲＯＭあるいはフラッシュメモリが使われていることが
多くなっている。特にフラッシュメモリはＤＲＡＭと同
様なセル構成を有するため大きな集積密度に形成しやす
く、磁気ディスク装置に匹敵する大容量記憶装置として
期待されている。

【０００４】一方、ＥＥＰＲＯＭやフラッシュメモリで
は、情報の書き込みがトンネル絶縁膜を介してのフロー
ティングゲート電極へのホットエレクトロンの注入によ
ってなされるため、必然的に書き込みに時間がかかり、
また情報の書き込みおよび消去を繰り返すとトンネル絶
縁膜が劣化してしまう問題が生じていた。トンネル絶縁
膜が劣化してしまうと書き込みあるいは消去動作が不安
定になってしまう。

【０００５】これに対し、情報を強誘電体膜の自発分極
の形で記憶する強誘電体記憶装置（以下ＦｅＲＡＭと記
す）が提案されている。かかるＦｅＲＡＭでは個々のメ
モリセルトランジスタがＤＲＡＭの場合と同様に単一の
ＭＯＳＦＥＴよりなり、メモリセルキャパシタ中の誘電
体膜をＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ₃）あるいはＰＬ
ＺＴ（Ｐｂ（Ｚｒ，Ｔｉ，Ｌａ）Ｏ₃）、さらにはＳＢ
Ｔ（ＳｒＢｉ₂Ｔａ₂Ｏ₃）、ＳＢＴＮ（ＳｒＢｉ₂（Ｔ
ａ，Ｎｂ）₂Ｏ₃）等の強誘電体に置き換えた構成を有し
ており、高い集積密度での集積が可能である。また、Ｆ
ｅＲＡＭは電界の印加により強誘電体キャパシタの自発
分極を制御するため、書き込みをホットエレクトロンの
注入によって行なうＥＥＰＲＯＭやフラッシュメモリに
比べて書き込み速度が１０００倍あるいはそれ以上速く
なり、また消費電力が約１／１０に低減される有利な特
徴を有している。さらにトンネル酸化膜を使う必要がな
いため寿命も長く、フラッシュメモリの１０万倍の書き
換え回数を確保できると考えられる。

【０００６】

【従来の技術】図１は従来のＦｅＲＡＭの構成を示す。

【０００７】図１を参照するに、ＦｅＲＡＭ１０はＳｉ
基板１１上のｐ型ウェル１１Ａ上に形成され、前記Ｓｉ
基板１１表面にはフィールド酸化膜１２により活性領域
が画成される。前記活性領域中には図示を省略したゲー
ト酸化膜を介してメモリセルトランジスタのゲート電極
１３がＦｅＲＡＭのワード線に対応して形成され、さら
に前記基板１１中には前記ゲート電極１３の両側にｎ⁺
型の拡散領域１１Ｂ、１１Ｃが、それぞれメモリセルト
ランジスタのソース領域およびドレイン領域として形成
される。また、前記基板１１中には前記拡散領域１１Ｂ
と１１Ｃとの間にチャネル領域が形成される。

【０００８】前記ゲート電極１３は前記Ｓｉ基板１１の
表面を前記活性領域において覆うＣＶＤ酸化膜１４によ
り覆われ、さらに前記ＣＶＤ酸化膜１４上には前記フィ
ールド酸化膜１２に対応する位置にＴｉ膜よりなる密着
層とＰｔ膜よりなる下側電極層とを積層した下側電極構
造１５が形成される。さらに前記下側電極構造１５上に
はＰＺＴあるいはＰＬＺＴよりなる強誘電体膜１６が形
成され、さらに前記強誘電体膜１６上にはＰｔ等よりな
る上側電極１７が形成される。さらに、前記ＣＶＤ酸化
膜１４上には前記下側電極構造１５、強誘電体膜１６お
よび上側電極１７よりなる強誘電体キャパシタを覆うよ
うに、絶縁膜１８が形成される。

【０００９】さらに前記絶縁膜１８およびその下の絶縁
膜１４を貫通して前記拡散領域１１Ｂおよび１１Ｃを露
出するコンタクトホール１８Ｂおよび１８Ｃがそれぞれ
形成され、前記コンタクトホール１８Ｃにおいては、前
記絶縁膜１８上に形成されＦｅＲＡＭ１０のビット線パ
ターンを形成する電極１９Ｂが前記拡散領域１１Ｃにコ
ンタクトする。一方、前記コンタクトホール１８Ｂにお
いては、前記絶縁膜１８上に形成されたローカル配線パ
ターン１９Ａが前記拡散領域１１Ｂにコンタクトし、前
記ローカル配線パターン１９Ａは前記絶縁膜１８中に形
成されたコンタクトホール１８Ａを介して前記強誘電体
キャパシタの上側電極１７にコンタクトする。さらに前
記絶縁膜１８上には、前記電極１９Ａ，１９Ｂを覆うよ
うに保護膜１９Ｃが形成される。

【００１０】図２は、図１のＦｅＲＡＭ１０中で使われ
る強誘電体膜１６の分極特性を示す。ただし図中、縦軸
は分極Ｐを、横軸は印加電界Ｅを示す。

【００１１】図２のヒステリシスループにおいて電界強
度がゼロにおける幅は反転電荷量Ｑ _SWと呼ばれる量で、
この値が大きいほどＦｅＲＡＭ１０による情報の保持が
確実になされる。また書き込みに要する電界の値も減少
する傾向にあり、その結果ＦｅＲＡＭ１０の低電力駆動
が可能になる。換言すると、図１のＦｅＲＡＭ１０では
強誘電体膜１８のＱ_SWの値を最大化することが望まし
い。前記強誘電体膜１６中の反転電荷量Ｑ_SWの値は、前
記膜１６中のＰＺＴ結晶粒子の方位にも依存し、特に＜
１１１＞配向の結晶粒の割合が最大の場合に最大になる
ことが知られている。

【００１２】ところでこのような強誘電体膜１６は一般
に前記下側電極構造１５上にゾルゲル法、スパッタ法、
ＭＯＶＰＥ法等により形成されるが、形成直後において
は強誘電体膜１６は非晶質であり、図２のヒステリシス
ループは示さない。そこで、このような非晶質膜から所
望の強誘電性を得るには前記非晶質膜を結晶化させる必
要があり、このために従来より加熱炉やランプアニール
装置を使った急速熱処理（ＲＴＡ）が行われている。か
かる急速熱処理工程では、一般に６００°Ｃ以上、典型
的には７５０°Ｃ，６０秒間の熱処理が行われている。
熱処理時間を短縮することで、膜１６中のＰｂやＯが下
側電極構造１５中に拡散するのが抑制される。また前記
下側電極構造１５をＴｉ密着層とＰｔ下側電極層との積
層構造とすることにより、密着層中のＴｉ原子が結晶核
となり、前記強誘電体膜１６中に主として＜１１１＞配
向のＰＺＴあるいはＰＬＺＴ結晶粒が成長する。

【００１３】

【発明が解決しようとする課題】図３は、スパッタ法に
より形成した後このようにして結晶化したＰＬＺＴ膜１
６の表面構造を示す走査電子顕微鏡写真である。

【００１４】図３を参照するに、ＰＬＺＴ膜１６は等粒
状組織を有し、ほぼ一様な、約100ｎｍの大きさの粒径
を有する柱状のＰＬＺＴ結晶粒より構成されており、こ
れらの結晶粒の大部分は前記＜１１１＞方向に配向して
いる。一方、本発明の発明者は、本発明の基礎となる研
究において、図３に示すように、ＰＬＺＴ膜１６におい
ては、このような一様な粒径の結晶粒の他に、粒径が２
〜３倍、あるいはそれ以上に達する巨大結晶粒が形成さ
れる場合があることを見出した。

【００１５】図４は、図３中に見られる巨大結晶粒の走
査電子顕微鏡写真である。

【００１６】図４を参照するに、かかる巨大結晶粒は実
際には互いに異なった上下二つの部分よりなり、他の柱
状結晶粒とは異なることがわかる。かかる上下二段にな
った巨大結晶粒の上側部分は望ましい＜１１１＞方向へ
の配向を有しておらず、従ってかかる巨大結晶粒の存在
は強誘電体膜１６の反転電荷量Ｑ_SWを低下させるように
作用する。かかる巨大結晶粒は強誘電体膜１６中に、面
積で１．５％程度の割合でランダムに存在する。

【００１７】そこで本発明は上記の課題を解決した、新
規で有用な強誘電体膜、かかる強誘電体膜を有する半導
体装置、およびその製造方法を提供することを概括的課
題とする。

【００１８】本発明のより具体的な課題は、望ましい方
向に配向した結晶粒の割合を最大化した強誘電体膜の形
成方法、およびかかる強誘電体膜を有する半導体装置の
製造方法を提供することにある。

【００１９】

【課題を解決するための手段】本発明は上記の課題を、
大気から遮断された密閉環境中において基板上に強誘電
体膜を形成する工程と、前記強誘電体膜の形成工程の
後、前記密閉環境中において前記強誘電体膜を、大気に
触れさせることなく結晶化する工程とよりなることを特
徴とする強誘電体膜の形成方法、およびかかる強誘電体
膜を有する半導体装置の製造方法により解決する。 ［作用］本発明の基礎となる研究において、本発明の発
明者は図3、図４に示す巨大結晶粒の割合が、ＰＬＺＴ
膜１６を基板１１上にスパッタリングにより形成した
後、基板１１が空気中に放置された時間が長いほど増大
することを見出した。このことは、前記巨大結晶粒が、
前記強誘電体膜１６表面と大気中の水分との反応生成
物、おそらく前記ＰＬＺＴ膜１６表面のＰｂと大気中の
Ｈ₂Ｏとの反応により形成されたＰｂ水酸化物を核とし
て形成されることを示唆している。

【００２０】そこで、本発明では、大気から遮断された
密閉環境中においてＰＬＺＴ膜等の強誘電体膜を例えば
スパッタリング法により基板上に形成した後、前記密閉
環境を破ることなく、すなわち前記基板を大気に触れさ
せることなく、同じ密閉環境中において前記強誘電体膜
の結晶化を行う。その際、前記強誘電体膜を基板上に形
成されたＴｉ膜とＰｔ膜の積層構造上に形成することに
より、Ｐｔ膜表面に拡散で到達したＴｉ原子が結晶核と
なり、前記強誘電体膜中には反転電荷量Ｑ_SWが最大にな
る＜１１１＞配向の結晶粒が形成される。本発明の方法
によれば、前記強誘電体膜の形成と結晶化とを密閉環境
中において連続して、基板を大気に触れさないように行
なうことにより、強誘電体膜表面にかかるＰｂの水酸化
物等の不純物の形成が抑制され、先に図３あるいは４で
説明した二段構造の巨大結晶粒の形成は生じない。その
結果、強誘電体膜の電気特性が最適化される。

【００２１】

【発明の実施の形態】［第１実施例］図５は本発明にお
いて強誘電体膜の形成および熱処理に使われるクラスタ
型処理装置２０の構成を示す。

【００２２】図５を参照するに、クラスタ型処理装置２
０はロードロック機構２１Ａを備えたウェハ交換室２１
と、スパッタ室２２と、急速熱処理を行う熱処理室２３
とを真空搬送室２４で結合した構造を有し、前記真空搬
送室２４中には搬送アーム２４Ａが設けられている。

【００２３】ロードロック機構２１Ａを経てウェハ交換
室２１に導入されたウェハは前記搬送アーム２４Ａによ
り前記真空搬送室２４を通ってスパッタ室２２に搬送さ
れ、ＰＬＺＴ膜等の強誘電体膜がスパッタリングにより
形成される。

【００２４】図６（Ａ）〜図７（Ｃ）は、図５のスパッ
タ室２２中において形成されるＰＬＺＴ膜３３をキャパ
シタ誘電体膜とした強誘電体キャパシタ３０の製造方法
を示す。

【００２５】図６（Ａ）を参照するに、ＳｉＯ₂膜（図
示せず）を表面に担持したＳｉ基板３１が前記ロードロ
ック機構２１Ａ，ウェハ交換室２１および真空搬送室２
４を通って搬送アーム２４Ａにより前記スパッタ室２２
中に導入され、前記ＳｉＯ₂膜上にはスパッタリングに
より厚さがそれぞれ２０ｎｍおよび１７５ｎｍのＴｉ膜
３２ＡおよびＰｔ膜３２Ｂが下側電極層３２として順次
堆積される。さらに前記Ｐｔ膜３２Ｂ上にスパッタリン
グにより、厚さが約２００ｎｍのＰＬＺＴ膜３３が形成
される。前記ＰＬＺＴ膜３３がスパッタリングにより堆
積された直後の図６（Ａ）の状態では、前記ＰＬＺＴ膜
３３は非晶質である。

【００２６】次に図６（Ａ）の構造は前記搬送アーム２
４Ａにより前記真空搬送室２４を通って熱処理室２３に
搬送され、１３３Ｐａ（１Ｔｏｒｒ）の減圧Ｏ₂雰囲気
中において６５０°Ｃ、２分間の急速熱処理を施され
る。その結果、前記ＰＬＺＴの非晶質膜３３は結晶化
し、図６（Ｂ）に示すようにＰＬＺＴの多結晶膜３４に
変化する。かかる熱処理の際、前記Ｔｉ膜３２Ａからは
Ｔｉ原子が前記Ｐｔ膜３２Ｂ中を粒界に沿って拡散する
が、Ｐｔ膜３２Bの表面に到達したＴｉ原子は結晶核と
して作用し、その結果前記ＰＬＺＴ多結晶膜３４中にお
いて個々の結晶粒３４Ａは望ましい＜１１１＞方向に配
向する。

【００２７】図５のクラスタ型処理装置を使うことによ
り、前記非晶質ＰＬＺＴ膜３３は結晶化して多結晶ＰＬ
ＺＴ膜３４に変換されるまで大気に触れることがなく、
このため大気中の水分により膜３３表面にＰｂの水酸化
物等の望ましくない結晶核として作用する汚染物質が形
成されるのが回避され、その結果先に図３あるいは図４
で説明した＜１１１＞方位に配向していない二段構造の
巨大ＰＬＺＴ結晶粒の形成が抑制される。

【００２８】図６（Ｂ）の工程では、このようにしてＰ
ＬＺＴ膜３４を結晶化した後、さらに前記熱処理室２３
中において雰囲気をＯ₂雰囲気に切替え、前記ＰＬＺＴ
膜３４をさらに前記Ｏ₂雰囲気中において７５０°Ｃで
約１分間急速熱処理を行い、膜３４中の酸素欠損を補償
する。前記酸素欠損補償工程の前に前記結晶化工程を減
圧Ｏ₂雰囲気中で行うことにより前記下側電極を構成す
るＰｔ膜３２Ｂは緻密化し、その結果７５０°Ｃ，1分
間の急速熱処理を行った場合でも、前記ＰＬＺＴ膜３４
中のＰｂやＯのＰｔ膜３２Ｂ中への拡散は効果的に抑制
される。なお、前記非晶質ＰＬＺＴ膜３３の結晶化工程
は、約５．３Ｐａ（４０Ｔｏｒｒ）以下の全圧のＡｒ／
Ｏ₂混合雰囲気中において行うことも可能である。

【００２９】さらに図７（Ｃ）の工程において、前記多
結晶ＰＬＺＴ膜３４上にＩｒＯ₂よりなる上側電極層３
５がスパッタリングにより、約２００ｎｍの厚さに堆積
される。

【００３０】図７（Ｃ）の工程の後、前記上側電極層３
５はイオンミリング法あるいはドライエッチング法によ
りパターニングされて上側電極パターンが形成され、さ
らに前記ＰＬＺＴ膜３４に対してＯ₂雰囲気中、６５０
°Ｃ、約６０分間の回復熱処理を行った後、前記ＰＬＺ
Ｔ膜３４のパターニングおよび下側電極層３２のパター
ニングが行われ、所望の強誘電体キャパシタ３０が得ら
れる。

【００３１】このようにして得られた強誘電体キャパシ
タでは、キャパシタ絶縁膜を構成するＰＬＺＴ膜３４中
のＰＬＺＴ結晶粒がほぼ１００％＜１１１＞方向に配向
するため、強誘電性を特徴づける反転電荷量Ｑ_SWの値が
最大化される。

【００３２】表１は、図３，４に示す二段構造の巨大結
晶を含むＰＬＺＴ膜中の結晶粒の配向方向を、図６
（Ｂ）の柱状構造を有する本発明のＰＬＺＴ膜３４中の
結晶粒の配向方向と比較して示す。

【００３３】

【表１】 表１よりわかるように、巨大結晶が含まれるＰＬＺＴ膜
中では＜１１１＞配向を有する結晶粒の割合は９０％未
満であるのに対し、図５のクラスタ型処理装置を使って
形成した巨大結晶を含まない柱状構造を有するＰＬＺＴ
膜中に含まれる＜１１１＞配向を有する結晶粒の割合は
９８％を超えている。

【００３４】これに伴い、表２に示すように、反転電荷
量Ｑ_SWの値が本発明の方法によるＰＬＺＴ膜３４では、
従来の巨大結晶を含むＰＬＺＴ膜の２倍近くにまで達し
ているのがわかる。

【００３５】

【表２】 さらに表２は、本発明のＰＬＺＴ膜３４では９０％飽和
電圧が従来の値の７．２６Ｖから３．３６Ｖまで減少
し、リーク電流が従来の値の２．４０×１０^-5Ａ／ｃｍ
²から５．００×１０^-6Ａ／ｃｍ^-2まで向上しているこ
とを示している。また、電圧印加を繰り返して分極方向
を１×１０⁸回反転させた場合の反転電荷量の減少、す
なわちＰＬＺＴ膜の疲労特性も、従来の膜では７１．７
％に達していたのに、本発明のＰＬＺＴ膜３４では２
７．２％に過ぎないことがわかる。 ［第２実施例］図８（Ａ）〜図１３（Ｒ）は、本発明の
一実施例による半導体装置の製造工程を示す。

【００３６】図８（Ａ）を参照するに、ｐ型あるいはｎ
型のＳｉ基板４１上にはｐ型ウェル４１Ａおよびｎ型ウ
ェル４１Ｂが形成され、さらに前記Ｓｉ基板４１上には
各々のウェル４１Ａおよび４１Ｂ中においてそれぞれの
活性領域を画成するフィールド酸化膜４２が形成されて
いる。

【００３７】さらに、前記ｐ型ウェル４１Ａおよびｎ型
ウェル４１Ｂの活性領域上にはゲート酸化膜４３が形成
され、前記ｐ型ウェル４１Ａにおいては前記ゲート酸化
膜４３上にｐ型ポリシリコンゲート電極４４Ａが、また
前記ｎ型ウェル４１Ｂにおいては、前記ゲート酸化膜４
３上にｎ型ポリシリコンゲート電極４４Ｂが形成され
る。また、図示の例では前記フィールド酸化膜４２上に
ポリシリコン配線パターン４４Ｃ，４４Ｄが、前記ポリ
シリコンゲート電極４４Ａあるいは４４Ｂと同様に延在
している。

【００３８】また、図８（Ａ）の構造では、前記ｐ型ウ
ェル４１Ａの活性領域中には前記ゲート電極４４Ａおよ
びその両側の側壁絶縁膜を自己整合マスクにｎ型の不純
物をイオン注入することにより、ｎ型拡散領域４１ａ，
４１ｂが形成される。同様に、前記ｎ型ウェル４１Ｂの
活性領域中には前記ゲート電極４４Ｂおよびその両側の
側壁絶縁膜を自己整合マスクにｐ型の不純物をイオン注
入することにより、ｐ型拡散領域４１ｃ，４１ｄが形成
される。

【００３９】以上の工程は通常のＣＭＯＳ工程に他なら
ない。

【００４０】次に、図８（Ｂ）の工程において、図８
（Ａ）の構造上に厚さが約２００ｎｍのＳｉＯＮ膜４５
をＣＶＤ法により堆積し、さらにその上にＳｉＯ２ 膜
４６をＣＶＤ法により約１０００ｎｍの厚さに堆積す
る。

【００４１】さらに図８（Ｃ）の工程において前記Ｓｉ
Ｏ２ 膜４６をＣＭＰ法により、前記ＳｉＯＮ膜４５を
ストッパとして研磨し、図９（Ｄ）の工程においてこの
ようにして平坦化されたＳｉＯ２ 膜４６中に、コンタ
クトホール４６Ａ〜４６Ｄを、それぞれ前記拡散領域４
１ａ，４１ｂ，４１ｃおよび４１ｄが露出されるように
形成する。図示の例では、さらに前記ＳｉＯ２ 膜４６
中には前記配線パターン４４Ｃを露出するコンタクトホ
ール４６Ｅも形成されている。

【００４２】次に、図９（Ｅ）の工程において図９
（Ｄ）の構造上に前記コンタクトホール４６Ａ〜４６Ｅ
を埋めるようにＷ層４７を堆積し、さらに図９（Ｆ）の
工程で前記Ｗ層４７を前記ＳｉＯ２ 膜４６をストッパ
としてＣＭＰ法により研磨し、前記コンタクトホール４
６Ａ〜４６Ｅにそれぞれ対応してＷプラグ４７Ａ〜４７
Ｅを形成する。

【００４３】次に図１０（Ｇ）の工程において、図９
（Ｆ）の構造上にＳｉＯＮよりなる酸化防止膜４８およ
びＳｉＯ２ 膜４９とをそれぞれ１００ｎｍおよび１３
０ｎｍの厚さに形成し、さらにＮ２ 雰囲気中、６５０
°Ｃにて３０分間熱処理し、脱ガスを十分に行なう。

【００４４】さらに図１０（Ｈ）の工程において、図１
０（Ｇ）の構造を図５の処理装置のスパッタ室２２中に
導入し、前記ＳｉＯ２ 膜４９上に、厚さが２０ｎｍの
Ｔｉ膜５０および厚さが１７５ｎｍのＰｔ膜５１とスパ
ッタリングにより堆積し、下側電極層を形成する。

【００４５】図１０（Ｈ）の工程では、前記Ｐｔ膜４１
の堆積の後、同じスパッタ室２２中においてＰＺＴある
いはＰＬＺＴ膜５２を強誘電体キャパシタ絶縁膜とし
て、スパッタリングにより、約２００ｎｍの厚さに堆積
する。

【００４６】さらに、図１０（Ｈ）の工程では、前記強
誘電体キャパシタ絶縁膜５２の堆積の後、前記基板４１
を前記スパッタ室２２から前記真空搬送室２４を通って
熱処理室２３に移し、前記熱処理室２３中において約１
３３Ｐａの減圧Ｏ２ 雰囲気中、６５０°Ｃにおいて約
１２０秒間の急速熱処理工程を行ない、前記ＰＬＺＴ膜
５２を結晶化する。

【００４７】さらに、図１０（Ｈ）の工程では、前記急
速熱処理工程の後、前記基板４１を前記スパッタ室２２
に戻し、前記強誘電体キャパシタ絶縁膜５２上にＩｒＯ
₂膜５３を約２００ｎｍの厚さにスパッタリングにより
堆積し、上側電極層を形成する。

【００４８】次に、図１０（Ｉ）の工程において前記基
板４１を前記処理装置２０から取り出し、前記上側電極
層５３上にレジストパターンを形成し、前記レジストパ
ターンをマスクに前記上側電極層５３をドライエッチン
グすることにより、前記上側電極層５３に対応して上側
電極パターン５３Ａが前記強誘電体キャパシタ絶縁膜５
２上に形成される。さらに図１０（Ｉ）の工程では、前
記上側電極パターン５３Ａの形成後、Ｏ２ 雰囲気中、
６５０°Ｃで６０分間のアニールを行ない、前記上側電
極層５３のスパッタリングおよびパターニングの際に前
記強誘電体キャパシタ絶縁膜５２に入った損傷を消滅さ
せる。

【００４９】次に図１１（Ｊ）の工程において、形成し
たい強誘電キャパシタのキャパシタ絶縁膜パターンに対
応したレジストパターンを前記強誘電体キャパシタ絶縁
膜５２上に形成し、さらに前記レジストパターンをマス
クに前記強誘電体キャパシタ絶縁膜５２をドライエッチ
ングしてキャパシタ絶縁膜パターン５２Ａを形成し、さ
らに前記下側電極層５１上に、前記キャパシタ絶縁膜パ
ターン５２Ａを覆うように、前記強誘電体キャパシタ層
５２と同一の材料よりなるエンキャップ層５２Ｂを前記
強誘電体キャパシタ層５２と同様の条件でスパッタリン
グすることにより約２０ｎｍの厚さに堆積し、さらにＯ
２ 雰囲気中、７００°Ｃにて６０秒間の急速熱処理を
行なう。前記エンキャップ層５２Ｂは、前記強誘電体キ
ャパシタ絶縁膜５２Ａを還元作用から保護する。

【００５０】次に図１１（Ｋ）の工程において、前記下
側電極層５１上、すなわち前記エンキャップ層５２Ｂ上
に、形成したい下側電極パターンの形状に対応したレジ
ストパターンを形成し、前記レジストパターンをマスク
に前記エンキャップ層５２Ｂおよびその下の下側電極層
５０，５１をドライエッチングによりパターニングし、
下側電極５１Ａを形成する。さらに、図１１（Ｋ）の工
程では、前記下側電極パターン５１Ａのパターニングの
後、レジストパターンを除去し、Ｏ２ 雰囲気中、６５
０°Ｃで６０分間の熱処理を行なうことにより、前記ド
ライエッチングに際して前記強誘電体キャパシタ絶縁膜
５２Ａ中に導入された損傷を解消する。

【００５１】さらに図１１（Ｌ）の工程において、前記
図１１（Ｋ）の構造上にＳｉＯ２膜５４をＣＶＤ法によ
り典型的には２００ｎｍの厚さに堆積し、さらにＳＯＧ
膜５５をその上に堆積して段差を緩和する。前記ＳｉＯ
２ 膜５４およびＳＯＧ膜５５は、層間絶縁膜５６を構
成する。

【００５２】次に図１２（Ｍ）の工程において前記層間
絶縁膜５６中に前記上側電極パターン５３Ａを露出する
コンタクトホール５６Ａおよび前記下側電極パターン５
１Ａを露出するコンタクトホール５６Ｂが形成され、さ
らに図１２（Ｎ）の工程において前記層間絶縁膜５６、
およびその下のＳｉＯ２ 膜４９およびＳｉＯＮ酸化防
止膜４８を貫通して、前記Ｗプラグ４７Ｂおよび４７Ｄ
を露出するコンタクトホール５６Ｃ，５６Ｄがそれぞれ
形成される。図１２（Ｍ）の工程では、前記コンタクト
ホール５６Ａおよび５６Ｂのドライエッチングの後、Ｏ
２ 雰囲気中、５５０°Ｃで６０分間熱処理することに
より、前記強誘電体膜パターン５２Ａ，５２Ｂにドライ
エッチングに伴って導入された欠陥を解消する。

【００５３】さらに図１２（Ｏ）の工程において、前記
コンタクトホール５６Ａと前記コンタクトホール５６Ｃ
とを電気的に接続するローカル配線パターン５７ＡがＴ
ｉＮ膜により形成され、同様なローカル配線パターン５
７Ｂ，５７Ｃが前記コンタクトホール５６Ｂ，５６Ｄ上
にも形成される。

【００５４】さらに図１３（Ｐ）の工程において、図１
２（Ｏ）の構造上にＳｉＯ２ 膜５８が形成され、図１
３（Ｑ）の工程において前記ＳｉＯ２ 膜５８中に前記
Ｗプラグ４７Ａ、ローカル配線パターン５７Ｂ，および
Ｗプラグ４７Ｃを露出するコンタクトホール５８Ａ，５
８Ｂおよび５８Ｃが形成される。

【００５５】さらに図１３（Ｒ）の工程において前記コ
ンタクトホール５８Ａ，５８Ｂ，５８Ｃにそれぞれ対応
して、電極５９Ａ，５９Ｂ，５９Ｃが形成される。

【００５６】以上の工程において、必要に応じて前記層
間絶縁膜およびローカル配線パターンを形成する工程を
繰り返すことにより、多層配線構造を形成することもで
きる。

【００５７】先の実施例と同様に、本実施例によるＰＬ
ＺＴ膜５２においても結晶化工程の後では結晶粒が＜１
１１＞方向に配向し、その結果、先に表１，表２で説明
したのと同様に、大きな反転電荷量Ｑ_SW、小さな９０％
飽和電圧、小さなリーク電流値および改善された疲労特
性が得られる。

【００５８】なお、本発明はＰＺＴあるいはＰＬＺＴ等
のペロブスカイト型強誘電体膜に限定されるものではな
く、ＳｒＢｉ₂Ｔａ₂Ｏ₉あるいはＳｒＢｉ₂（Ｔａ，Ｎ
ｂ）₂Ｏ₉等のＢｉ層状構造化合物についても適用が可能
である。

【００５９】以上、本発明を好ましい実施例について説
明したが、本発明はかかる特定の実施例に限定されるも
のではなく、特許請求の範囲に記載した要旨内におい
て、様々な変形・変更が可能である。 （付記） （付記１） 大気から遮断された密閉環境中において基
板上に強誘電体膜を形成する工程と、前記強誘電体膜の
形成工程の後、前記密閉環境中において前記強誘電体膜
を、大気に触れさせることなく結晶化する工程とよりな
ることを特徴とする強誘電体膜の形成方法。 （付記２） 基板上に下側電極層を形成する工程と、前
記下側電極層上に強誘電体膜を形成する工程と、前記強
誘電体膜上に上側電極を形成する工程とを含む半導体装
置の製造方法において、前記強誘電体膜を形成する工程
は、大気から遮断された密閉環境中において基板上に強
誘電体膜を形成する第1の工程と、前記強誘電体膜の形
成工程の後、前記密閉環境中において前記強誘電体膜
を、大気に触れさせることなく結晶化する第２の工程と
よりなることを特徴とする半導体装置の製造方法。 （付記３） 前記下側電極層を形成する工程は、前記基
板上にＴｉ膜を形成する工程と、前記Ｔｉ膜上にＰｔ膜
を形成する工程とを含むことを特徴とする付記２記載の
半導体装置の製造方法。

【００６０】（付記４） 前記第1の工程は、スパッタ
リング法により実行されることを特徴とする付記２また
は３記載の半導体装置の製造方法。

【００６１】（付記５） 前記第2の工程は、減圧酸化
雰囲気中において実行されることを特徴とする付記２〜
４のうち、いずれか一項記載の半導体装置の製造方法。 （付記６） 前記第2の工程は、酸素と不活性ガスとの
混合雰囲気中において実行されることを特徴とする付記
２〜４のうち、いずれか一項記載の半導体装置の製造方
法。 （付記７） 前記結晶化工程は、急速熱処理工程により
実行されることを特徴とする付記２〜４のうち、いずれ
か一項記載の半導体装置の製造方法。

【００６２】（付記８） 前記強誘電体膜は、チタン酸
ジルコン酸鉛またはＢｉ層状構造化合物よりなることを
特徴とする付記２〜７のうち、いずれか一項記載の半導
体装置の製造方法。

【発明の効果】本発明によれば、大気から遮断された密
閉環境中において強誘電体膜を形成した後、大気に触れ
させることなく前記強誘電体膜を結晶化することによ
り、制御されない核生成に起因する、所望の＜１１１＞
配向を有さない巨大結晶粒の形成が抑制される。その結
果、強誘電体膜の特性が向上する。

【図面の簡単な説明】

【図１】従来のＦｅＲＡＭの構成を示す図である。

【図２】強誘電体膜の電気的特性を示す図である。

【図３】従来のＰＬＺＴ膜の表面微構造を示す図であ
る。

【図４】従来のＰＬＺＴ膜の断面微構造を示す図であ
る。

【図５】本発明で使われるクラスタ型処理装置の構成を
示す図である。

【図６】（Ａ），（Ｂ）は、本発明の第１実施例による
強誘電体キャパシタの製造工程を示す図（その１）であ
る。

【図７】（Ｃ）は、本発明の第１実施例による強誘電体
キャパシタの製造工程を示す図（その２）である。

【図８】（Ａ）〜（Ｃ）は、本発明の第２実施例による
半導体装置の製造工程を示す図（その１）である。

【図９】（Ｄ）〜（Ｆ）は、本発明の第２実施例による
半導体装置の製造工程を示す図（その２）である。

【図１０】（Ｇ）〜（Ｉ）は、本発明の第２実施例によ
る半導体装置の製造工程を示す図（その３）である。

【図１１】（Ｊ）〜（Ｌ）は、本発明の第２実施例によ
る半導体装置の製造工程を示す図（その４）である。

【図１２】（Ｍ）〜（Ｏ）は、本発明の第２実施例によ
る半導体装置の製造工程を示す図（その５）である。

【図１３】（Ｐ）〜（Ｒ）は、本発明の第２実施例によ
る半導体装置の製造工程を示す図（その６）である。

【符号の説明】

１０ ＦｅＲＡＭ １１ 基板 １１Ａ ウェル １１Ｂ，１１Ｃ 拡散量いい気 １２ フィールド酸化膜 １３ ゲート電極 １４ 層間絶縁膜 １５ 下側電極 １６ 強誘電体キャパシタ絶縁膜 １７ 上側電極 １８ 絶縁膜 １８Ａ，１８Ｂ，１８Ｃ コンタクトホール １９Ａ ローカル配線 １９Ｂ ドレイン電極 １９Ｃ 保護膜 ２０ クラスタ型処理装置 ２１ ウェハ交換室 ２１Ａ ロードロック室 ２２ スパッタ室 ２３ 熱処理室 ２４ 真空搬送室 ２４Ａ 搬送アーム ３０ 強誘電体キャパシタ ３１ 基板 ３２ 下側電極 ３２Ａ Ｔｉ膜 ３２Ｂ Ｐｔ膜 ３３ 非晶質ＰＬＺＴ膜 ３４ 結晶化ＰＬＺＴ膜 ３４Ａ 柱状ＰＬＺＴ結晶粒 ３５ 上側電極 ４１ 基板 ４１Ａ ｐ型ウェル ４１Ｂ ｎ型ウェル ４１ａ，４１ｂ ｎ型拡散領域 ４１ｃ，４１ｄ ｐ型拡散領域 ４２ フィールド酸化膜 ４３ ゲート絶縁膜 ４４Ａ，４４Ｂ ポリシリコンゲート電極 ４４Ｃ，４４Ｄ ポリシリコン配線パターン ４５ ＳｉＯＮ膜 ４６ ＳｉＯ２ 膜 ４６Ａ〜４６Ｅ 開口部 ４７ Ｗ層 ４７Ａ〜４７Ｅ Ｗプラグ ４８ ＳｉＮ酸化防止膜 ４９ ＳｉＯ２ 膜 ５０ Ｔｉ膜 ５１ Ｐｔ膜 ５２ ＰＬＺＴ膜 ５３ Ｐｔ膜 ５１Ａ 下側電極パターン ５２Ａ 強誘電体キャパシタ絶縁膜パターン ５２Ｂ 強誘電体エンキャップ層 ５３Ａ 上側電極パターン ５４ ＳｉＯ２ 膜 ５５ ＳＯＧ膜 ５６ 層間絶縁膜 ５６Ａ，５６Ｂ，５６Ｃ，５６Ｄ コンタクトホール ５７Ａ〜５７Ｃ ＴｉＮローカル配線パターン ５８ ＳｉＯ２ 膜 ５８Ａ〜５８Ｃ コンタクトホール ５９Ａ〜５９Ｃ 電極

Claims (5)

【特許請求の範囲】
1. 【請求項１】 大気から遮断された密閉環境中において
   基板上に強誘電体膜を形成する工程と、 前記強誘電体膜の形成工程の後、前記密閉環境中におい
   て前記強誘電体膜を、大気に触れさせることなく結晶化
   する工程とよりなることを特徴とする強誘電体膜の形成
   方法。
2. 【請求項２】 基板上に下側電極層を形成する工程と、 前記下側電極層上に強誘電体膜を形成する工程と、 前記強誘電体膜上に上側電極を形成する工程とを含む半
   導体装置の製造方法において、 前記強誘電体膜を形成する工程は、 大気から遮断された密閉環境中において基板上に強誘電
   体膜を形成する第1の工程と、 前記強誘電体膜の形成工程の後、前記密閉環境中におい
   て前記強誘電体膜を、大気に触れさせることなく結晶化
   する第２の工程とよりなることを特徴とする半導体装置
   の製造方法。
3. 【請求項３】 前記第2の工程は、減圧酸化雰囲気中に
   おいて実行されることを特徴とする請求項２記載の半導
   体装置の製造方法。
4. 【請求項４】 前記第2の工程は、酸素と不活性ガスと
   の混合雰囲気中において実行されることを特徴とする請
   求項２記載の半導体装置の製造方法。
5. 【請求項５】 前記強誘電体膜は、チタン酸ジルコン酸
   鉛またはＢｉ層状構造化合物よりなることを特徴とする
   請求項１〜４のうち、いずれか一項記載の半導体装置の
   製造方法。