KR100253866B1 - 다이나믹 랜덤 억세스 메모리장치 및 그 반도체장치의 제조방법 - Google Patents

다이나믹 랜덤 억세스 메모리장치 및 그 반도체장치의 제조방법 Download PDF

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게이타로 이마이
겐로 나카무라
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마사히로 기요토시
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니시무로 타이죠
가부시끼가이샤 도시바
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Abstract

본 발명의 다이나믹 랜덤 억세스 메모리장치는, 반도체기판과; 이 반도체 기판 상에 형성된 MOS트랜지스터; 상기 반도체기판 상에 형성된 캐패시터 및; 상기 MOS트랜지스터와 상기 캐패시터로 구성된 메모리셀을 구비하여 이루어지고; 상기 캐패시터가 하부전극과, 하부전극 상에 형성된 절연막 및, 이 절연막 상에 형성된 상부전극을 포함하고; 상기 절연막이 50nm 미만의 막두께를 갖추고, 기본적으로 페로브스카이트 결정구조를 갖춘 (Ba, Sr) TiO3로 구성되며, Fe를 포함하고, 상기 절연막의 Fe의 농도가 0.1wt.% 내지 10wt.% 미만의 범위인 것을 특징으로 한다.

Description

다아나믹 랜덤 억세스 메모리장치 및 그 반도체장치의 제조방법
본 발명은 반도체 제조장치에 관한 것으로, 특히 페로브스카이트 결정구조를 갖는 금속산화물로 이루어진 절연막을 포함하는 캐패시터가 제공된 반도체 장치 및 그 제조방법에 관한 것이다.
정보 프로세서를 위한 기억장치로서 반도체 기억장치의 발전이 빠르게 진행되고 있다. 통상, 반도체 기억장치의 예는 1트랜지스터/1캐패시터로 이루어진 메모리셀을 이용하여 만들어진 DRAM(Dynamic Random Access read write Memory)이다.
DRAM과 같은 반도체 기억장치 수행능력의 개선은 반도체장치의 또 다른 종류의 경우에서와 같이, 집적도를 증가시킴으로써 예컨대, 메모리셀을 미세화함으로써 실현할 수 있다. 그러나, DRAM과 같은 반도체 기억장치의 경우에 있어서, 기억된 정보의 소멸로 일어나는 신뢰성의 저하를 방지하기 위하여 캐패시터 용량을 유지하면서 메모리셀의 미세화가 요구된다.
종래, 실리콘산화막 또는 실리콘산화막과 실리콘질화막으로 이루어진 적층막이 캐패시터 절연막으로서 채용되고 있다. 그러나, 앞으로 메모리셀 미세화의 증가에 대응하여 캐패시터의 단위면적당 캐패시터 용량을 증가시키기 위하여 실리콘산화물이나 실리콘질화물 보다도 높은 유전율을 갖는 재료를 채용할 필요가 있다.
그와 같은 요구의 관점에서, 캐패시터 절연재료로서 유전율이 실리콘산화물 보다도 50배에서 1,000배 높은 티탄산 스트론듐, 티탄산 바륨 또는, PZT와 같은 페로브스카이트 결정구조를 갖는 고유전체 재료가 연구되고 있다.
그러나, 페로브스카이트 결정구조를 갖는 고유전체 재료로 형성된 캐패시터 절연막은 박막화될 때, 유전율도 크게 저하한다는 문제가 있었다. 막의 유전율 저하는 막 결정구조의 불규칙, 결함 또는, 왜곡 때문에 일어나는 것으로 추측된다.
전계(내부전계)는 다양한 원인에 의해 캐패시터 절연막에서 발생한다. 그러나, 상기한 바와 같이 고유전체 재료를 채용한 경우, 만약 캐패시터 절연막에 발생된 내부전계가 높으면, 절연막의 유전율이 저하된다는 문제가 발생한다.
내부전계는 예컨대, 캐패시터 절연막 내의 트랩전하나 고정전하에 의해 발생하지만, 막 결정구조의 불규칙, 결함 또는 왜곡에 의해 발생하는 것으로 고려된다.
이와 같이, 캐패시터 절연막의 유전율이 저하되면, 캐패시터의 축적전하량이 감소하기 때문에, 반도체 기억장치의 신뢰성이 크게 손실된다는 문제가 발생한다.
또한, 이런 종류의 고유전체막의 산소원자비가 스토이치오메트릭비로 떨어져 감소되면, 누설전류가 발생하기 쉽다. 따라서, 절연막의 박막화가 캐패시터 용량을 증가시키기 위하여 진행될 때, 유전체막으로서의 기능이 크게 손실되고, 따라서 반도체 기억장치의 신뢰성이 크게 손실된다.
또한, 이런 종류의 고유전체막은 일반적으로 금지대폭이 좁기 때문에, 누설전류는 전압 인가시 쉽게 발생할 수 있다. 이 현상을 피하기 위한 시도로, 만약 절연막의 박막화가 캐패시터 용량을 증가하기 위하여 진행되면, 유전체막의 기능은 크게 저하하고, 따라서 반도체 기억장치의 신뢰성이 떨어진다.
상기 언급한 바와 같이, 캐패시터 절연막을 위한 재료로서 페로브스카이트 결정구조를 갖는 고유전체 재료를 채용하기 위하여 DRAM의 메모리셀을 더욱 미세화하기 위한 연구가 검토되고 있다.
그러나, 페로브스카이트 결정구조를 갖는 고유전체 재료로 형성된 캐패시터 절연막은 박막화에 따라 유전율이 감소되는 경향을 나타내기 때문에, 캐패시터의 축적전하가 감소됨에 따라 반도체 기억장치의 신뢰성이 크게 저하된다.
더욱이, 이런 종류의 고유전체막에 있어서, 막에서의 산소량이 절연재료의 화학양론비로부터 어긋나기 쉽고, 절연막 금지대폭도 좁아지기 때문에, 누설전류가 발생하기 쉽다. 그 때문에, 절연막의 박막화가 진행될 때 유전체막으로서의 기능이 크게 저하하여 반도체 기억장치의 신뢰성이 떨어진다.
본 발명은 상기한 점을 감안하여 발명된 것으로, 절연막이 극도로 박막화 됨에도 불구하고 유전율의 저하나 누설전류의 발생을 억제할 수 있는 캐패시터 절연막으로 이루어진 캐패시터가 제공된 반도체장치 및 그 제조방법을 제공함에 그 목적이 있다.
도1은 페로브스카이트 절연막과 페로브스카이트 절연막의 유전율 사이의 관계를 나타낸 그래프.
도2는 본 발명의 효과를 설명하는 캐패시터의 C-V 특성을 나타낸 그래프.
도3은 SIMS에 의해 측정된 것으로 (Ba, Sr)TiO3에 Fe의 프로필을 설명하는 그래프.
도4a~4d는 각각 본 발명의 제1실시예에 따른 DRAM셀의 제조단계를 나타낸 공정단면도.
도5a~5d는 각각 본 발명의 제2실시예에 따른 DRAM셀의 제조단계를 나타낸 공정단면도.
도6a~6d는 각각 본 발명의 제3실시예에 따른 DRAM셀의 제조단계를 나타낸 공정단면도.
도7a~7e는 각각 본 발명의 제4실시예에 따른 DRAM셀의 제조단계를 나타낸 공정단면도이다.
상기 목적을 달성하기 위한 본 발명은, 반도체기판과; 이 반도체기판 상에 형성된 MOS트랜지스터; 상기 반도체기판 상에 형성된 캐패시터 및; 상기 MOS트랜지스터와 상기 캐패시터로 구성된 메모리셀을 구비하여 이루어지고; 상기 캐패시터가 하부전극과, 하부전극 상에 형성된 절연막 및, 이 절연막상에 형성된 상부전극을 포함하고; 상기 절연막이 50nm 미만의 막두께를 갖추고, 기본적으로 페로브스카이트 결정구조를 갖춘 (Ba, Sr)TiO3로 구성되며, Fe를 포함하고, 상기 절연막의 Fe의 농도가 0.1wt.% 내지 10wt.% 미만의 범위인 것을 특징으로 하는 다이나믹 랜덤 억세스 메모리장치를 제공한다.
또한 본 발명은, 반도체기판 상에 하부전극을 형성하는 단계와; 50nm 미만의 막 두께를 갖고, ABO3형 페로브스카이트 결정구조(여기서, A사이트는 Sr, Ba, Ca로 이루어진 그룹으로부터 선택된 적어도 하나의 금속이온에 의해 점유되고, B사이트는 Ti이온에 의해 점유된다)를 갖는 금속산화물을 주성분으로 하는 절연막을 상기 하부전극상에 형성하는 단계; 상기 절연막 표면 상에 Fe를 포함하는 용액을 도포하는 단계; Fe로 도포된 상기 절연막을 열처리함으로써 상기 절연막내에 상기 Fe를 확산시키는 단계 및; 상기 절연막상에 상부전극을 형성함으로써 상기 하부전극과 상기 절연막 및 상기 상부전극으로 이루어진 캐패시터를 형성하는 단계를 구비하여 이루어진 것을 특징으로 하는 반도체장치의 제조방법을 제공한다.
또한 본 발명은, 반도체기판 상에 하부전극을 형성하는 단계와; CVD법 또는 스퍼터링법에 의해, 100nm이하의 막 두께를 갖추고, ABO3형 페로브스카이트 결정구조(여기서, A사이트는 Sr, Ba, Ca로 이루어진 그룹으로부터 선택된 적어도 하나의 금속이온에 의해 점유되고, B사이트는 Ti이온에 의해 점유된다)를 갖는 금속산화물을 주성분으로 하며, Fe를 포함하는 절연막을 상기 하부전극상에 형성하는 단계 및; 상기 절연막상에 상부전극을 형성함으로써 상기 하부전극과 절연막 및 상부전극으로 이루어진 캐패시터를 형성하는 단계를 구비하여 이루어진 것을 특징으로 하는 반도체장치의 제조방법을 제공한다.
[실시예]
이하, 예시도면을 참조하면서 본 발명의 실시예를 상세히 설명한다.
본 발명에 따른 반도체장치는 100nm 이하의 막 두께를 갖추고, ABO3형 페로브스카이트 결정구조(여기서, A사이트는 Sr, Ba, Ca로 이루어진 그룹으로부터 선택된 적어도 하나의 금속이온에 의해 점유되고, B사이트는 Ti이온에 의해 점유된다)를 갖는 금속산화물을 주성분으로 하며, Fe, Mn, Co로 이루어진 그룹으로부터 선택된 적어도 하나의 원소를 포함하는 절연막으로 이루어진 캐패시터가 제공되는 것을 특징적 구조로 한다.
절연막에 Fe, Mn, Co로 이루어진 그룹으로부터 선택된 원소 또는 원소의 농도는 0.01wt.%에서 10wt.%미만의 범위가 바람직하고, 0.1wt.%, 특히 바람직하게는 1.0wt.%에서 5wt.%의 범위가 보다 바람직하다. 절연막의 원소 또는 원소의 농도가 0.01wt.% 미만이면, 유전율을 향상시키는데 곤란하다. 한편, 절연막의 원소 또는 원소의 농도가 10wt.% 이상이면, 절연막의 절연특성이 저하되게 된다.
절연막 막 두께의 바람직한 범위는 50nm 이하가 된다.
ABO3형 페로브스카이트 결정구조(여기서, A사이트는 Sr, Ba, Ca로 이루어진 그룹으로부터 선택된 적어도 하나의 금속이온에 의해 점유되고, B사이트는 Ti이온에 의해 점유된다)를 갖는 금속산화물을 주성분으로 하고, Fe, Mn, Co로 이루어진 그룹으로부터 선택된 적어도 하나의 원소를 포함하는 절연막이 캐패시터 절연막으로 채용되면, 캐패시터의 박막화가 더욱 진행되어도 누설전류의 발생과 유전율의 저하를 억제할 수 있는 캐패시터를 얻을 수 있는 것을 본 발명에 의해 알 수 있다. 이하, 본 발명의 메카니즘에 대해 설명한다.
페로브스카이트 결정구조(이하, 페로브스카이트 절연막으로 칭함)를 갖춘 절연막은 확장 원자극성의 발생이 야기됨에 따라 내부전계에 의해 상당히 변위된 페로브스카이트 결정구조의 결정 격자를 구성하는 금속이온을 허용함에 따라 고유전율이 개선됨을 알수 있다.
그러나, 페로브스카이트 절연막은 페로브스카이트 절연막의 막의 부피가 크거나 두꺼울 때, 고유전율을 나타낼 수 있음에도 불구하고, 막 두께가 박막화 되면 될수록 유전율이 더욱 저하되는 상기 언급한 바와 같은 문제를 일반적으로 수반한다.
도1은 본 발명에 따른 페로브스카이트 절연막과 종래 형태의 페로브스카이트 절연막 각각의 유전율과 막 두께 사이의 관계를 나타낸 것이다. 여기에 채용된 종래 페로브스카이트 절연막은 Ba0.5, Sr0.5, Ti0.3로 나타낸 구성으로 형성되고, 반면 여기에 채용된 본 발명의 페로브스카이트 절연막은 Ba0.5, Si0.5, Ti0.99, Fe0.01, 03로 나타낸 구성으로 형성된다.
도1에서 명백히 알 수 있는 바와 같이, 절연막으로서 유전율이 현저하게 감소된 종래 페로브스카이트 절연막은 절연막이 비교적 얇은 영역에서 특히 얇게 된다. 이것은 종래 페로브스카이트의 경우에 있어서, 절연막의 캐패시터 용량 개선의 장점은 막 두께가 감소되더라도 페로브스카이트 절연막의 박막화로부터 거의 기대할 수 없게 된다. 그러나, 본 발명의 페로브스카이트 절연막의 경우에 있어서, 유전율의 저하는 막 두께가 크게 감소되더라도 매우 적절하고, 따라서 절연막의 캐패시터 용량 향상의 견지에서 현저한 장점은 페로브스카이트 절연막의 박막화로부터 명백히 기대할 수 있게 된다.
페로브스카이트 절연막은 일반적으로, Ti로 나타낸 4가의 금속이온이 결정 격자구조의 중앙에 위치되고, 2가의 금속이온은 격자구조의 상부(A사이트)에 위치되며, 마이너스 2가의 산소는 격자구조의 표면중앙에 위치되어 구성된다.
이러한 이온의 손실과 같은 소정 결정결함이 이러한 페로브스카이트 결정구조에서 발생하면, 그 전하의 균형이 국부적으로 파괴되므로 전계는 이 불균형 부분에서 발생되도록 야기되며, 따라서 페로브스카이트 절연막의 고유전율의 향상을 본질적으로 방해한다. 이 경우에, 가장 중요한 문제는 산소이온의 손실로 야기되는 결함이고, 이 결함은 도너사이트가 되도록 고려되었기 때문이다.
페로브스카이트 결정구조를 이루는 이들 금속으로부터 원자가(原子價) 번호가 다른 금속이온의 첨가는 상기 언급한 전하의 불균형을 효과적으로 제거하기 위하여 효과적이다. 이 금속이온의 첨가로 전하의 편차에 의해 야기될 절연막의 전계 발생은 효과적으로 억제될 수 있어 절연막이 박막화되어도 유전율의 감소를 억제할 수 있고, 고전하 축적용량을 유지할 수 있는 캐패시터 절연막을 제공하는 것이 가능하게 된다.
상기한 바와 같이, 페로브스카이트 절연막 고유전율의 향상은 내부전계에 의해 일어날 금속이온의 큰변위로부터 효과적일 수 있다. 그러나, 금속이온의 변위크기는 전계의 크기에 반드시 비례하지는 않는다. 즉, 전계의 크기가 소정 한계를 초과하면, 금속이온의 변위크기는 전계가 더욱 증가하더라도 본질적으로는 증가하지 않게 된다. 결국, 유전율 값은 인가되는 전압이 더욱 커짐에 따라 급속하게 감소하게 된다.
이러한 현상으로부터 알 수 있는 바와 같이, 캐패시터 절연막의 내부에 전계가 존재하면, 전압이 외부로부터 그에 가해지는 것이 없음에도 불구하고 절연막 전체의 유전율은 실질적으로 저하된다. 그와 같은 내부전계 발생의 원인은 산소원자의 손실(또는, 산소 결핍) 또는 트랩된 전하와 같은 격자구조 결함 때문이다.
절연막에 캐리어 전하가 존재하면, 캐리어 전하는 외부전계상에서 기능함에 따라 공간전하를 통해 발생되는 내부전계를 야기시킨다. 절연막의 캐리어 전하는 산소 손실 또는 격자구조 결함에 의해서는 발생되는 것으로 예상된다.
이들 내부전계 발생의 요인은 캐패시터 전극과 캐패시터 절연막 사이의 왜곡이 원인이 될 수 있다. 이와 같은 왜곡은 캐패시터 전극 형성의 경우에 일어나는 대미지에 의해 쉽게 발생될 수 있고, 이 대미지는 캐패시터 절연막의 박막화에 따라 유전율이 점점 저하되도록 하는 원인중의 하나인 것으로 고려된다.
만약, 절연막에 산소결핍과 같은 격자구조 결함이 있으면, 전하의 중립성은 대부분의 경우에 무너진다. 그러나, 만약 페로브스카이트 절연막을 구성하는 이들 금속으로부터 원자가 번호가 다른 금속이온을 형성하는 원소가 절연막에 적당한 양으로 첨가되면 전하의 중립성은 효과적으로 유지될 수 있어 내부전계의 발생이 효과적으로 방지될 수 있음과 동시에 유전율의 저하를 효과적으로 억제할 수 있게 된다.
특히, 산소 손실을 보상하기 위한 효과적인 금속이온을 형성하는 원소는 이온의 반경이 B사이트에 퇴적된 Ti와 같은 4가에 가깝고 원자가 번호가 +3-원자가 또는 +4-원자가인 금속원소로부터 선택되게 된다. 그와 같은 금속원소의 특정한 예는 Fe, Mn, Co이다. 그 중, Fe, Mn이 더욱 바람직하다.
Ti4+이온의 반경은 0.605옹스트롬이다. 한편, Fe, Mn, Co의 경우에 6-코디네이션 이온으로서 측정되면 그 반경은 Fe3+의 경우에 0.645옹스트롬(고-스핀 상태) 또는 0.55옹스트롬(저-스핀 상태); Fe4+의 경우에 0.586옹스트롬; Mn3+의 경우에 0.645옹스트롬(고-스핀 상태) 또는 0.58옹스트롬(저-스핀 상태); Mn4+의 경우에 0.53옹스트롬; Co3+의 경우에 0.61옹스트롬(고-스핀 상태) 또는 0.545옹스트롬(저-스핀 상태); Co4+의 경우에 0.535옹스트롬이다. 따라서, 이들 금속이온중 어느 것도 반경은 Ti4+이온의 반경에 가깝다. 만약, 이들 금속이온의 이온 반경이 상기한 바와 같이 Ti4+에 가까우면, 이들 금속이온은 Ti의 사이트에 용이하게 치환될 수 있다.
만약, 이들중 어떤 원소가 Ti사이트에서 3가의 이온이 되면, 그것은 사이트에 -1이온가에 일치하는 전하를 부여하게 되고, 그 결과 하나의 산소원자의 손실은 이들 원소의 2개원자에 의해 보상될 수 있다. 만약, 산소원자 손실의 경우에서와 같이 전하의 편차가 없으면, 사이트의 4가이온은 유지될 수 있고, 그 결과 전하의 균형은 유지될 수 있다.
도2는 Fe가 (Ba, Sr)TiO3박막에 첨가되는 샘플(본 발명)과 Fe가 (Ba, Sr)TiO3박막에 첨가되지 않은 샘플의 C-V특성을 도시한다. 도2에서 명백히 알 수 있는 바와 같이, Fe가 (Ba, Sr)TiO3박막에 첨가되면, 막의 유전율이 크게 개선될 수 있다.
상기한 바와 같이, 페로브스카이트 결정구조를 구성하는 이들 금속으로부터 다른 원자가 번호를 갖는 이온의 첨가는 결정 격자구조 전계의 중립성을 유지하는 견지에서 효과적이다. 더욱이, 그것은 이온이 절연막에 산소원자의 손실과 같은 결정 결함을 충분히 보상하기 위하여 0.01wt.% 이상의 평균농도로, 보다 바람직하게는 0.1wt.% 이상의 평균농도로 첨가되는 본 발명에 의해 이루어진 연구에 따른 것이다.
본 발명의 첨가물이 +3이온가 또는 +4이온가의 원자가 번호를 취하고 있기 때문에, 전하의 균형을 유지하는 관점에 있어서 장점이 있는 B사이트에 4가를 취하도록 어떤 여분의 첨가물을 허용할 수 있다. 더욱이, 어떤 여분의 첨가물은 결정입자 경계에서 석출되도록 야기됨으로써 다결정구조의 안정화에 기여한다.
페로브스카이트 절연막이 형성될 때, 절연막과 하층 사이의 소위 막 형성으로 일어나는 고유스트레스와 온도확산계수의 차이로 일어나는 온도스트레스는 절연막에 남아 유지되고, 따라서 이들 스트레스 때문에 결정 격자구조에 왜곡이 발생하고 절연막의 유전율이 감소한다.
그러나, 상기한 Fe이온과 같은 3가이온은 격자구조에 왜곡을 최소화하고 유전율을 높이는데 효과적이다.
그러나, 만약 이들 첨가물이 초과하여 첨가되면, 역효과가 일어난다. 따라서, 이들 이온이 10wt.% 이하의 평균농도로, 보다 바람직하게는 5wt.% 이하의 평균농도로 첨가되는 본 발명에 의해 결정되었다. 산소 손실과 같은 결정 결함의 대부분이 절연막과 전극 사이의 경계면에서 발생되기 쉽기 때문에, Fe와 같은 첨가물은 첨가물의 농도가 이들 첨가물의 대부분을 취하기 위하여 절연막과 전극 사이의 경계면 근처에서 가장 높게되는 방법으로 첨가되게 된다.
한편, 누설전류의 문제는 산소원자의 손실이 3가 이온에 의해 보상될 수 있기 때문에 해결될 수 있다.
도3은 SIMS(Secondary Ion Mass Spectrometry)에 의해 측정된 (Ba, Sr)TiO3막, 70nm의 두께를 갖고 Pt막 상에 퇴적되는 (Ba, Sr)TiO3막 Fe의 프로파일을 도시하는 그래프를 나타낸다. 도3에서 명백히 알 수 있는 바와 같이, Fe의 농도는 또 다른 영역과 비교한 바와 같이 (Ba, Sr)TiO3막의 표면 근처영역에 밀집되어 있다. 산소원자의 손실과 같은 결함이 절연막과 전극 사이의 경계면에 오히려 밀집되어 있기 때문에, 도3에 나타낸 바와 같은 프로파일은 바람직하다고 할 수 있다.
상기한 바와 같이, 본 발명은 B사이트에 4가 금속이온 대신에 치환되어지는 3가 또는 4가 금속이온을 허용하기 위하여 페로브스카이트형 금속산화막 내에 3가 또는 4가 금속이온을 제공할 수 있는 금속원소의 첨가로 누설전류의 발생과 유전율의 저하를 억제할 수 있다. 따라서, 본 발명은 캐패시터 절연막이 박막화 되더라도 고신뢰성을 유지할 수 있는 반도체장치를 제공할 수 있다.
이하, 다양한 예를 참조하여 본 발명을 설명한다.
[실시예 1]
도4a~4b는 각각 본 발명의 제1실시예에 따른 DRAM셀을 제조하기 위한 단계를 도시한 단면도를 나타낸다. 이 제조공정에 의해 얻어진 DRAM셀은 MOS트랜지스터(스위칭 트랜지스터)와 워드선 및 비트선의 어느 것보다도 높게 배치되고, 미량의 Fe를 포함하는 (Ba, Sr)TiO3막은 캐패시터 절연막으로서 채용된다.
도4a에 나타낸 바와 같이, 주표면((100)결정면)과 10Ωcm의 고유저항을 갖는 p-형 단결정실리콘 기판(101)의 소정 영역 표면이 에칭됨에 따라 소자분리절연막(102)이 소자분리영역을 형성하기 위하여 실질적으로 채워진 홈을 형성한다. 또한, 이 소자분리영역은 LOCOS법에 의해 형성될 수도 있다.
다음에, 10nm의 두께를 갖는 실리콘산화막이 열산화법에 의해 형성되고, 다음에 텅스텐 실리사이드막이 그 위에 퇴적된다. 이들 막은 게이트절연막(103)과 게이트전극(104)을 형성하기 위하여 반응성 이온에칭법과 포토리소그래피법에 의해 패터닝된다. 이어서, 이온주입이 마스크로서 이용된 이러한 게이트전극(104)을 이용해서 수행됨으로써, n-형 확산영역(105, 106)에 의해 구성된 소스/드레인영역을 자기정합법으로 형성함에 따라 스위칭 트랜지스터로서의 n-채널 MOSFET가 형성된다.
다음에, 도4b에 나타낸 바와 같이, 실리콘산화막(107)을 MOSFET의 상부 표면 전면에 100nm의 두께로 CVD법에 의해 퇴적하고, 콘택트홀(108)을 포토리소그래피법과 반응성 이온에칭법에 의해 실리콘산화막(107)에 형성한다.
다음에, 티타늄 실라사이드막(109)이 콘택트홀(108)의 하부에 퇴적된 n--형 확산영역(105) 상에 선택적으로 형성되고, 비트선(110)으로 이용된 텅스텐 실리사이드막이 장치의 상부표면 전면에 퇴적된다. 그 후, 텅스텐 실리사이드막이 포토리소그래피법과 반응성 이온에칭법에 의해 패터닝되어 비트선(110)을 형성한다.
다음에, CVD산화물(111)이 도4c에 나타낸 바와 같이, 결과적인 장치의 표면 전면에 퇴적된 후, CVD산화막(111)의 표면을 평탄화 한다. 콘택트홀(112)이 포토리소그래피법에 의해 형성된 후, 취출전극(113)으로써 이용된 제1n+-형 다결정실리콘막이 결과적인 장치의 상부표면 전면에 퇴적된다. 그 후, 콘택트홀(112) 내에 퇴적된 제1n+-형 다결정실리콘막의 일부분만이 에치백과 같은 평탄화법을 이용하여 남김으로써 취출전극(113)을 형성한다.
다음에, 하부 캐패시터 전극(116)을 위한 하층으로서 Ti막(114)과 TiN막(115), 그리고 하부 캐패시터 전극(116)으로서 이용된 Pt막이 장치의 표면 전면에 연속적으로 퇴적된다.
이어서, 이들 막(114, 115, 116)이 하부 캐패시터 전극(116)을 얻기 위하여 포토리소그래피법에 의해 패터닝된다.
그 후, 두께가 20nm이고, Fe를 약 1wt.%를 포함하는 (Ba, Sr)TiO3막을 500~700℃의 온도에서 스퍼터링법에 의해 장치의 표면 전면에 캐패시터 절연막(117)으로서 형성한다. 따라서, 얻어진 캐패시터 절연막(117)이 ABO3형 페로브스카이트 구조이고, 여기서 Ba와 Sr이온은 A사이트에 위치되고 Ti이온은 결정 격자구조의 B사이트에 위치된다.
(Ba, Sr)TiO3막에 Fe의 첨가는 미리 스퍼터 타겟에 Fe를 첨가하여도 되고, 비교적 고농도의 Fe를 포함하는 타겟이나 Fe타겟이 Fe를 포함하지 않는 타겟으로 함께 사용되는 다원스퍼터링법을 채용하여 형성해도 된다.
마지막으로, 도4d에 나타낸 바와 같이, 두께 80nm의 TiN막을 결과적인 장치의 표면 전면에 퇴적하고, 다음에 상부 캐패시터 전극(118 : 플레이트전극)을 형성하도록 포토리소그래피법에 의해 패터닝함으로써 DRAM셀의 기본구조가 완성된다. 실제 제조에 있어서, Al배선 형성단계를 포함하는 추가적인 단계는 여기에서는 생략된 DRAM을 완성하기 위한 통상의 공정에 따라 수행될 수 있다.
본 실시예에 있어서, (Ba, Sr)TiO3막은 캐패시터 절연막으로써 채용되고, Fe는 금속첨가물로서 채용된다. 그러나, 또 다른 재료도 본 발명에서 채용할 수 있다.
예컨대, SrTiO3, BaTiO3, CaTiO3등과 같은 또 다른 재료가 (Ba, Sr)TiO3막 대신에 캐패시터 절연막으로 채용될 수 있다. 더욱이, Mn, Co 또는, Fe, Mn, Co의 조합과 같은 또 다른 재료가 Fe 대신 채용될 수 있다.
본 실시예에서 Pt가 하부 캐패시터 전극으로서 채용되고, TiN이 상부 캐패시터 전극으로서 채용됨에도 불구하고, 캐패시터 전극을 위한 다른 도전재료를 채용할 수도 있다. 예컨대, ITO, RuO2, BaRuO3, SrRuO3, (Ba, Sr)RuO3와 Nb-도프된 SrTiO3와 같은 산화물도 전체 뿐만이 아니라, Pd, Ir, Rh, Ru, Au와 같은 귀금속이 하부 캐패시터 전극으로서 채용될 수 있다. 한편, W, Mo, Ta와 같은 고융점 금속과 WNx, MoNx, TaNx와 같은 화합물 도전체는 상기한 도전재료에 첨가하여 상부 캐패시터 전극으로서 채용될 수 있다.
[실시예 2]
도5a~5d는 각각 본 발명의 제2실시예에 따른 DRAM셀을 제조하기 위한 단계를 도시하는 단면도를 나타낸다. 본 제조공정에 의해 얻어진 DRAM셀은 캐패시터가 MOS트랜지스터(스위칭 트랜지스터)와, 워드선 및, 비트선중 어떤 것보다도 높은 레벨에 배치되고, 미량의 Mn을 포함하는 (Ba, Sr)TiO3가 캐패시터 절연막으로서 Fe 대신 채용되어 제작된다.
본 실시예의 특징은 페로브스카이트 결정구조의 캐패시터 절연막이 형성된 후, 미량의 Mn이 절연막의 표면 상에 흡착되고, 결과적인 절연막이 절연막 내에 흡착된 Mn을 확산시키도록 어닐된다. 또한, 이 경우에 어닐링은 절연막의 결정성을 개선하도록 기능하고, 그 결과 금속의 확산과 결정성의 개선이 단일 단계로 동시에 수행될 수 있어 전체 공정이 간략화될 수 있다.
먼저, 도5a에 나타낸 바와 같이, 주표면((100)결정면)과 10Ω cm의 고유저항을 갖춘 p-형 단결정실리콘 기판(201)의 소정 영역 표면이 에칭됨으로써 소자분리절연막(202)이 소자분리영역을 형성하기 위하여 실질적으로 매립되는 홈을 형성한다. 더욱이, 이 소자분리영역은 LOCOS법을 이용하여 형성할 수 있다.
다음에, 20nm의 두께를 갖는 실리콘산화막이 열산화법으로 형성되고, 텅스텐 실리사이드막이 그 위에 퇴적된다.
이들 막이 게이트절연막(203)과 게이트전극(204)을 형성하기 위한 포토리소그래피법과 반응성 이온에칭법에 의해 패터닝된다. 이어서, 이온주입이 마스크로서 이용되는 이 게이트전극(204)을 이용해서 수행됨으로써, n--형 확산 영역(205, 206)에 의해 구성된 소스/드레인영역을 자기정합법으로 형성하고, 따라서 스위칭 트랜지스터로서의 n-채널 MOSFET가 형성된다.
다음에, 도5b에 나타낸 바와 같이, 실리콘산화막(207)이 MOSFET의 상부 표면 전면에 100nm의 두께로 CVD법에 의해 퇴적되고, 콘택트홀(208)이 포토리소그래피법과 반응성 이온에칭법에 의해 실리콘산화막(207)에 형성된다.
다음에, 티타늄 실리사이드막(209)이 콘택트홀(208)의 저부 상에 퇴적되고, 텅스텐 실리사이드막이 장치의 상부 표면 전면에 퇴적된다. 그 후, 텅스텐 실리사이드막이 포토리소그래피법과 반응성 이온에칭법에 의해 패터닝됨으로써 비트선(210)이 형성된다.
다음에, CVD산화막(211)을 도5c에 나타낸 바와 같이, 결과적인 장치의 표면 전면에 퇴적한 후, CVD산화막(211)을 평탄화 한다. 다음에, 콘택트홀(212)이 포토리소그래피법에 의해 형성되고, 제1n+-형 다결정실리콘막이 결과적인 장치의 상부 표면 전면에 퇴적된다. 그 후, 콘택트홀에 퇴적된 제1n+-형 다결정실리콘막의 영역만을 에치백과 같은 평탄화 방법을 이용하여 남김으로써 취출전극(213)을 형성한다.
다음에, 하부 캐패시터 전극(216)을 위한 하층으로서 Ti막(214)과 TiN막(215), 그리고 하부 캐패시터 전극(216)으로 이용된 Pt막을 장치의 표면 전면에 연속적으로 퇴적한다.
이어서, 이들 막(214, 215, 216)이 하부 캐패시터 전극(216)을 얻기 위한 포토리소그래피법에 의해 패터닝된다.
그 후, 도5d에 나타낸 바와 같이, 20nm의 두께를 갖는 (Ba, Sr)TiO3막(217)이 500~700℃의 온도에서 스퍼터링법에 의해 장치의 표면 전면에 형성된다. 다음에, 0.1wt.%의 Mn을 포함하는 용액(200)을 (Ba, Sr)TiO3막(217)의 표면 상에 도포하고 건조시킨다. 다음에, 결과적인 장치가 (Ba, Sr)TiO3막(217) 내에 도포된 Mn을 확산시킴과 동시에 (Ba, Sr)TiO3막(217)의 결정성을 개선하기 위하여 700℃의 온도에서 어닐링된다.
마지막으로, 두께 80nm의 TiN막이 결과적인 장치의 표면 전면에 퇴적된 다음 상부 캐패시터 전극(218: 플레이트전극)을 형성하기 위하여 포토리소그래피법에 의해 패터닝함으로써 DRAM셀의 기본구조가 완성된다. 실제 제조에 있어서, Al배선 형성단계를 포함하는 추가적인 단계는, 공정이 여기에서는 생략된 DRAM을 완성하기 위한 통상의 공정에 따라 수행될 것이다.
본 실시예에 있어서, (Ba, Sr)TiO3막은 캐패시터 절연막으로서 채용되고, Mn은 금속첨가물로 채용된다. 그러나, 본 발명에서는 또 다른 재료도 채용할 수 있다.
예컨대, SrTiO3, BaTiO3, CaTiO3등과 같은 또 다른 재료가 (Ba, Sr)TiO3막 대신에 캐패시터 절연막으로서 채용될 수 있다. 더욱이, Fe, Co, Fe의 조합, Mn, Co와 같은 또 다른 재료가 Mn 대신 채용될 수 있다.
Mn을 포함하는 용액이 캐패시터 절연막 내에 Mn을 확산시키기 위하여 상기한 캐패시터 절연막의 표면 상에 도포됨에도 불구하고, Mn을 포함하는 용액은 Mn을 흡착하기 위하여 하부 캐패시터 절연막의 표면 상에 도포할 수 있고, 다음에 캐패시터 절연막은 캐패시터 절연막 내로 확산되는 흡착된 Mn을 허용하기 위하여 Mn을 유지하는 이 하부 캐패시터 전극 상에 중첩된다.
본 발명에 있어서, Pt가 하부 캐패시터 전극으로 채용되고, TiN이 상부 캐패시터 전극으로 채용될 지라도, 캐패시터 전극을 위한 또 다른 도전재료를 채용할 수 있다. 예컨대, ITO, RuO2, BaRuO3, SrRuO3, (Ba, Sr)RuO3와 Nb도프된 SrTiO3와 같은 산화물도전체 뿐만이 아니라 Pd, Ir, Rh, Ru, Au와 같은 귀금속이 하부 캐패시터 전극으로서 채용될 수 있다. 한편, W, Mo, Ta와 같은 고융점 금속과 WNx, MoNx, TaNx와 같은 화합물도전체가 상기한 도전재료에 첨가되어 상부 캐패시터 전극으로서 채용될 수 있다.
[실시예 3]
도6a~6d는 각각 본 발명의 제3실시예에 따른 DRAM셀을 제조하기 위한 단계를 도시하는 단면도를 나타낸다. 본 제조공정에 의해 얻어진 DRAM셀은 집적농도를 증가시키기 위하여 적합한 1트랜지스터/1캐패시터형이고, 캐패시터는 MOS트랜지스터(스위칭 트랜지스터)와, 워드선 및, 비트선중 어떤 것보다도 높은 레벨에 배치되며, 미량의 Fe를 포함하는 (Ba, Sr)TiO3가 캐패시터 절연막으로서 채용된 것이다.
도6a에 나타낸 바와 같이, 주표면((100) 결정면)과 10Ω cm의 고유저항을 갖는 p-형 단결정실리콘 기판(301)의 소정 영역 표면이 에칭됨으로써 소자분리 절연막(302)이 소자분리영역을 형성하기 위하여 실질적으로 매립되는 홈을 형성한다. 더욱이, 이 소자분리영역은 LOCOS법을 이용하여 형성할 수 있다.
다음에 10nm의 두께를 갖는 실리콘산화막을 열산화법으로 형성하고, 다음에 게이트전극(304)으로 이용되는 텅스텐 실리사이드막을 그 위에 퇴적한다. 이들 막은 게이트절연막(303)과 게이트전극(304)을 형성하기 위한 포토리소그래피법과 반응성 이온에칭법에 의해 패터닝된다. 이어서, 이온주입이 마스크로서 이용되는 이 게이트전극(304)을 이용하여 수행됨으로써, n--형 확산영역(305, 306)에 의해 구성된 소스/드레인영역을 자기정합법으로 형성하고, 따라서 스위칭 트랜지스터로서의 n-채널 MOSFET가 형성된다.
다음에, 도6b에 나타낸 바와 같이, 실리콘산화막(307)이 MOSFET의 상부 표면 전면에 100nm의 두께로 CVD법에 의해 퇴적되고, 콘택트홀(308)이 포토리소그래피법과 반응성 이온에칭법에 의해 실리콘산화막(307)에 형성된다.
다음에, 티타늄 실리사이드막(309)이 콘택트홀(308)의 저부 상에 퇴적된 n--형 확산영역(305) 상에 선택적으로 형성되고, 비트선(310)으로서 이용되는 텅스텐 실리사이드막이 장치의 상부 표면 전면에 퇴적된다. 그 후, 텅스텐 실리사이드막이 포토리소그래피법과 반응성 이온에칭법에 의해 패터닝됨으로써 비트선(310)이 형성된다.
다음에, CVD산화막(311)이 도6c에 나타낸 바와 같이, 결과적인 장치의 표면 전면에 퇴적된 후, CVD산화막(311)의 표면을 평탄화 한다. 다음에, 콘택트홀(312)이 포토리소그래피법에 의해 형성되고, 제1n+-형 다결정실리콘막이 결과적인 장치의 상부 표면 전면에 퇴적된다. 그 후, 콘택트홀에 퇴적된 제1n+-형 다결정실리콘막의 영역만을 에치백과 같은 평탄화 방법을 이용하여 남김으로써 취출전극(313)이 형성된다.
다음에, 하부 캐패시터 전극(316)을 위한 하층으로서 Ti막(314)과 TiN막(315), 그리고 하부 캐패시터 전극(316)으로 이용된 RuO2막을 장치의 표면 전면에 연속적으로 퇴적한다.
이어서, 이들 막(314, 315, 316)이 하부 캐패시터 전극(316)을 얻기 위한 포토리소그래피법에 의해 패터닝된다.
그 후, 20nm의 두께를 갖는 (Ba, Sr)TiO3막을 CVD법에 의해 장치의 표면 전면에 캐패시터 절연막(317)으로서 형성한다. 이 경우에 있어서, 막 형성단계 동안 (Ba, Sr)TiO3내로 혼입되는 0.1~1wt.%의 Fe를 허용하기 위하여 (Ba, Sr)TiO3막을 위한 CVD원료와 Fe를 위한 CVD원료가 동시에 제공된다.
이어서, 필요하다면 결과적인 캐패시터 절연막(317)이 어닐링 될 수 있다. 본 실시예에 있어서, (Ba, Sr)TiO3막은 (Ba, Sr)TiO3막에 Fe를 안정화시키고, 동시에 막의 결정성을 개선하기 위하여 700℃의 온도에서 어닐링 된다.
마지막으로, 도6d에 나타낸 바와 같이, 하부 캐패시터 전극(318 : 플레이트전극)으로서 이용되는 두께 80nm의 WNx막을 결과적인 장치의 표면 전면에 퇴적한 다음 상부 캐패시터 전극을 형성하기 위하여 포토리소그래피법에 의해 패터닝함으로써 DRAM셀의 기본구조가 완성된다. 실제 제조에 있어서, Al배선 형성단계를 포함하는 추가적인 단계는, 여기에서는 공정이 생략된 DRAM을 완성하기 위한 통상의 공정에 따라 수행될 수 있다.
본 실시예에 있어서, (Ba, Sr)TiO3막이 캐패시터 절연막으로서 채용되고, Fe는 금속첨가물로 채용된다. 그러나, 본 발명에서는 또 다른 재료로 채용할 수 있다.
예컨대, SrTiO3, BaTiO3, CaTiO3또는 그 혼합물과 같은 재료가 (Ba, Sr)TiO3막 대신에 캐패시터 절연막으로서 채용될 수 있다. 더욱이, Mn, Co, Fe의 조합, Mn, Co와 같은 또 다른 재료가 Fe 대신 채용될 수 있다.
본 실시예에 있어서, RuO2가 하부 캐패시터 전극으로서 채용되고, WNx가 상부 캐패시터 전극으로 채용됨에도 불구하고, 캐패시터 전극을 위한 또 다른 도전재료를 채용할 수 있다. 예컨대, ITO, RuO2, BaRuO3, SrRuO3, (Ba, Sr)RuO3와 Nb-도프된 SrTiO3와 같은 산화물 도전체 뿐만이 아니라 Pt, Pd, Ir, Rh, Ru, Au와 같은 귀금속이 하부 캐패시터 전극으로서 채용될 수 있다. 한편, W, Mo, Ta와 같은 고융점 금속과 WNx, MoNx, TaNx와 같은 화합물 도전체가 상기한 도전재료에 첨가되어 상부 캐패시터 전극으로서 채용될 수 있다.
[실시예 4]
도7a~7d는 각각 본 발명의 제4실시예에 따른 DRAM셀을 제조하기 위한 단계를 도시하는 단면도를 나타낸다. 본 실시예에서는 1트랜지스터/1캐패시터형의 DRAM셀을 제조하는 방법을 기술하고 있고, 여기서 트랜지스터와 캐패시터는 다른 반도체기판 상에 각각 형성한 후, 또 다른 것 위에 중첩되고 서로 본딩된다.
본 실시예는 캐패시터 절연막으로 이용된 페로브스카이트 절연막이 스퍼터링법에 의해 형성되고, 3가 또는 4가 금속이온을 제공할 수 있는 금속이 스퍼터링법에 의해 절연막을 형성하는 단계 동안 페로브스카이트 절연막 내로 혼입되는 것에 특징이 있다. 특히, 미량의 Fe가 첨가된 (Ba, Sr)TiO3막이 캐패시터 절연막으로서 채용된다.
이어서, 트랜지스터를 갖는 반도체기판과 캐패시터를 갖는 반도체기판이 DRAM셀을 형성하기 위하여 서로 적층된다.
우선, 도7a에 나타낸 바와 같이, 주표면((100)결정면)과 10Ω cm의 고유저항을 갖는 p-형 단결정실리콘 기판(401)의 소정 영역 표면이 에칭됨으로써 소자분리절연막(302)이 소자분리영역을 형성하기 위하여 매립되는 홈이 형성된다. 더욱이, 이 소자분리영역은 LOCOS법을 이용하여 형성할 수 있다.
다음에, 10nm의 두께를 갖는 실리콘산화막을 열산화법에 의해 형성되고, 다음에 텅스텐 실리사이드막이 그 위에 퇴적된다. 이들 막은 게이트절연막(403)과 게이트전극(404)을 형성하기 위하여 포토리소그래피법과 반응성 이온 에칭법에 의해 패터닝된다. 이어서, 이온주입이 마스크로서 이용되는 게이트 전극(404)을 이용하여 수행됨으로써, n--형 확산영역(405, 406)에 의해 구성된 소스/드레인영역이 자기정합법으로 형성되고, 따라서 스위칭 트랜지스터로서의 n-채널 MOSFET가 형성된다.
다음에, 도7b에 나타낸 바와 같이, 실리콘산화막(407)이 MOSFET의 상부 표면 전면에 100nm의 두께로 CVD법에 의해 퇴적되고, 콘택트홀(408)이 포토리소그래피법과 반응성 이온에칭법에 의해 n--형 확산영역(405)과 연통되기 위하여 실리콘산화막(407)에 형성된다.
다음에, 티타늄 실리사이드막(409)이 콘택트홀(308)의 저부 상에 퇴적된 n--형 확산영역(405) 상에 선택적으로 형성되고, 텅스텐 실리사이드막이 장치의 상부 표면 전면에 퇴적된다. 그 후, 텅스텐 실리사이드막이 포토리소그래피법과 반응성 이온에칭법에 의해 패터닝됨으로써 비트선(410)이 형성된다. 이어서, CVD산화막(411)이 결과적인 장치의 표면 전면에 퇴적한다.
다음에, 콘택트홀(412)이 도7c에 나타낸 바와 같이, 포토리소그래피법에 의해 형성되고, 제1n+-형 다결정실리콘막이 LPCVD법에 의해 결과적인 장치의 상부 표면 전면에 퇴적된다. 그 후, 콘택트홀에 퇴적된 제1n+-형 다결정실리콘막의 영역만을 에치백과 같은 평탄화 방법을 이용하여 남김으로써 취출전극(413)이 형성된다.
다음에, 티타늄 실리사이드막(414)과 TiN막(415)을 장치의 표면 전면에 연속적으로 퇴적한 후, 포토리소그래피법에 의해 패터닝 한다. 이어서, 실리콘 산화막(416)이 원료 가스로서 TEOS와 O3를 채용하는 CVD법에 의해 기판의 표면 전면에 형성된 후, TiN막(415)의 표면이 노출될 때까지 실리콘산화막(416)이 CMP법에 의해 연마됨으로써 기판의 표면이 평탄화된다.
이들 단계의 결과로서, 스위칭 트랜지스터로 기능하는 MOS트랜지스터를 갖는 제1반도체기판이 얻어진다.
다음에, 도7d에 나타낸 바와 같이, 50nm의 두께를 갖는 TiSixNy(418), 20nm의 두께를 갖는 Ti막(419) 및, 하부 캐패시터 전극(420)으로 이용되는 두께 50nm의 Pt막이 다른 실리콘기판(417)의 표면 전면에 연속적으로 형성된다.
다음에, 두께 20nm와 약 1wt.%의 Fe를 포함하는 (Ba, Sr)TiO3막이 스퍼터링법에 의해 기판(417) 표면 전면에 캐패시터 절연막(421)으로서 형성된다. 본 실시예에 있어서, 다원스퍼터링법이 캐패시터 절연막(421)을 형성하기 위한 2개의 타겟, 예컨대 (Ba, Sr)TiO3를 위한 타겟과 Fe를 위한 타겟을 위해 채용됨으로써 채택된다.
그후, 두께 50nm의 Pt막을 캐패시터 절연막(421)의 표면 전면에 형성한 후, 상부 캐패시터 전극(422)을 형성하기 위한 기술로 잘 알려진 포토리소그래피법과 반응성 이온에칭법에 의해 패터닝 한다.
이어서, 원료 가스로서 TEOS와 O3를 채용하는 CVD법에 의해 실리콘산화막(423)이 기판의 표면 전면에 형성된 후, 상부 캐패시터 전극(422)의 표면이 노출될 때까지 실리콘산화막(423)이 CMP법에 의해 연마됨으로써 기판의 표면이 평탄화된다.
이들 단계의 결과로서, 캐패시터를 갖는 제2반도체기판이 얻어진다.
그 후, 제1반도체기판과 제2반도체기판이 제1반도체기판 상에 형성된 TiN막(415)이 적층을 얻도록 제2반도체기판 상에 형성된 상부전극(422) 상에 중첩시키는 방법으로 서로 적층되고, 이것에 900℃의 온도에서 열처리를 행함으로써 이들 2개의 반도체기판을 부착한다.
마지막으로, 제2반도체기판을 구성하는 실리콘 기판(417)이 에칭됨으로써 DRAM셀의 기본구조가 달성된다. 실제 제조에 있어서, Al배선 형성단계를 포함하는 추가적인 단계는, 여기의 공정에서는 생략하는 DRAM을 완성하기 위한 통상의 공정에 따라 수행될 수 있다.
본 실시예에 있어서, (Ba, Sr)TiO3막이 캐패시터 절연막으로서 채용되고 Fe가 금속첨가물로 채용된다. 그러나, 본 발명에서는 또 다른 재료도 채용할 수 있다.
예컨대, SrTiO3, BaTiO3, CaTiO3와 같은 또 다른 재료가 (Ba, Sr)TiO3막 대신에 캐패시터 절연막으로서 채용될 수 있다. 더욱이, Mn, Co 또는 소정 조합과 같은 또 다른 재료가 Fe 대신 채용될 수 있다.
캐패시터 절연막 내에 Fe의 도입은 실시예 1과 실시예 2에서와 같이, 캐패시터 절연막의 형성과 함께 동시에 수행하거나, 캐패시터 절연막의 형성 후에 캐패시터 절연막 내로 확산시키는 것에 의해 수행할 수 있다. 더욱이, 어떤 또 다른 적당한 방법이 캐패시터 절연막 내로 Fe의 도입을 위하여 채용될 수 있다.
본 실시예에 있어서, Pt가 하부 캐패시터 전극으로서 채용되고, TiN이 상부 캐패시터 전극으로서 채용됨에도 불구하고, 캐패시터 전극을 위한 또 다른 도전재료를 채용할 수 있다. 예컨대, ITO, RuO2, BaRuO3, SrRuO3, (Ba, Sr)RuO3와 Nb-도프된 SrTiO3와 같은 산화물 도전체 뿐만이 아니라 Pd, Ir, Rh, Ru, Au와 같은 귀금속이 하부 캐패시터 전극으로서 채용될 수 있다. 한편, W, Mo, Ta와 같은 고융점 금속과 WNx, MoNx, TaNx와 같은 화합물 도전체가 상기한 도전재료에 첨가되어 상부 캐패시터 전극으로서 채용될 수 있다.
본 발명은 상기한 실시예로 한정하는 것은 아니다. 예컨대, CVD법이나 스퍼터링법이 상기 실시예에서 캐패시터 절연막의 형성을 위하여 채용됨에도 불구하고, 졸/겔(sol/gel) 공정을 이 방법 대신에 채용할 수 있다. 즉, 졸/겔 공정이 채용되면, 상기 언급한 Fe와 같은 금속소자의 소정량이 졸에 첨가된 후, 결과적인 졸을 결정화하기 위하여 열처리된다.
이상 설명한 바와 같이, 본 발명에 의하면, 소정 이온이 A사이트와 B사이트에 위치하면서 소정 금속원소를 포함하는 ABO3형 페로브스카이트 결정구조를 갖춘 금속산화물을 주성분으로 하는 절연박막을 캐패시터 절연막으로서 채용했기 때문에, 캐패시터 절연막이 크게 박막화 되어도 누설전류의 발생과 유전율의 저하를 억제할 수 있게 된다.

Claims (9)

  1. 반도체 기판과; 이 반도체기판 상에 형성된 MOS트랜지스터; 상기 반도체기판 상에 형성된 캐패시터 및; 상기 MOS트랜지스터와 상기 캐패시터로 구성된 메모리셀을 구비하여 이루어지고; 상기 캐패시터가 하부전극과, 하부전극 상에 형성된 절연막 및, 이 절연막 상에 형성된 상부전극을 포함하고; 상기 절연막이 50nm 미만의 막두께를 갖추고, 기본적으로 페로브스카이트 결정구조를 갖춘 (Ba, Sr)TiO3로 구성되며, Fe를 포함하고, 상기 절연막의 Fe의 농도가 0.1wt.% 내지 10wt.% 미만의 범위인 것을 특징으로 하는 다이나믹 랜덤 억세스 메모리장치.
  2. 제1항에 있어서, 상기 절연막 내에 상기 Fe의 농도가 0.1wt.%에서 5wt.%의 범위인 것을 특징으로 하는 다이나믹 랜덤 억세스 메모리장치.
  3. 제1항에 있어서, 상기 절연막과, 상기 하부전극과 상부전극중 적어도 하나와의 사이의 경계면에 인접한 영역의 상기 Fe의 농도가 다른 영역보다도 높은 것을 특징으로 하는 다이나믹 랜덤 억세스 메모리장치.
  4. 제1항에 있어서, 상기 하부전극이 Pt, Pd, Ir, Rh, Ru, Au, Indium/tin산화물, RuO2, BaRu3, SrRuO3및 Nb-도프된 SrTiO3로 이루어진 그룹으로부터 선택된 재료를 구비하여 이루어진 것을 특징으로 하는 다이나믹 랜덤 억세스 메모리장치.
  5. 제1항에 있어서, 상기 하부전극이 Pt, Pd, Ir, Rh, Ru, Au, Indium/tin산화물, RuO2, BaRu3, SrRuO3, Nb-도프된 SrTiO3, W, Mo, Ta, WNx, MoNx, TiN 및 TaNx로 이루어진 그룹으로부터 선택된 재료를 구비하여 이루어진 것을 특징으로 하는 다이나믹 랜덤 억세스 메모리장치.
  6. 반도체기판 상에 하부전극을 형성하는 단계와; 50nm 미만의 막 두께를 갖고, ABO3형 페로브스카이트 결정구조(여기서, A사이트는 Sr, Ba, Ca로 이루어진 그룹으로부터 선택된 적어도 하나의 금속이온에 의해 점유되고, B사이트는 Ti이온에 의해 점유된다)를 갖는 금속산화물을 주성분으로 하는 절연막을 상기 하부전극상에 형성하는 단계; 상기 절연막 표면 상에 Fe를 포함하는 용액을 도포하는 단계; Fe로 도포된 상기 절연막을 열처리함으로써 상기 절연막내에 상기 Fe를 확산시키는 단계 및; 상기 절연막상에 상부전극을 형성함으로써 상기 하부전극과 상기 절연막 및 상기 상부전극으로 이루어진 캐패시터를 형성하는 단계를 구비하여 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
  7. 제6항에 있어서, 상기 절연막 내의 상기 Fe의 농도가 0.01wt.%에서 10wt.% 미만의 범위인 것을 특징으로 하는 반도체장치의 제조방법.
  8. 반도체기판 상에 하부전극을 형성하는 단계와; CVD법 또는 스퍼터링법에 의해, 100nm이하의 막 두께를 갖추고, ABO3형 페로브스카이트 결정구조(여기서, A사이트는 Sr, Ba, Ca로 이루어진 그룹으로부터 선택된 적어도 하나의 금속이온에 의해 점유되고, B사이트는 Ti이온에 의해 점유된다)를 갖는 금속산화물을 주성분으로 하며, Fe를 포함하는 절연막을 상기 하부전극 상에 형성하는 단계 및; 상기 절연막상에 상부전극을 형성함으로써 상기 하부전극과 절연막 및 상부전극으로 이루어진 캐패시터를 형성하는 단계를 구비하여 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
  9. 제8항에 있어서, 상기 절연막 내의 상기 Fe의 농도가 0.01wt.%에서 10wt.% 미만의 범위인 것을 특징으로 하는 반도체장치의 제조방법.
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