JP2007035947A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】スタック型の容量素子構造を有する半導体装置において、酸素雰囲気における高温熱処理の際にプラグの酸化を防止し、信頼性に優れた半導体装置を実現できるようにする。
【解決手段】半導体装置は、半導体基板１１の上に形成された層間絶縁膜１５を貫通し、半導体基板１１と電気的に接続されたコンタクトプラグ１６と、層間絶縁膜１５の上に形成され、白金族金属からなり柱状結晶構造を有する導電膜１７と、導電膜１７の上に形成された絶縁膜１８と、絶縁膜１８の上に形成され、下部電極２２と容量絶縁膜２３と上部電極２４とが順次積層されてなる容量素子２５とを備えている。コンタクトプラグ１６は導電膜１７の下面と電気的に接続され、下部電極２２は導電膜１７の上面と電気的に接続されており、コンタクトプラグ１６と下部電極２２とを結ぶ最短の導経路は、柱状結晶構造を横切るように形成されている
【選択図】 図１

Description

本発明は、強誘電体又は高誘電体を用いた容量素子を有する半導体装置及びその製造方法に関する。

近年のデジタル技術の進展に伴い、大容量のデータを処理したり、保存したりする必要が増大する傾向にあり、電子機器が一段と高度化され、使用される半導体装置及び半導体素子の微細化が急速に進んできている。このため、ＤＲＡＭ（Dynamic Random Access Memory）の高集積化を実現するために、従来の珪素酸化物又は窒化物の代わりに高誘電率を有する誘電体（以下、高誘電体と呼ぶ）を記憶容量素子の容量膜として用いる技術が広く研究開発されている。

また、従来にない低電圧で動作し且つ高速書き込み及び読み出しが可能な不揮発性メモリの実用化を目指し、自発分極特性を有する強誘電体を用いたＦｅＲＡＭ（Ferroelectric Random Access Memory）に関する研究開発が盛んに行われている。

ＦｅＲＡＭの容量膜には、ＳｒＢｉ₂Ｔａ₂Ｏ₉（略称ＳＢＴ）、ＳｒＢｉ₂Ｎｂ₂Ｏ₉（略称ＳＢＮ）、ＳｒＢｉ₂(Ｔａ_1-xＮｂ_x)₂Ｏ₉（０<ｘ<１、略称ＳＢＴＮ）、Ｂｉ_3.25Ｌａ_0.75Ｔｉ₃Ｏ₁₂（通称ＢＬＴ）等の材料がよく用いられている。これら材料はビスマス層状構造強誘電体と総称され一般式が(Ｂｉ₂Ｏ₂)²⁺(Ａ_m-1Ｂ_mＯ_3m+1)^2-（但し、ｍは自然数であり、Ａは１〜３価の金属であり、Ｂは４〜６価の金属である。）で表される化合物である。

ビスマス層状構造強誘電体は、酸化ビスマス層Ｂｉ₂Ｏ₂と擬ペロブスカイト層Ａ_m-1Ｂ_mＯ_3m+1とが交互に積層した層状構造の結晶構造を有している。これらの化合物の大きな特徴は、分極反転を多数繰り返すと分極量が低下する膜疲労と呼ばれる現象及び片側の分極状態を保持すると逆方向の分極量が減るインプリントと呼ばれる現象が、通常のペロブスカイト構造と比べて起こりにくいことである。このような優れた性質をもつビスマス層状強誘電体を容量膜に用いることにより信頼性に優れたＦｅＲＡＭが実現できる。

ＦｅＲＡＭの集積度を上げるにはメモリセルの小面積化が必要である。現在、メガビット級の高集積度ＦｅＲＡＭでは特許文献１に記載されるようなスタック型の容量素子構造が用いられている。以下、従来のスタック型の容量素子構造を有する半導体装置について図面を参照しながら説明する。

図１４は従来例に係る半導体装置の構造断面図である。半導体基板１０１の上にソース又はドレイン領域１０２とゲート電極１０３とにより構成されたトランジスタ１０４が形成されている。また、半導体基板１０１の上にはトランジスタ１０４を覆う層間絶縁膜１０５が形成されている。層間絶縁膜１０５の上には、下部電極１１２が形成されており、下部電極１１２は、層間絶縁膜１０５を貫通するプラグ１０６を介在させてトランジスタ１０４のソース又はドレイン領域１０２と電気的に接続されている。下部電極１１２の上には、強誘電体膜１１３が形成され、強誘電体膜１１３上には上部電極１１４が形成されている。下部電極１１２と強誘電体膜１１３と上部電極１１４とは、容量素子１１５を構成している。トランジスタ１０４がアクセストランジスタとなり、容量素子１１５がデータ蓄積容量素子となることにより不揮発性メモリとして機能する。
特許第２８９８６８６号

しかしながら、従来の容量素子構造を有する半導体装置においては、酸化しやすいポリシリコンやタングステンプラグの上に容量素子を形成するため、強誘電体膜の結晶化に必須である酸素雰囲気における高温熱処理の際にプラグが酸化するという問題がある。

プラグの酸化を防止するために、一般的に酸化イリジウム等の白金族金属の導電性酸化物を用いて酸素バリア膜が設けられている。しかし、白金族金属の導電性酸化物は生成エネルギーが高く不安定なため、高温熱処理時に部分的に酸素を放出し還元される。このため、酸素バリア性の低下によりバリア膜を透過した酸素及びバリア膜から放出された酸素によりプラグが酸化される。

さらに、白金族金属膜を窒化チタン膜等と組み合わせて積層膜とし、酸素バリア性を向上させる方法も用いられている。しかし、積層膜を用いた場合においても酸素の拡散を完全に止めることはできず、高温熱処理においてプラグの酸化を防止することができない。

本発明は前記従来の問題を解決し、スタック型の容量素子構造を有する半導体装置において、酸素雰囲気における高温熱処理の際にプラグの酸化を防止し、信頼性に優れた半導体装置を実現できるようにすることを目的とする。

前記の目的を達成するため、本発明はスタック型の容量素子構造を有する半導体装置を、下部電極とプラグとの間に柱状結晶構造を有する導電膜を備え、下部電極とプラグとが導電膜の異なった位置にそれぞれ接続された構成とする。

具体的に本発明に係る半導体装置は、半導体基板の上に形成された層間絶縁膜と、層間絶縁膜を貫通し、半導体基板と接続された第１のプラグと、層間絶縁膜の上に形成され、第１のプラグと接続された白金族金属からなり柱状結晶構造を有する第１の導電膜と、第１の導電膜の上に形成された絶縁膜と、絶縁膜の上に形成され、下部電極、容量絶縁膜及び上部電極からなる容量素子とを備え、下部電極は、第１の導電膜の上面と接続され、第１のプラグと下部電極とを結ぶ最短の導電経路は、柱状結晶構造を横切るように形成されていることを特徴とする。

本発明の半導体装置によれば、層間絶縁膜の上に形成され、第１のプラグと接続された白金族金属からなり柱状結晶構造を有する第１の導電膜を備え、第１のプラグと下部電極とを結ぶ最短の導電経路は、柱状結晶構造を横切るように形成されているため、粒状結晶が障害となり、平面的に屈曲してつながった粒界を通らなければ、下部電極を透過した酸素がプラグに到達できない。従って、下部電極からプラグマでの酸素の拡散経路が長くなり、酸素の拡散が生じにくくなるので、プラグの酸化を防ぐことが可能となる。

本発明の半導体装置において、絶縁膜を貫通し、下部電極の下面と第１の導電膜の上面とを接続する第２のプラグをさらに備え、第２のプラグは、第１の導電膜の上面における第１のプラグと対向する部分を除く領域と接続されていることが好ましい。このような構成とすることにより、下部電極から第１の導電膜への酸素の透過を抑えることが可能となる。この場合において、第２のプラグは、下部電極と一体に形成されていることが好ましい。

本発明の半導体装置において、第２のプラグは、白金族金属からなり柱状結晶構造を有することが好ましい。また、第２のプラグは、第１の導電膜と一体に形成されていてもよい。このような構成とすることにより、下部電極の底面を平坦にすることができるため、強誘電体膜の被覆不足等の容量素子の形状に起因する不良が発生しない。従って、リーク電流や耐圧の劣化といた問題のない良好な容量素子を有する半導体装置を確実に実現することができる。

本発明の半導体装置において、絶縁膜の上に形成され、白金族金属からなり柱状結晶構造を有する第２の導電膜をさらに備え、容量素子は、第２の導電膜と接続されており、第２の導電膜は、第１の導電膜における第１のプラグと対向する部分を除く領域と接続されていることが好ましい。このような構成とすることにより、下部電極を透過した酸素がプラグに到達するために、第２の導電膜及び第１の導電膜を透過しなければならず、酸素の拡散を抑制する効果がさらに向上する。

この場合において、第２の導電膜は、第１の導電膜の側面と接続されていることが好ましい。

本発明の半導体装置は、第２の導電膜は、第２の導電膜は、第１の導電膜、絶縁膜及び第２の導電膜の側面に形成されたサイドウォール導電膜により、第１の導電膜と接続されていることが好ましい。このような構成とすることにより、酸素が拡散する際にサイドウォール導電膜を通らなければならなくなるため、酸素の拡散を抑制する効果がさらに向上する。

本発明の半導体装置において、第１の導電膜は、イリジウムを含む単層膜であることが好ましい。また、第２の導電膜は、イリジウムを含む単層膜であることが好ましい。

本発明に係る半導体装置の製造方法は、半導体基板の上に層間絶縁膜を形成する工程（ａ）と、層間絶縁膜に半導体基板と接続された第１のプラグを形成する工程（ｂ）と、層間絶縁膜の上に、下面が第１のプラグと接続されるように、白金族金属からなり柱状結晶構造を有する第１の導電膜を形成する工程（ｃ）と、第１の導電膜の上に絶縁膜を形成する工程（ｄ）と、絶縁膜の上に、下部電極、容量絶縁膜及び上部電極からなる容量素子を形成する工程（ｅ）とを備え、下部電極は、第１の導電膜における第１のプラグと対向する部分を除く領域と接続することを特徴とする。

本発明の半導体装置の製造方法によれば、白金族金属からなり柱状結晶構造を有する第１の導電膜を形成する工程を備え、部電極は、第１の導電膜における第１のプラグと対向する部分を除く領域と接続するため、下部電極からプラグへの酸素が拡散するためには、柱状結晶が障害となり、平面的に屈曲してつながった粒界を通らなければならない構造を形成できる。従って、酸素の拡散が少なく、プラグの劣化が少ない半導体装置を容易に実現することができる。

本発明の半導体装置の製造方法は、工程（ｄ）と工程（ｅ）との間に、絶縁膜に、第１の導電膜と接続された第２のプラグを形成する工程をさらに備え、工程（ｅ）において、下部電極は、第２のプラグと接続されるように形成することが好ましい。このような構成とすることにより、下部電極の底面を平坦にすることができるため、強誘電体膜の被覆不足等の容量素子の形状に起因する不良が発生しない。従って、リーク電流や耐圧の劣化といた問題のない良好な容量素子を有する半導体装置を確実に実現することができる。

また、工程（ｄ）と工程（ｅ）との間に、絶縁膜に、第１の導電膜を露出する開口部を形成する工程をさらに備え、工程（ｅ）において、下部電極は開口部を埋め且つ第１の導電膜と接続されるように形成してもよく、工程（ｃ）において、第１の導電膜は凸部を有するように形成され、工程（ｄ）において、絶縁膜は、少なくとも第１の導電膜の凸部の頂面を露出するように形成してもよい。

本発明の半導体装置の製造方法は、工程（ｄ）と工程（ｅ）との間に、絶縁膜の上に、白金族金属からなり柱状結晶構造を有する第２の導電膜を、第１の導電膜と接続されるように形成する工程（ｆ）をさらに備え、工程（ｅ）において、下部電極は第２の導電膜の上に形成することが好ましい。このような構成とすることにより、下部電極を透過した酸素が、第２の導電膜と第１の導電膜を透過しなければ、プラグに到達しない構造を確実に形成することができる。

また、工程（ｆ）において、第２の導電膜は、絶縁膜及び第１の導電膜の側面を覆うようことにより、第２の導電膜と第１の導電膜の側面とを接続することが好ましく、工程（ｆ）と工程（ｅ）との間に、第２の導電膜と絶縁膜と第１の導電膜との側面を覆うサイドウォール導電膜を形成する工程をさらに備えていてもよい。

本発明の半導体装置によれば、スタック型の容量素子構造を有する半導体装置において、酸素雰囲気における高温熱処理の際にプラグの酸化を防止し、信頼性に優れた半導体装置を実現できる。

（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。図１は第１の実施形態に係る半導体装置の断面構造を示している。図１に示すように半導体基板１１に形成された拡散領域であるソース又はドレイン領域１２と、ソース又はドレイン領域１２の間に形成されたゲート電極１３とによりトランジスタ１４が形成されている。

半導体基板１１の上にはトランジスタ１４を覆うようにホウ素（Ｂ）及びリン（Ｐ）を添加した酸化シリコン膜（ＢＰＳＧ膜）からなる層間絶縁膜１５が形成されている。層間絶縁膜１５には、層間絶縁膜１５を貫通し、ソース又はドレイン領域１２と電気的に接続されたタングステンからなるコンタクトプラグ１６が形成されている。層間絶縁膜１５の上には、コンタクトプラグ１６の上面と接するように平均粒径が約３０ｎｍの柱状結晶構造を有する膜厚が５０ｎｍのイリジウム膜である導電膜１７（請求項における第１の導電膜。）が形成されている。

導電膜１７の上には、膜厚５０ｎｍの窒化シリコンからなる第１の絶縁膜１８が形成されている。第１の絶縁膜１８の上には膜厚５００ｎｍの酸化シリコンからなる第２の絶縁膜２０が形成されている。第２の絶縁膜２０には、第１の絶縁膜１８の上面を露出する開口部が形成されている。

開口部の底面及び側壁並びに第２の絶縁膜２０の上面における開口部の周辺の部分を覆うように、膜厚が５０ｎｍの酸化イリジウムからなる下部電極２２が形成されている。

下部電極２２は、第１の絶縁膜１８を貫通するビアプラグ２６を介在させて導電膜１７と電気的に接続されている。本実施形態においては、ビアプラグ２６は下部電極２２と一体に形成されている。これにより、下部電極２２は導電膜１７及びコンタクトプラグ１６を介在させてトランジスタ１４のソース又はドレイン領域１２と電気的に接続されている。また、ビアプラグ２６は、コンタクトプラグ１６が導電膜１７の下面と接続された部分と横方向にずれた位置において導電膜１７の上面と接続されている。

下部電極２２の上には、膜厚が５０ｎｍのＳＢＴＮからなる強誘電体膜２３が形成されている。強誘電体膜２３の上には膜厚が５０ｎｍの酸化イリジウムよりなる上部電極２４が形成されている。下部電極２２と強誘電体膜２３と上部電極２４とにより容量素子２５が形成されている。トランジスタ１４がアクセストランジスタとなり、容量素子２５がデータ蓄積容量素子となることにより不揮発性メモリとして機能する。

本実施形態の半導体装置においては、導電膜１７が柱状結晶構造を有するイリジウム膜により形成されている。図２は導電膜１７の結晶構造を示している。図２に示すように導電膜１７は、イリジウムの柱状結晶５１が横に並んだ多結晶膜である。柱状結晶５１の部分はほとんど酸素を透過しないが、柱状結晶５１同士の間の粒界５２の部分は、欠陥が多く疎であるため酸素が容易に拡散する。特に、３つの柱状結晶５１の間に形成された粒界５３においては酸素が高速に拡散する。従って、導電膜１７の上下方向には酸素の拡散が容易に生じる。一方、横方向には粒状結晶が障害となり、平面的に屈曲してつながった粒界を通らなければならず拡散経路が長くなるため酸素の透過がほとんど生じない。

強誘電体膜２３を酸素雰囲気で高温熱処理する際には、下部電極２２を透過した酸素が導電膜１７に供給される。導電膜１７は、上下方向には酸素を透過しやすいため、導電膜１７に対して下部電極２２と反対側の部分にコンタクトプラグ１６が形成されている場合には、導電膜１７を透過した酸素によってコンタクトプラグ１６が酸化される（図３（ａ））。

一方、本実施形態の半導体装置においては、図３(ｂ)に示すように下部電極２２が導電膜１７の上面と接続された位置は、コンタクトプラグ１６が導電膜１７の下面と接続された位置と横方向にずれており、下部電極２２とコンタクトプラグ１６とを電気的に接続する最短の導電経路５４は柱状結晶構造を横切るように形成されている。

従って、下部電極２２を通して導電膜１７に供給された酸素が、導電膜１７の横方向にはほとんど拡散しないため、コンタクトプラグ１６にほとんど到達せず、コンタクトプラグ１６の酸化を抑えることができる。

以下に、第１の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。図４（ａ）〜（ｃ）及び図５（ａ）〜（ｃ）は、本実施形態の半導体装置の製造方法を工程順に示している。

まず、図４（ａ）に示すように半導体基板１１の上に既知の方法に従いソース又はドレイン領域１２と、ゲート電極１３とを有するトランジスタ１４を形成する。

次に、図４（ｂ）に示すように半導体基板１１の上に、トランジスタ１４を覆うようにＢＰＳＧ膜からなる層間絶縁膜１５を形成する。層間絶縁膜１５にソース又はドレイン領域１２を露出するコンタクトホールを形成した後、コンタクトホールにタングステン等を充填してコンタクトプラグ１６を形成する。

次に、図４（ｃ）に示すように層間絶縁膜１５の上に、コンタクトプラグ１６を覆う導電膜１７を形成する。導電膜１７にはイリジウムを用い、スパッタ法を用いて成膜した。例えば、基板温度を２００℃とし、アルゴン雰囲気でイリジウムターゲットをスパッタすることにより、膜厚が５０ｎｍで粒径が約３０ｎｍの柱状結晶構造を有するイリジウム膜が得られる。得られたイリジウム膜は、緻密化するために急速加熱法を用いて窒素雰囲気にて６５０℃で加熱処理する。

次に、図５（ａ）に示すように導電膜１７の上に膜厚が５０ｎｍの窒化シリコン膜である第１の絶縁膜１８を形成した後、形成した第１の絶縁膜１８に、導電膜１７の上面を露出するビアホール１８ａを形成する。この際に、導電膜１７の上面以外の部分が露出しないようにする。また、導電膜１７の上面のうちコンタクトプラグ１６の真上（直上）の部分を露出しないようにする。続いて、第１の絶縁膜１８の上に膜厚が５００ｎｍの酸化シリコンからなる第２の絶縁膜２０を形成した後、第２の絶縁膜２０にビアホール１８ａを露出する開口部２０ａを形成する。なお、第１の絶縁膜１８と第２の絶縁膜２０とを堆積し、続いて開口部２０ａを形成した後にビアホール１８ａを形成してもよい。

次に、図５（ｂ）に示すようにビアホール１８ａを埋め且つ開口部２０ａの底面及び側壁並びに第２の絶縁膜２０の上における開口部２０ａの周辺の領域を覆うように、膜厚が２５ｎｍの酸化イリジウムからなる下部電極２２を形成する。下部電極２２は、導電膜１７及びコンタクトプラグ１６を介在させてトランジスタ１４のソース又はドレイン領域１２と電気的に接続する。

次に、図５（ｃ）に示すように下部電極２２の上に、膜厚が５０ｎｍのＳＢＴＮからなる強誘電体膜２３を形成する。次に、強誘電体膜２３の上に膜厚が５０ｎｍの酸化イリジウムよりなる上部電極２４を形成する。続いて、既知の方法により酸素雰囲気において強誘電体膜２３を熱処理して結晶化することにより、下部電極２２と強誘電体膜２３と上部電極２４とからなる容量素子２５が形成される。トランジスタ１４がアクセストランジスタ、容量素子２５がデータ蓄積容量素子となることで不揮発性メモリが形成される。

本実施形態によれば、下部電極２２をビアホール１８ａに埋め込むように形成する。従って、ビアプラグ２６と下部電極２２とを一体に形成することができるので、工程数を削減することができる。

（第１の実施形態の第１変形例）
以下に、本発明の第１の実施形態の第１変形例について図面を参照しながら説明する。図６は本変形例に係る半導体装置の断面構造を示している。図６において図１と同一の構成要素には同一の符号を附すことにより説明を省略する。

図６に示すように本変形例の半導体装置は、下部電極２２とは別に形成されたビアプラグ２７を介在させて導電膜１７の上面と電気的に接続されている。

以下に、本変形例に係る半導体装置の製造方法について図面を参照しながら説明する。図７（ａ）〜（ｃ）は本変形例に係る半導体装置の製造方法を工程順に示している。なお、ビアホール１８ａを形成するまでの工程は、第１の実施形態と同じであるため説明を省略する。

図７（ａ）に示すように第１の絶縁膜１８の上に、ビアホール１８ａを埋め導電膜１７と接するように酸化イリジウム膜を形成した後、化学機械研磨（ＣＭＰ）法により不要な酸化イリジウム膜を除去して、ビアプラグ２７を形成する。

次に、図７（ｂ）に示すように第１の絶縁膜１８の上に膜厚が５００ｎｍの酸化シリコンからなる第２の絶縁膜２０を形成した後、第２の絶縁膜２０にビアプラグ２７を露出する開口部２０ａを形成する。

次に、図７（ｃ）に示すように開口部２０ａの底面及び側壁並びに第２の絶縁膜２０の上における開口部２０ａの周辺の領域を覆うように、膜厚が２５ｎｍの酸化イリジウムからなる下部電極２２を形成する。下部電極２２はビアプラグ２７と導電膜１７とコンタクトプラグ１６とを介在させてトランジスタ１４のソース又はドレイン領域１２と電気的に接続される。続いて、下部電極２２の上に、膜厚が５０ｎｍのＳＢＴＮからなる強誘電体膜２３を形成する。次に、強誘電体膜２３の上に膜厚が５０ｎｍの酸化イリジウムよりなる上部電極２４を形成する。続いて、酸素雰囲気において強誘電体膜２３を熱処理して結晶化することにより、下部電極２２と強誘電体膜２３と上部電極２４とからなる容量素子２５が形成される。トランジスタ１４がアクセストランジスタ、容量素子２５がデータ蓄積容量素子となることで不揮発性メモリが形成される。

本変形例の半導体装置においては、ビアプラグ２７を別途形成しているため、上述した第１の実施形態よりも容量素子２５の底面を平坦な面の上に形成することができる。従って、下部電極膜の形成が容易となり膜質の安定した下部電極を形成できる。その結果、強誘電体膜２４の被覆不足等の容量素子２５の形状に起因する不良が発生せず、リーク電流や耐圧の劣化といた問題のない良好な容量素子を有する半導体装置を得ることができる。

（第１の実施形態の第２変形例）
以下、本発明の第１の実施形態の第２変形例に係る半導体装置について図面を参照しながら説明する。図８は本変形例に係る半導体装置の断面構造を示している。図８において図１と同一の構成要素には同一の符号を附すことにより説明を省略する。

図８に示すように本変形例の半導体装置は、導電膜１７が凸部３７を有し、凸部３７をビアプラグとして下部電極２２の下面と導電膜１７の上面とが電気的に接続されている。

以下に、本変形例に係る半導体装置の製造方法について図面を参照しながら説明する。図９（ａ）〜（ｃ）は本変形例に係る半導体装置の製造方法を工程順に示している。なお、コンタクトプラグ１６を形成するまでの工程は、第１の実施形態と同じであるため説明を省略する。

図９（ａ）に示すように層間絶縁膜１６の上にスパッタ法を用いて厚さが１００ｎｍのイリジウム膜を形成した後、ドライエッチング法によりイリジウム膜を選択的に５０ｎｍ除去する。これにより、凸部３７を有するイリジウム膜を形成する。続いて、ドライエッチング法により、不要なイリジウム膜を除去して凸部３７を有する導電膜１７を形成する。次に、化学気相成長法により層間絶縁膜１６の上に、導電膜１７を覆う窒化シリコン膜を形成した後、ＣＭＰ法により窒化シリコン膜を研磨して凸部３７の上面を露出することにより第１の絶縁膜１８を形成する。

次に、図９（ｂ）に示すように第１の絶縁膜１８の上に膜厚が５００ｎｍの酸化シリコンからなる第２の絶縁膜２０を形成した後、第２の絶縁膜２０に凸部３７の上面を露出する開口部２０ａを形成する。

次に、図９（ｃ）に示すように開口部２０ａの底面及び側壁並びに第２の絶縁膜２０の上における開口部２０ａの周辺の領域を覆うように、膜厚が２５ｎｍの酸化イリジウムからなる下部電極２２を形成する。下部電極２２は導電膜１７及びコンタクトプラグ１６を介在させてトランジスタ１４のソース又はドレイン領域１２と電気的に接続される。続いて、下部電極２２の上に、膜厚が５０ｎｍのＳＢＴＮからなる強誘電体膜２３を形成する。次に、強誘電体膜２３の上に膜厚が５０ｎｍの酸化イリジウムよりなる上部電極２４を形成する。続いて、酸素雰囲気において強誘電体膜２３を熱処理して結晶化することにより、下部電極２２と強誘電体膜２３と上部電極２４とからなる容量素子２５が形成される。トランジスタ１４がアクセストランジスタ、容量素子２５がデータ蓄積容量素子となることで不揮発性メモリが形成される。

本変形例の半導体装置においては、断面凸状に形成された導電膜１７に設けられた凸部３７によって下部電極２２の底面と導電膜１７の上面とが電気的に接続されている。従って、容量素子２５の底面は平坦な面の上に形成されるので、強誘電体膜２４の被覆不足等の容量素子２５の形状に起因する不良が発生せず、リーク電流や耐圧の劣化といた問題のない良好な容量素子を得ることができる。

（第２の実施形態）
以下に、本発明の第２の実施形態について図面を参照しながら説明する。図１０は第２の実施形態に係る半導体装置の断面構造を示している。図１０において図１と同一の構成要素には同一の符号を附すことにより説明を省略する。

図１０に示すように、本実施形態の半導体装置は、第１の絶縁膜１８の上に形成された上部導電膜４７（請求項における第２の導電膜。）を備えており、容量素子２５は上部導電膜２５の上に形成されている。また、上部導電膜４７は、導電膜１７及び第１の絶縁膜１８の側面を覆うように形成されており、上部導電膜４７は、導電膜１７の側面と電気的に接続されている。なお、上部導電膜４７は、粒径約３０ｎｍの柱状結晶構造を有する膜厚５０ｎｍのイリジウム膜からなる。

以下に、第２の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。図１１（ａ）〜（ｃ）は本実施形態に係る半導体装置の製造方法を工程順に示している。なお、コンタクトプラグ１６を形成するまでの工程は、第１の実施形態と同じであるため説明を省略する。

図１１（ａ）に示すようにコンタクトプラグ１６を形成した後、層間絶縁膜１６の上にイリジウム膜及び窒化シリコン膜を順次積層する。続いて、ドライエッチ法によりイリジウム膜及び窒化シリコン膜の不要な部分を除去して導電膜１７及び第１の絶縁膜１８を形成する。

次に、図１１（ｂ）に示すように層間絶縁膜１６の上に、第１の絶縁膜１８の上面並びに導電膜１７及び第１の絶縁膜１８の側面を覆うようにイリジウム膜を形成する。続いて、ドライエッチング法によりイリジウム膜の不要な部分を除去して、第１の絶縁膜１８の上面並びに導電膜１７及び第１の絶縁膜１８の側面を覆う上部導電膜４７を形成する。続いて、層間絶縁膜１６及び上部導電膜４７の上に第２の絶縁膜２０を形成した後、上部導電膜４７を露出する開口部２０ａを形成する。

次に、図１１（ｃ）に示すように、開口部２０ａの底面及び側壁並びに第２の絶縁膜２０の上における開口部２０ａの周辺の領域を覆うように、膜厚が２５ｎｍの酸化イリジウムからなる下部電極２２を形成する。下部電極２２は上部導電膜４７と導電膜１７とコンタクトプラグ１６とを介在させてトランジスタ１４のソース又はドレイン領域１２と電気的に接続される。続いて、下部電極２２の上に、膜厚が５０ｎｍのＳＢＴＮからなる強誘電体膜２３を形成する。次に、強誘電体膜２３の上に膜厚が５０ｎｍの酸化イリジウムよりなる上部電極２４を形成する。続いて、酸素雰囲気において強誘電体膜２３を熱処理して結晶化することにより、下部電極２２と強誘電体膜２３と上部電極２４とからなる容量素子２５が形成される。トランジスタ１４がアクセストランジスタ、容量素子２５がデータ蓄積容量素子となることで不揮発性メモリが形成される。

本実施形態の半導体装置においては、上部導電膜４７及び第１の導電膜４７を透過しなければ、下部電極２２を透過した酸素がコンタクトプラグ１６に到達しないため、酸素の拡散を抑制する効果がさらに向上する。

なお本変形例においては、上部導電膜としてイリジウムを用いたが、他の白金族金属である白金、ルテニウム、パラジウム、ロジウム又はオスミウムを用いてもよい。

このような構成とすることにより、下部電極２２とコンタクトプラグ１６との導電経路は、コンタクトプラグ１６の真上を迂回し、導電膜１７の側面を経由する。このため、導電経路つまり酸素の拡散距離が長くなる。また、導電経路が導電膜１７の柱状結晶を横切るため、酸素は導電膜１７の柱状結晶を迂回しなければ拡散できない。その結果、コンタクトプラグ１６の酸化をより効果的に防止することができる。

（第２の実施形態の一変形例）
以下に、本発明の第２の実施形態の一変形例について図面を参照しながら説明する。図１２は本変形例に係る半導体装置の断面構造を示している。なお、図１２において図１０と同一の構成要素には同一の符号を附すことにより説明を省略する。

図１２に示すように本変形例の半導体装置は、上部導電膜４７と導電膜１７とが、導電膜１７、第１の絶縁膜１８及び上部導電膜４７の側面を覆うサイドウォール導電膜４８によって電気的に接続されている。

以下に、本変形例に係る半導体装置の製造方法について図面を参照しながら説明する。図１３（ａ）〜（ｃ）は本変形例に係る半導体装置の製造方法を工程順に示している。なお、コンタクトプラグ１６を形成するまでの工程は、第１の実施形態と同じであるため説明を省略する。

図１３（ａ）に示すようにコンタクトプラグ１６を形成した後、層間絶縁膜１６の上に第１のイリジウム膜、窒化シリコン膜及び第２のイリジウム膜からなる積層膜４９を順次積層する。続いて、ドライエッチ法により積層膜４９の不要な部分を除去して導電膜１７、第１の絶縁膜１８及び上部導電膜４７を形成する。

次に、図１３（ｂ）に示すように層間絶縁膜１６の上に、イリジウム膜を形成した後、不要な部分を除去することにより積層膜４９の側面を覆うサイドウォール導電膜４８を形成する。続いて、層間絶縁膜１６及び上部導電膜４７の上に第２の絶縁膜２０を形成した後、上部導電膜４７を露出する開口部２０ａを形成する。

次に、図１３（ｃ）に示すように、開口部２０ａの底面及び側壁並びに第２の絶縁膜２０の上における開口部２０ａの周辺の領域を覆うように、膜厚が２５ｎｍの酸化イリジウムからなる下部電極２２を形成する。下部電極２２は上部導電膜４７と導電膜１７とコンタクトプラグ１６とを介在させてトランジスタ１４のソース又はドレイン領域１２と電気的に接続される。続いて、下部電極２２の上に、膜厚が５０ｎｍのＳＢＴＮからなる強誘電体膜２３を形成する。次に、強誘電体膜２３の上に膜厚が５０ｎｍの酸化イリジウムよりなる上部電極２４を形成する。続いて、酸素雰囲気において強誘電体膜２３を熱処理して結晶化することにより、下部電極２２と強誘電体膜２３と上部電極２４とからなる容量素子２５が形成される。トランジスタ１４がアクセストランジスタ、容量素子２５がデータ蓄積容量素子となることで不揮発性メモリが形成される。

本実変形例の半導体装置においては、下部電極２２を透過した酸素がコンタクトプラグ１６に到達するためには、上部導電膜４７、サイドウォール導電膜４８及び第１の導電膜４７を透過しなければならない。従って、酸素の拡散を抑制する効果がさらに向上する。また、第４の実施形態と異なり上部導電膜４７を加工する工程がないため、フォトマスク工程を１回削減することができる。従って、製造コストを低減することができる。また、フォトマスクのずれ等を考慮するとより微細なメモリセルを形成することが可能となる。

なお、下部電極２２とコンタクトプラグ１６との間の酸素の拡散経路を長くするためには、サイドウォール導電膜４８により上部導電膜４７と導電膜１７とを電気的に接続することが好ましいが、第１の絶縁膜１８を貫通するビアプラグ等により上部導電膜４７と導電膜１７とを電気的に接続することも可能である。この場合には、ビアプラグと上部導電膜４７とが接続された部分が、下部電極２２と上部導電膜とが接続された部分の反対側とならないようにすると共に、ビアプラグと導電膜１７とが接続された部分が、コンタクトプラグ１６と導電膜１７とが接続された部分の反対側とならないようにする。

なお、本変形例においては、サイドウォール導電膜としてイリジウムを用いたが、他の白金族金属である白金、ルテニウム、パラジウム、ロジウム又はオスミウムを用いてもよい。

また、各実施形態及び変形例において導電膜１７にイリジウムを用いたが、他の白金族金属である白金、ルテニウム、パラジウム、ロジウム又はオスミウムを用いてもよい。第１の絶縁膜１８には窒化シリコンを用いたが、酸化チタン、酸化タンタル、酸化シリコン及び窒化チタン等の絶縁性を有し、酸素の拡散が生じにくい他の材料を用いてもよい。また、これらの材料を含む混合物を用いてもよい。下部電極２２には酸化イリジウムを用いたが、他の白金属金属であるルテニウム、パラジウム、ロジウム又はオスミウムの酸化物を用いてもよい。強誘電体膜には、ＳＢＴＮに代えてＢＬＴ等の他の強誘電体膜を用いてもよい。コンタクトプラグには、タングステンに代えてポリシリコンを用いてもよい。

なお、強誘電体膜１９を凹部に形成する立体スタック型構造を形成する例を示したが、単なる平面スタック型構造を用いてもよいし、他の構造を用いてもよい。

本発明の半導体装置及びその製造方法は、スタック型の容量素子構造を有する半導体装置において、酸素雰囲気における高温熱処理の際にプラグの酸化を防止し、信頼性に優れた半導体装置を実現できるという効果を有し、強誘電体又は高誘電体を用いた容量素子を有する半導体装置及びその製造方法等に有用である。

本発明の第１の実施形態に係る半導体装置を示す断面図である。 本発明の第１の実施形態に係る半導体装置の導電膜の構造を示す斜視図である。 本発明の第１の実施形態に係る半導体装置の要部を、従来の半導体装置と比較して示す断面図である。 本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 本発明の第１の実施形態の第１変形例に係る半導体装置を示す断面図である。 本発明の第１の実施形態の第１変形例に係る半導体装置の製造方法を工程順に示す断面図である。 本発明の第１の実施形態の第２変形例に係る半導体装置を示す断面図である。 本発明の第１の実施形態の第２変形例に係る半導体装置の製造方法を工程順に示す断面図である。 本発明の第２の実施形態に係る半導体装置を示す断面図である。 本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 本発明の第２の実施形態の一変形例に係る半導体装置を示す断面図である。 本発明の第２の実施形態の一変形例に係る半導体装置の製造方法を工程順に示す断面図である。 従来例に係る半導体装置を示す断面図である。

符号の説明

１１ 半導体基板
１２ ソース又はドレイン領域
１３ ゲート電極
１４ トランジスタ
１５ 層間絶縁膜
１６ コンタクトプラグ
１７ 導電膜
１８ 第１の絶縁膜
１８ａ ビアホール
２０ 第２の絶縁膜
２０ａ 開口部
２２ 下部電極
２３ 強誘電体膜
２４ 上部電極
２５ 容量素子
２６ ビアプラグ
２７ ビアプラグ
３７ 凸部
４７ 上部導電膜
４８ サイドウォール導電膜
４９ 積層膜
５１ 柱状結晶
５２ 粒界
５３ 粒界
５４ 最短の導電経路

Claims (17)

1. 半導体基板の上に形成された層間絶縁膜と、
   前記層間絶縁膜を貫通し、前記半導体基板と接続された第１のプラグと、
   前記層間絶縁膜の上に形成され、前記第１のプラグと接続された白金族金属からなり柱状結晶構造を有する第１の導電膜と、
   前記第１の導電膜の上に形成された絶縁膜と、
   前記絶縁膜の上に形成され、下部電極、容量絶縁膜及び上部電極からなる容量素子とを備え、
   前記下部電極は、前記第１の導電膜の上面と接続され、
   前記第１のプラグと前記下部電極とを結ぶ最短の導電経路は、前記柱状結晶構造を横切るように形成されていることを特徴とする半導体装置。
2. 前記絶縁膜を貫通し、前記下部電極の下面と前記第１の導電膜の上面とを接続する第２のプラグをさらに備え、
   前記第２のプラグは、前記第１の導電膜の上面における前記第１のプラグと対向する部分を除く領域と接続されていることを特徴とする請求項１に記載の半導体装置。
3. 前記第２のプラグは、前記下部電極と一体に形成されていることを特徴とする請求項２に記載の半導体装置。
4. 前記第２のプラグは、白金族金属からなり柱状結晶構造を有することを特徴とする請求項２に記載の半導体装置。
5. 前記第２のプラグは、前記第１の導電膜と一体に形成されていることを特徴とする請求項２に記載の半導体装置。
6. 前記絶縁膜の上に形成され、白金族金属からなり柱状結晶構造を有する第２の導電膜をさらに備え、
   前記容量素子は、前記第２の導電膜と接続されており、
   前記第２の導電膜は、前記第１の導電膜における前記第１のプラグと対向する部分を除く領域と接続されていることを特徴とする請求項１に記載の半導体装置。
7. 前記第２の導電膜は、前記第１の導電膜の側面と接続されていることを特徴とする請求項６に記載の半導体装置。
8. 前記第２の導電膜は、前記第１の導電膜、絶縁膜及び第２の導電膜の側面に形成されたサイドウォール導電膜により、前記第１の導電膜と接続されていることを特徴とする請求項７に記載の半導体装置。
9. 前記第１の導電膜は、イリジウムを含む単層膜であることを特徴とする請求項１から８のいずれか１項に記載の半導体装置。
10. 前記第２の導電膜は、イリジウムを含む単層膜であることを特徴とする請求項６から８のいずれか１項に記載の半導体装置。
11. 半導体基板の上に層間絶縁膜を形成する工程（ａ）と、
    前記層間絶縁膜に前記半導体基板と接続された第１のプラグを形成する工程（ｂ）と、
    前記層間絶縁膜の上に、下面が前記第１のプラグと接続されるように、白金族金属からなり柱状結晶構造を有する第１の導電膜を形成する工程（ｃ）と、
    前記第１の導電膜の上に絶縁膜を形成する工程（ｄ）と、
    前記絶縁膜の上に、下部電極、容量絶縁膜及び上部電極からなる容量素子を形成する工程（ｅ）とを備え、
    前記下部電極は、前記第１の導電膜における前記第１のプラグと対向する部分を除く領域と接続することを特徴とする半導体装置の製造方法。
12. 前記工程（ｄ）と前記工程（ｅ）との間に、
    前記絶縁膜に、前記第１の導電膜と接続された第２のプラグを形成する工程をさらに備え、
    前記工程（ｅ）において、前記下部電極は、前記第２のプラグと接続されるように形成することを特徴とする請求項１１に記載の半導体装置の製造方法。
13. 前記工程（ｄ）と前記工程（ｅ）との間に、
    前記絶縁膜に、前記第１の導電膜を露出する開口部を形成する工程をさらに備え、
    前記工程（ｅ）において、前記下部電極は前記開口部を埋め且つ前記第１の導電膜と接続されるように形成することを特徴とする請求項１１に記載の半導体装置の製造方法。
14. 前記工程（ｃ）において、前記第１の導電膜は凸部を有するように形成され、
    前記工程（ｄ）において、前記絶縁膜は、少なくとも前記第１の導電膜の凸部の頂面を露出するように形成することを特徴とする請求項１１に記載の半導体装置の製造方法。
15. 前記工程（ｄ）と前記工程（ｅ）との間に、
    前記絶縁膜の上に、白金族金属からなり柱状結晶構造を有する第２の導電膜を、前記第１の導電膜と接続されるように形成する工程（ｆ）をさらに備え、
    前記工程（ｅ）において、前記下部電極は前記第２の導電膜の上に形成することを特徴とする請求項１１に記載の半導体装置の製造方法。
16. 前記工程（ｆ）において、前記第２の導電膜は、前記絶縁膜及び第１の導電膜の側面を覆うようことにより、前記第２の導電膜と前記第１の導電膜の側面とを接続することを特徴とする請求項１５に記載の半導体装置の製造方法。
17. 前記工程（ｆ）と前記工程（ｅ）との間に、
    前記第２の導電膜と前記絶縁膜と前記第１の導電膜との側面を覆うサイドウォール導電膜を形成する工程をさらに備えていることを特徴とする請求項１５に記載の半導体装置の製造方法。
    

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