DE102020133314A1 - 3d-speicher mit leitfähigen graphitstreifen - Google Patents

3d-speicher mit leitfähigen graphitstreifen Download PDF

Info

Publication number
DE102020133314A1
DE102020133314A1 DE102020133314.5A DE102020133314A DE102020133314A1 DE 102020133314 A1 DE102020133314 A1 DE 102020133314A1 DE 102020133314 A DE102020133314 A DE 102020133314A DE 102020133314 A1 DE102020133314 A1 DE 102020133314A1
Authority
DE
Germany
Prior art keywords
dielectric
data storage
strips
layers
stacks
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102020133314.5A
Other languages
English (en)
Inventor
Chun-Chieh Lu
Sai-Hooi Yeong
Yu-Ming Lin
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US17/113,296 external-priority patent/US11839080B2/en
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102020133314A1 publication Critical patent/DE102020133314A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1606—Graphene
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/10—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the top-view layout
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/02—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using elements whose operation depends upon chemical change
    • G11C13/025—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using elements whose operation depends upon chemical change using fullerenes, e.g. C60, or nanotubes, e.g. carbon or silicon nanotubes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5221—Crossover interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/78391—Field effect transistors with field effect produced by an insulated gate the gate comprising a layer which is used for its ferroelectric properties
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/20—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the memory core region
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/30—Resistive cell, memory material aspects
    • G11C2213/35—Material including carbon, e.g. graphite, grapheme

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Multi-Process Working Machines And Systems (AREA)

Abstract

Ein Prozess zum Bilden einer dreidimensionalen Speicheranordnung (3D-Speicheranordnung) umfasst das Bilden eines Stapels aufweisend eine durch dielektrische Schichten voneinander getrennte Mehrzahl leitfähiger Schichten eines Materials auf Kohlenstoffbasis. Das Ätzen von Gräben in den Stapel zerteilt die leitfähigen Schichten in leitfähige Streifen. Die entstehende Struktur weist eine zweidimensionale Anordnung horizontaler leitfähiger Streifen auf. Speicherzellen können entlang der Länge jedes der Streifen verteilt sein, um eine 3D-Anordnung zu schaffen. Die leitfähigen Streifen ermöglichen zusammen mit zusätzlichen leitfähigen Strukturen, welche eine vertikale oder horizontale Ausrichtung aufweisen können, dass die Speicherzellen einzeln adressiert beziehungsweise angesteuert werden können. Das Bilden der leitfähigen Schichten aus Material auf Kohlenstoffbasis erleichtert das Ätzen der Gräben mit einem hohen Aspektverhältnis. Folglich ermöglicht das Bilden der leitfähigen Schichten aus Material auf Kohlenstoffbasis, dass die Speicheranordnung mehr Schichten oder eine höhere Flächendichte aufweist.

Description

  • VERWEIS AUF VERWANDTE ANMELDUNG
  • Diese Anmeldung beansprucht die Priorität der vorläufigen U.S.-Patentanmeldung Nr. 63/031,025 , eingereicht am 28. Mai, 2020, deren Inhalt durch Bezugnahme vollumfänglich in die vorliegende Anmeldung aufgenommen wird.
  • ALLGEMEINER STAND DER TECHNIK
  • Zweidimensionale Speicheranordnungen (2D-Speicheranordnungen) sind in elektronischen Vorrichtungen weit verbreitet, und können zum Beispiel NOR-Flash-Speicheranordnungen, NAND-Flash-Speicheranordnungen, dynamische Direktzugriffsspeicheranordnungen (DRAM-Anordnungen) und so weiter umfassen. 2D-Speicheranordnungen erreichen jedoch langsam die Grenzen der möglichen Skalierung/Verkleinerung und somit die Grenzen hinsichtlich der Speicherdichte. Dreidimensionale Speicheranordnungen (3D-Speicheranordnungen) sind ein vielversprechender Kandidat zur Erhöhung der Speicherdichte, und können zum Beispiel 3D-NAND-Flash-Speicheranordnungen, 3D-NOR-Flash-Speicheranordnungen und so weiter umfassen.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1A stellt eine perspektivische Ansicht einer ersten 3D-Speicheranordnung dar, welche eine 3D-Speicheranordnung im Einklang mit einigen Aspekten der vorliegenden Lehren ist.
    • 1B stellt einen vertikalen Querschnitt der 3D-Speicheranordnung von 1A in der Ebene B dar.
    • 1C stellt einen horizontalen Querschnitt der 3D-Speicheranordnung von 1A in der Ebene C dar.
    • 2 ist eine Draufsicht, welche eine integrierte Schaltung mit der 3D-Speicheranordnung von 1A darstellt.
    • 3 stellt einen Querschnitt einer integrierten Schaltung dar, welche die 3D-Speicheranordnung von 1A aufweist.
    • 4 stellt einen äquivalenten Schaltplan für die 3D-Speicheranordnung von 1A bereit.
    • Die 5A - 5C stellen vertikale und horizontale Querschnitte einer zweiten 3D-Speicheranordnung dar, welche eine 3D-Speicheranordnung im Einklang mit einigen anderen Aspekten der vorliegenden Lehren ist.
    • Die 6A - 6B stellen vertikale und horizontale Querschnitte einer dritten 3D-Speicheranordnung dar, welche eine 3D-Speicheranordnung im Einklang mit einigen anderen Aspekten der vorliegenden Lehren ist.
    • Die 7A - 7B stellen vertikale und horizontale Querschnitte einer vierten 3D-Speicheranordnung dar, welche eine 3D-Speicheranordnung im Einklang mit einigen anderen Aspekten der vorliegenden Lehren ist.
    • Die 8A und 8B bis zu 14A und 14B sind eine Abfolge kombinierter Draufsicht- und Querschnittsdarstellungen, welche ein Verfahren im Einklang mit den vorliegenden Lehren zum Bilden einer Vorrichtung, welche eine 3D-Speicheranordnung mit Merkmalen der ersten 3D-Speicheranordnung aufweist, beispielhaft darstellen.
    • Die 15A und 15B bis 21A und 21B sind eine Abfolge kombinierter Draufsicht- und Querschnittsdarstellungen, welche ein Verfahren im Einklang mit den vorliegenden Lehren zum Bilden einer Vorrichtung, welche eine 3D-Speicheranordnung mit Merkmalen der zweiten 3D-Speicheranordnung aufweist, beispielhaft darstellen.
    • Die 22 bis 29 stellen Querschnittsansichten bereit, welche ein alternatives Verfahren zum Bilden von Stapeln von dielektrischen Streifen/Gate-Streifen im Einklang mit einigen Aspekten der vorliegenden Lehrern darstellen.
    • Die 30A und 30B bis 35A und 35B sind eine Abfolge kombinierter aufgeschnittener Draufsicht- und Querschnittsdarstellungen, welche ein Verfahren im Einklang mit den vorliegenden Lehren zum Bilden einer Vorrichtung, welche eine 3D-Speicheranordnung mit Merkmalen der vierten 3D-Speicheranordnung aufweist, beispielhaft darstellen.
    • Die 36 - 39 stellen Ablaufdiagramme bereit, welche verschiedene Verfahren im Einklang mit den vorliegenden Lehren darstellen, welche zum Bilden von 3D-Speicheranordnungen verwendet werden können.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die vorliegende Offenbarung stellt viele verschiedene Ausführungsformen, oder Beispiele, zum Umsetzen verschiedener Merkmale dieser Offenbarung bereit. Nachfolgend sind spezifische Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Dabei handelt es sich selbstverständlich nur um Beispiele, welche keinesfalls als Einschränkung auszulegen sind. Zum Beispiel kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, in welchen das erste und das zweite Merkmal in direktem Kontakt miteinander gebildet sind, kann jedoch auch Ausführungsformen umfassen, in welchen zusätzliche Merkmale derart zwischen dem ersten Merkmal und dem zweiten Merkmal gebildet sein können, dass das erste und das zweite Merkmal nicht in direktem Kontakt miteinander sein können. Darüber hinaus kann die vorliegende Offenbarung Bezugsziffern und/oder -zeichen in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Vereinfachung und Klarheit, und schreibt für sich selbst keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Ferner können Begriffe räumlicher Beziehungen, wie zum Beispiel „darunter“, „unterhalb“, „niedrig“, „oberhalb“, „obere/r/s“ und dergleichen hierin zum Zweck einer einfacheren Beschreibung der Beziehung eines in den Figuren dargestellten Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en) verwendet werden. Die Begriffe räumlicher Beziehungen sollen dazu dienen, verschiedene Ausrichtungen der Vorrichtung bei der Verwendung oder im Betrieb zusätzlich zur in den Figuren abgebildeten Ausrichtung einzuschließen. Die Vorrichtung kann anders ausgerichtet (um 90 Grad gedreht oder in anderen Ausrichtungen) angeordnet sein, und die hierin verwendeten Begriffe räumlicher Beziehungen können somit auch dementsprechend ausgelegt werden.
  • Ein Prozess zum Bilden einer dreidimensionalen Speicheranordnung (3D-Speicheranordnung) umfasst das Bilden eines Stapels, welcher eine durch dielektrische Schichten voneinander getrennte Mehrzahl leitfähiger Schichten aufweist. Das Ätzen von Gräben in den Stapel teilt die leitfähigen Schichten in leitfähige Streifen. Die entstehende Struktur weist eine zweidimensionale Anordnung horizontaler leitfähiger Streifen auf. Speicherzellen können entlang der Länge jedes der Streifen verteilt sein, um eine 3D-Anordnung zu schaffen. Die leitfähigen Streifen ermöglichen zusammen mit zusätzlichen leitfähigen Strukturen, welche eine vertikale oder horizontale Ausrichtung aufweisen können, dass die Speicherzellen einzeln adressiert beziehungsweise angesteuert werden können.
  • Im Einklang mit den vorliegenden Lehren sind die leitfähigen Schichten aus Graphit oder einem ähnlichen Material auf Kohlenstoffbasis gebildet. Wenn die leitfähigen Schichten Graphit sind, können die Gräben leichter mit einem hohen Aspektverhältnis geätzt werden, als wenn die leitfähigen Schichten aus einem anderen leitfähigen Material, wie zum Beispiel einem Metall, gebildet sind. Folglich ermöglicht es das Bilden der leitfähigen Schichten aus Graphit, dass die Speicheranordnung mehr Schichten und eine höhere Flächendichte aufweist. Eine entstehende 3-D-Speicheranordnung weist leitfähige Streifen aus Graphit auf.
  • Einige Aspekte der vorliegenden Lehren betreffen eine dreidimensionale Anordnung von Speicherzellen eines Typs, in welchem die Speicherzellen eine Source-Seite, eine Drain-Seite, einen Kanal, welcher sich zwischen der Source-Seite und der Drain-Seite erstreckt, ein Steuer-Gate und eine Datenspeicherschicht zwischen dem Steuer-Gate und dem Kanal aufweisen. Innerhalb der Speicheranordnung ist eine Anordnung von Stapeln angeordnet, wobei jeder der Stapel durch dielektrische Streifen getrennte leitfähige Streifen aufweist. Die leitfähigen Streifen erstrecken sich horizontal zur Verbindung mit einer Mehrzahl der Speicherzellen. Im Einklang mit den vorliegenden Lehren sind die leitfähigen Streifen aus einem Material auf Kohlenstoffbasis gebildet. In einigen Ausführungsformen enthält das Material auf Kohlenstoffbasis Graphen. In einigen Ausführungsformen weist das Graphen die Form von Nanobändern auf. In einigen Ausführungsformen ist das Graphen mit Bor dotiert. In einigen Ausführungsformen enthält das Material auf Kohlenstoffbasis nanokristallines Graphit.
  • Der Speicher kann eine beliebige geeignete Architektur aufweisen. Die Architektur kann vertikal, horizontal, quer, dergleichen oder eine beliebige Kombination davon sein. In einigen Ausführungsformen sind die leitfähigen Streifen horizontale Gate-Streifen. In einigen Ausführungsformen erstrecken sich zusätzliche Leiter vertikal durch die Anordnung. Diese Leiter können aus Metall gebildet sein.
  • In einigen Ausführungsformen sind Vertiefungen in den Seiten der Stapel angrenzend an die leitfähigen Streifen gebildet. Eine Datenspeicherschicht kann in diesen Vertiefungen angeordnet sein. Das Bilden der Datenspeicherschicht innerhalb dieser Vertiefungen ermöglicht, dass die Datenspeicherschicht zwischen vertikal benachbarten Speicherzellen in der Anordnung unterbrochen ist. Die Ätzempfindlichkeit von Materialien auf Kohlenstoffbasis ermöglicht die Bildung dieser Vertiefungen.
  • Eine Aspekte der vorliegenden Lehren betreffen eine Speichervorrichtung, welche eine Mehrzahl von Stapeln aufweist, wobei jeder der Stapel zwei oder mehr vertikal gestapelte durch dielektrische Streifen getrennte Gate-Streifen aufweist. Source-Leitungen und Drain-Leitungen sind zwischen den Stapeln angeordnet und erstrecken sich entlang einer Stapelrichtung der Stapel. Speicherzellen in der Anordnung weisen jeweils einen Kanal, welcher sich zwischen einer der Source-Leitungen und einer der Drain-Leitungen erstreckt, sowie eine Datenspeicherstruktur angeordnet zwischen dem Kanal und einem der Gate-Streifen auf. Die Gate-Streifen enthalten Graphit. In einigen Ausführungsformen ist das Graphit Graphen.
  • Einige Aspekte der vorliegenden Lehren betreffen ein Verfahren zum Bilden einer Speichervorrichtung. Das Verfahren umfasst das Bilden eines breiten Stapels aufweisend eine Mehrzahl leitfähiger Schichten und eine Mehrzahl dielektrischer Schichten, das Ätzen von Gräben in die breiten Stapel zum Bilden einer Mehrzahl schmaler Stapel, und das Aufbringen einer Datenspeicherschicht in den Gräben. Die leitfähigen Schichten sind ein Material auf Kohlenstoffbasis, was den Ätzprozess erleichtert.
  • Einige Aspekte der vorliegenden Lehren betreffen ein Verfahren zum Bilden einer Speichervorrichtung. Das Verfahren umfasst das Bilden eines breiten Stapels aufweisend eine Mehrzahl von Dummy-Schichten und eine Mehrzahl dielektrischer Schichten. Ein erster Satz von Gräben wird im Stapel gebildet. Eine erste Dummy-Ätzung wird im ersten Satz von Gräben ausgeführt. Die erste Dummy-Ätzung kann ungefähr die Hälfte jeder der Dummy-Schichten entfernen. Ein erster Abscheidungsprozess wird ausgeführt, um den durch die erste Dummy-Ätzung entfernten Abschnitt der Dummy-Schicht durch ein Material auf Kohlenstoffbasis zu ersetzen. In einigen Ausführungsformen enthält das Material auf Kohlenstoffbasis Graphenblätter. Ein zweiter Satz von Gräben wird im Stapel gebildet. Eine zweite Dummy-Ätzung wird im zweiten Satz von Gräben ausgeführt. Die zweite Dummy-Ätzung kann einen verbleibenden Abschnitt der Dummy-Schichten entfernen. Ein zweiter Abscheidungsprozess wird ausgeführt, um den durch die zweite Dummy-Ätzung entfernten Abschnitt der Dummy-Schicht durch ein Material auf Kohlenstoffbasis zu ersetzen. Durch dieses Verfahren kann das Material auf Kohlenstoffbasis für die leitfähigen Streifen unabhängig von der Anzahl leitfähiger Streifen in jedem der Stapel unter Verwendung von nicht mehr als zwei Abscheidungsschritten aufgebracht werden.
  • 1A stellt eine perspektivische Ansicht einer ersten 3D-Speicheranordnung 100A der Speicherzellen 101A im Einklang mit einigen Aspekten der vorliegenden Lehren dar. 2B stellt einen Querschnitt der ersten 3D-Speicheranordnung 100A entlang einer Ebene B von 1A dar. 2C stellt einen Querschnitt entlang einer Ebene C von 1A dar. Die Linie BC in den 2B und 2C ist am Schnittpunkt von Ebene B und Ebene C angeordnet. Die Ebene B ist vertikal. Die Ebene C ist horizontal.
  • Die erste 3D-Speicheranordnung 100A weist in sich eine Reihe von Stapeln 135A auf. Jeder der Stapel 135A weist Gate-Streifen 123A in einer Mehrzahl von durch dielektrische Streifen 131A getrennten Ebenen 141A - 141D auf. Dieses Beispiel zeigt vier Ebenen 141A - 141D, wobei die Stapel 135A jedoch auch eine größere oder kleinere Anzahl von Ebenen aufweisen können. Dataspeicherstrukturen 108A und Kanalschichten 107A sind an einer ersten Seite 133A und an einer zweiten Seite 133B jedes der Stapel 135A gebildet. Die Datenspeicherstrukturen 108A weisen mindestens eine Datenspeicherschicht 111A auf. Source-/Drain-Verbindungen, welche Source-Leitungen 103A und Drain-Leitungen 119A aufweisen, sind vertikal ausgerichtet und zwischen den Stapeln 135A angeordnet.
  • Die Speicherzellen 101A sind horizontal und vertikal an jeder der ersten Seiten 133A und der zweiten Seiten 133B der Stapel 135A angeordnet. Die horizontale Anordnung der Speicherzellen 101A kann von einer Seite zur anderen variieren, um eine Staffelung zwischen den Speicherzellen 101A an der ersten Seite 133A und den Speicherzellen 101A an der zweiten Seite 133B zu schaffen, wobei die Anordnung der Speicherzellen 101A jedoch von Ebene zu Ebene wiederholt wird.
  • Jede der Speicherzellen 101A weist ein Steuer-Gate 109A, eine Datenspeicherstruktur 108A, einen Kanal 113A, eine Source-Seite 105A und eine Drain-Seite 117A auf. Die Steuer-Gates 109A werden durch die Gate-Streifen 123A geschaffen. Ein einzelner Gate-Streifen 123A kann Steuer-Gates 109A für eine Mehrzahl von Speicherzellen 101A schaffen, unter anderem die Speicherzellen 101A, welche horizontal angrenzend entlang einer Länge eines Gate-Streifens 123A angeordnet sind, sowie die Speicherzellen 101A, welche an gegenüberliegenden Seiten 133A - B des Gate-Streifens 123A angeordnet sind. Der Kanal 113A, die Source-Seite 105A und die Drain-Seite 117A sind alle durch Abschnitte der Kanalschicht 107A bereitgestellt. Die Source-Seite 105A ist ein Abschnitt der Kanalschicht 107A angrenzend an eine Source-Leitung 103A. Die Drain-Seite 117A ist ein Abschnitt der Kanalschicht 107A angrenzend an eine Drain-Leitung 119A. Der Kanal 113A ist ein Abschnitt der Kanalschicht 107A zwischen der Source-Seite 105A und der Drain-Seite 117A.
  • Die Kanalschicht 107A erstreckt sich vertikal durch die Ebenen 141A - 141D, um Kanäle 113A, Source-Seiten 105A und Drain-Seiten 117A für mehrere Speicherzellen 101A bereitzustellen. Desgleichen kann die Datenspeicherstruktur 108A eine Datenspeicherschicht 111A aufweisen, welche über sämtliche der Speicherzellen 101A an der ersten Seite 133A oder der zweiten Seite 133B des Stapels 135A durchgehend angeordnet ist. In einigen Ausführungsformen verläuft die Kanalschicht 107A durchgehend über eine Länge und eine Höhe eines Stapels 135A. Abschnitte der Kanalschicht 107A können die Kanäle 113A, die Source-Seiten 105A und die Drain-Seiten 117A für sämtliche der horizontal und vertikal verteilen Speicherzellen 101A entweder an der ersten Seite 133A oder der zweiten Seite 133B eines Stapels 135A bereitstellen.
  • 2 stellt eine Draufsicht der ersten 3D-Speicheranordnung 100A in einer integrierten Schaltung 200 dar. 3 stellt eine Querschnittsteilansicht der integrierten Schaltung 200 dar. Wie in diesen Figuren gezeigt, können sich die Gate-Streifen 123A stufenweise in veränderlichen Längen über ein Ende der ersten 3D-Speicheranordnung 100A hinaus erstrecken, um eine Treppenstruktur 206 zu bilden, welche es ermöglicht, jeden der Gate-Streifen 123A durch Durchkontaktierungen 209 an einen eigenen Wortleitungsdraht 207 in einer darüber angeordneten Metall-Interconnect-Schicht 301D zu koppeln. Source-Leitungsdrähte 201 und Bit-Leitungsdrähte 203 können ebenfalls in der Metall-Interconnect-Schicht 301D gebildet sein. Die Source-Leitungsdrähte 201 und die Bit-Leitungsdrähte 203 können sich in Bezug auf die Gate-Streifen 123A und die Stapel 135A kreuzweise erstrecken. Jeder der Source-Leitungsdrähte 201 kann mittels Durchkontaktierungen 205 an eine Mehrzahl der Source-Leitungen 103A gekoppelt sein. Jeder der Bit-Leitungsdrähte 203 kann an eine Mehrzahl der Drain-Leitungen 119A gekoppelt sein.
  • 4 stellt einen äquivalenten Schaltplan 400 für die erste 3D-Speicheranordnung 100A bereit. Wie im äquivalenten Schaltplan 400 dargestellt, kann jede der Speicherzellen 101A als ein Transistor arbeiten. Entlang jedem der Gate-Streifen 123A sind M Speicherzellen angeordnet. Es sind K Stapel 135A jeweils aufweisend N Ebenen 141A - 141D angeordnet, wodurch sich eine Gesamtzahl von K*N Gate-Streifen 123A ergibt. Jede der Speicherzellen 101A kann einzeln adressiert werden, indem ein entsprechender Wortleitungsdraht 207, Bit-Leitungsdraht 203 und Source-Leitungsdraht 201 ausgewählt wird. Die Anzahlen von Gate-Streifen 123A, welche mit jedem der Wortleitungsdrähte 207 verbunden sind, die Anzahl von Source-Leitungen 103A, welche mit jedem der Source-Leitungsdrähte 201 verbunden sind, und die Anzahl von Drain-Leitungen 119A, welcher mit jedem der Bit-Leitungsdrähte 203 verbunden sind, können unter Beibehaltung dieses Merkmals verändert werden.
  • Transistoren weisen eine Schwellen-Gate-Spannung auf, bei welcher eine Verbindung von Source zu Drain von offen auf geschlossen umschaltet. In einer Speicherzelle kann diese Schwelle durch Schreib- und Löschvorgänge verändert werden, um zwei oder mehr eindeutige Schwellenspannungen bereitzustellen. Zum Beispiel kann die Datenspeicherstruktur eine Datenspeicherschicht 111A aufweisen, welche eine Polarisation elektrischer Dipole beibehält. Eine Ausrichtung dieser Dipole kann verändert werden, um eine Schwellenspannung am Steuer-Gate 109A zu modulieren, bei welcher ein elektrisches Feld den Kanal 113A leitfähig macht. Eine erste Ausrichtung jener elektrischen Dipole stellt eine erste Schwellenspannung bereit, welche eine logische „1“ darstellen kann, und eine zweite Ausrichtung stellt eine zweite Schwellenspannung bereit, welche eine logische „o“ darstellen kann.
  • In der ersten 3D-Speicheranordnung 100A kann ein Schreibvorgang für eine oder mehrere der Speicherzellen 101A das Setzen eines entsprechenden Wortleitungsdrahts 207 auf eine Programmierspannung Vth umfassen, während ein entsprechender Bit-Leitungsdraht 203 und ein entsprechender Source-Leitungsdraht 201 mit Masse verbunden sind. Die Bit-Leitungsdrähte 203 und die Source-Leitungsdrähte 201 nicht ausgewählter Zellen können schwebend bleiben oder auf eine Spannung wie zum Beispiel ½ Vdd gesetzt werden. Vth kann die höchstmögliche Schwellenspannung für die Speicherzellen 101A sein. Für einen Löschvorgang kann der entsprechende Wortleitungsdraht 207 auf -Vth gesetzt werden, während der entsprechende Bit-Leitungsdraht 203 und der entsprechende Source-Leitungsdraht 201 geerdet werden und die übrigen Bit-Leitungsdrähte 203 und Source-Leitungsdrähte 201 auf -½ Vdd gehalten oder schwebend gelassen werden. Ein Lesevorgang kann das Setzen des Wortleitungsdrahts 207 auf eine Spannung in der Mitte zwischen der ersten Schwellenspannung und der zweiten Schwellenspannung, zum Beispiel ½ Vth, das Setzen des Source-Leitungsdrahts 201 auf Vdd, das Setzen des Bit-Leitungsdrahts 203 auf Masse und das Ermitteln, ob ein entstehender Strom über oder unter einem Grenzwert liegt, umfassen.
  • Die 2-4 zeigen eine Art und Weise, in welcher die Speicherzellen 101A in der ersten 3D-Speicheranordnung 100A innerhalb einer integrierten Schaltung 200 gekoppelt sein können, um Lese-, Schreib- und Löschvorgänge zu ermöglichen. Eine beliebige andere geeignete Kopplung kann ebenfalls verwendet werden, wie zum Beispiel abwechselnde Kopplungen, welche Veränderungen in den Anzahlen von Source-Leitungen 103A, Drain-Leitungen 119A und Gate-Streifen 123A verursachen, welche mit jedem der Source-Leitungsdrähte 201, der Bit-Leitungsdrähte 203 beziehungsweise der Wortleitungsdrähte 207 verbunden sind. Die 2-3 zeigen sämtliche durch die Durchkontaktierungen 209 und die Durchkontaktierungen 205 hergestellten Verbindungen, welche Verbindungen mit den Source-Leitungsdrähten 201, den Bit-Leitungsdrähten 203 und den Wortleitungsdrähten 207, welche in der Metall-Interconnect-Schicht 301D über der ersten 3D-Speicheranordnung 100A angeordnet sind, herstellen, aber einige oder sämtliche dieser Verbindungen können zu Drähten in einer Metall-Interconnect-Schicht 301C unter der ersten 3D-Speicheranordnung 100A hergestellt werden. Die Verwendung sowohl der Metall-Interconnect-Schicht 301C als auch der Metall-Interconnect-Schicht 301D zur Herstellung dieser Verbindungen kann eine Verringerung von parasitären Widerständen und Kapazitäten ermöglichen.
  • Wie in 3 gezeigt, kann die erste 3D-Speicheranordnung 100A zwischen der Metall-Interconnect-Schicht 301C und der Metall-Interconnect-Schicht 301D innerhalb einer Metall-Interconnect-Struktur 315 über einem Substrat 309 angeordnet sein. Die Metall-Interconnect-Schicht 301C und die Metall-Interconnect-Schicht 301D können die 3. beziehungsweise die 4. Metall-Interconnect-Schicht, die 4. beziehungsweise die 5. Metall-Interconnect-Schicht, oder ein beliebiges anderes Paar benachbarter Metall-Interconnect-Schichten in der Metall-Interconnect-Struktur 315 sein. Das Substrat 309 kann ein Halbleitersubstrat sein, und kann Feldeffekttransistoren (FET) 307 und andere Vorrichtungen, welche zum Betreiben der ersten 3D-Speicheranordnung 100A verwendet werden, tragen. Diese Vorrichtungen können durch Drähte 303 und Durchkontaktierungen 305 innerhalb der Metall-Interconnect-Struktur 315 mit der ersten 3D-Speicheranordnung 100A verbunden sein.
  • Das Substrat 309 kann ein aus einem Wafer, wie zum Beispiel einem Silizium-Wafer, geschnittenes Die sein. Das Substrat 309 kann ein Halbleitersubstrat, wie zum Beispiel ein Grundhalbleiter, ein Halbleiter-auf-Isolator-Substrat (SOI-Substrat) oder dergleichen, sein. Andere Substrate, wie zum Beispiel mehrschichtige oder Gradientensubstrate, können ebenfalls verwendet werden. In einigen Ausführungsformen ist oder enthält das Halbleitermaterial des Substrats 309 Silizium, Germanium, Siliziumkarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid, Silizium-Germanium, Galliumarsenidphosphid, Aluminium-Indiumarsenid, Aluminium-Galliumarsenid, Gallium-Indiumarsenid, Gallium-Indiumphosphid und/oder Gallium-Indiumarsenidphosphid, Kombinationen davon oder dergleichen. Das Substrat 309 kann ein dielektrisches Material sein oder enthalten. Zum Beispiel kann das Substrat 309 ein dielektrisches Substrat sein oder kann eine dielektrische Schicht auf einem Halbleitersubstrat aufweisen. Das dielektrische Material kann ein Oxid, wie zum Beispiel Siliziumoxid, eine Nitrid, wie zum Beispiel Siliziumnitrid, ein Karbid, wie zum Beispiel Siliziumkarbid, Kombinationen davon, wie zum Beispiel Siliziumoxynitrid, Siliziumoxykarbid, Siliziumkarbonitrid, dergleichen oder ein beliebiges anderes geeignetes Dielektrikum sein.
  • Unter Bezugnahme auf 3 weist das Substrat 309 eine Hauptfläche 308 auf. Eine Richtung D4 ist lotrecht zur Hauptfläche 308 angeordnet. Die Richtung D4 ist die hierin als die vertikale Richtung bezeichnete, und dient auch als eine Stapelrichtung für die Stapel 135A. Eine Richtung D5 ist lotrecht zur Richtung D4 angeordnet und verläuft parallel zur Hauptfläche 308, ist eine Richtung, entlang welcher sich die Gate-Streifen 123A erstrecken, und wird hierin als eine horizontale Richtung bezeichnet.
  • In den Beispielen dieser Offenbarung sind die Speicherzellen von einem Typ, welcher die Struktur eines Transistors aufweist, obwohl die Konzepte der vorliegenden Offenbarung auch für 3D-Speicheranordnungen mit einem beliebigen anderen Typ von Speicherzelle nützlich sind. In einigen Ausführungsformen sind die Speicherzellen 101A ferroelektrische Speicherzellen, und die Datenspeicherschicht 111A ist oder enthält ein ferroelektrisches Material, welches elektrische Dipole enthält und die Polarisation dieser Dipole beibehält. Beispiele von ferroelektrischen Materialien, welche geeignet sein können, sind Hafnium-Zirkoniumoxid (HfZrO), Hafnium-Aluminiumoxid (HfAlO), Hafnium-Lanthanoxid (HfLaO), Hafnium-Zirkoniumoxid (HfZrO), Hafnium-Ceroxid (HfCeO), Hafniumoxid (HfO), Hafnium-Siliziumoxid (HfSiO), Hafnium-Gadoliniumoxid (HFGdO) oder dergleichen. In einigen Ausführungsformen ist das ferroelektrische Material ein dotiertes Hafniumoxid. In einigen Ausführungsformen ist das dotiert Hafniumoxid in der orthorhomischen Phase. In einigen Ausführungsformen ist der Dotierstoff in einem Atomprozentsatz von 50 % oder weniger enthalten.
  • In einigen Ausführungsformen liegt eine Dicke der Datenspeicherschicht 111A in einem Bereich von ungefähr 5 Nanometer bis ungefähr 20 Nanometer. In einigen Ausführungsformen beträgt die Dicke von ungefähr 5 bis ungefähr 10 Nanometer. In einigen Ausführungsformen beträgt die Dicke von ungefähr 10 bis ungefähr 15 Nanometer. Falls die Datenspeicherschicht 111A ein ferroelektrisches Material ist und ihre Dicke zu gering ist (zum Beispiel weniger als ungefähr 5 Nanometer), kann die Polarisation nicht gut beibehalten werden und die Zuverlässigkeit kann gering sein. Falls die Dicke zu groß ist (zum Beispiel mehr als ungefähr 20 Nanometer), können Programmier- und Löschspannungen groß sein und die Energieeffizienz beeinträchtigen.
  • Falls die Speicherzellen 101A ferroelektrische Speicherzellen sind, kann die Datenspeicherstruktur 108A eine Datenspeicherschicht 111A aufweisen, welche über eine Mehrzahl von Speicherzellen 101A durchgehend angeordnet ist. In einer ferroelektrischen Speicherzelle kann die Datenspeicherschicht 111A Informationen lokal speichern, ohne elektrisch von den Datenspeicherschichten benachbarter Zellen isoliert zu sein. Die Datenspeicherstruktur 108A kann ferner eine dielektrische Gate-Schicht (nicht gezeigt) zwischen der Datenspeicherschicht 111A und dem Kanal 113A aufweisen. Die dielektrische Gate-Schicht kann als eine separate Schicht aufgebracht werden, oder ihre spontane Bildung durch eine Reaktion, wie zum Beispiel eine Reaktion zwischen der Datenspeicherschicht 111A und der Kanalschicht 107A kann ermöglicht werden. Die dielektrische Gate-Schicht kann aus einem beliebigen geeigneten Material sein. Zum Beispiel kann die dielektrische Gate-Schicht Siliziumoxid (zum Beispiel Si02), Aluminiumoxid (zum Beispiel Al2O3), Siliziumoxynitrid (zum Beispiel SiON), Siliziumnitrid (zum Beispiel, Si3N4), Lanthanoxid (zum Beispiel La2O3), Strontium-Titanoxid (zum Beispiel SrTiO3), undotiertes Hafniumoxid (zum Beispiel HfO2), eine Kombination davon oder dergleichen sein oder enthalten. In einigen Ausführungsformen ist oder enthält die dielektrische Gate-Schicht ein Dielektrikum mit hohem k-Wert, welches ein Material aufweisend eine hohe Dielektrizitätskonstante von mehr als ungefähr 3,9 ist. In verschiedenen Ausführungsformen weist die dielektrische Gate-Schicht eine Dielektrizitätskonstante von ungefähr 3,9 - 15, ungefähr 3,9 - 10 oder ungefähr 10 - 15 auf.
  • In einigen Ausführungsformen beträgt eine Dicke der dielektrischen Gate-Schicht weniger als ungefähr 2,5 Nanometer. In einigen Ausführungsformen beträgt die Dicke von ungefähr 1,5 bis ungefähr 2,5 Nanometer. In einigen Ausführungsformen beträgt die Dicke von ungefähr 1,5 bis ungefähr 1,8 Nanometer. In einigen Ausführungsformen beträgt die Dicke von ungefähr 1,7 bis ungefähr 2,5 Nanometer. Falls die Dicke zu gering ist (zum Beispiel ungefähr 1 Nanometer oder weniger), kann die Datenbeibehaltung gering sein. Falls die Dicke zu groß ist (zum Beispiel mehr als ungefähr 2,5 Nanometer), können die Programmier- und Löschspannungen zu groß sein oder das Speicherfenster (das heißt, ein Unterschied zwischen der hohen und der niedrigen Schwellenspannung) kann zu klein sein. Hohe Programmier- und Löschspannungen verringern die Energieeffizienz. Ein kleines Speicherfenster verringert die Zuverlässigkeit.
  • Die Kanalschicht 107A kann ein Halbleiter sein oder einen solchen enthalten. In einigen Ausführungsformen weist die Kanalschicht 107A einen Oxidhalbleiter auf oder enthält einen solchen. Oxidhalbleiter, welche für die Kanalschicht 107A geeignet sein können, sind zum Beispiel, aber nicht als Einschränkung, Zinkoxid (ZnO), Indium-Wolframoxid (InWO), Indium-Gallium-Zinkoxid (InGaZnO), Indium-Zinkoxid (InZnO), Indium-Gallium-Zink-Zinnoxid (InGaZnSnO oder IGZTO), Indium-Zinnoxid (InSnO oder ITO), Kombinationen davon oder dergleichen. In einigen Ausführungsformen ist oder enthält die Kanalschicht 107A Polysilizium, amorphes Silizium oder dergleichen. In einigen Ausführungsformen weist die Kanalschicht eine Dicke im Bereich von ungefähr 2 nm bis ungefähr 30 nm auf. In einigen Ausführungsformen weist die Kanalschicht eine Dicke im Bereich von ungefähr 2 nm bis ungefähr 10 nm auf. In einigen Ausführungsformen weist die Kanalschicht eine Dicke im Bereich von ungefähr 5 nm bis ungefähr 20 nm auf.
  • In einigen Ausführungsformen sind die Speicherzellen 101A schwebende Gate-Speicherzellen und die Datenspeicherstruktur 108A ist eine Ladungsspeicherstruktur. In diesen Ausführungsformen umfasst das Programmieren das Speichern oder Entfernen einer Ladung aus einer Datenspeicherschicht 111A zwischen zwei dielektrischen Schichten. Jede der zwei dielektrischen Schichten kann ein Oxid, wie zum Beispiel Siliziumoxid, ein Nitrid, wie zum Beispiel Siliziumnitrid, ein Karbid, wie zum Beispiel Siliziumkarbid, Kombinationen davon, wie zum Beispiel Siliziumoxynitrid, Siliziumoxykarbid, Siliziumkarbonitrid oder dergleichen sein. Die Datenspeicherschicht 111A kann auch ein Dielektrikum einer dieser Typen oder eines anderen Typs sein. Zum Beispiel kann die Datenspeicherstruktur 108A eine ONO-Struktur sein, in welcher die Datenspeicherstruktur 108A eine Nitridschicht ist und zwischen zwei Oxidschichten eingebettet ist.
  • Die Gate-Streifen 123A sind leitfähige Strukturen gebildet aus Material auf Kohlenstoffbasis. Das Material kann Graphit sein. Graphen ist eine Form von Graphit. In einigen Ausführungsformen enthält das Material auf Kohlenstoffbasis Graphen. In einigen Ausführungsformen weist das Graphen die Form von Nanobändern auf. In einigen Ausführungsformen ist das Graphen mit Bor dotiert. In einigen Ausführungsformen enthält das Material auf Kohlenstoffbasis nanokristallines Graphit.
  • In einigen Ausführungsformen weisen die Gate-Streifen 123A Graphenblätter auf. In einigen Ausführungsformen weisen die Graphenblätter eine horizontale Ausrichtung auf. In einigen Ausführungsformen weisen die Graphenblätter in einem zentralen Bereich eines Gate-Streifens 123A eine vertikale Ausrichtung auf, und gehen angrenzend an darunter und darüber angeordnete Gate-Streifen 123A zu horizontalen Ausrichtungen über, wodurch insgesamt eine C-förmige Struktur geschaffen wird. Diese Struktur ergibt sich dadurch, dass der Gate-Streifen 123A durch einen Ersatz-Gate-Prozess wie nachfolgend beschrieben gebildet wird.
  • Die Source-Leitungen 103A und die Drain-Leitungen 119A können aus einem beliebigen geeigneten leitfähigen Material gebildet sein. Geeignete leitfähige Materialien für die Source-Leitungen 103A und die Drain-Leitungen 119A können dotiertes Polysilizium, Metalle und dergleichen enthalten. In einigen Ausführungsformen enthält das leitfähige Material ein Metall. Das Bilden der Source-Leitungen 103A und der Drain-Leitungen 119A aus Metall kann ein kompaktes Design mit geringem parasitären Widerstand schaffen. Einige Beispiele für Metalle, welche verwendet werden können, sind Wolfram (W), Kupfer (Cu), Ruthenium (Ru), Molybdän (Mo), Kobalt (Co), Aluminium (Al), Nickel (Ni), Silber (Ag), Gold (Au), dergleichen und Legierungen daraus. In einigen Ausführungsformen weisen die Source-Leitungen 103A und die Drain-Leitungen 119A ferner eine Diffusionsbarriereschicht, eine Klebstoffschicht oder eine andere derartige Schicht auf. Einige Beispiele für Materialien, welche für eine Diffusionsbarriereschicht oder eine Klebstoffschicht verwendet werden können, sind Titannitrid (TiN), Tantalnitrid (TaN), Molybdännitrid (MoN), Zirkoniumnitrid (ZrN), Hafniumnitrid (HfN) und dergleichen.
  • Ein Intrazellendielektrikum 115A stellt eine Füllung und Isolierung zwischen den Source-Leitungen 103A und den Drain-Leitungen 119A, welche einzelnen Speicherzellen 101A entsprechen, bereit. Dielektrische Interzellenanschlüsse 121A stellen eine Füllung und Isolierung zwischen den Source-Leitungen 103A und den Drain-Leitungen 119A horizontal benachbarter Speicherzellen 101A bereit. Das Intrazellendielektrikum 115A, die dielektrischen Interzellenanschlüsse 121A und die dielektrischen Streifen 131A können jeweils ein beliebiges geeignetes Dielektrikum sein. Geeignete Dielektrika für diese Strukturen können zum Beispiel Oxide, wie zum Beispiel Siliziumoxid, Nitride, wie zum Beispiel Siliziumnitrid, Karbide, wie zum Beispiel Siliziumkarbid, Kombinationen davon, wie zum Beispiel Siliziumoxynitrid, Siliziumoxykarbid, Siliziumkarbonitrid oder dergleichen sein. Für die Intrazellendielektrika 115A und die dielektrischen Interzellenanschlüsse 121A können unterschiedliche Dielektrika gewählt werden, um eine Ätzselektivität bereitzustellen, welche die Fertigung erleichtert.
  • In einigen Ausführungsformen liegen eine Höhe H1 der dielektrischen Streifen 131A und eine Höhe H2 der Gate-Streifen 123A jeweils in einem Bereich von ungefähr 15 nm bis ungefähr 90 nm. In einigen Ausführungsformen liegt die Höhe H1 in einem Bereich von ungefähr 15 nm bis ungefähr 45 nm. In einigen Ausführungsformen liegt die Höhe H1 in einem Bereich von ungefähr 45 nm bis ungefähr 90 nm. In einigen Ausführungsformen liegt die Höhe H2 im Bereich von ungefähr 15 nm bis ungefähr 30 nm. In einigen Ausführungsformen liegt die Höhe H2 im Bereich von ungefähr 30 nm bis ungefähr 60 nm. In einigen Ausführungsformen ist die Höhe H1 größer als die Höhe H2. In einigen Ausführungsformen ist die Höhe H2 größer als die Höhe H1. In einigen Ausführungsformen liegt die Höhe H1 innerhalb eines Faktors von drei der Höhe H2. In einigen Ausführungsformen liegt die Höhe H1 innerhalb eines Faktors von zwei der Höhe H2.
  • Eine Breite W2 der dielektrischen Streifen 131-A ist als auch eine Breite der Stapel 135A. In einigen Ausführungsformen liegt die Breite W2 in einem Bereich von ungefähr 20 nm bis ungefähr 200 nm. In einigen Ausführungsformen liegt die Breite W2 in einem Bereich von ungefähr 30 nm bis ungefähr 160 nm. In einigen Ausführungsformen beträgt ein Abstand D2 zwischen benachbarten Stapeln 135A von ungefähr 30 nm bis ungefähr 200 nm. In einigen Ausführungsformen beträgt der Abstand D2 von ungefähr 40 nm bis ungefähr 140 nm.
  • Die Source-Leitungen 103A und die Drain-Leitungen 119A können jeweils ähnliche Größen aufweisen. In einigen Ausführungsformen liegen eine Breite W1 und eine Länge L2 der Source-Leitungen 103A und der Drain-Leitungen 119A jeweils in einem Bereich von ungefähr 20 nm bis ungefähr 100 nm. In einigen Ausführungsformen liegen die Breite W1 und die Länge L2 jeweils in einem Bereich von ungefähr 30 nm bis ungefähr 80 nm. In einigen Ausführungsformen liegen Querschnittsflächen der Source-Leitungen 103A und der Drain-Leitungen 119A in der horizontalen Ebene in einem Bereich von ungefähr 500 nm2 bis ungefähr 10.000 nm2. In einigen Ausführungsformen liegen die Flächen in einem Bereich von ungefähr 900 nm2 bis ungefähr 6.000 nm2.
  • In einigen Ausführungsformen liegt eine Länge L1 der Kanäle 113A in einem Bereich von ungefähr 30 nm bis ungefähr 200 nm. In einigen Ausführungsformen liegt die Länge L1 in einem Bereich von ungefähr 60 nm bis ungefähr 150 nm. Aufgrund der Ausbuchtungen 106A ist ein Abstand D1 zwischen der Source-Leitung 103A und der Drain-Leitung 119A geringer als die Kanallänge L1. Die Kanallänge L1 kann ein Abstand von einem Punkt, an welchem die Kanalschicht 107A an die Source-Leitung 103A grenzt, bis zu einem Punkt, an welchem die Kanalschicht 107A an die Drain-Leitung 119A grenzt, sein. In einigen Ausführungsformen beträgt der Abstand D1 90 % oder weniger der Länge L1. In einigen Ausführungsformen beträgt der Abstand D1 80 % oder weniger der Länge L1. In einigen Ausführungsformen beträgt der Abstand D1 70% % oder weniger der Länge L1. In einigen Ausführungsformen sind die Flächen der Source-Leitung 103A und der Drain-Leitung 119A um 5% oder mehr größer, als sie ohne die Ausbuchtungen 106A wären. In einigen Ausführungsformen sind die Flächen der Source-Leitung 103A und der Drain-Leitung 119A um 10% oder mehr größer, als sie ohne die Ausbuchtungen 106A wären. In einigen Ausführungsformen sind die Flächen der Source-Leitung 103A und der Drain-Leitung 119A um 20% oder mehr größer, als sie ohne die Ausbuchtungen 106A wären.
  • In einigen Ausführungsformen liegt ein Abstand S1 zwischen benachbarten Speicherzellen 101A innerhalb einer Ebene 141A-D in einem Bereich von ungefähr 30 nm bis ungefähr 200 nm. In einigen Ausführungsformen liegt der Abstand S1 in einem Bereich von ungefähr 30 nm bis ungefähr 100 nm. In einigen Ausführungsformen liegt der Abstand S1 in einem Bereich von ungefähr 60 nm bis ungefähr 200 nm. In einigen Ausführungsformen ist der Abstand S1 zwischen horizontal benachbarten Speicherzellen 101A in einer bestimmten Ebene 141A-D größer als die Höhe H1, welche der Abstand zwischen vertikal benachbarten Speicherzellen 101A ist.
  • Die 5A und 5B stellen Querschnitte einer zweiten 3D-Speicheranordnung 100B dar. 5C stellt eine perspektivische Ansicht der zweiten 3D-Speicheranordnung 100B dar. Die zweite 3D-Speicheranordnung 100B weist die Speicherzellen 101B auf, ist in der Regel gleich der ersten 3D-Speicheranordnung 100A und weist abgesehen von den nachfolgend angegebenen Unterschieden auch entsprechende Merkmale auf. Ein solcher Unterschied besteht darin, dass in der zweiten 3D-Speicheranordnung 100B die Datenspeicherschichten 111B innerhalb von Vertiefungen 127B in den Stapeln 135B angeordnet sind. Durch diese Struktur sind die Datenspeicherschichten 111B zwischen den Ebenen 141A - 141D unterbrochen. Ein weiterer Unterschied besteht darin, dass sich die dielektrischen Anschlüsse 121B über den Abstand D2 zwischen benachbarten Stapeln 135B erstrecken. Die dielektrischen Anschlüsse 121B werden vor den Vertiefungen 127B gebildet, wodurch sich die Vertiefungen 127B nicht über die dielektrischen Anschlüsse 121B hinaus erstrecken. Durch diese Struktur sind die Datenspeicherschichten 111B zwischen benachbarten Zellen innerhalb jeder der Ebenen 141A - 141D unterbrochen.
  • Für jede der Speicherzellen 101B gibt es eine Vertiefung 127B. Die Datenspeicherschichten 111B sind innerhalb der Vertiefungen 127B angeordnet. Infolgedessen sind die Datenspeicherschichten 111B zwischen horizontal benachbarten Speicherzellen 101B, zwischen vertikal benachbarten Speicherzellen 101B und zwischen jedem Paar von Speicherzellen in der zweiten 3D-Speicheranordnung 100B unterbrochen. Da die Datenspeicherschichten 111B unterbrochen sind, stehen im Vergleich mit den Datenspeicherstrukturen 108A für die Datenspeicherstrukturen 108B mehr Möglichkeiten bereit. Zum Beispiel können die Datenspeicherstrukturen 108B schwebende Gates mit leitfähigen Datenspeicherschichten 111B sein, auf welchen Ladungen gespeichert werden können, um eine Schwellenspannung für das Steuer-Gate 109B zu verändern. Die Datenspeicherstruktur 108B kann isolierende Schichten zwischen der Datenspeicherschicht 111B und jeder der Kanalschichten 107B und dem Steuer-Gate 109B aufweisen.
  • Die dielektrischen Streifen 131B weisen dielektrische Seitenwände 129B auf. Die Gate-Streifen 123B weisen Gate-Seitenwände 125B auf, welche in Bezug auf die dielektrischen Seitenwände 129B eingerückt sind, um die Vertiefungen 127B in den Stapeln 135B zu schaffen. In einem Querschnitt, welcher sich entlang einer vertikalen Richtung erstreckt, welche eine Stapelrichtung der Stapel 135B ist, sind die Vertiefungen 127B Bereiche von den dielektrischen Seitenwänden 129B nach innen. Die Gate-Seitenwände 125B können konkav und in Bezug auf die dielektrischen Seitenwände 129B um einen Abstand D1 eingerückt sein. Die Source-Leitungen 103B und die Drain-Leitungen 119B sind vertikal ausgerichtet und zwischen den Stapeln 135B angeordnet.
  • Die Datenspeicherschichten 111B können die Vertiefungen 127B ausfüllen. Die Datenspeicherschichten 111B weisen eine obere Fläche 155B und eine untere Fläche 161B auf, welche horizontal an einer oberen Fläche 153B beziehungsweise einer unteren Fläche 163B eines benachbarten Gate-Streifens 123B ausgerichtet sind. Innerhalb der Ebenen 141B - 141C grenzen die obere Fläche 153B und die obere Fläche 155B an den darüber angeordneten dielektrischen Streifen 131B. Innerhalb der Ebenen 141B - 141D grenzen die untere Fläche 161B und die untere Fläche 163B an den darunter angeordneten dielektrischen Streifen 131B. Seitenwände 126B der Datenspeicherschichten 111B können horizontal auf vertikal benachbarte dielektrische Seitenwände 129B ausgerichtet sein.
  • Eine Breite W3 der dielektrischen Streifen 131B ist auch eine Breite der Stapel 135B. In einigen Ausführungsformen liegt die Breite W3 in einem Bereich von ungefähr 30 nm bis ungefähr 200 nm. In einigen Ausführungsformen liegt die Breite W3 in einem Bereich von ungefähr 40 nm bis ungefähr 160 nm. Die Gate-Streifen 123B können schmaler sein. An ihrer schmalsten Stelle kann eine Breite der Gate-Streifen 123B die Breite W3 abzüglich einer Dicke der Datenspeicherschicht 111B sein. In einigen Ausführungsformen liegt der Abstand D1 in einem Bereich von ungefähr 2 nm bis ungefähr 20 nm. In einigen Ausführungsformen liegt der Abstand D1 in einem Bereich von ungefähr 2 nm bis ungefähr 12 nm. In einigen Ausführungsformen liegt der Abstand D1 in einem Bereich von ungefähr 2 nm bis ungefähr 6 nm.
  • Die Kanalschicht 107B ist an den dielektrischen Seitenwänden 129B sowie über der Datenspeicherstruktur 108B angeordnet. In einigen Ausführungsformen wie der dargestellten erstreckt sich die Kanalschicht über die dielektrischen Interzellenanschlüsse 121B, wie gezeigt, und ist zwischen den dielektrischen Interzellenanschlüssen 121B und den Source-Leitungen 103A und den Drain-Leitungen 119B angeordnet. In einigen anderen Ausführungsformen ist die Kanalschicht 107B vor den dielektrischen Interzellenanschlüssen 121B gebildet worden und ist nicht an den Seiten der dielektrischen Interzellenanschlüsse 121B angeordnet.
  • In einigen Ausführungsformen ist die Kanalschicht 107B in den Vertiefungen 127B angeordnet. Die Stapel 135B können breiter sein, und die Vertiefungen 127B können tiefer gemacht worden sein, um die Kanalschicht 107B aufzunehmen. In einigen Ausführungsformen ist ein Teil der Kanalschicht 107B in den Vertiefungen 127B und ein Teil außerhalb der Vertiefungen 127B angeordnet. Die Datenspeicherstruktur 108B kann Schichten, wie zum Beispiel dielektrische Schichten, zusätzlich zur Datenspeicherschicht 111B aufweisen. In einigen Ausführungsformen füllt die Datenspeicherstruktur 108B gemeinsam mit der gesamten oder einem Abschnitt der Kanalschicht 107B die Vertiefungen 127B aus.
  • Die 6A und 6B stellen Querschnitte einer dritten 3D-Speicheranordnung 100C im Einklang mit einigen anderen Aspekten der vorliegenden Lehren dar. Die dritte 3D-Speicheranordnung 100C weist Speicherzellen 101C auf, und weist Merkmale entsprechend der ersten 3D-Speicheranordnung 100A auf. Die dritte 3D-Speicheranordnung 100C weist eine dielektrische Schicht 173 angeordnet zwischen der Datenspeicherschicht 111C und den Gate-Streifen 123C und eine weitere dielektrische Schicht 171 angeordnet zwischen der Datenspeicherschicht 111C und der Kanalschicht 107C auf. Die Datenspeicherstruktur 108C kann zum Beispiel eine ONO-Datenspeicherstruktur sein. In einigen Ausführungsformen ist die dielektrische Schicht 173 an den dielektrischen Seitenwänden 129C sowie über den Datenspeicherschichten 111C angeordnet.
  • Die 7A und 7B stellen eine vierte 3D-Speicheranordnung 100D im Einklang mit einigen anderen Aspekten der vorliegenden Lehren dar. 7B ist ein Querschnitt entlang der vertikalen Richtung. 7A ist eine abgeschnittene Draufsicht, wobei der Schnitt entlang einer horizontalen Ebene durch die Linie A von 7B erfolgt ist. Die vierte 3D-Speicheranordnung 100D kann viele derselben Materialien und Schichtendicken verwenden, wie die erste 3D-Speicheranordnung 100A, weist jedoch eine andere Struktur und Konnektivität auf. Wie die erste 3D-Speicheranordnung 100A, weist die vierte 3D-Speicheranordnung 100D eine Reihe von Stapeln 135D auf, wobei jeder der Stapel eine Mehrzahl horizontaler leitfähiger Streifen 123D aus Material auf Kohlenstoffbasis getrennt durch dielektrische Streifen aufweist. Die dielektrischen Streifen weisen dielektrische Interzellenstreifen 131D, welche das Interzellendielektrikum sein können, und dielektrische Intrazellenstreifen 115D, welche das Interzellendielektrikum sein können, auf. Die leitfähigen Streifen 123D werden als Source-Leitungen und Drain-Leitungen betrieben. Vertikale leitfähige Merkmale 103D zwischen den Stapeln 135D werden als Wortleitungen betrieben. Die vertikal leitfähigen Merkmale können eine beliebige geeignete Zusammensetzung aufweisen. In einigen Ausführungsformen sind die vertikalen leitfähigen Merkmale Metall. Das Bilden der horizontalen leitfähigen Streifen aus Material auf Kohlenstoffbasis erleichtert die Fertigung.
  • Die vierte 3D-Speicheranordnung 100D weist Speicherzellen 101D auf. Jede der Speicherzellen 101D weist einen Kanal 113D, eine Datenspeicherstruktur 108D und Steuer-Gates 109D auf. Der Kanal 113D erstreckt sich zwischen einer Source-Seite 105D, welche angrenzend an einen ersten leitfähigen Streifen 123D angeordnet ist, und eine Drain-Seite 117D, welche angrenzend an einen zweiten leitfähigen Streifen 123D angeordnet ist. Die Kanäle 113D sind durch Kanalschichten 107D, welche an den Seiten der dielektrischen Intrazellenstreifen 115D angeordnet sind, bereitgestellt. Das Steuer-Gate 109D ist ein Abschnitt eines vertikalen leitfähigen Merkmals 103D. Die Datenspeicherstruktur 108D weist vertikale Schichten angeordnet zwischen dem Kanal 113D und dem Steuer-Gate 109D auf. Die Datenspeicherstruktur 108D kann einen Abschnitt einer Datenspeicherschicht 111D und zusätzliche Schichten, wie zum Beispiel dielektrische Schichten 171D, aufweisen.
  • Die 8A und 8B bis 14A und 14B sind eine Abfolge kombinierter Draufsicht- und Querschnittsdarstellungen, welche ein Verfahren im Einklang mit den vorliegenden Lehren zum Bilden einer Vorrichtung, welche eine 3D-Speicheranordnung mit Merkmalen der ersten 3D-Speicheranordnung 100A oder dergleichen aufweist, beispielhaft darstellen. Obwohl die 8A und 8B bis 14A und 14B unter Bezugnahme auf verschiedene Ausführungsformen eines Verfahrens beschrieben worden sind, versteht sich, dass die in den 8A und 8B bis 14A und 14B gezeigten Strukturen nicht auf das Verfahren beschränkt sind, sondern vielmehr unabhängig vom Verfahren auch für sich stehen können. Obwohl die 8A und 8B bis 14A und 14B als eine Abfolge von Vorgängen beschrieben werden, versteht sich, dass die Reihenfolge der Vorgänge in anderen Ausführungsformen verändert werden kann. Obwohl die 8A und 8B bis 14A und 14B eine bestimmte Abfolge von Vorgängen darstellen und beschreiben, können in anderen Ausführungsformen einige der dargestellten und/oder beschriebenen Vorgänge weggelassen werden. Ferner können in anderen Ausführungsformen Vorgänge, welche hier nicht dargestellt und/oder beschrieben sind, hinzugefügt werden. Obwohl das Verfahren der 8A und 8B bis 14A und 14B hinsichtlich der Bildung der ersten 3D-Speicheranordnung 100A beschrieben ist, kann das Verfahren auch zum Bilden anderer Speicheranordnungen verwendet werden.
  • Wie aus der Draufsicht 800A von 8A und der Querschnittsansicht 800B von 8B ersichtlich, beginnt das Verfahren mit dem Bilden eines breiten Stapels 805 von abwechselnden Gate-Schichten 801 und dielektrischen Schichten 803 über einer dielektrischen Schicht 317. Die dielektrische Schicht 317 kann eine oder mehrere Schichten gebildet über einer Metall-Interconnect-Schicht 301C sein, wie in 3 gezeigt, wobei die obere Schicht allgemeiner betrachtet jedoch auch ein beliebiges geeignetes Substrat sein. In dem breiten Stapel 805 sind die oberste und die unterste Schicht Gate-Schichten 801, wobei jede davon auch eine dielektrische Schicht 803 sein kann.
  • Die dielektrischen Schichten 803 und die Gate-Schichten 801 können durch beliebige geeignete Prozesse, wie zum Beispiel chemische Dampfabscheidung (CVD), Atomlagenabscheidung (ALD) oder dergleichen, gebildet werden. In einigen Ausführungsformen sind die Gate-Schichten 801 Dummy-Schichten, welche später durch Material auf Kohlenstoffbasis ersetzt werden, um Gate-Streifen zu schaffen. In anderen Ausführungsformen sind die Gate-Schichten 801 Materialien auf Kohlenstoffbasis.
  • Plasmaverstärkte CVD kann dafür geeignet sein, Graphen und nanokristalline Graphitschichten aufzubringen. Ein Leistungspegel von zwischen 10 W und 500 W kann dazu verwendet werden, Plasma zu erzeugen. Die Temperatur kann erhöht sein, wird jedoch in der Regel unter 400° C gehalten. Die Kohlenstoffquelle kann Methan (CH4) oder dergleichen sein. Ein Inertgas, wie zum Beispiel Argon (Ar), kann im Beschickungsgasgemisch enthalten sein. In einigen Ausführungsformen wird jede der Gate-Schichten 801 über einen Zeitraum im Bereich von ungefähr 3.5 Minuten bis ungefähr 10 Stunden gebildet. In einigen Ausführungsformen wird jede der Gate-Schichten 801 über einen Zeitraum im Bereich von ungefähr 10 Minuten bis ungefähr 60 Minuten gebildet. In einigen Ausführungsformen wird jede der Gate-Schichten 801 über einen Zeitraum im Bereich von ungefähr 1 Stunde bis ungefähr 10 Stunden gebildet.
  • Wie aus der Draufsicht 900A von 9A und der Querschnittsansicht 900B von 9B ersichtlich, kann eine Maske 901 gebildet und dazu verwendet werden, Gräben 903 zu strukturieren, welche den breiten Stapel 805 in eine Reihe von Stapeln 135A teilen. Die Maske 901 kann eine Hartmaske aus einem beliebigen geeigneten Material sein. Die Maske 901 kann durch einen CVD-Prozess, einen Aufschleuderprozess, dergleichen oder einen beliebigen anderen geeigneten Prozess gebildet werden. Die Maske 901 kann durch Ätzen durch eine Fotolackmaske (nicht gezeigt) strukturiert werden. Die Fotolackmaske kann unter Verwendung von Fotolithografie strukturiert werden.
  • Die Stapel 135A können Gate-Streifen 123A gebildet aus den Gate-Schichten 801 und dielektrische Streifen 131A gebildet aus den dielektrischen Schichten 1203 aufweisen. Ein Verhältnis einer Höhe Hg zu einer Breite D, ist ein Aspektverhältnis der Gräben 903. In einigen Ausführungsformen liegt das Aspektverhältnis in einem Bereich von ungefähr 3.5 bis ungefähr 15. Das Bilden der Gräben 903 mit einem Aspektverhältnis von weniger als ungefähr 3.5 kann die Zelldichte der ersten 3D-Speicheranordnung 100A beeinträchtigen. Das Bilden der Gräben 903 mit einem Aspektverhältnis von mehr als ungefähr 15 kann ein Verdrehen oder Zusammenbrechen der Stapel 135A während der Bearbeitung verursachen.
  • Die Ätzung kann mit einem beliebigen geeigneten Ätzprozess oder einer Kombination von Ätzprozessen erreicht werden. Die Ätzprozesse können anisotrope Ätzprozesse sein. In einigen Ausführungsformen umfasst die Ätzung eine Plasmaätzung. In einigen Ausführungsformen enthalten die Ätzgase eine Sauerstoffquelle. Sauerstoff kann das Ätzen des Materials auf Kohlenstoffbasis, welches die Gate-Schicht 801 bildet, erleichtern. Auch Argon kann geeignet sein.
  • Wie aus der Draufsicht 1000A von 10A und der Querschnittsansicht 1000B von 10B ersichtlich, können die Schichten einer Datenspeicherstruktur 108A und eine Kanalschicht 107A in den Gräben 903 aufgebracht werden, bevor diese mit einem Dielektrikum, wie zum Beispiel dem Intrazellendielektrikum 115A gefüllt werden. Die Datenspeicherstruktur 108A kann eine Datenspeicherschicht 111A aufweisen, welche durchgehende Schichten an jeder Seite jedes der Stapel 135A bildet. Zusätzliche Schichten können vor oder nach der Datenspeicherschicht 111A aufgebracht werden, falls dies für die Datenspeicherstruktur 108A erwünscht ist. Die Kanalschichten 107A können konform auf der Datenspeicherstruktur 108A aufgebracht werden. In einigen Ausführungsformen werden die Datenspeicherstrukturen 108A durch eine dielektrische Schicht vervollständigt, welche sich während der Abscheidung der Kanalschichten 107A bildet. Die Abscheidungsprozesse können CVD, ALD, dergleichen oder ein beliebiger anderer geeigneter Prozess oder eine Kombination von Prozessen sein. In einigen Ausführungsformen wird die Datenspeicherschicht 111A durch ALD oder dergleichen aufgebracht. In einigen Ausführungsformen wird die Kanalschicht 107A durch ALD oder dergleichen aufgebracht. In einigen Ausführungsformen wird das Intrazellendielektrikum 115A durch einen fließfähigen CVD-Prozess aufgebracht. Nach der Abscheidung des Intrazellendielektrikums 115A kann ein Planarisierungsprozess dazu verwendet werden, jegliches Intrazellendielektrikum 115A oder sonstiges Material über der Maske 901 zu entfernen.
  • Wie aus der Draufsicht 1100A von 11A und der Querschnittsansicht 1100B von 11B ersichtlich, kann eine Maske 1103 gebildet und dazu verwendet werden, eine Struktur für das selektive Ätzen von Öffnungen 1101 im Intrazellendielektrikum 115A zu definieren. Die Stapel 135A können während des Ätzprozesses durch die Maske 901 abgedeckt werden. Der Ätzprozess kann eine anisotrope Ätzung, wie zum Beispiel eine Plasmaätzung, sein. Die Ätzung kann selektiv sein, um das Intrazellendielektrikum zu entfernen, ohne das Material der Kanalschicht 107A oder jenes der Datenspeicherstruktur 108A zu entfernen. Alternativ dazu kann die Ätzung freiliegende Abschnitte der Kanalschicht 107A oder sowohl der Kanalschicht 107A als auch der Datenspeicherstruktur 108A entfernen.
  • Wie aus der Draufsicht 1200A von 12A und der Querschnittsansicht 1200B von 12B ersichtlich, können die Öffnungen 1101 mit Interzellendielektrikum gefüllt werden, um dielektrische Interzellenanschlüsse 121A zu bilden. Die dielektrischen Interzellenanschlüsse 121A werden zwischen gewünschten Positionen für die Speicherzellen 101A gebildet. Die Öffnungen 1101 können durch einen Abscheidungsprozess, wie zum Beispiel CVD, mit den dielektrischen Interzellenanschlüssen 121A gefüllt werden. In einigen Ausführungsformen ist der CVD-Prozess ein fließfähiger CVD-Prozess. Der fließfähige CVD-Prozess kann eine gute Lückenfüllung schaffen, sogar wenn die Öffnungen 1101 ein hohes Aspektverhältnis aufweisen. Die Maske 1103 kann abgezogen oder durch einen CMP-Prozess entfernt werden, welcher auch überschüssiges Interzellendielektrikum entfernt.
  • Wie aus der Draufsicht 1300A von 13A und der Querschnittsansicht 1300B von 13B ersichtlich, kann eine Maske 1301 mit Öffnungen 1305 gebildet und dazu verwendet werden, Öffnungen 1303 in das Intrazellendielektrikum 115A zu ätzen. Im Einklang mit einigen Aspekten der vorliegende Lehren können die Öffnungen 1305 elliptisch sein. Die Öffnungen 1305 sind ungefähr mittig über den dielektrischen Interzellenanschlüssen 121A angeordnet. Jede der Öffnungen kann ein erstes Ende, welches sich über das Intrazellendielektrikum 115A an einer Seite eines dielektrischen Interzellenanschlusses 121A erstreckt, und ein zweites Ende, welcher sich über eine gegenüberliegende Seite des dielektrischen Interzellenanschlusses 121A erstreckt, aufweisen. Dieser Ansatz kann es ermöglichen, die Öffnungen 1303 groß zu machen, ohne dass sie zu nahe beieinander angeordnet sind. Der Ätzprozess kann anisotrop und selektiv sein, um das freiliegende Intrazellendielektrikum 115A zu entfernen, im Wesentlichen ohne die dielektrischen Interzellenanschlüsse 121A, die Datenspeicherschicht 111A oder die Kanalschicht 107A zu ätzen. Der Ätzprozess kann eine Plasmaätzung, dergleichen oder ein beliebiger anderer Prozess sein.
  • Wie aus der Draufsicht 1400A von 14A und der Querschnittsansicht 1400B von 14B ersichtlich, können die Öffnungen 1303 mit leitfähigem Material gefüllt werden, um die Source-Leitungen 103A und die Drain-Leitungen 119A zu bilden. Das Füllen der Öffnungen 1303 mit leitfähigem Material kann CVD, Elektroplattierung, stromlose Plattierung, dergleichen oder einen anderen geeigneten Prozess umfassen. Überschüssiges leitfähiges Material kann durch einen Planarisierungsprozess, wie zum Beispiel CMP oder dergleichen, entfernt werden. Der CMP-Prozess kann auch die Maske 1301, die Maske 901 oder beide entfernen. Die entstehende Struktur kann dieselbe sein wie jene, welche in den 1A - 1C gezeigt ist.
  • Die 15A und 15B bis 21A und 22B stellen kombinierte Draufsichtdarstellungen und Darstellungen in Querschnittsansicht bereit, welche eine Variation des Verfahrens der 8A und 8B bis 14A und 14B beispielhaft darstellen, wobei diese Variation dazu verwendet werden kann, eine Speicheranordnung mit Merkmalen der zweiten 3D-Speicheranordnung 100B, welche in den 5A - 5B gezeigt ist, oder eine andere 3D-Speicheranordnung zu bilden. Die Variation geht von einer ähnlichen Struktur wie jener aus, welche aus der Draufsicht 900A von 9A und der Querschnittsansicht 900B von 9B ersichtlich ist, abgesehen davon, dass die Stapel 135B breiter sind als die Stapel 135A, und die Gräben 903 im Verhältnis dazu schmäler sind. Wie in der Draufsicht 1500A von 15A und der Querschnittsansicht 1500B von 15B sowie den Stapeln 135B gezeigt, kann die Variation damit beginnen, die Gräben 903 mit Interzellendielektrikum 1503 zu füllen.
  • Wie aus der Draufsicht 1600A von 16A und der Querschnittsansicht 1600B von 16B ersichtlich, kann eine Maske 1601 gebildet und dazu verwendet werden, Öffnungen 1603 in das Interzellendielektrikum 1503 zu ätzen. Das verbleibende Interzellendielektrikum 1503 bildet dielektrische Interzellenanschlüsse 121B. Die Öffnungen 1603 entsprechen den gewünschten Positionen für die Speicherzellen 101B.
  • Wie aus der Draufsicht 1700A von 17A und der Querschnittsansicht 1700B von 17B ersichtlich, kann das Ätzen innerhalb der Öffnungen 1603 erfolgen, um Vertiefungen 127B in den Gate-Streifen 123B zu bilden. Die Vertiefungen 127B sind durch die dielektrischen Interzellenanschlüsse 121B begrenzt, wobei eine Vertiefung 127B für jede gewünschte Position für eine Speicherzelle 101B gebildet wird. Die Ätzung bewirkt, dass Gate-Seitenwände 125B in Bezug auf die dielektrischen Seitenwände 129B eingerückt sind. Wie gezeigt kann die Ätzung auch bewirken, dass die Gate-Seitenwände 125B konkav werden. In einigen Ausführungsformen ist die Ätzung isotrop. In einigen Ausführungsformen ist die Ätzung eine Nassätzung. In einigen Ausführungsformen ist der Ätzprozess eine Atomlagenätzung. Ein Unterschied der Reaktivität zwischen dem Material auf Kohlenstoffbasis der Gate-Streifen 123B und dem dielektrischen Material der dielektrischen Streifen 131B ermöglicht es, eine Ätzchemikalie zu wählen, welche die gewünschte Selektivität bereitstellt.
  • Wie aus der Draufsicht 1800A von 18A und der Querschnittsansicht 1800B von 18B ersichtlich, wird eine Datenspeicherschicht 111B innerhalb der Vertiefungen 127B aufgebracht. Die Datenspeicherschicht 111B kann zunächst konform an den Gate-Seitenwänden 125B und den dielektrischen Seitenwänden 129B aufgebracht werden. Der Abscheidungsprozess kann CVD, ALD, dergleichen oder ein beliebiger anderer geeigneter Prozess sein. Zusätzliche Schichten können vor oder nach der Datenspeicherschicht 111B aufgebracht werden, falls dies für die Datenspeicherstruktur 108A erwünscht ist. Ein anisotroper Ätzprozess kann dazu verwendet werden, Abschnitte der Datenspeicherschicht 111B zu entfernen, welche zwischen den Ebenen 141A - 141D und an anderen Flächen außerhalb der Vertiefungen 127B aufgebracht worden sind. Der Ätzprozess kann eine Plasmaätzung sein. Die Maske 1501 kann die Ätzung auf die Stapel 135B ausrichten.
  • Wie aus der Draufsicht 1900A von 19A und der Querschnittsansicht 1900B von 19B ersichtlich, kann eine Kanalschicht 107B an den Seiten der Stapel 135B aufgebracht werden, bevor die Öffnungen 1603 mit Intrazellendielektrikum 115B gefüllt werden. Die Kanalschicht 107B kann konform an den Datenspeicherschichten 111B und den dielektrischen Seitenwänden 129B aufgebracht werden. Der Abscheidungsprozess kann CVD, ALD, dergleichen oder ein beliebiger anderer geeigneter Prozess sein. Die Kanalschichten 107B können sich durch eine Höhe der Stapel 135B erstrecken. Falls gewünscht, können eine oder mehrere zusätzliche Schichten vor den Kanalschichten 107B aufgebracht werden, um die Bildung der Datenspeicherstrukturen 108B abzuschließen. In einigen Ausführungsformen werden die Datenspeicherstrukturen 108B durch eine dielektrische Schicht vervollständigt, welche sich während der Abscheidung der Kanalschichten 107B bildet.
  • Optional dazu kann die gesamte oder ein Teil der Kanalschicht 107B derart gebildet werden, dass sie sich innerhalb der Vertiefungen 127B abscheidet. In einigen Ausführungsformen füllt die Datenspeicherschicht 111B die Vertiefungen 127B nicht vollständig. Die Kanalschicht 107B kann dann die Füllung der Vertiefung 127B vervollständigen. In einigen Ausführungsformen wird die Datenspeicherschicht 111B rückgeätzt, um Platz für die Kanalschicht 107B in den Vertiefungen 127B zu schaffen. In einigen Ausführungsformen umfasst die Rückätzung eine isotrope Ätzung, wie zum Beispiel eine Nassätzung. In einigen Ausführungsformen umfasst die Rückätzung eine Atomlagenätzung. In einigen Ausführungsformen wird ein anisotroper Ätzprozess dazu verwendet, Abschnitte der Kanalschicht 107B, welche außerhalb der Vertiefungen 127B abgeschieden worden sind, zu entfernen. In einigen Ausführungsformen wird dann eine zweite Kanalschicht 107B aufgebracht, um eine gewünschte Dicke der Kanalschicht zu schaffen.
  • Das Intrazellendielektrikum 115B kann durch CVD, dergleichen oder einen beliebigen anderen geeigneten Prozess aufgebracht werden. In einigen Ausführungsformen umfasst die Abscheidung einen fließfähigen CVD-Prozess. Nach der Abscheidung des Intrazellendielektrikums 115B kann ein Planarisierungsprozess dazu verwendet werden, jegliches Intrazellendielektrikum 115B oder sonstiges Material über der Maske 1501 zu entfernen.
  • Wie aus der Draufsicht 2000A von 20A und der Querschnittsansicht 2000B von 20B ersichtlich, kann eine Maske 2001 mit Öffnungen 2005 gebildet und dazu verwendet werden, Öffnungen 2003 in das Intrazellendielektrikum 115B zu ätzen. Der Ätzprozess kann anisotrop und selektiv sein, um das freiliegende Intrazellendielektrikum 115B zu entfernen, im Wesentlichen ohne die dielektrischen Interzellenanschlüsse 121B, die Datenspeicherschicht 111B oder die Kanalschicht 107B zu ätzen. Der Ätzprozess kann eine Plasmaätzung, dergleichen oder ein beliebiger anderer geeigneter Prozess sein.
  • Wie aus der Draufsicht 2100A von 21A und der Querschnittsansicht 2100B von 21B ersichtlich, können die Öffnungen 2003 mit leitfähigem Material gefüllt werden, um die Source-Leitungen 103B und die Drain-Leitungen 119B zu bilden. Das Füllen der Öffnungen 2003 mit leitfähigem Material kann CVD, Elektroplattierung, stromlose Plattierung, dergleichen oder einen beliebigen anderen geeigneten Prozess umfassen. Überschüssiges leitfähiges Material kann durch einen Planarisierungsprozess, wie zum Beispiel CMP oder dergleichen, entfernt werden. Der CMP-Prozess kann auch die Maske 2101, die Maske 1501 oder beide entfernen. Die entstehende Struktur kann dieselbe sein wie jene, welche in den 5A - 5C gezeigt ist.
  • Die 22 bis 29 stellen Querschnittsansichten bereit, welche eine Variation des Verfahrens der 8A und 8B bis 14A und 14B darstellen. Dieses alternative Verfahren kann dazu verwendet werden, eine Prozessphase zu verhindern, in welcher die Stapel 135A freistehend zurückgelassen werden, wie in der Querschnittsansicht 900B von 9B gezeigt.
  • Werden sie freistehend zurückgelassen, können sich die Stapel 135A möglicherweise verdrehen, können zusammenbrechen oder sich anderweitig verschieben oder verformen. Das Verfahren stellt auch eine Möglichkeit bereit, die Gate-Schicht zunächst mit einer Dummy-Schicht zu bilden, und diese in der Folge durch eine Schicht aus einem Material auf Kohlenstoffbasis zu ersetzen, was den Vorteil bringt, dass das gesamte Material auf Kohlenstoffbasis unabhängig von der Anzahl von Ebenen in den Stapeln 135A in nicht mehr als zwei Vorgängen aufgebracht werden kann.
  • Wie in der Querschnittsansicht 2200 von 22 gezeigt, wird eine Maske 2201 gebildet und dazu verwendet, Gräben 2207 zu ätzen, welche einen breiten Stapel 2209 in kleinere Stapel 2205 teilen. Der breite Stapel 2209 kann derselbe sein, wie der breite Stapel 805 von 8B, oder kann Dummy-Gate-Schichten 2203 anstelle der Gate-Schichten 801 aufweisen. Die Dummy-Gate-Schichten 2203 können ein Dielektrikum mit einer anderen Ätzselektivität als die dielektrischen Schichten 803 sein. Die Dummy-Gate-Schichten 2203 können alternativ dazu Polysilizium, dergleichen oder ein beliebiges anderes geeignetes Material enthalten. Die Gräben 2207 können dieselben Abmessungen aufweisen wie die Gräben 903 von 9B, jedoch nur die Hälfte oder weniger der zahlenmäßigen Dichte.
  • Wie in der Querschnittsansicht 2300 von 23 gezeigt, können die Dummy-Gate-Schichten 2203 aus den Gräben 2207 rückgeätzt werden, um Vertiefungen 2301 in den kleineren Stapeln 2205 zu bilden. Der Ätzprozess kann ungefähr die Hälfte eines Volumens der Dummy-Gate-Schichten 2203 entfernen. Der Ätzprozess kann eine isotrope Ätzung sein. Zum Beispiel können die dielektrischen Schichten 803 Siliziumoxid sein, die Dummy-Gate-Schichten 2203 können Siliziumnitrid sein, und die Vertiefungen 2301 können durch Nassätzung mit Phosphorsäure (H3P04) gebildet werden.
  • Wie in der Querschnittsansicht 2400 von 24 gezeigt, können die Vertiefungen 2301 durch Aufbringen einer Schicht von Material auf Kohlenstoffbasis 2403 gefüllt werden. Das Material auf Kohlenstoffbasis kann durch CVD, ALD oder beliebige andere geeignete Prozesse oder eine Kombination von Prozessen aufgebracht werden. Nach dem Aufbringen der Schicht aus Material auf Kohlenstoffbasis 2403 in einer ausreichenden Menge zum Füllen der Vertiefungen 2301 kann überschüssiges Material durch einen anisotropen Ätzprozess entfernt werden.
  • Das Material auf Kohlenstoffbasis kann Schicht für Schicht in Form von Graphenblättern aufgebracht werden. Die Ausrichtung dieser Blätter hängt von der Ausrichtung der Fläche ab, auf welcher sie aufgebracht werden. In den Flächen 2401, welche an die dielektrischen Schichten 1203 angrenzen, können die Blätter eine horizontale Ausrichtung aufweisen. In einer Fläche 2405, welche an den noch nicht entfernten Abschnitt der Dummy-Gate-Schicht 2203 angrenzt, können die Blätter eine vertikale Ausrichtung aufweisen. Die Kombination aus den horizontal und vertikal ausgerichteten Blättern schafft eine C-förmige Blattstruktur.
  • Wie im Querschnitt 2500 von 25 gezeigt, werden die Gräben 2207 gefüllt. In diesem Beispiel werden die Gräben durch die in den 10A und 10 B gezeigten Prozessschritte gefüllt. Diese Prozessschritte bilden die Datenspeicherstrukturen 108A, welche die Datenspeicherschicht 111A aufweisen, bilden die Kanalschicht 107A und vervollständigen die Füllung der Gräben 2207 mit Intrazellendielektrikum 115A. In einigen anderen Ausführungsformen werden die Gräben 2207 mit Interzellendielektrikum, einem anderen Dielektrikum, Polysilizium oder dergleichen gefüllt.
  • Wie in der Querschnittsansicht 2600 von 26 gezeigt, wird eine Maske 2603 gebildet und dazu verwendet, Gräben 2601 in die Stapel 2205 zu ätzen. Wie in der Querschnittsansicht 2700 von 27 gezeigt, können verbleibende Abschnitte der Dummy-Gate-Schicht 2203 durch Ätzen durch die Gräben 2601 entfernt werden. Diese Entfernung hinterlässt die Vertiefungen 2701. Wie in der Querschnittsansicht 2800 von 28 gezeigt, können die Vertiefungen 2701 durch Aufbringen einer zweiten Schicht aus Material auf Kohlenstoffbasis 2803 gefüllt werden. Überschüssiges Material in den Gräben 2601 kann durch anisotrope Ätzung entfernt werden. Die Prozessschritte, welche in den 10A und 10B gezeigt sind, können dann wiederholt und die Maske 2603 entfernt werden, um eine Struktur wie in der Querschnittsansicht 2900 von 29 gezeigt zu schaffen. Das Verfahren der 22 bis 29 oder dergleichen, mit oder ohne die Ersatz-Gate-Prozessschritte, kann dazu verwendet werden, andere Strukturen im Einklang mit anderen hierin bereitgestellten Ausführungsformen und Beispielen zu bilden, um den Vorteil des Vermeidens einer Verdrehung oder eines Zusammenbruchs oder einer sonstigen Verformung, welche bei schmalen freistehenden Stapeln vorkommen kann, zu schaffen.
  • Die 30A und 30B bis 34A und 34B stellen kombinierte abgeschnittene Draufsicht- und Querschnittsdarstellungen bereit, welche ein Verfahren im Einklang mit den vorliegenden Lehren zum Bilden einer Vorrichtung, welche eine 3D-Speicheranordnung mit Merkmalen der vierten 3D-Speicheranordnung 100D oder dergleichen aufweisen, beispielhaft darstellen. Die „A“-Figuren sind abgeschnittene Draufsichten geschnitten entlang der in den „B“-Figuren angezeigten Linie „A“. Die „B“-Figuren sind vertikale Querschnitte durch die Linie „A“. Obwohl die 30A und 30B bis 34A und 34B unter Bezugnahme auf verschiedene Ausführungsformen eines Verfahrens beschrieben worden sind, versteht sich, dass die in den 30A und 30B bis 34A und 14B gezeigten Strukturen nicht auf das Verfahren beschränkt sind, sondern vielmehr unabhängig vom Verfahren auch für sich stehen können. Obwohl die 30A und 30B bis 34A und 34B als eine Abfolge von Vorgängen beschrieben werden, versteht sich, dass die Reihenfolge der Vorgänge in anderen Ausführungsformen verändert werden kann. Obwohl die 30A und 30B bis 34A und 34B eine bestimmte Abfolge von Vorgängen darstellen und beschreiben, können in anderen Ausführungsformen einige der dargestellten und/oder beschriebenen Vorgänge weggelassen werden. Ferner können in anderen Ausführungsformen Vorgänge, welche hier nicht dargestellt und/oder beschrieben sind, hinzugefügt werden. Obwohl das Verfahren der 30A und 30B bis 34A und 34B hinsichtlich der Bildung der vierten 3D-Speicheranordnung 100D beschrieben ist, kann das Verfahren auch zum Bilden anderer Speicheranordnungen verwendet werden.
  • Wie aus der abgeschnittenen Draufsicht 3000A von 30A und der Querschnittsansicht 3000B von 30B ersichtlich, beginnt das Verfahren mit dem Bilden eines breiten Stapels 3007 über einer dielektrischen Schicht 317. Der breite Stapel 3007 weist wiederholte Sätze von Schichten 3015 auf. Jeder der Sätze von Schichten 3015 entspricht in der entstehenden Speichervorrichtung einer Ebene von Speicherzellen. Jeder Satz von Schichten 3015 weist zwei Kontaktschichten 3001, eine erste dielektrische Schicht 3003 und eine zweite dielektrische Schicht 3005 auf. Die erste dielektrische Schicht 3003 und die zweite dielektrische Schicht 3005 weisen unterschiedliche Zusammensetzungen auf und können unterschiedliche Dicken aufweisen. In einigen Ausführungsformen sind die Kontaktschichten 3001 Dummy-Schichten, welche später durch Material auf Kohlenstoffbasis ersetzt werden, um Gate-Streifen zu schaffen. In anderen Ausführungsformen sind die Kontaktschichten 3001 Materialien auf Kohlenstoffbasis.
  • Wie aus der abgeschnittenen Draufsicht 3100A von 31A und der Querschnittsansicht 3100B von 31B ersichtlich, werden Gräben 3101 gebildet, um den breiten Stapel 3007 in eine Reihe von Stapeln 135D zu teilen. Die Stapel 135D weisen leitfähige Streifen 123D gebildet aus den Kontaktschichten 3001, dielektrische Intrazellenstreifen 115D gebildet aus den ersten dielektrischen Schichten 3003 und dielektrische Interzellenstreifen 131D gebildet aus den zweiten dielektrischen Schichten 3005 auf.
  • Wie aus der abgeschnittenen Draufsicht 3200A von 32A und der Querschnittsansicht 3200B von 32B ersichtlich, wird ein selektiver Ätzprozess innerhalb der Gräben 3101 dazu verwendet, Vertiefungen 3201 in den Stapeln 135D zu schaffen. Die Ätzung ist selektiv, um das Material der dielektrischen Intrazellenstreifen 115D über den Materialien der dielektrischen Interzellenstreifen 131D und der leitfähigen Streifen 123D zu entfernen. Der Ätzprozess kann eine Nassätzung, dergleichen oder eine andere geeignete Art von Ätzung sein. In einigen Ausführungsformen ist der Ätzprozess eine Atomlagenätzung.
  • Wie aus der abgeschnittenen Draufsicht 3300A von 33A und der Querschnittsansicht 3300B von 33B ersichtlich, werden die Kanalschichten 107D innerhalb der Vertiefungen 3201 aufgebracht. Die Kanalschichten 107D können zunächst konform auf den Stapeln 135D aufgebracht werden. Der Abscheidungsprozess kann CVD, ALD, dergleichen oder ein beliebiger anderer geeigneter Prozess sein. Ein anisotroper Ätzprozess kann dazu verwendet werden, Abschnitte der Kanalschichten 107D außerhalb der Vertiefungen 3201 zu entfernen. Der Ätzprozess kann eine auf die Stapel 135D ausgerichtete Plasmaätzung sein.
  • Wie aus der abgeschnittenen Draufsicht 3400A von 34A und der Querschnittsansicht 3400B von 34B ersichtlich, können die Schichten einer Datenspeicherstruktur 108D, welche eine Datenspeicherschicht 111D aufweist, an den Seiten der Stapel 135D aufgebracht werden, bevor die Gräben 3101 mit dielektrischen Interzellenanschlüssen 121D gefüllt werden. Die Datenspeicherschicht 111D kann konform an den Stapeln 135D aufgebracht werden. Zusätzliche Schichten können vor oder nach der Datenspeicherschicht 111D aufgebracht werden, falls dies für die Datenspeicherstruktur 108D erwünscht ist. In einigen Ausführungsformen weisen die Datenspeicherstrukturen 108D eine dielektrische Schicht auf, welche sich während der Abscheidung der Datenspeicherschicht 111D durch die Reaktion mit Material der Kanalschichten 107D bildet. Die Abscheidungsprozesse können CVD, ALD, dergleichen oder ein beliebiger anderer geeigneter Prozess oder eine Kombination von Prozessen sein. In einigen Ausführungsformen wird die Datenspeicherschicht 111D durch ALD oder dergleichen aufgebracht. In einigen Ausführungsformen werden die dielektrischen Interzellenanschlüsse 121D durch einen fließfähigen CVD-Prozess aufgebracht.
  • Wie aus der abgeschnittenen Draufsicht 3500A von 35A und der Querschnittsansicht 3500B von 35B ersichtlich, können Öffnungen 3501 in die dielektrischen Interzellenanschlüsse 121D geätzt werden. Der Ätzprozess kann eine anisotrope Ätzung, wie zum Beispiel eine Plasmaätzung, sein. Die Öffnungen 3501 können dann mit leitfähigem Material gefüllt werden, um die in den 7A - 7B gezeigte Struktur zu erzeugen. Der Füllprozess kann CVD, Elektroplattierung, stromlose Plattierung, dergleichen oder einen beliebigen anderen geeigneten Prozess umfassen.
  • 36 stellt ein Ablaufdiagramm für ein Verfahren 3600 dar, welches dazu verwendet werden kann, eine 3D-Speicheranordnung im Einklang mit der vorliegenden Offenbarung zu bilden. Das Verfahren 3600 beginnt mit dem Vorgang 3601, dem Bilden eines breiten Stapels aufweisend eine Mehrzahl von Schichten aus leitfähigem Material auf Kohlenstoffbasis getrennt durch dielektrische Schichten. Die Querschnittsansicht 800B von 8B stellt ein Beispiel bereit.
  • Vorgang 3603 ist das Ätzen von Gräben in den breiten Stapel zum Bilden einer Reihe schmaler Stapel aus abwechselnden Gate-Streifen und dielektrischen Streifen, wie in der Querschnittsansicht 900B von 9B gezeigt.
  • Vorgang 3609 ist ein wahlfreier Vorgang des Ätzens der Gate-Streifen zum Bilden von Vertiefungen in den schmalen Stapeln. Die Querschnittsansicht 1700B von 7B stellt ein Beispiel bereit.
  • Vorgang 3611 ist ein wahlfreier Schritt des Bildens einer oberen Schicht einer Datenspeicherstruktur. „Obere“ wird in Bezug auf die Reihenfolge von Schichten betrachtet in einer horizontalen Speicherzelle verwendet. Insbesondere ist die obere Schicht (Deckschicht) eine oder mehrere Schichten gebildet zwischen der Datenspeicherschicht und dem Steuer-Gate. Die in den 6A und 6B gezeigte dielektrische Schicht 173 ist ein Beispiel.
  • Vorgang 3613 ist das Aufbringen einer Datenspeicherschicht. Die Querschnittsansicht 1000B von 10B und die Querschnittsansicht 1800B von 18B stellen Beispiele bereit.
  • Vorgang 3615 ist ein wahlfreier Schritt des Ätzens zum Entfernen der Datenspeicherschicht von außerhalb der Vertiefungen. Diese Vorgang wird in Verbindung mit dem wahlfreien Vorgang 3609 verwendet, in welchem die Vertiefungen gebildet werden. Die Querschnittsansicht 1800B von 18B stellt ein Beispiel bereit. Die Ätzung kann eine gerichtete oder anisotrope Ätzung umfassen. Die Ätzung kann auch eine isotrope Ätzung umfassen, welche bewirkt, dass die Datenspeicherschicht innerhalb der Vertiefungen eingerückt wird.
  • Vorgang 3617 ist ein wahlfreier Schritt des Bildens einer unteren Schicht der Datenspeicherstruktur. „Untere“ wird in Bezug auf die Reihenfolge von Schichten betrachtet in einer horizontalen Speicherzelle verwendet. Insbesondere ist die untere Schicht (Bodenschicht) eine oder mehrere Schichten gebildet zwischen der Datenspeicherschicht und dem Kanal. Die in den 6A und 6B gezeigte dielektrische Schicht 171 ist ein Beispiel.
  • Vorgang 3619 ist das Aufbringen einer Kanalschicht. Die Querschnittsansicht 1000B von 10B und die Querschnittsansicht 1800B von 18B stellen Beispiele bereit.
  • Vorgang 3621 ist ein wahlfreier Schritt des anisotropen Ätzens zum Entfernen eines Abschnitts der Kanalschicht, welcher außerhalb der Vertiefungen angeordnet ist. Dieser Vorgang ist eine Option, wenn der Vorgang 3609 die Vertiefungen gebildet und die Datenspeicherstruktur die Vertiefungen nicht gefüllt hat.
  • Vorgang 3623 ist ein wahlfreier Schritt des Aufbringens einer weiteren Schicht des Kanalmaterials. Dieser Vorgang kann in Verbindung mit dem wahlfreien Vorgang 3621 verwendet werden, welcher die Kanalschicht zu dünn zurücklassen kann.
  • Vorgang 3625 ist das Aufbringen des Intrazellendielektrikums, um die Gräben zwischen den Stapeln zu füllen. Die Querschnittsansicht 1000B von 10B stellt ein Beispiel bereit.
  • Vorgang 3627 ist das Ätzen zum Bilden von Öffnungen im Intrazellendielektrikum für dielektrische Interzellenanschlüsse. Die Querschnittsansicht 1100B von 11B stellt ein Beispiel bereit. Vorgang 3629 ist das Füllen der Öffnung mit Interzellendielektrikum zum Bilden der dielektrischen Interzellenanschlüsse. Die Querschnittsansicht 1200B von 12B stellt ein Beispiel bereit. Alternativ dazu können die Gräben zuerst mit dem Interzellendielektrikum gefüllt werden und das Intrazellendielektrikum in Öffnungen aufgebracht werden, welche in das Interzellendielektrikum geätzt werden. Die entstehende Struktur kann im Wesentlichen dieselbe sein wie jene, welche in der Querschnittsansicht 1200B von 12B gezeigt ist, und stellt ein Beispiel bereit.
  • Vorgang 3631 ist das Ätzen einer Öffnung im Intrazellendielektrikum, in welchem vertikale Verbinder, wie zum Beispiel Source-Leitungen und Bit-Leitungen, gebildet werden sollen. Diese Ätzung kann zum Teil durch die dielektrischen Interzellenanschlüsse ausgerichtet werden. Die Draufsicht 1300A von 13A stellt ein Beispiel bereit.
  • Vorgang 3633 ist das Füllen der Öffnungen zum Bereitstellen vertikaler leitfähiger Strukturen, wie zum Beispiel Source-Leitungen und Bit-Leitungen. Die Draufsicht 1400A von 14A stellt ein Beispiel bereit.
  • 37 stellt ein Ablaufdiagramm für ein Verfahren 3700 dar, welches ein weiteres Verfahren ist, welches dazu verwendet werden kann, eine 3D-Speicheranordnung im Einklang mit der vorliegenden Offenbarung zu bilden. Das Verfahren 3700 umfasst viele derselben Vorgänge wie das Verfahren 3600. Ein Hauptunterschied besteht darin, dass im Verfahren 3700 die dielektrischen Intrazellenanschlüsse vor der Kanalschicht und der Datenspeicherstruktur gebildet werden. Eine weitere Option besteht darin, die dielektrischen Intrazellenanschlüsse nach dem Aufbringen der Datenspeicherschicht aber vor dem Aufbringen der Kanalschicht zu bilden.
  • Das Verfahren 3700 beginnt mit dem Vorgang 3601, dem Bilden des breiten Stapels, gefolgt vom Vorgang 3603, dem Ätzen von Gräben im breiten Stapeln zum Bilden schmaler Stapel, und dem Vorgang 3705, dem Füllen der Gräben mit dem Interzellendielektrikum. Die Draufsicht 1500A von 15A und die Querschnittsansicht 1500B von 15B stellen ein Beispiel bereit.
  • Vorgang 3607 ist eine Ätzung zur Definition einer Zellenfläche. Die Draufsicht 1600A von 16A und die Querschnittsansicht 1600B von 16B stellen ein Beispiel für die Durchführung dieser Ätzung in dieser Bearbeitungsphase bereit.
  • Das Verfahren kann mit dem wahlfreien Vorgang 3609, dem Vertiefen der Gate-Streifen, fortgesetzt werden. Die Draufsicht 1700A von 17A und die Querschnittsansicht 1700B von 17B stellen ein Beispiel bereit.
  • Das Verfahren kann mit dem wahlfreien Vorgang 3611 fortgesetzt werden, dem Bilden einer Deckschicht der Datenspeicherstruktur.
  • Das Verfahren 3700 wird mit Vorgang 3613 fortgesetzt, dem Bilden der Datenspeicherschicht. Auf diesen kann der wahlfreie Vorgang 3615 folgen, das Ätzen zum Beschränken der Datenspeicherschicht auf die Vertiefungen. Die Draufsicht 1800A von 18A und die Querschnittsansicht 1800B von 18B stellen ein Beispiel bereit.
  • Das Verfahren 3700 wird mit Vorgang 3619 fortgesetzt, der Abscheidung der Kanalschicht, sowie Vorgang 3625, der Abscheidung des Intrazellendielektrikums. Die Draufsicht 1900A von 19A und die Querschnittsansicht 1900B von 19B stellen ein Beispiel bereit. Wie im Verfahren 3600, kann der Vorgang 3621 dazu verwendet werden, Kanalmaterial außerhalb der Vertiefungen zu entfernen, und Vorgang 3623 kann dazu verwendet werden, eine zusätzliche Kanalschicht aufzubringen, falls die Gate-Streifen vertieft worden sind und die Datenspeicherstruktur die Vertiefungen nicht ausfüllt.
  • Das Verfahren 3700 wird mit Vorgang 3631 und Vorgang 3633 fortgesetzt. Vorgang 3631 ist das Ätzen einer Öffnung im Intrazellendielektrikum, in welcher vertikale Verbinder, wie zum Beispiel Source-Leitungen und Bit-Leitungen, gebildet werden sollen. Die Draufsicht 2000A von 20A stellt ein Beispiel bereit. Vorgang 3633 ist das Füllen der Öffnungen zum Bereitstellen vertikaler leitfähiger Strukturen, wie zum Beispiel Source-Leitungen und Bit-Leitungen. Die Draufsicht 2100A von 21A stellt ein Beispiel bereit.
  • 38 stellt ein Ablaufdiagramm für ein Verfahren 3800 dar, welches ein weiteres Verfahren ist, welches dazu verwendet werden kann, eine 3D-Speicheranordnung im Einklang mit der vorliegenden Offenbarung zu bilden. Das Verfahren 3800 umfasst viele derselben Vorgänge wie das Verfahren 3600, verwendet jedoch die Verarbeitungsart, welche in den 22 - 29 dargestellt ist.
  • Das Verfahren 3800 umfasst den Vorgang 3801, das Bilden eines breiten Stapels abwechselnder Gate-Schichten und dielektrischer Schichten. Dieser Vorgang kann derselbe sein wie Vorgang 3601, abgesehen davon, dass die Gate-Schichten Dummy-Gate-Schichten sein können. Die Querschnittsansicht 800B von 8B stellt ein Beispiel bereit.
  • Vorgang 3803 ist das Bilden einer ersten Reihe von Gräben. Die Querschnittsansicht 2200 von 22 stellt ein Beispiel bereit. Diese Gräben sind nur halb so viele oder weniger als die Gräben, welche bei Vorgang 3603 gebildet werden, für welche die Querschnittsansicht 900B von 9B ein Beispiel bereitstellt.
  • Die Vorgänge 3805 und 3807 sind wahlfreie Schritte, welche verwendet werden, wenn die Gate-Schicht eine Dummy-Schicht ist. Vorgang 3805 ist das Wegätzen eines ersten Abschnitts der Dummy-Schicht zum Bilden von Vertiefungen. Die Querschnittsansicht 2300 von 23 stellt ein Beispiel bereit. Vorgang 3807 ist das Füllen der Vertiefungen mit einem Leiter auf Kohlenstoffbasis. Die Querschnittsansicht 2400 von 24 stellt ein Beispiel bereit. Ein beliebiges leitfähiges Material, welches außerhalb der Vertiefung 2301 aufgebracht worden ist, kann durch anisotrope Ätzung entfernt werden.
  • Das Verfahren 3800 wird mit Vorgang 3611 bis Vorgang 3625 fortgesetzt, welche dieselben sein können, wie im Verfahren 3600, abgesehen davon, dass sie nur innerhalb der ersten Reihe von Gräben ausgeführt werden. Die Querschnittsansicht 2500 von 25 stellt ein Beispiel bereit.
  • Vorgang 3809 ist das Bilden einer Maske und das Ätzen einer zweiten Reihe von Gräben. Die Querschnittsansicht 2600 von 26 stellt ein Beispiel bereit. Falls die Gate-Schicht eine Dummy-Gate-Schicht ist, kann das Verfahren mit einer Wiederholung von Vorgang 3805 und Vorgang 3807 fortgesetzt werden, um den Gate-Austauschprozess abzuschließen. Die Querschnittsansicht 2700 von 27 und die Querschnittsansicht 2800 von 28 stellen ein Beispiel bereit.
  • Das Verfahren 3800 wird mit einer Wiederholung von Vorgang 3611 bis Vorgang 3625 fortgesetzt. Die Querschnittsansicht 2900 von 29 stellt ein Beispiel bereit. Die Verarbeitung kann mit Vorgang 3627 bis Vorgang 3633 gemäß deren Beschreibung in Verbindung mit dem Verfahren 3600 fortgesetzt werden.
  • 39 stellt ein Ablaufdiagramm für ein Verfahren 3900 dar, welches ein weiteres Verfahren ist, welches dazu verwendet werden kann, eine 3D-Speicheranordnung im Einklang mit der vorliegenden Offenbarung zu bilden. Das Verfahren 3900 beginnt mit Vorgang 3901, dem Bilden eines breiten Stapels. In diesem Beispiel weist der breite Stapel Schichten eines ersten Dielektrikums, Schichten eines zweiten Dielektrikums und Schichten eines Leiters auf Kohlenstoffbasis auf. Die Querschnittsansicht 3000B von 30B stellt ein Beispiel bereit. Optional kann die Vorgehensweise von Verfahren 3800 benutzt werden, wobei in diesem Fall Dummy-Schichten anstelle der Schichten des Leiters auf Kohlenstoffbasis verwendet werden können.
  • Vorgang 3903 ist das Ätzen von Gräben im breiten Stapel zum Bilden einer Reihe schmaler Stapel. Die abgeschnittene Draufsicht 3100A von 31A und die Querschnittsansicht 3100B von 31B stellen ein Beispiel bereit.
  • Vorgang 3905 ist das selektive Ätzen eines der Dielektrika zum Bilden von Vertiefungen in den schmalen Stapeln. Die abgeschnittene Draufsicht 3200A von 32A und die Querschnittsansicht 3200B von 32B stellen ein Beispiel bereit.
  • Vorgang 3907 ist das Aufbringen einer Kanalschicht innerhalb der Gräben. Die Kanalschicht kann die Vertiefungen ausfüllen. Vorgang 3911 ist eine anisotrope Ätzung, welche einen Abschnitt der Kanalschicht entfernt, welcher außerhalb der Vertiefungen angeordnet ist. Die abgeschnittene Draufsicht 3300A von 33A und die Querschnittsansicht 3300B von 33B stellen ein Beispiel bereit.
  • Vorgang 3913 ist ein wahlfreier Vorgang des Aufbringens einer unteren Schicht (Bodenschicht) der Datenspeicherstruktur in den Gräben. Vorgang 3915 ist das Aufbringen einer Datenspeicherschicht in den Gräben. Vorgang 3917 ist ein wahlfreier Vorgang des Aufbringens einer oberen Schicht (Deckschicht) der Datenspeicherstruktur über der Datenspeicherschicht. Vorgang 3919 ist das Vervollständigen der Grabenfüllung mit einem Interzellendielektrikum. Die abgeschnittene Draufsicht 3400A von 34A und die Querschnittsansicht 3400B von 34B stellen ein Beispiel bereit.
  • Vorgang 3921 ist das Ätzen vertikaler Öffnungen im Interzellendielektrikum. Die abgeschnittene Draufsicht 3500A von 35A und die Querschnittsansicht 3500B von 35B stellen ein Beispiel bereit. Vorgang 3923 ist das Füllen der Öffnungen mit leitfähigem Material zum Bilden vertikaler Verbinder, welche als Wortleitungen verwendet werden können. Die 7A und 7B stellen ein Beispiel einer entstehenden Struktur bereit.
  • Obwohl die Verfahren 3600, 3700, 3800 und 3900 der 36 - 39 hierin als eine Abfolge von Vorgängen oder Ereignissen dargestellt und beschrieben sind, versteht sich, dass die dargestellte Reihenfolge solcher Vorgänge oder Ereignisse nicht im Sinne einer Einschränkung auszulegen ist. Zum Beispiel können sich manche Vorgänge in anderen Reihenfolgen und/oder gleichzeitig mit anderen Vorgängen oder Ereignissen ereignen als jenen, die hierin dargestellt und/oder beschrieben sind. Ferner können nicht alle dargestellten Vorgänge erforderlich sein, um einen oder mehrere Aspekte oder Ausführungsformen der vorliegenden Beschreibung umzusetzen, und einer oder mehrere der hierin dargestellten Vorgänge können in einem oder mehreren separaten Vorgängen und/oder Phasen ausgeführt werden.
  • Einige Aspekte der vorliegenden Lehren betreffen eine Vorrichtung aufweisend eine dreidimensionale Anordnung von Speicherzellen angeordnet zwischen benachbarten Metall-Interconnect-Schichten in einer Metall-Interconnect-Struktur. Jede der Speicherzellen weist eine Source-Seite, eine Drain-Seite, einen Kanal, ein Steuer-Gate und eine Datenspeicherschicht auf. Der Kanal erstreckt sich zwischen der Source-Seite und der Drain-Seite. Die Datenspeicherschicht ist zwischen dem Steuer-Gate und dem Kanal angeordnet. Die dreidimensionale Anordnung von Speicherzellen weist ferner eine Anordnung von Stapeln auf, wobei jeder der Stapel eine Mehrzahl leitfähiger Streifen und eine Mehrzahl dielektrischer Streifen aufweist. Diese leitfähigen Streifen erstrecken sich horizontal zur Verbindung mit einer Mehrzahl der Speicherzellen und sind aus einem leitfähigen Material auf Kohlenstoffbasis gebildet.
  • Einige Aspekte der vorliegende Lehren betreffen eine Speichervorrichtung, welche eine Mehrzahl von Stapeln aufweist. Jeder der Stapel weist eine vertikale Anordnung von zwei oder mehr Gate-Streifen gebildet aus einem leitfähigen Material auf Kohlenstoffbasis, wie zum Beispiel Graphit, auf. Die Gate-Streifen sind durch dielektrische Streifen getrennt. Source-Leitungen und Drain-Leitungen sind zwischen den Stapeln angeordnet und erstrecken sich entlang der vertikalen Richtung. Die Speicherzellen weisen jeweils einen Kanal auf, welcher sich zwischen einer der Source-Leitungen und einer der Drain-Leitungen erstreckt, sowie eine Datenspeicherstruktur, welche zwischen dem Kanal und einem der Gate-Streifen angeordnet ist.
  • Einige Aspekte der vorliegenden Lehren betreffen ein Verfahren zum Bilden einer Speichervorrichtung, welche einen breiten Stapel aufweisend eine Mehrzahl leitfähiger Schichten und eine Mehrzahl dielektrischer Schicht, aufweist. Die leitfähigen Schichten enthalten ein Material auf Kohlenstoffbasis. Gräben werden in den breiten Stapel geätzt, um eine Mehrzahl schmaler Stapel zu bilden. Eine Datenspeicherschicht wird in den Gräben aufgebracht.
  • Das Vorstehende legt Merkmale verschiedener Ausführungsformen dar, sodass Fachleute die Aspekte der vorliegenden Offenbarung besser verstehen können. Fachleute sollten erkennen, dass sie die vorliegende Offenbarung problemlos als eine Grundlage zum Designen oder Modifizieren anderer Prozesse und Strukturen zum Ausführen derselben Zwecke und/oder Erlangen derselben Vorteile der hierin vorgestellten Ausführungsformen verwenden können. Fachleute sollten ferner erkennen, dass derartige äquivalente Konstruktionen nicht vom Geist und Umfang der vorliegenden Offenbarung abweichen, und dass sie zahlreiche Änderungen, Ersetzungen und Neugestaltungen vornehmen können, ohne vom Geist und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63/031025 [0001]

Claims (20)

  1. Speichervorrichtung, aufweisend: eine dreidimensionale Anordnung von Speicherzellen angeordnet zwischen zwei benachbarten Metall-Interconnect-Schichten in einer Metall-Interconnect-Struktur, jede der Speicherzellen aufweisend eine Source-Seite, eine Drain-Seite, einen Kanal, welcher sich zwischen der Source-Seite und der Drain-Seite erstreckt, ein Gate und eine Datenspeicherschicht zwischen dem Gate und dem Kanal; und eine Anordnung von Stapeln, jeder der Stapel aufweisend eine Mehrzahl leitfähiger Streifen und eine Mehrzahl dielektrischer Streifen, wobei die sich die leitfähigen Streifen horizontal erstrecken, um die Gates für eine Mehrzahl der Speicherzellen bereitzustellen; wobei die leitfähigen Streifen leitfähiges Material auf Kohlenstoffbasis enthalten.
  2. Speichervorrichtung nach Anspruch 1, wobei das leitfähige Material auf Kohlenstoffbasis Graphen ist.
  3. Speichervorrichtung nach Anspruch 2, wobei das Graphen in Form von Blättern aufweisend eine C-förmige Struktur angeordnet ist.
  4. Speichervorrichtung nach Anspruch 1, wobei das leitfähige Material auf Kohlenstoffbasis bordotierte Graphennanobänder sind.
  5. Speichervorrichtung nach Anspruch 1, wobei das leitfähige Material auf Kohlenstoffbasis nanokristallines Graphit ist.
  6. Speichervorrichtung nach Anspruch 1, ferner aufweisend: zweite leitfähige Streifen, wobei sich jeder der leitfähigen Streifen vertikal erstreckt, um sich mit zwei oder mehr der Speicherzellen zu verbinden; wobei die zweiten leitfähigen Streifen Metall sind.
  7. Speichervorrichtung nach Anspruch 1, ferner aufweisend: Drain-Leitungen, welche sich vertikal erstrecken, wobei jede der Drain-Leitungen mit einer Mehrzahl der Drain-Seiten verbunden ist; und Source-Leitungen, welche sich vertikal erstrecken, wobei jede der Source-Leitungen mit einer Mehrzahl der Source-Seiten verbunden ist.
  8. Speichervorrichtung nach Anspruch 7, wobei: Vertiefungen in Seiten der Stapel gebildet sind; und die Datenspeicherschichten in diesen Vertiefungen angeordnet sind.
  9. Speichervorrichtung, aufweisend: eine Mehrzahl von Stapeln, wobei jeder der Stapel zwei oder mehr vertikal gestapelte durch dielektrische Streifen getrennte Gate-Streifen aufweist; Source-Leitungen und Drain-Leitungen, welche zwischen den Stapeln angeordnet sind und sich entlang einer Stapelrichtung der Stapel erstrecken; und Speicherzellen, welche jeweils einen Kanal aufweisen, welcher sich zwischen einer der Source-Leitungen und einer der Drain-Leitungen erstreckt, sowie eine Datenspeicherstruktur, welche zwischen dem Kanal und einem der zwei oder mehr vertikal gestapelten Gate-Streifen angeordnet ist; wobei die Gate-Streifen Graphit enthalten.
  10. Speichervorrichtung nach Anspruch 9, wobei das Graphit Graphenblätter enthält.
  11. Speichervorrichtung nach Anspruch 10, wobei: die Gate-Streifen erste Abschnitte und zweite Abschnitte aufweisen; in den ersten Abschnitten die Graphenblätter eine erste Ausrichtung aufweisen, welche parallel zu einer Stapelrichtung der Gate-Streifen und der dielektrischen Streifen verläuft; und in den zweiten Abschnitten die Graphenblätter eine zweite Ausrichtung aufweisen, welche lotrecht zur ersten Ausrichtung verläuft.
  12. Speichervorrichtung nach Anspruch 9, wobei das Graphit Graphennanobänder enthält.
  13. Speichervorrichtung nach Anspruch 9, wobei die Source-Leitungen und die Drain-Leitungen Metall sind.
  14. Speichervorrichtung nach Anspruch 9, wobei: die Gate-Streifen jeweils eine erste Seitenwand aufweisen; die dielektrischen Streifen jeweils eine zweite Seitenwand aufweisen; die ersten Seitenwände in Bezug auf die zweite Seitenwände eingerückt sind, um Vertiefungen in den Stapeln zu bilden; und die Datenspeicherstruktur eine Datenspeicherschicht angeordnet in den Vertiefungen aufweist.
  15. Verfahren zum Bilden einer Speichervorrichtung, das Verfahren umfassend: Bilden eines ersten Stapels aufweisend eine Mehrzahl leitfähiger Schichten und eine Mehrzahl dielektrischer Schichten, wobei die leitfähigen Schichten Material auf Kohlenstoffbasis enthalten; Ätzen von Gräben im ersten Stapel zum Bilden einer Mehrzahl zweiter Stapel; und Aufbringen einer Datenspeicherschicht in den Gräben.
  16. Verfahren nach Anspruch 5, ferner umfassend: vor dem Aufbringen der Datenspeicherschicht, selektives Ätzen zum Bilden von Vertiefungen in den zweiten Stapeln, wobei sich die Vertiefungen angrenzend an die leitfähigen Schichten bilden; und nach dem Aufbringen der Datenspeicherschicht, Ätzen zum Entfernen eines Abschnitts der Datenspeicherschicht, welcher außerhalb der Vertiefungen angeordnet ist.
  17. Verfahren nach Anspruch 16, ferner umfassend Bilden dielektrischer Anschlüsse in den Gräben vor dem Bilden der Vertiefungen.
  18. Verfahren nach Anspruch 15, ferner umfassend: Aufbringen einer Kanalschicht über der Datenspeicherschicht; Füllen von Gräben zwischen Stapeln mit einem zweiten Dielektrikum; Ätzen einer Öffnung durch das zweite Dielektrikum; und Füllen der Öffnungen mit Metall zum Bilden von Source-Leitungen und Drain-Leitungen.
  19. Verfahren nach Anspruch 15, ferner umfassend: Ätzen zweiter Gräben in der Mehrzahl zweiter Stapel; und Aufbringen einer zweiten Datenspeicherschicht in den zweiten Gräben.
  20. Verfahren nach Anspruch 15, wobei das leitfähige Material auf Kohlenstoffbasis Graphen ist.
DE102020133314.5A 2020-05-28 2020-12-14 3d-speicher mit leitfähigen graphitstreifen Pending DE102020133314A1 (de)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202063031025P 2020-05-28 2020-05-28
US63/031,025 2020-05-28
US17/113,296 US11839080B2 (en) 2020-05-28 2020-12-07 3D memory with graphite conductive strips
US17/113,296 2020-12-07

Publications (1)

Publication Number Publication Date
DE102020133314A1 true DE102020133314A1 (de) 2021-12-02

Family

ID=77572609

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102020133314.5A Pending DE102020133314A1 (de) 2020-05-28 2020-12-14 3d-speicher mit leitfähigen graphitstreifen

Country Status (5)

Country Link
US (2) US12041776B2 (de)
KR (1) KR102648519B1 (de)
CN (1) CN113380824A (de)
DE (1) DE102020133314A1 (de)
TW (1) TWI773176B (de)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230139624A (ko) * 2022-03-28 2023-10-05 삼성전자주식회사 3차원 강유전체 메모리 장치
US20230411488A1 (en) * 2022-06-21 2023-12-21 Nanya Technology Corporation Semiconductor device having gate electrodes with dopant of different conductive types

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US681548A (en) * 1901-03-21 1901-08-27 Robert Monroe Hawk Screen-cleaner and stuff-regulator.
JP4884791B2 (ja) * 2005-02-10 2012-02-29 株式会社半導体エネルギー研究所 記憶素子及びその作製方法
WO2010009364A1 (en) * 2008-07-18 2010-01-21 Sandisk 3D, Llc Carbon-based resistivity-switching materials and methods of forming the same
TW201012749A (en) 2008-08-19 2010-04-01 Univ Rice William M Methods for preparation of graphene nanoribbons from carbon nanotubes and compositions, thin films and devices derived therefrom
US8481394B2 (en) * 2010-03-04 2013-07-09 Sandisk 3D Llc Memory cell that includes a carbon-based memory element and methods of forming the same
US8436447B2 (en) * 2010-04-23 2013-05-07 Sandisk 3D Llc Memory cell that includes a carbon-based memory element and methods of forming the same
US20150292080A1 (en) 2012-02-06 2015-10-15 Nanyang Technological University Apparatus for the generation of nanocluster films and methods for doing the same
US9184175B2 (en) 2013-03-15 2015-11-10 Micron Technology, Inc. Floating gate memory cells in vertical memory
WO2015102746A2 (en) 2013-11-04 2015-07-09 Massachusetts Institute Of Technology Electronics including graphene-based hybrid structures
US9728546B2 (en) 2014-09-05 2017-08-08 Sandisk Technologies Llc 3D semicircular vertical NAND string with self aligned floating gate or charge trap cell memory cells and methods of fabricating and operating the same
US9391086B1 (en) * 2015-02-23 2016-07-12 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method of manufacturing nonvolatile semiconductor memory device
US9576967B1 (en) * 2016-06-30 2017-02-21 Sandisk Technologies Llc Method of suppressing epitaxial growth in support openings and three-dimensional memory device containing non-epitaxial support pillars in the support openings
TWI621215B (zh) 2016-12-27 2018-04-11 National Taiwan Normal University 快閃記憶體結構及其製造方法
US10777566B2 (en) 2017-11-10 2020-09-15 Macronix International Co., Ltd. 3D array arranged for memory and in-memory sum-of-products operations
US20190312050A1 (en) * 2018-04-10 2019-10-10 Macronix International Co., Ltd. String select line gate oxide method for 3d vertical channel nand memory
US11380709B2 (en) 2018-09-04 2022-07-05 Sandisk Technologies Llc Three dimensional ferroelectric memory
US10629608B2 (en) * 2018-09-26 2020-04-21 Macronix International Co., Ltd. 3D vertical channel tri-gate NAND memory with tilted hemi-cylindrical structure
TWI692038B (zh) * 2019-01-25 2020-04-21 旺宏電子股份有限公司 三維堆疊半導體裝置及其製造方法
TWI681548B (zh) * 2019-02-12 2020-01-01 旺宏電子股份有限公司 立體記憶體元件及其製作方法
KR20210014828A (ko) 2019-07-30 2021-02-10 삼성전자주식회사 반도체 메모리 소자 및 이의 제조 방법

Also Published As

Publication number Publication date
TW202145523A (zh) 2021-12-01
CN113380824A (zh) 2021-09-10
US20240315033A1 (en) 2024-09-19
US12041776B2 (en) 2024-07-16
US20230371257A1 (en) 2023-11-16
KR102648519B1 (ko) 2024-03-15
KR20210148859A (ko) 2021-12-08
TWI773176B (zh) 2022-08-01

Similar Documents

Publication Publication Date Title
DE102021100089B4 (de) Dreidimensionale speichervorrichtung und verfahren
DE102016114573B4 (de) Dreidimensionale Halbleitervorrichtungen mit einem Hohlraum zwischen einer Kanalstruktur und einer Rückstandsschicht
DE102020201378A1 (de) Komplementäre feldeffekttransistoren integrierende strukturen und sram-bitzellen
DE102018110017B4 (de) Halbleiterspeichervorrichtung und herstellungsverfahren dafür
DE102020133671A1 (de) Dreidimensionale speichervorrichtung und verfahren
DE102007033017A1 (de) Integrierte Schaltkreise, Verfahren zum Herstellen eines integrierten Schaltkreises, Speichermodule, Computersysteme
DE102020124212B4 (de) Dreidimensionale Speichervorrichtung und Verfahren
DE102019116329A1 (de) Rram mit einer barriereschicht
DE102022100084A1 (de) Zugangstransistor mit einer metalloxidsperrschicht und verfahren zu dessen herstellung
DE102020124219A1 (de) Dreidimensionale Speichervorrichtung und Verfahren
DE112022003798T5 (de) NOR-Speichervorrichtung, Verfahren zur Herstellung einer NOR-Speichervorrichtung und elektronisches Gerät mit Speichervorrichtung
DE102020135119B4 (de) Ferroelektrische speichervorrichtung und verfahren zu deren herstellung
DE102021100353A1 (de) Dreidimensionale speichervorrichtung und deren herstellungsverfahren
DE102021100674A1 (de) Speicherarray mit epitaktischer sourceleitung und bitleitung
DE102021116207B4 (de) Hohlraum in Metallverschaltungsstruktur und Verfahren zum Herstellen einer solchen Struktur
DE102020133314A1 (de) 3d-speicher mit leitfähigen graphitstreifen
DE112022001434T5 (de) Speichervorrichtung vom nor-typ, verfahren zur herstellung einer speichervorrichtung vom nor-typ und die speichervorrichtung enthaltendes elektronisches gerät
DE102020123746A1 (de) Dreidimensionale speichervorrichtung und verfahren
DE102020127831A1 (de) Speicherarray-gatestrukturen
DE102021106178B4 (de) Dreidimensionale speichervorrichtung und verfahren
DE102020108091B4 (de) Halbleitervorrichtung
DE102007019320A1 (de) Integrierte Schaltkreise und Verfahren zum Herstellen derselben
EP1423880A1 (de) Halbleiterspeicherelement, verfahren zur herstellung und verfahren zum betrieb
DE102020132926A1 (de) 3d ferroelektrischer speicher
DE10207980C1 (de) Floating-Gate-Speicherzelle, Floating-Gate-Speicheranordnung, Schaltkreis-Anordnung und Verfahren zum Herstellen einer Floating-Gate-Speicherzelle

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0027115780

Ipc: H10B0043200000

R016 Response to examination communication