KR102648519B1 - 그래파이트 전도성 스트립들을 갖는 3d 메모리 - Google Patents

그래파이트 전도성 스트립들을 갖는 3d 메모리 Download PDF

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Abstract

3차원(3D) 메모리 어레이를 형성하는 공정은 유전체층들에 의해 분리된 탄소계 재료의 복수의 전도성층들을 갖는 스택을 형성하는 단계를 포함한다. 스택 내에 트렌치들을 에칭하게 되면 전도성층들은 전도성 스트립들로 분할된다. 결과적인 구조물은 2차원 수평 전도성 스트립들 어레이를 포함한다. 메모리 셀들은 각 스트립의 길이를 따라 분포되어 3D 어레이를 제공할 수 있다. 수직 또는 수평 배향을 가질 수 있는 추가적인 전도성 구조물과 함께 전도성 스트립들은 메모리 셀들이 개별적으로 어드레싱될 수 있게 한다. 탄소계 재료로 전도성층들을 형성하면 트렌치들을 높은 종횡비로 에칭하는 것이 가능하다. 따라서, 탄소계 재료의 전도성층들을 형성하게 되면, 메모리 어레이는 더 많은 층들과 더 높은 면적 밀도를 가질 수 있다.

Description

그래파이트 전도성 스트립들을 갖는 3D 메모리{3D MEMORY WITH GRAPHITE CONDUCTIVE STRIPS}
본 출원은 2020년 5월 28일 출원된 미국 가특허 출원 번호 제63/031,025호의 우선권을 주장하며, 이 미국 가출원의 내용은 그 전체가 본원에 참고로 포함된다.
2차원(two-dimensional)(2D) 메모리 어레이들은 전자 디바이스들에서 널리 사용되고 있으며, 예를 들어, NOR 플래시 메모리 어레이들, NAND 플래시 메모리 어레이들, 및 동적 랜덤 액세스 메모리(dynamic random-access memory)(DRAM) 어레이들 등을 포함할 수 있다. 그러나, 2D 메모리 어레이들은 스케일링 한계들(scaling limits)에 도달하고 있으며, 따라서 메모리 밀도에 대한 한계들에 도달하고 있다. 3차원(3D) 메모리 어레이들은 메모리 밀도를 높이기 위한 유망한 후보이며, 예를 들어, 3D NAND 플래시 메모리 어레이들, 및 3D NOR 플래시 메모리 어레이들 등을 포함할 수 있다.
본 개시 내용의 양태들은 첨부 도면과 함께 읽혀지는 이하의 상세한 설명으로부터 최상으로 이해된다. 주목할 것은 본 산업의 표준 관행에 따라 다양한 피처들(features)이 축척대로 도시되는 것은 아니라는 것이다. 실제로, 다양한 피처들의 치수들은 설명의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1a는 본 교시 내용의 일부 양태에 따른 3D 메모리 어레이인 제 1 3D 메모리 어레이의 사시도를 도시한 것이다.
도 1b는 평면 B에서 도 1a의 3D 메모리 어레이의 수직 단면을 도시한 것이다.
도 1c는 평면 C에서 도 1a의 3D 메모리 어레이의 수평 단면을 도시한 것이다.
도 2는 도 1a의 3D 메모리 어레이를 갖는 집적 회로를 도시한 평면도이다.
도 3은 도 1a의 3D 메모리 어레이를 포함하는 집적 회로의 단면을 도시한 것이다.
도 4는 도 1a의 3D 메모리 어레이에 대한 등가 회로 다이어그램을 제공한 것이다.
도 5a 내지 도 5c는 본 교시 내용의 일부 다른 양태에 따른 3D 메모리 어레이인 제 2 3D 메모리 어레이의 수직 및 수평 단면들을 도시한 것이다.
도 6a 및 도 6b는 본 교시 내용의 일부 다른 양태에 따른 3D 메모리 어레이인 제 3 3D 메모리 어레이의 수직 및 수평 단면들을 도시한 것이다.
도 7a 및 도 7b는 본 교시 내용의 일부 다른 양태에 따른 3D 메모리 어레이인 제 4 3D 메모리 어레이의 수직 및 수평 단면들을 도시한 것이다.
도 8a 및 도 8b 내지 도 14a 및 도 14b는 제 1 3D 메모리 어레이의 피처들을 갖는 3D 메모리 어레이를 포함하는 디바이스를 형성하는 본 교시 내용에 따른 방법을 예시하는 일련의 쌍을 이룬 평면도 및 단면도를 도시한 것이다.
도 15a 및 도 15b 내지 도 21a 및 도 21b는 제 2 3D 메모리 어레이의 피처들을 갖는 3D 메모리 어레이를 포함하는 디바이스를 형성하는 본 교시 내용에 따른 방법을 예시하는 일련의 쌍을 이룬 평면도 및 단면도를 도시한 것이다.
도 22 내지 도 29는 본 교시 내용의 일부 양태에 따라 유전체 스트립/게이트 스트립 스택들을 형성하는 대안적인 방법을 예시하는 단면도들을 제공한 것이다.
도 30a 및 도 30b 내지 도 35a 및 도 35b는 제 4 3D 메모리 어레이의 피처들을 갖는 3D 메모리 어레이를 포함하는 디바이스를 형성하는 본 교시 내용에 따른 방법을 예시하는 일련의 쌍을 이룬 컷어웨이 평면도들(cut-away top views) 및 단면도들이다.
도 36 내지 도 39는 3D 메모리 어레이들을 형성하는 데 사용될 수 있는 본 교시 내용에 따른 다양한 방법을 예시하는 플로우차트들을 제공한 것이다.
본 개시 내용은 본 개시 내용의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예들을 제공한다. 이하에서는 본 개시 내용을 단순화하기 위해 특정 예들의 컴포넌트들 및 배열체들이 기술된다. 이들은 물론 예시에 불과할 뿐이며 제한하려는 것이 아니다. 예를 들어, 이하의 설명에서 제 2 피처 위에 또는 제 2 피처 상에 제 1 피처를 형성하는 것은 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 또한 제 1 피처 및 제 2 피처가 직접 접촉하지 않을 수 있도록 제 1 피처와 제 2 피처 사이에 추가적인 피처들이 형성될 수 있는 실시예들을 포함할 수 있다. 또한, 본 개시 내용은 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 단순성 및 명확성을 위한 것이며, 그 자체가 논의된 다양한 실시예들 및/또는 구성들 간의 관계를 나타내는 것은 아니다.
또한, "바로 아래", "아래", "하부", "위", "상부" 등과 같은 공간 관련 용어는 본원에서 하나의 요소 또는 피처의 다른 요소(들) 또는 피처(들)에 대한 관계를 도면에 도시한 바와 같이 기술하기 위한 설명의 편의를 위해 사용될 수 있다. 이들 공간 관련 용어는 도면에 도시된 방향 외에도 사용 중인 또는 동작 중인 디바이스의 다양한 방향을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수 있고(90도 또는 다른 방향으로 회전될 수 있고), 그에 따라 본원에서 사용되는 공간 관련 서술자가 마찬가지로 해석될 수 있다.
3차원(3D) 메모리 어레이를 형성하는 공정은 유전체층들에 의해 분리된 복수의 전도성층들을 갖는 스택을 형성하는 단계를 포함한다. 스택 내에 트렌치들을 에칭하게 되면 전도성층들은 전도성 스트립들로 분할된다. 결과적인 구조물은 2차원 수평 전도성 스트립들 어레이를 포함한다. 메모리 셀들은 각 스트립의 길이를 따라 분포되어 3D 어레이를 제공할 수 있다. 수직 또는 수평 배향을 가질 수 있는 추가적인 전도성 구조물들과 함께 전도성 스트립들은 메모리 셀들이 개별적으로 어드레싱될 수 있게 한다.
본 교시 내용에 따르면, 전도성층들은 그래파이트 또는 유사한 탄소계 재료(carbon-based material)로 형성된다. 전도성층들이 그래파이트인 경우, 트렌치들은 금속과 같은 상이한 전도성 재료로 전도성층들이 형성될 때와 비교하여 보다 높은 종횡비로 보다 쉽게 에칭된다. 따라서, 그래파이트로 전도성층들을 형성하게 되면, 메모리 어레이는 더 많은 층과 더 높은 면적 밀도를 가질 수 있다. 결과적인 3D 메모리 어레이는 그래파이트의 전도성 스트립들을 갖는다.
본 교시 내용의 일부 양태는, 메모리 셀들이 소스측(source side), 드레인측, 소스측과 드레인측 사이에서 연장하는 채널, 제어 게이트, 및 제어 게이트와 채널 사이의 데이터 저장 막(data storage film)을 갖는 타입의 메모리 셀들의 3차원 어레이에 관한 것이다. 메모리 어레이 내에는 스택들의 어레이가 있으며, 각 스택은 유전체 스트립들에 의해 분리된 전도성 스트립들을 갖는다. 전도성 스트립들은 복수의 메모리 셀들과 연결되도록 수평으로 연장된다. 본 교시 내용에 따르면, 전도성 스트립들은 탄소계 재료로 형성된다. 일부 실시예에서, 탄소계 재료는 그래핀(graphene)을 포함한다. 일부 실시예에서, 그래핀은 나노리본들(nanoribbons)의 형태이다. 일부 실시예에서, 그래핀은 붕소 도핑된다. 일부 실시예에서, 탄소계 재료는 나노결정질 그래파이트(nanocrystalline graphite)를 포함한다.
메모리는 임의의 적합한 아키텍처를 가질 수 있다. 아키텍처는 수직, 수평, 크로스바, 등 또는 이들의 임의의 조합일 수 있다. 일부 실시예에서, 전도성 스트립들은 수평 게이트 스트립들이다. 일부 실시예에서, 추가적인 도체들은 어레이를 통해 수직으로 연장된다. 이러한 도체들은 금속으로 형성될 수 있다.
일부 실시예에서, 리세스들은 전도성 스트립들에 인접한 스택들의 측부들 내에 형성된다. 데이터 저장 막이 이들 리세스들 내에 배치될 수 있다. 이들 리세스들 내에 데이터 저장 막을 형성하게 되면, 어레이에서 수직으로 인접한 메모리 셀들 사이에서 데이터 저장 막을 불연속적으로 만드는 것을 가능하게 한다. 탄소계 재료의 에칭 감수성(etch susceptibility)은 이러한 리세스들의 형성을 가능하게 한다.
본 교시 내용의 일부 양태는 복수의 스택들을 갖는 메모리 디바이스에 관한 것으로, 각 스택은 유전체 스트립들에 의해 분리된 2개 이상의 수직으로 적층(stack)된 게이트 스트립들을 포함한다. 소스 라인들과 드레인 라인들은 스택들 사이에 위치하며, 스택들의 적층 방향을 따라 연장된다. 어레이 내의 메모리 셀들은 각각 소스 라인들 중 하나와 드레인 라인들 중 하나 사이에서 연장되는 채널과, 채널과 게이트 스트립들 중 하나 사이에 위치하는 데이터 저장 구조물을 갖는다. 게이트 스트립들은 그래파이트를 포함한다. 일부 실시예에서, 그래파이트는 그래핀이다.
본 교시 내용의 일부 양태는 메모리 디바이스를 형성하는 방법에 관한 것이다. 방법은 복수의 전도성층들 및 복수의 유전체층들을 포함하는 광폭 스택(broad stack)을 형성하는 단계, 복수의 협폭 스택들을 형성하기 위해 광폭 스택들 내에 트렌치들을 에칭하는 단계, 및 트렌치들 내에 데이터 저장 막을 퇴적하는 단계를 포함한다. 전도성층들은 에칭 공정을 가능하게 하는 탄소계 재료이다.
본 교시 내용의 일부 양태는 메모리 디바이스를 형성하는 방법에 관한 것이다. 방법은 복수의 더미층들 및 복수의 유전체층들을 포함하는 광폭 스택을 형성하는 단계를 포함한다. 트렌치들의 제 1 세트가 스택 내에 형성된다. 트렌치들의 제 1 세트에서 제 1 더미 에칭이 수행된다. 제 1 더미 에칭은 각 더미층의 약 절반을 제거할 수 있다. 제 1 더미 에칭에 의해 제거된 더미층의 부분을 탄소계 재료로 대체하기 위해 제 1 퇴적 공정이 수행된다. 일부 실시예에서, 탄소계 재료는 그래핀 시트들(graphene sheets)을 포함한다. 트렌치들의 제 2 세트가 스택 내에 형성된다. 트렌치들의 제 2 세트에서 제 2 더미 에칭이 수행된다. 제 2 더미 에칭은 더미층들의 나머지 부분을 제거할 수 있다. 제 2 더미 에칭에 의해 제거된 더미층의 부분을 탄소계 재료로 대체하기 위해 제 2 퇴적 공정이 수행된다. 이 방법에 의해, 전도성 스트립을 위한 탄소계 재료는 각 스택 내의 전도성 스트립들의 수에 관계없이 2개 만큼과 같은 적은 수의 퇴적 단계들을 사용하여 퇴적될 수 있다.
도 1a는 본 교시 내용의 일부 양태에 따른 메모리 셀들(101A)의 제 1 3D 메모리 어레이(100A)의 사시도를 도시한 것이다. 도 2b는 도 1a의 평면 B에 따른 제 1 3D 메모리 어레이(100A)의 단면을 도시한 것이다. 도 2c는 도 1a의 평면 C에 따른 단면을 도시한 것이다. 도 2b 및 도 2c의 라인 BC는 평면 B와 평면 C의 교차점에 있다. 평면 B는 수직이다. 평면 C는 수평이다.
스택들(135A)의 행은 제 1 3D 메모리 어레이(100A) 내에 포함된다. 스택들(135A) 각각은 유전체 스트립들(131A)에 의해 분리된 복수의 층들(141A 내지 141D)에서 게이트 스트립들(123A)을 갖는다. 이 예는 4개의 층들(141A 내지 141D)을 보여주지만, 스택들(135A)은 더 많거나 적은 수의 층을 가질 수 있다. 데이터 저장 구조물들(108A) 및 채널층들(107A)은 각 스택(135A)의 제 1 측면(133A) 및 제 2 측면(133B) 상에 형성된다. 데이터 저장 구조물들(108A)은 적어도 데이터 저장 막(111A)을 포함한다. 소스 라인들(103A) 및 드레인 라인들(119A)을 포함하는 소스/드레인 커넥션들은 수직으로 배향되고, 스택들(135A) 사이에 배치된다.
메모리 셀들(101A)은 스택들(135A)의 제 1 측면들(133A) 및 제 2 측면들(133B) 각각 상에 수평 및 수직으로 배열된다. 메모리 셀들(101A)의 수평 위치는 측면들 사이에서 가변되어, 제 1 측면(133A) 상의 메모리 셀들(101A)과 제 2 측면(133B) 상의 메모리 셀들(101A) 간의 스태거링(staggering)을 제공할 수 있지만, 메모리 셀들(101A)의 배열체는 층들 간에 반복된다.
메모리 셀들(101A) 각각은 제어 게이트(109A), 데이터 저장 구조물(108A), 채널(113A), 소스측(105A), 및 드레인측(117A)을 포함한다. 제어 게이트들(109A)은 게이트 스트립들(123A)에 의해 제공된다. 단일 게이트 스트립(123A)은, 게이트 스트립(123A)의 길이를 따라 수평으로 인접한 메모리 셀들(101A) 및 게이트 스트립(123A)의 대향 측면들(133A 및 133B) 상에 있는 메모리 셀들(101A)을 포함하는 복수의 메모리 셀들(101A)에 대한 제어 게이트들(109A)을 제공할 수 있다. 채널(113A), 소스측(105A), 및 드레인측(117A)은 모두 채널층(107A)의 부분들에 의해 제공된다. 소스측(105A)은 소스 라인(103A)에 인접한 채널층(107A)의 부분이다. 드레인측(117A)은 드레인 라인(119A)에 인접한 채널층(107A)의 부분이다. 채널(113A)은 소스측(105A)과 드레인측(117A) 사이의 채널층(107A)의 부분이다.
채널층(107A)은 층들(141A 내지 141D)을 수직으로 관통하여 연장되어, 다중 메모리 셀들(101A)에 대해 채널들(113A), 소스측들(105A), 및 드레인측들(117A)을 제공하게 된다. 마찬가지로, 데이터 저장 구조물(108A)은 스택(135A)의 제 1 측면(133A) 또는 제 2 측면(133B) 상의 모든 메모리 셀들(101A)에 걸쳐 연속적인 데이터 저장 막(111A)을 포함할 수 있다. 일부 실시예에서, 채널층(107A)은 스택(135A)의 길이 및 높이에 걸쳐 연속적이다. 채널층(107A)의 부분들은 스택(135A)의 제 1 측면(133A) 또는 제 2 측면(133B) 상의 모든 수평 및 수직으로 분포된 메모리 셀들(101A)에 대해 채널들(113A), 소스측들(105A), 및 드레인측들(117A)을 제공할 수 있다.
도 2는 집적 회로(200)에서 제 1 3D 메모리 어레이(100A)의 평면도를 도시한 것이다. 도 3은 집적 회로(200)의 부분 단면도를 도시한 것이다. 이들 도면에 도시된 바와 같이, 게이트 스트립들(123A)은 제 1 3D 메모리 어레이(100A)의 일 단부를 넘어서 점진적으로 변화하는 길이로 연장되어, 게이트 스트립들(123A) 각각이 비아들(209)을 통해 상부 금속 상호연결층(301D) 내의 개별 워드 라인 와이어(207)에 연결될 수 있도록 하는 계단 패턴(206)을 형성할 수 있다. 소스 라인 와이어들(201) 및 비트 라인 와이어들(203)은 또한 금속 상호연결층(301D) 내에 형성될 수 있다. 소스 라인 와이어들(201) 및 비트 라인 와이어들(203)은 게이트 스트립들(123A) 및 스택들(135A)에 대해 십자형으로 연장될 수 있다. 소스 라인 와이어들(201) 각각은 비아들(205)을 통해 복수의 소스 라인들(103A)에 연결될 수 있다. 비트 라인 와이어들(203) 각각은 복수의 드레인 라인들(119A)에 연결될 수 있다.
도 4는 제 1 3D 메모리 어레이(100A)에 대한 등가 회로 다이어그램(400)을 제공한 것이다. 등가 회로 다이어그램(400)에 도시된 바와 같이, 메모리 셀들(101A) 각각은 트랜지스터로 동작할 수 있다. 게이트 스트립들(123A) 각각을 따라 배열된 M개의 메모리 셀들이 있다. K개의 스택들(135A)이 존재하며, 각각은 N개의 층들(141A 내지 141D)을 가져, 총 K*N개의 게이트 스트립들(123A)을 제공한다. 메모리 셀들(101A) 각각은 해당 워드 라인 와이어(207), 비트 라인 와이어(203), 및 소스 라인 와이어(201)를 선택함으로써 개별적으로 어드레싱될 수 있다. 각 워드 라인 와이어(207)에 연결된 게이트 스트립들(123A)의 수, 각 소스 라인 와이어(201)에 연결된 소스 라인들(103A)의 수, 및 각 비트 라인 와이어(203)에 연결된 드레인 라인들(119A)의 수는 이러한 피처를 유지하면서 가변될 수 있다.
트랜지스터들은 소스-드레인 커넥션을 개방에서 폐쇄로 스위칭하는 임계치 게이트 전압을 갖는다. 메모리 셀에서, 그 임계치는 기입 및 소거 동작들을 통해 가변되어, 2개 이상의 개별 임계치 전압들을 제공할 수 있다. 예를 들어, 데이터 저장 구조물은 전기 쌍극자들의 분극을 유지하는 데이터 저장 막(111A)을 포함할 수 있다. 이러한 쌍극자들의 배향은 가변되어 제어 게이트(109A) 상의 임계치 전압을 변조시킬 수 있고, 이 임계치 전압에서 전계는 채널(113A)을 전도성으로 만든다. 이러한 전기 쌍극자들의 제 1 배향은 논리 "1"을 나타낼 수 있는 제 1 임계치 전압을 제공하고, 제 2 배향은 논리 "0"을 나타낼 수 있는 제 2 임계 전압을 제공한다.
제 1 3D 메모리 어레이(100A)에서, 메모리 셀들(101A) 중 하나에 대한 기입 동작은, 해당 비트 라인 와이어(203) 및 해당 소스 라인 와이어(201)를 접지에 연결하면서 해당 워드 라인 와이어(207)를 프로그래밍 전압(Vth)으로 설정하는 것을 포함할 수 있다. 선택되지 않은 셀들의 비트 라인 와이어들(203) 및 소스 라인 와이어들(201)은 플로팅 상태로 유지될 수 있거나 또는 ½Vdd와 같은 전압으로 설정될 수 있다. Vth는 메모리 셀(101A)에 대해 이용 가능한 최고 임계치 전압일 수 있다. 소거 동작을 위해, 해당 워드 라인 와이어(207)는, 해당 비트 라인 와이어(203) 및 해당 소스 라인 와이어(201)를 접지하고, 다른 비트 라인 와이어들(203) 및 소스 라인 와이어들(201)을 -½Vdd로 유지하거나 또는 그들을 플로팅 상태로 유지하면서, -Vth로 설정될 수 있다. 판독 동작은, 워드 라인 와이어(207)를 제 1 임계치 전압과 제 2 임계치 전압 사이의 중간 전압, 예를 들어, ½Vth로 설정하는 것, 소스 라인 와이어(201)를 Vdd로 설정하는 것, 비트 라인 와이어(203)를 접지로 설정하는 것, 및 결과적인 전류가 임계치보다 높거나 낮은지를 결정하는 것을 포함할 수 있다.
도 2 내지 도 4는 제 1 3D 메모리 어레이(100A) 내의 메모리 셀들(101A)이 판독, 기입, 및 소거 동작들을 가능하게 하기 위해 집적 회로(200) 내에 연결될 수 있는 한 가지 방식을 도시한다. 각각의 소스 라인 와이어(201), 비트 라인 와이어(203), 및 워드 라인 와이어(207)에 각각 연결된 소스 라인들(103A), 드레인 라인들(119A), 및 게이트 스트립들(123A)의 수를 변화시키는 대체 커플링들(alternate couplings)을 포함하는 임의의 다른 적합한 커플링이 사용될 수 있다. 도 2 및 도 3은, 모든 커넥션들이 비아들(209) 및 비아들(205)을 통해 행해져 제 1 3D 메모리 어레이(100A) 위의 금속 상호연결층(301D) 내에 배치된 소스 라인 와이어들(201), 비트 라인 와이어들(203), 및 워드 라인 와이어들(207)에 연결되는 것을 도시하지만, 이들 커넥션들의 일부 또는 전부는 제 1 3D 메모리 어레이(100A) 아래의 금속 상호연결층(301C) 내의 와이어들에 대해 이루어질 수도 있다. 금속 상호연결층(301C) 및 금속 상호연결층(301D) 모두를 사용하여 이들 커넥션들을 만들게 되면, 기생 저항들 및 캐패시턴스들을 감소시킬 수 있다.
도 3에 도시된 바와 같이, 제 1 3D 메모리 어레이(100A)는 기판(309) 위의 금속 상호연결 구조물(315) 내에서 금속 상호연결층(301C)과 금속 상호연결층(301D) 사이에 배치될 수 있다. 금속 상호연결층(301C) 및 금속 상호연결층(301D)은 금속 상호연결 구조물(315)에서 제 3 및 제 4 금속 상호연결층들, 제 4 및 제 5 금속 상호연결층들, 또는 임의의 다른 인접한 금속 상호연결층들의 쌍일 수 있다. 기판(309)은 반도체 기판일 수 있고, 제 1 3D 메모리 어레이(100A)를 동작시키는 데 사용되는 전계 효과 트랜지스터들(FETs)(307) 및 다른 디바이스들을 지원할 수 있다. 이들 디바이스들은 금속 상호연결 구조물(315) 내의 와이어들(303) 및 비아들(305)을 통해 제 1 3D 메모리 어레이(100A)에 연결될 수 있다.
기판(309)은 웨이퍼, 예컨대, 실리콘 웨이퍼 등으로부터 컷팅된 다이일 수 있다. 기판(309)은 반도체 기판, 예를 들어, 벌크 반도체, 또는 반도체-온-절연체(semiconductor-on-insulator)(SOI) 기판 등일 수 있다. 다른 기판들, 예를 들어, 다중 층 또는 구배 기판이 또한 사용될 수 있다. 일부 실시예에서, 기판(309)의 반도체 재료는 실리콘, 게르마늄, 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물, 실리콘 게르마늄, 갈륨 비화물 인화물, 알루미늄 인듐 비화물, 알루미늄 갈륨 비화물, 갈륨 인듐 비화물, 갈륨 인듐 인화물, 갈륨 인듐 비화물 인화물, 또는 이들의 조합들 등이거나 이를 포함한다. 기판(309)은 유전체 재료일 수 있거나 이를 포함할 수 있다. 예를 들어, 기판(309)은 유전체 기판일 수 있거나, 또는 반도체 기판 상에 유전체층을 포함할 수 있다. 유전체 재료는 실리콘 산화물과 같은 산화물, 실리콘 질화물과 같은 질화물, 실리콘 탄화물과 같은 탄화물, 실리콘 옥시 질화물, 실리콘 옥시 탄화물, 실리콘 탄화 질화물 등과 같은 이들의 조합들, 또는 임의의 다른 적합한 유전체일 수 있다.
도 3을 참조하면, 기판(309)은 주 표면(308)을 갖는다. 방향(D4)은 주 표면(308)에 수직이다. 방향(D4)은 본원에서 수직 방향으로 지칭되는 것이고, 또한 스택들(135A)에 대한 적층 방향으로 지칭된다. 방향(D5)은 방향(D4)에 수직이며, 주 표면(308)에 평행하고, 게이트 스트립들(123A)이 연장되는 방향이며, 그리고 본원에서 수평 방향으로 지칭된다.
본 개시 내용의 예들에서, 메모리 셀들은 트랜지스터의 구조물을 갖는 타입으로 구성되지만, 본 개시 내용의 개념은 임의의 타입의 메모리 셀을 갖는 3D 메모리 어레이들용으로 유용하다. 일부 실시예에서, 메모리 셀들(101A)은 강유전성 메모리 셀들이고, 데이터 저장 막(111A)은, 전기 쌍극자들을 포함하고 이들 쌍극자들의 분극을 유지하는 강유전성 재료이거나 이를 포함한다. 적합할 수 있는 강유전성 재료들의 예들은 하프늄 지르코늄 산화물(HfZrO), 하프늄 알루미늄 산화물(HfAlO), 하프늄 란탄 산화물(HfLaO), 하프늄 지르코늄 산화물(HfZrO), 하프늄 세륨 산화물(HfCeO), 하프늄 산화물(HfO), 하프늄 실리콘 산화물(HfSiO), 하프늄 가돌리늄 산화물(HFGdO) 등을 포함한다. 일부 실시예에서, 강유전성 재료는 도핑된 하프늄 산화물이다. 일부 실시예에서, 도핑된 하프늄 산화물은 사방정계 상(orthorhombic phase)에 있다. 일부 실시예에서, 도펀트는 50 % 이하의 원자 백분율로 존재한다.
일부 실시예에서, 데이터 저장 막(111A)의 두께는 약 5 nm 내지 약 20 nm의 범위 내에 있다. 일부 실시예에서, 두께는 약 5 내지 약 10 나노미터이다. 일부 실시예에서, 두께는 약 10 내지 약 15 나노미터이다. 데이터 저장 막(111A)이 강유전성 재료이고 두께가 너무 작으면(예컨대, 약 5 나노미터 미만이면), 분극이 잘 유지되지 않고 신뢰성이 낮아질 수 있다. 두께가 너무 크면(예컨대, 약 20 나노미터를 초과하면), 프로그램 및 소거 전압들이 커져 전력 효율에 악영향을 미칠 수 있다.
메모리 셀들(101A)이 강유전성 메모리 셀들인 경우, 데이터 저장 구조물(108A)은 복수의 메모리 셀들(101A)에 걸쳐 연속적인 데이터 저장 막(111A)을 포함할 수 있다. 강유전성 메모리 셀에서, 데이터 저장 막(111A)은 인접한 셀들의 데이터 저장 막들로부터 전기적으로 분리되지 않고 정보를 로컬로 저장할 수 있다. 데이터 저장 구조물(108A)은 데이터 저장 막(111A)과 채널(113A) 사이에 게이트 유전체층(도시되지 않음)을 더 포함할 수 있다. 게이트 유전체층은 별도의 층으로서 퇴적될 수 있거나, 또는 반응에 의해, 예를 들어, 데이터 저장 막(111A)과 채널층(107A) 사이의 반응에 의해 자발적으로 형성될 수 있다. 게이트 유전체층은 임의의 적합한 재료로 구성될 수 있다. 예를 들어, 게이트 유전체층은 실리콘 산화물(예컨대, SiO2), 알루미늄 산화물(예컨대, Al2O3), 실리콘 옥시 질화물(예컨대, SiON), 실리콘 질화물(예컨대, Si3N4), 란탄 산화물(예컨대, La2O3), 스트론튬 티타늄 산화물(예컨대, SrTiO3), 도핑되지 않은 하프늄 산화물(예컨대, HfO2), 이들의 조합 등일 있거나 이를 포함할 수 있다. 일부 실시예에서, 게이트 유전체층은 약 3.9보다 큰 유전 상수를 갖는 재료인 하이-k 유전체이거나 이를 포함한다. 다양한 실시예들에서, 게이트 유전체층은 약 3.9 내지 15, 약 3.9 내지 10, 또는 약 10 내지 15의 유전 상수를 갖는다.
일부 실시 예에서, 게이트 유전체층의 두께는 약 2.5 나노미터 미만이다. 일부 실시예에서, 두께는 약 1.5 내지 약 2.5 나노미터이다. 일부 실시예에서, 두께는 약 1.5 내지 약 1.8 나노미터이다. 일부 실시예에서, 두께는 약 1.7 내지 약 2.5 나노미터이다. 두께가 너무 작으면(예컨대, 약 1 나노미터 이하이면), 데이터 유지가 낮을 수 있다. 두께가 너무 크면(예컨대, 약 2.5 나노미터 초과이면), 프로그램 및 소거 전압들이 너무 클 수 있거나 메모리 윈도우(즉, 높은 임계치 전압과 낮은 임계치 전압 사이의 차이)는 너무 작을 수 있다. 높은 프로그램 및 소거 전압들은 전력 효율을 감소시킨다. 작은 메모리 윈도우는 신뢰성을 감소시킨다.
채널층(107A)은 반도체일 수 있거나 이를 포함할 수 있다. 일부 실시예에서, 채널층(107A)은 산화물 반도체이거나 이를 포함한다. 채널층(107A)에 적합할 수 있는 산화물 반도체들은 아연 산화물(ZnO), 인듐 텅스텐 산화물(InWO), 인듐 갈륨 아연 산화물(InGaZnO), 인듐 아연 산화물(InZnO), 인듐 갈륨 아연 주석 산화물(InGaZnSnO 또는 IGZTO), 인듐 주석 산화물(InSnO 또는 ITO), 이들의 조합들 등을 포함하지만 이에 제한되지는 않는다. 일부 실시예에서, 채널층(107A)은 폴리실리콘, 또는 비정질 실리콘 등이거나 이를 포함한다. 일부 실시예에서, 채널층은 약 2 nm 내지 약 30 nm의 두께를 갖는다. 일부 실시예에서, 채널층은 약 2 nm 내지 약 10 nm의 두께를 갖는다. 일부 실시예에서, 채널층은 약 5 nm 내지 약 20 nm의 두께를 갖는다.
일부 실시예에서, 메모리 셀들(101A)은 플로팅 게이트 메모리 셀들이고, 데이터 저장 구조물(108A)은 전하 저장 구조물이다. 이들 실시예들에서, 프로그래밍은 2개의 유전체층들 사이의 데이터 저장 막(111A)으로부터 전하를 저장하거나 제거하는 것을 포함한다. 2개의 유전체층들 각각은 실리콘 산화물과 같은 산화물, 실리콘 질화물과 같은 질화물, 실리콘 탄화물과 같은 탄화물, 이들의 조합들, 예를 들어, 실리콘 옥시 질화물, 실리콘 옥시 탄화물, 또는 실리콘 탄화 질화물 등일 수 있다. 데이터 저장 막(111A)은 또한 이러한 타입들 중 하나 또는 일부 다른 타입의 유전체일 수 있다. 예를 들어, 데이터 저장 구조물(108A)은, 데이터 저장 구조물(108A)이 질화물층이고, 2개의 산화물층들 사이에 샌드위치되는 ONO 구조물일 수 있다.
게이트 스트립들(123A)은 탄소계 재료로 형성된 전도성 구조물들이다. 재료는 그래파이트일 수 있다. 그래핀은 그래파이트의 한 형태이다. 일부 실시예에서, 탄소계 재료는 그래핀을 포함한다. 일부 실시예에서, 그래핀은 나노리본들의 형태이다. 일부 실시예에서, 그래핀은 붕소 도핑된다. 일부 실시예에서, 탄소계 재료는 나노결정질 그래파이트를 포함한다.
일부 실시예에서, 게이트 스트립들(123A)은 그래핀 시트들을 포함한다. 일부 실시예에서, 그래핀 시트들은 수평 배향을 갖는다. 일부 실시예에서, 그래핀 시트들은 게이트 스트립(123A)의 중앙 영역에서 수직 배향을 갖고, 하부 및 상부 게이트 스트립들(123A)에 인접한 수평 배향들로 천이하여 전체 C 형상 구조물을 제공한다. 이 구조물은 게이트 스트립(123A)이 후술되는 대체 게이트 공정에 의해 형성되는 것으로부터 초래된다.
소스 라인들(103A) 및 드레인 라인들(119A)은 임의의 적합한 전도성 재료로 형성될 수 있다. 소스 라인들(103A) 및 드레인 라인들(119A)에 적합한 전도성 재료들은 도핑된 폴리실리콘, 및 금속들 등을 포함할 수 있다. 일부 실시예에서, 전도성 재료는 금속을 포함한다. 소스 라인들(103A) 및 드레인 라인들(119A)을 금속으로 형성하면 기생 저항이 낮은 컴팩트한 설계물을 제공할 수 있다. 사용될 수 있는 금속들의 일부의 예들은 텅스텐(W), 구리(Cu), 루테늄(Ru), 몰리브덴(Mo), 코발트(Co), 알루미늄(Al), 니켈(Ni), 은(Ag), 금(Au) 등 및 이들의 합금들이다. 일부 실시예에서, 소스 라인들(103A) 및 드레인 라인들(119A)은 확산 장벽층, 글루층, 또는 다른 그러한 층을 더 포함한다. 확산 장벽층 또는 글루층에 사용될 수 있는 재료들의 일부 예들은 티타늄 질화물(TiN), 탄탈 질화물(TaN), 몰리브덴 질화물(MoN), 지르코늄 질화물(ZrN), 및 하프늄 질화물(HfN) 등이다.
셀내 유전체(intracell dielectric)(115A)는 개별 메모리 셀들(101A)에 대응하는 소스 라인들(103A)과 드레인 라인들(119A) 사이에 충전(fill) 및 절연(insulation)을 제공한다. 셀간 유전체 플러그들(intercell dielectric plugs)(121A)은 수평으로 인접한 메모리 셀들(101A)의 소스 라인들(103A) 및 드레인 라인들(119A) 사이에 충전 및 절연을 제공한다. 셀내 유전체(115A), 셀간 유전체 플러그들(121A), 및 유전체 스트립들(131A)은 각각 임의의 적합한 유전체일 수 있다. 이러한 구조물들을 위한 적합한 유전체들은, 예를 들어, 실리콘 산화물과 같은 산화물들, 실리콘 질화물과 같은 질화물들, 실리콘 탄화물과 같은 탄화물들, 이들의 조합들, 예를 들어, 실리콘 옥시 질화물, 실리콘 옥시 탄화물, 또는 실리콘 탄화 질화물 등일 수 있다. 제조를 가능하게 하는 에칭 선택성을 제공하기 위해, 셀내 유전체(115A) 및 셀간 유전체 플러그들(121A)에 대해 별개의 유전체들이 선택될 수 있다.
일부 실시예에서, 유전체 스트립들(131A)의 높이(H1) 및 게이트 스트립들(123A)의 높이(h2)는H2)는 각각 약 15 nm 내지 약 90 nm의 범위에 있다. 일 실시예에서, 높이(H1)는 약 15 nm 내지 약 45 nm의 범위에 있다. 일 실시예에서, 높이(H1)는 약 45 nm 내지 약 90 nm의 범위에 있다. 일부 실시예에서, 높이(H2)는 약 15 nm 내지 약 30 nm의 범위에 있다. 일부 실시예에서, 높이(H2)는 약 30 nm 내지 약 60 nm의 범위에 있다. 일부 실시예에서, 높이(H1)는 높이(H2)보다 크다. 일부 실시예에서, 높이(H2)는 높이(H1)보다 크다. 일부 실시예에서, 높이(H1)는 높이(H2)의 3 배 이내이다. 일부 실시예에서, 높이(H1)는 높이(H2)의 2 배 이내이다.
유전체 스트립들(131A)의 폭(W2)은 또한 스택들(135A)의 폭이다. 일부 실시예에서, 폭(W2)은 약 20 nm 내지 약 200 nm의 범위에 있다. 일부 실시예에서, 폭(W2)은 약 30 nm 내지 약 160 nm의 범위에 있다. 일부 실시예에서, 인접한 스택들(135A) 간의 거리(D2)는 약 30 nm 내지 약 200 nm이다. 일부 실시예에서, 거리(D2)는 약 40 nm 내지 약 140 nm이다.
소스 라인들(103A) 및 드레인 라인들(119A)은 서로 유사한 사이즈일 수 있다. 일부 실시예에서, 소스 라인들(103A) 및 드레인 라인들(119A)의 폭(W1) 및 길이(L2) 각각은 약 20 nm 내지 약 100 nm의 범위에 있다. 일부 실시예에서, 폭(W1) 및 길이(L2)는 각각 약 30 nm 내지 약 80 nm의 범위에 있다. 일부 실시예에서, 수평면에서 소스 라인들(103A) 및 드레인 라인들(119A)의 단면적들은 약 500 nm2 내지 약 10,000 nm2의 범위에 있다. 일부 실시예에서, 그 단면적들은 약 900 nm2 내지 약 6,000 nm2의 범위에 있다.
일부 실시예에서, 채널들(113A)의 길이(L1)는 약 30 nm 내지 약 200 nm의 범위에 있다. 일부 실시예에서, 길이(L1)는 약 60 nm 내지 약 150 nm의 범위에 있다. 돌출부들(106A)로 인해, 소스 라인(103A)과 드레인 라인(119A) 사이의 거리(D1)는 채널 길이(L1)보다 작다. 채널 길이(L1)는 채널층(107A)이 소스 라인(103A)과 접하는 지점에서 채널층(107A)이 드레인 라인(119A)과 접하는 지점까지의 거리일 수 있다. 일부 실시예에서, 거리(D1)는 길이(L1)의 90 %이하이다. 일부 실시예에서, 거리(D1)는 길이(L1)의 80 %이하이다. 일부 실시예에서, 거리(D1)는 길이(L1)의 70 %이하이다. 일부 실시예에서, 소스 라인(103A) 및 드레인 라인(119A)의 면적들은 돌출부(106A)가 존재하지 않을 면적들보다 5 % 이상 더 크다. 일부 실시예에서, 소스 라인(103A) 및 드레인 라인(119A)의 면적들은 돌출부(106A)가 존재하지 않을 면적들보다 10% 이상 더 크다. 일부 실시예에서, 소스 라인(103A) 및 드레인 라인(119A)의 면적들은 돌출부(106A)가 존재하지 않을 면적들보다 20% 이상 더 크다.
일부 실시예에서, 층(141A 내지 141D) 내의 인접한 메모리 셀들(101A) 간의 간격(S1)은 약 30 nm 내지 약 200 nm의 범위에 있다. 일부 실시예에서, 간격(S1)은 약 30 nm 내지 약 100 nm의 범위에 있다. 일부 실시예에서, 간격(S1)은 약 60 nm 내지 약 200 nm의 범위에 있다. 일부 실시예에서, 주어진 층(141A 내지 141D)에서 수평으로 인접한 메모리 셀들(101A) 사이의 간격(S1)은 수직으로 인접한 메모리 셀들(101A) 사이의 간격인 높이(H1)가 더 크다.
도 5a 및 도 5b는 제 2 3D 메모리 어레이(100B)의 단면들을 도시한 것이다. 도 5c는 제 2 3D 메모리 어레이(100B)의 사시도를 제공한 것이다. 제 2 3D 메모리 어레이(100B)는 메모리 셀들(101B)을 가지며, 일반적으로 제 1 3D 메모리 어레이(100A)와 유사하고, 아래에 언급된 차이점을 제외하고는 대응하는 피처들을 갖는다. 이러한 차이점 중 하나는 제 2 3D 메모리 어레이(100B)에서 데이터 저장 막들(111B)이 스택들(135B)의 리세스들(127B) 내에 배치된다는 것이다. 이 구조물은 데이터 저장 막들(111B)을 층들(141A 내지 141D) 사이에서 불연속적으로 만든다. 또 다른 차이점은 유전체 플러그들(121B)이 인접한 스택들(135B) 사이의 거리(D2)에 걸쳐 연장된다는 것이다. 유전체 플러그들(121B)은 리세스들(127B) 이전에 형성되고, 이에 의해 리세스들(127B)은 유전체 플러그들(121B)을 지나 연장되지 않는다. 이 구조물은 데이터 저장 막들(111B)을 각 층(141A 내지 141D) 내의 인접한 셀들 사이에서 불연속적으로 만든다.
메모리 셀들(101B) 각각마다 하나의 리세스(127B)가 존재한다. 데이터 저장 막들(111B)은 리세스들(127B) 내에 포함된다. 그 결과, 데이터 저장 막들(111B)은 제 2 3D 메모리 어레이(100B)에서 수평으로 인접한 메모리 셀들(101B) 사이, 수직으로 인접한 메모리 셀들(101B) 사이, 및 임의의 쌍의 메모리 셀들 사이에서 불연속적이다. 데이터 저장 막들(111B)이 불연속적이기 때문에, 데이터 저장 구조물들(108A)과 비교할 때 데이터 저장 구조물들(108B)에 대해 더 많은 옵션이 존재한다. 예를 들어, 데이터 저장 구조물들(108B)은 제어 게이트(109B)에 대한 임계치 전압을 가변시키기 위해 전하가 저장될 수 있는 전도성 데이터 저장 막들(111B)을 갖는 플로팅 게이트일 수 있다. 데이터 저장 구조물(108B)은 데이터 저장 막(111B)과 각 채널층(107B) 및 제어 게이트(109B) 사이에 절연 막들을 포함할 수 있다.
유전체 스트립들(131B)은 유전체 측벽들(129B)을 갖는다. 게이트 스트립들(123B)은 스택들(135B) 내에 리세스들(127B)을 생성하기 위해 유전체 측벽들(129B)에 대해 만입(indent)된 게이트 측벽들(125B)을 갖는다. 리세스들(127B)은 스택들(135B)의 적층 방향인 수직 방향을 따라 연장되는 단면에서 유전체 측벽들(129B)로부터 내측의 영역들이다. 게이트 측벽들(125B)은 거리(D1)만큼 유전체 측벽들(129B)에 대해 오목하고 만입될 수 있다. 소스 라인들(103B) 및 드레인 라인들(119B)은 수직으로 배향되고, 스택들(135B) 사이에 배치된다.
데이터 저장 막들(111B)은 리세스들(127B)을 충전할 수 있다. 데이터 저장 막들(111B)은 인접한 게이트 스트립(123B)의 상부 표면(153B) 및 하부 표면(163B)과 각각 수평으로 정렬된 상부 표면(155B) 및 하부 표면(161B)을 갖는다. 층들(141B 및 141C) 내에서, 상부 표면(153B) 및 상부 표면(155B)은 상부의 유전체 스트립(131B)과 접한다. 층들(141B 내지 141D) 내에서, 하부 표면(161B) 및 하부 표면(163B)은 하부의 유전체 스트립(131B)과 접한다. 데이터 저장 막들(111B)의 측벽들(126B)은 수직으로 인접한 유전체 측벽들(129B)과 수평으로 정렬될 수 있다.
유전체 스트립들(131B)의 폭(W3)은 또한 스택들(135B)의 폭이다. 일부 실시예에서, 폭(W3)은 약 30 nm 내지 약 200 nm의 범위에 있다. 일부 실시예에서, 폭(W3)은 약 40 nm 내지 약 160 nm의 범위에 있다. 게이트 스트립들(123B)은 더 좁을 수 있다. 게이트 스트립들(123B)의 폭은 가장 좁은 경우, 데이터 저장 막(111B)의 두께보다 작은 폭(W3)일 수 있다. 일부 실시예에서, 거리(D1)는 약 2 nm 내지 약 20 nm의 범위에 있다. 일부 실시예에서, 거리(D1)는 약 2 nm 내지 약 12 nm의 범위에 있다. 일부 실시예에서, 거리(D1)는 약 2 nm 내지 약 6 nm의 범위에 있다.
채널층(107B)은 유전체 측벽들(129B) 상에서뿐만 아니라 데이터 저장 구조물(108B) 위에 배치된다. 도시된 것과 같은 일부 실시예에서, 채널층은 도시된 바와 같이 셀간 유전체 플러그들(121B) 위로 연장되고, 셀간 유전체 플러그들(121B)과 소스 라인들(103A) 및 드레인 라인들(119B) 사이에 배치된다. 일부 다른 실시예에서, 채널층(107B)은 셀간 유전체 플러그들(121B) 이전에 형성되고, 셀간 유전체 플러그들(121B)의 측부들 상에 배치되지는 않는다.
일부 실시예에서, 채널층(107B)은 리세스들(127B) 내에 배치된다. 스택들(135B)은 더 넓게 만들어질 수 있고 리세스들(127B)은 더 깊게 만들어져 채널층(107B)을 수용할 수 있다. 일부 실시예에서, 채널층(107B)의 일부는 리세스들(127B) 내에 배치되고 일부는 리세스들(127B) 외측에 배치된다. 데이터 저장 구조물(108B)는 유전체층들과 같은 데이터 저장 막(111B)외에도 층들을 포함할 수 있다. 일부 실시예에서, 데이터 저장 구조물(108B)은 채널층(107B)의 전부 또는 일부와 함께 리세스들(127B)을 충전한다.
도 6a 및 도 6b는 본 교시 내용의 일부 다른 양태에 따른 제 3 3D 메모리 어레이(100C)의 단면들을 도시한 것이다. 제 3 3D 메모리 어레이(100C)는 메모리 셀들(101C)을 가지며, 제 1 3D 메모리 어레이(100A)에 대응하는 피처들을 갖는다. 제 3 3D 메모리 어레이(100C)는 데이터 저장 막(111C)과 게이트 스트립들(123C) 사이에 배치된 유전체층(173)과, 데이터 저장 막(111C)과 채널층(107C) 사이에 배치된 다른 유전체층(171)을 갖는다. 데이터 저장 구조물(108C)은, 예를 들어, ONO 데이터 저장 구조물일 수 있다. 일부 실시예에서, 유전체층(173)은 유전체 측벽들(129C) 상에서뿐만 아니라 데이터 저장 막들(111C) 위에 배치된다.
도 7a 및 도 7b는 본 교시 내용의 일부 다른 양태에 따른 제 4 3D 메모리 어레이(100D)를 도시한 것이다. 도 7b는 수직 방향을 따른 단면이다. 도 7a는 도 7b의 라인 A를 통해 수평면에서 잘려진 컷어웨이 평면도이다. 제 4 3D 메모리 어레이(100D)는 제 1 3D 메모리 어레이(100A)와 동일한 많은 재료들 및 층 두께들을 사용할 수 있지만, 상이한 구조물 및 연결성을 갖는다. 제 1 3D 메모리 어레이(100A)와 마찬가지로, 제 4 3D 메모리 어레이(100D)는 스택들(135D)의 행을 포함하고, 각 스택은 유전체 스트립들에 의해 분리된 탄소계 재료의 복수의 수평 전도성 스트립들(123D)을 갖는다. 유전체 스트립들은 셀간 유전체일 수 있는 셀간 유전체 스트립들(131D), 및 셀내 유전체일 수 있는 셀내 유전체 스트립들(115D)을 포함한다. 전도성 스트립들(123D)은 소스 라인들 및 드레인 라인들로서 동작한다. 스택들(135D) 사이의 수직 전도성 피처들(103D)은 워드 라인들로서 동작한다. 수직 전도성 피처들은 임의의 적합한 조성물을 가질 수 있다. 일부 실시예에서, 수직 전도성 피처들은 금속이다. 수평 전도성 피처들을 탄소계 재료로 형성하게 되면, 제조가 용이하다.
제 4 3D 메모리 어레이(100D)는 메모리 셀들(101D)을 포함한다. 메모리 셀들(101D) 각각은 채널(113D), 데이터 저장 구조물(108D), 및 제어 게이트들(109D)을 포함한다. 채널(113D)은 제 1 전도성 스트립들(123D)에 인접한 소스측(105D)과 제 2 전도성 스트립들(123D)에 인접한 드레인측(117D) 사이에서 연장된다. 채널들(113D)은 셀내 유전체 스트립들(115D)의 측부들 상에 배치된 채널층들(107D)에 의해 제공된다. 제어 게이트(109D)는 수직 전도성 피처(103D)의 일부이다. 데이터 저장 구조물(108D)은 채널(113D)과 제어 게이트(109D) 사이에 배치된 수직 막들을 포함한다. 데이터 저장 구조물(108D)은 데이터 저장 막(111D)의 일부를 포함할 수 있고, 유전체층(171D)과 같은 추가적인 층들을 포함할 수 있다.
도 8a 및 도 8b 내지 도 14a 및 도 14b는 제 1 3D 메모리 어레이(100A)의 피처들 등을 갖는 3D 메모리 어레이를 포함하는 디바이스를 형성하는 본 교시 내용에 따른 방법을 예시하는 일련의 쌍을 이룬 평면도 및 단면도를 도시한 것이다. 도 8a 및 도 8b 내지 도 14a 및 도 14b가 다양한 방법 실시예들을 참조하여 기술되지만, 도 8a 및 도 8b 내지 도 14a 및 도 14b에 도시된 구조물들은 방법에 제한되는 것이 아니고 오히려 방법과는 별개로 독립적일 수 있다는 것이 이해될 것이다. 도 8a 및 도 8b 내지 도 14a 및 도 14b가 일련의 동작들로서 기술되지만, 그 동작들의 순서는 다른 실시예들에서 변경될 수 있다는 것이 이해될 것이다. 도 8a 및 도 8b 내지 도 14a 내지 도 14b가 특정 동작들의 세트를 도시하고 기술하지만, 도시 및/또는 기술된 일부 동작은 다른 실시예들에서 생략될 수 있다. 또한, 도시 및/또는 기술되지 않은 동작들은 다른 실시예들에 포함될 수 있다. 도 8a 및 8b 내지 도 14a 및 도 14b의 방법이 제 1 3D 메모리 어레이(100A)를 형성하는 측면에서 기술되지만, 방법은 다른 메모리 어레이들을 형성하는 데 사용될 수 있다.
도 8a의 평면도(800A) 및 도 8b의 단면도(800B)에 의해 도시된 바와 같이, 방법은 유전체층(317) 위에 교번하는 게이트층들(801) 및 유전체층들(803)의 광폭 스택(805)을 형성하는 것으로부터 시작된다. 유전체층(317)은 도 3에 도시된 바와 같이 금속 상호연결층(301C) 위에 형성된 하나 이상의 층일 수 있지만, 보다 일반적으로 임의의 적합한 기판의 상단 층일 수 있다. 광폭 스택(805)에서, 상단 및 하단 층들은 게이트층들(801)이지만, 둘 중 하나는 유전체층(803)일 수 있다.
유전체층들(803) 및 게이트층들(801)은 화학 기상 증착(chemical vapor deposition)(CVD), 또는 원자 층 증착(atomic layer deposition)(ALD) 등과 같은 임의의 적합한 공정들에 의해 형성될 수 있다. 일부 실시예에서, 게이트층들(801)은 게이트 스트립들을 제공하기 위해 나중에 탄소계 재료로 대체되는 더미층들이다. 다른 실시예들에서, 게이트층들(801)은 탄소계 재료들이다.
플라즈마 강화 CVD는 그래핀 및 나노 결정질 그래파이트층들을 퇴적하는 데 적합할 수 있다. 플라즈마를 생성하는 데 10 W 내지 500 W의 전력 레벨이 사용될 수 있다. 온도는 상승할 수 있지만, 일반적으로 400 ℃ 미만으로 유지된다. 탄소 소스는 메탄(CH4) 등일 수 있다. 아르곤(Ar)과 같은 불활성 가스가 공급 가스 혼합물에 포함될 수 있다. 일부 실시예에서, 게이트층들(801) 각각은 약 5 분 내지 약 10 시간의 범위의 시간 기간에 걸쳐 형성된다. 일부 실시예에서, 게이트층들(801) 각각은 약 10 분 내지 약 60 분의 범위의 시간 기간에 걸쳐 형성된다. 일부 실시예에서, 게이트층들(801) 각각은 약 1 시간 내지 약 10 시간의 범위의 시간 기간에 걸쳐 형성된다.
도 9a의 평면도(900A) 및 도 9b의 단면도(900B)에 의해 도시된 바와 같이, 마스크(901)가 형성되어, 광폭 스택(805)을 일련의 스택들(135A)로 분할하는 트렌치들(903)을 패터닝하는 데 사용될 수 있다. 마스크(901)는 임의의 적합한 재료의 하드 마스크일 수 있다. 마스크(901)는 CVD 공정, 스핀-온 공정 등, 또는 임의의 다른 적합한 공정에 의해 형성될 수 있다. 마스크(901)는 포토레지스트 마스크(도시되지 않음)를 통한 에칭에 의해 패터닝될 수 있다. 포토레지스트 마스크는 포토리소그래피를 사용하여 패터닝될 수 있다.
스택들(135A)은 게이트층들(801)로부터 형성된 게이트 스트립들(123A) 및 유전체층들(1203)로부터 형성된 유전체 스트립들(131A)을 포함할 수 있다. 폭(D2)에 대한 높이(H3)의 비는 트렌치들(903)의 종횡비이다. 일부 실시예에서, 종횡비는 약 5 내지 약 15의 범위에 있다. 약 5 미만의 종횡비로 트렌치들(903)을 형성하게 되면 제 1 3D 메모리 어레이(100A)의 셀 밀도가 손상될 수 있다. 약 15보다 큰 종횡비로 트렌치들(903)을 형성하게 되면 처리 동안 스택들(135A)의 비틀림(twisting) 또는 붕괴가 유발될 수 있다.
에칭은 임의의 적합한 에칭 공정 또는 에칭 공정들의 조합으로 달성될 수 있다. 에칭 공정들은 이방성 에칭 공정들일 수 있다. 일부 실시예에서, 에칭은 플라즈마 에칭을 포함한다. 일부 실시예에서, 에칭 가스들은 산소 소스를 포함한다. 산소는 탄소계 재료의 에칭을 가능하게 하여 게이트층(801)을 형성하게 할 수 있다. 아르곤이 또한 적합할 수 있다.
도 10a의 평면도(1000A) 및 도 10b의 단면도(1000B)에 의해 도시된 바와 같이, 층들, 데이터 저장 구조물(108A), 및 채널층(107A)이 트렌치들(903) 내에 퇴적될 수 있고, 이어서 셀내 유전체(115A)와 같은 유전체의 충전이 후속될 수 있다. 데이터 저장 구조물(108A)은 각 스택들(135A)의 각 측부 상에 연속적인 층들을 형성하는 데이터 저장 막(111A)을 포함할 수 있다. 데이터 저장 구조물들(108A)에 대해 원하는 경우 추가적인 층들이 데이터 저장 막(111A) 이전 또는 이후에 퇴적될 수 있다. 채널층들(107A)은 데이터 저장 구조물(108A) 상에 컨포멀하게 퇴적될 수 있다. 일부 실시예에서, 데이터 저장 구조물들(108A)은 채널층들(107A)의 퇴적 동안 형성되는 유전체층에 의해 완성된다. 퇴적 공정들은 CVD, ALD 등, 또는 임의의 다른 적합한 공정 또는 공정들의 조합일 수 있다. 일부 실시예에서, 데이터 저장 막(111A)은 ALD 등에 의해 퇴적된다. 일부 실시예에서, 채널층(107A)은 ALD 등에 의해 퇴적된다. 일부 실시예에서, 셀내 유전체(115A)는 유동성 CVD 공정에 의해 퇴적된다. 셀내 유전체(115A)의 퇴적 후에, 평탄화 공정을 사용하여 마스크(901) 위의 임의의 셀내 유전체(115A) 또는 다른 재료를 제거할 수 있다.
도 11a의 평면도(1100A) 및 도 11b의 단면도(1100B)에 의해 도시된 바와 같이, 마스크(1103)가 형성되어, 셀내 유전체(115A) 내에 개구부들(1101)을 선택적으로 에칭하기 위한 패턴을 정의하는 것을 지원하는 데 사용될 수 있다. 스택들(135A)은 이 에칭 공정 동안 마스크(901)에 의해 덮일 수 있다. 에칭 공정은 플라즈마 에칭과 같은 이방성 에칭일 수 있다. 에칭은 채널층(107A)의 재료 또는 데이터 저장 구조물(108A)의 재료를 제거하지 않고 셀내 유전체를 제거하기 위해 선택적일 수 있다. 대안적으로, 에칭은 채널층(107A)의 노출된 부분들 또는 채널층(107A) 및 데이터 저장 구조물(108A) 모두의 노출된 부분들을 제거할 수 있다.
도 12a의 평면도(1200A) 및 도 12b의 단면도(1200B)에 의해 도시된 바와 같이, 개구부들(1101)은 셀간 유전체로 충전되어 셀간 유전체 플러그들(121A)을 형성할 수 있다. 셀간 유전체 플러그들(121A)은 메모리 셀들(101A)에 대한 원하는 위치들 사이에 형성된다. 개구부들(1101)은 CVD와 같은 퇴적 공정에 의해 셀간 유전체 플러그들(121A)로 충전될 수 있다. 일부 실시예에서, CVD 공정은 유동성 CVD 공정이다. 유동성 CVD 공정은 개구부들(1101)이 높은 종횡비를 갖는 경우에도 양호한 갭 충전을 제공할 수 있다. 마스크(1103)는 과잉 셀간 유전체를 또한 제거하는 CMP 공정에 의해 스트리핑(stripped)될 수 있거나 제거될 수 있다.
도 13a의 평면도(1300A) 및 도 13b의 단면도(1300B)에 의해 도시된 바와 같이, 개구부들(1305)을 갖는 마스크(1301)가 형성되어, 셀내 유전체(115A) 내에 개구부들(1303)을 에칭하는 데 사용될 수 있다. 본 교시 내용의 일부 양태에 따르면, 개구부들(1305)은 타원형일 수 있다. 개구부들(1305)은 대략 셀간 유전체 플러그들(121A) 위의 중앙에 위치한다. 개구부들 각각은, 셀간 유전체 플러그(121A)의 일 측부 상의 셀내 유전체(115A) 위로 연장되는 제 1 단부, 및 셀간 유전체 플러그(121A)의 대향 측부 위로 연장되는 제 2 단부를 가질 수 있다. 이 접근법은 개구부들(1303)이 서로 너무 가까워지지 않으면서 개구부들(1303)을 크게 만드는 것을 가능하게 할 수 있다. 에칭 공정은, 셀간 유전체 플러그들(121A), 데이터 저장 막(111A), 또는 채널층(107A)을 실질적으로 에칭하지 않고 노출된 셀내 유전체(115A)를 제거하기 위해 이방성이고 선택적일 수 있다. 에칭 공정은 플라즈마 에칭 등, 또는 임의의 다른 적합한 공정일 수 있다.
도 14a의 평면도(1400A) 및 도 14b의 단면도(1400B)에 의해 도시된 바와 같이, 개구부들(1303)은 전도성 재료로 충전되어 소스 라인들(103A) 및 드레인 라인들(119A)을 형성할 수 있다. 개구부들(1303)을 전도성 재료로 충전하는 것은 CVD, 전기 도금, 무전해 도금 등, 또는 임의의 다른 적합한 공정을 포함할 수 있다. 과잉 전도성 재료는 CMP 등과 같은 평탄화 공정에 의해 제거될 수 있다. CMP 공정은 또한 마스크(1301), 마스크(901), 또는 둘 모두를 제거할 수 있다. 결과적인 구조물은 도 1a 내지 도 1c에 도시된 것과 동일할 수 있다.
도 15a 및 도 15b 내지 도 21a 및 도 21b는 도 8a 및 도 8b 내지 도 14a 및 도 14b의 방법에 대한 변형을 예시하는 쌍을 이룬 평면도들 및 단면도들을 제공하며, 이러한 변형은 도 5a 및 도 5b에 도시된 제 2 3D 메모리 어레이(100B) 또는 일부 다른 3D 메모리 어레이의 피처들을 갖는 메모리 어레이를 형성하는 데 사용될 수 있다. 이러한 변형은, 스택들(135B)이 스택들(135A)보다 넓고 트렌치들(903)이 비례적으로 더 좁다는 것을 제외하고는, 도 9a의 평면도(900A) 및 도 9b의 단면도(900B)에 의해 도시된 것과 유사한 구조물로부터 시작된다. 도 15a의 평면도(1500A) 및 도 15b의 단면도(1500B)에 의해 도시된 바와 같이, 스택들(135B) 및 변형은 트렌치들(903)을 셀간 유전체(1503)로 충전하는 것으로부터 시작될 수 있다.
도 16a의 평면도(1600A) 및 도 16b의 단면도(1600B)에 의해 도시된 바와 같이, 마스크(1601)가 형성되어, 셀간 유전체(1503) 내에 개구부들(1603)을 에칭하는 데 사용될 수 있다. 나머지 셀간 유전체(1503)는 셀간 유전체 플러그들(121B)을 형성한다. 개구부들(1603)은 메모리 셀들(101B)에 대한 원하는 위치들에 대응한다.
도 17a의 평면도(1700A) 및 도 17b의 단면도(1700B)에 의해 도시된 바와 같이, 에칭은 개구부들(1603) 내에서 발생하여 게이트 스트립들(123B) 내에 리세스들(127B)을 형성할 수 있다. 리세스들(127B)은 셀간 유전체 플러그들(121B)에 의해 경계가 형성되고, 이에 의해 하나의 리세스(127B)는 메모리 셀들(101B)에 대한 각각의 원하는 위치마다 형성된다. 에칭에 의해, 게이트 측벽들(125B)은 유전체 측벽들(129B)에 대해 만입된다. 에칭에 의해, 또한 게이트 측벽들(125B)은 도시된 바와 같이 오목하게 된다. 일부 실시예에서, 에칭은 등방성이다. 일부 실시예에서, 에칭은 습식 에칭이다. 일부 실시예에서, 에칭 공정은 원자 층 에칭이다. 게이트 스트립들(123B)의 탄소계 재료와 유전체 스트립들(131B)의 유전체 재료 사이의 반응성의 차이는 원하는 선택성을 제공하는 에칭 화학 물질의 선택을 가능하게 한다.
도 18a의 평면도(1800A) 및 도 18b의 단면도(1800B)에 의해 도시된 바와 같이, 데이터 저장 막(111B)이 리세스들(127B) 내에 퇴적된다. 데이터 저장 막(111B)은 초기에 게이트 측벽들(125B) 및 유전체 측벽들(129B) 상에 컨포멀하게 퇴적될 수 있다. 퇴적 공정은 CVD, ALD 등, 또는 임의의 다른 적합한 공정일 수 있다. 데이터 저장 구조물들(108A)에 대해 원하는 경우 추가적인 층들이 데이터 저장 막(111B) 이전 또는 이후에 퇴적될 수 있다. 이방성 에칭 공정은 층들(141A 내지 141D)과 리세스들(127B) 외측의 다른 구역들 사이에 퇴적되는 데이터 저장 막(111B)의 부분들을 제거하는 데 사용될 수 있다. 에칭 공정은 플라즈마 에칭일 수 있다. 마스크(1501)는 에칭을 스택들(135B)에 정렬할 수 있다.
도 19a의 평면도(1900A) 및 도 19b의 단면도(1900B)에 의해 도시된 바와 같이, 채널층(107B)은 스택들(135B)의 측부들 상에 퇴적될 수 있고, 이어서 개구부들(1603)을 셀내 유전체(115B)로 충전하는 것이 후속될 수 있다. 채널층들(107B)은 데이터 저장 막들(111B) 및 유전체 측벽들(129B) 상에 컨포멀하게 퇴적될 수 있다. 퇴적 공정은 CVD, ALD 등, 또는 임의의 다른 적합한 공정일 수 있다. 채널층들(107B)은 스택들(135B)의 높이를 통해 연장될 수 있다. 데이터 저장 구조물들(108B)의 형성을 완료하기를 원한다면 하나 이상의 추가적인 층들이 채널층들(107B) 이전에 퇴적될 수 있다. 일부 실시예에서, 데이터 저장 구조물들(108B)은 채널층들(107B)의 퇴적 동안 형성되는 유전체층에 의해 완성된다.
선택적으로, 채널층(107B)의 전부 또는 일부는 리세스들(127B) 내에 퇴적되도록 만들어질 수 있다. 일부 실시예에서, 데이터 저장 막(111B)은 리세스들(127B)를 완전히 충전하지 않는다. 채널층(107B)은 그 후 리세스(127B)의 충전을 완료할 수 있다. 일부 실시예에서, 데이터 저장 막(111B)은 에치백되어 리세스들(127B) 내에 채널층(107B)을 위한 공간을 제공한다. 일부 실시예에서, 에치백은 습식 에칭과 같은 등방성 에칭을 포함한다. 일부 실시예에서, 에치백은 원자 층 에칭을 포함한다. 일부 실시예에서, 이방성 에칭 공정은 리세스들(127B) 외측에 퇴적되는 채널층(107B)의 부분들을 제거하는 데 사용된다. 일부 실시예에서, 제 2 채널층(107B)은 그 후 원하는 채널층 두께를 제공하도록 퇴적된다.
셀내 유전체(115B)는 CVD 등, 또는 임의의 다른 적합한 공정에 의해 퇴적될 수 있다. 일부 실시예에서, 퇴적은 유동성 CVD 공정을 포함한다. 셀내 유전체(115B)의 퇴적 후에, 평탄화 공정을 사용하여 마스크(1501) 위의 임의의 셀내 유전체(115B) 또는 다른 재료를 제거할 수 있다.
도 20a의 평면도(2000A) 및 도 20b의 단면도(2000B)에 의해 도시된 바와 같이, 개구부들(2005)을 갖는 마스크(2001)가 형성되어, 셀내 유전체(115B) 내에 개구부들(2003)을 에칭하는 데 사용될 수 있다. 에칭 공정은, 셀간 유전체 플러그들(121B), 데이터 저장 막(111B), 또는 채널층(107B)을 실질적으로 에칭하지 않고 노출된 셀내 유전체(115B)를 제거하기 위해 이방성이고 선택적일 수 있다. 에칭 공정은 플라즈마 에칭 등, 또는 임의의 다른 적합한 공정일 수 있다.
도 21a의 평면도(2100A) 및 도 21b의 단면도(2100B)에 의해 도시된 바와 같이, 개구부들(2003)은 전도성 재료로 충전되어 소스 라인들(103B) 및 드레인 라인들(119B)을 형성할 수 있다. 개구부들(2003)을 전도성 재료로 충전하는 것은 CVD, 전기 도금, 무전해 도금 등, 또는 임의의 다른 적합한 공정을 포함할 수 있다. 과잉 전도성 재료는 CMP 등과 같은 평탄화 공정에 의해 제거될 수 있다. CMP 공정은 또한 마스크(2101), 마스크(1501), 또는 둘 모두를 제거할 수 있다. 결과적인 구조물은 도 5a 내지 도 5c에 도시된 것과 동일할 수 있다.
도 22 내지 도 29는 도 8a 및 도 8b 내지 도 14a 및 도 14b의 방법에 대한 변형을 예시하는 단면도들을 제공한 것이다. 이러한 대안적인 방법은 스택들(135A)이 도 9b의 단면도(900B)에 도시된 바와 같이 독립된 상태로 남겨지는 공정 스테이지를 피하기 위해 사용될 수 있다. 독립된 상태로 남겨진 경우, 스택들(135A)은 비틀리거나, 붕괴되거나, 다른 방식으로 이동 또는 변형될 가능성을 가질 수 있다. 이 방법은 또한 게이트층을 초기에 더미층으로 형성한 다음 그 더미층을 탄소계 재료로 대체할 수 있는 기회를 제공하며, 그 이점은 스택들(135A)의 층들의 수에 관계없이 모든 탄소계 재료가 2개의 동작으로 퇴적될 수 있다는 것이다.
도 22의 단면도(2200)에 의해 도시된 바와 같이, 마스크(2201)가 형성되어, 광폭 스택(2209)을 더 작은 스택들(2205)로 분할하는 트렌치들(2207)을 에칭하는 데 사용된다. 광폭 스택(2209)은 도 8b의 광폭 스택(805)과 동일할 수 있거나, 게이트층(801) 대신에 더미 게이트층들(2203)을 가질 수 있다. 더미 게이트층들(2203)은 유전체층들(803)과는 상이한 에칭 선택성을 갖는 유전체일 수 있다. 더미 게이트층들(2203)은 대안적으로 폴리실리콘 등, 또는 임의의 다른 적합한 재료일 수 있다. 트렌치들(2207)은 도 9b의 트렌치들(903)과 동일한 치수들을 가질 수 있지만 개수 밀도의 절반 이하를 가질 수 있다.
도 23의 단면도(2300)에 의해 도시된 바와 같이, 더미 게이트층들(2203)은 트렌치들(2207)로부터 에치백되어 더 작은 스택들(2205) 내에 리세스들(2301)을 형성할 수 있다. 에칭 공정은 더미 게이트층들(2203)의 볼륨의 대략 절반을 제거할 수 있다. 에칭 공정은 등방성 에칭일 수 있다. 예를 들어, 유전체층들(803)은 실리콘 산화물일 수 있고, 더미 게이트층들(2203)은 실리콘 질화물일 수 있으며, 리세스들(2301)은 인산(H3PO4)을 사용한 습식 에칭에 의해 형성될 수 있다.
도 24의 단면도(2400)에 의해 도시된 바와 같이, 리세스들(2301)은 탄소계 재료층(2403)을 퇴적함으로써 충전될 수 있다. 탄소계 재료는 CVD ALD 등, 또는 임의의 다른 적합한 공정 또는 공정들의 조합에 의해 퇴적될 수 있다. 리세스들(2301)의 충전을 완료하기에 충분한 양으로 탄소계 재료층(2403)을 퇴적한 후, 이방성 에칭 공정에 의해 과잉 재료를 제거할 수 있다.
탄소계 재료는 그래핀 시트들의 형태로 층별로 퇴적될 수 있다. 이들 시트들의 배향은 시트들이 퇴적되는 표면의 배향에 따라 달라진다. 유전체층들(1203)에 인접한 구역들(2401)에서, 시트들은 수평 배향을 가질 수 있다. 더미 게이트층(2203)의 아직 제거되지 않은 부분에 인접한 구역(2405)에서, 시트들은 수직 배향을 가질 수 있다. 수평 및 수직 배향된 시트들의 조합은 C 형상 시트 구조물을 제공한다.
도 25의 단면도(2500)에 의해 도시된 바와 같이, 트렌치들(2207)은 충전된다. 이 예에서, 트렌치들은 도 10a 및 도 10b에 도시된 공정 단계들에 의해 충전된다. 이들 공정 단계들은 데이터 저장 막(111A)을 포함하는 데이터 저장 구조물들(108A)을 형성하고, 채널층(107A)을 형성하고, 그리고 트렌치들(2207)을 셀내 유전체(115A)로 충전하는 것을 완료한다. 일부 다른 실시예에서, 트렌치들(2207)은 셀간 유전체, 다른 유전체, 또는 폴리실리콘 등에 의해 충전된다.
도 26의 단면도(2600)에 의해 도시된 바와 같이, 마스크(2603)가 형성되어, 스택들(2205) 내에 트렌치들(2601)을 에칭하는 데 사용된다. 도 27의 단면도(2700)에 의해 도시된 바와 같이, 더미 게이트층(2203)의 나머지 부분들은 트렌치들(2601)를 통해 에칭함으로써 제거될 수 있다. 이 제거는 리세스들(2701)을 남긴다. 도 28의 단면도(2800)에 의해 도시된 바와 같이, 리세스들(2701)은 제 2 탄소계 재료층(2803)을 퇴적함으로써 충전될 수 있다. 트렌치들(2601) 내의 과잉 재료는 이방성 에칭에 의해 제거될 수 있다. 그 후, 도 10a 및 도 10b에 도시된 공정 단계들이 반복될 수 있고, 마스크(2603)가 제거되어, 도 29의 단면도(2900)에 의해 도시된 바와 같은 구조물을 제공할 수 있다. 대체 게이트 공정 단계들을 포함하든 포함하지 않든 간에, 도 22 내지 도 29의 방법 등은 본원에 제공된 다른 실시예들 및 예들에 따른 다른 구조물들을 형성하는 데 사용되어, 협폭의 독립형 스택들에서 발생될 수 있는 비틀림, 붕괴, 또는 다른 변형을 방지하는 이점을 제공할 수 있다.
도 30a 및 도 30b 내지 도 34a 및 도 34b는 제 4 3D 메모리 어레이(100D)의 피처들 등을 갖는 3D 메모리 어레이를 포함하는 디바이스를 형성하는 본 교시 내용에 따른 방법을 예시하는 쌍을 이룬 컷어웨이 평면도들 및 단면도들을 제공한 것이다. "a" 도면들은 "b" 도면에 표시된 라인 "A"를 따라 잘려진 컷어웨이 평면도들이다. "b" 도면들은 라인 "A"를 통한 수직 단면들이다. 도 30a 및 도 30b 내지 도 34a 및 도 34b는 다양한 방법 실시예들과 관련하여 기술되지만, 도 30a 및 도 30b 내지 도 34a 및 도 34b에 도시된 구조물들은 방법에 제한되는 것이 아니고 오히려 방법과는 별개로 독립적일 수 있다는 것이 이해될 것이다. 도 30a 및 도 30b 내지 도 34a 및 도 34b가 일련의 동작들로서 기술되지만, 그 동작들의 순서는 다른 실시예들에서 변경될 수 있다는 것이 이해될 것이다. 도 30a 및 도 30b 내지 도 34a 내지 도 34b가 특정 동작들의 세트를 도시하고 기술하지만, 도시 및/또는 기술된 일부 동작은 다른 실시예들에서 생략될 수 있다. 또한, 도시 및/또는 설명되지 않은 동작은 다른 실시예에 포함될 수 있다. 도 30a 및 도 30b 내지 도 34a 및 도 34b의 방법이 제 4 3D 메모리 어레이(100D)를 형성하는 측면에서 기술되지만, 방법은 다른 메모리 어레이들을 형성하는 데 사용될 수 있다.
도 30a의 컷어웨이 평면도(3000A) 및 도 30b의 단면도(3000B)에 의해 도시된 바와 같이, 방법은 유전체층(317) 위에 광폭 스택(3007)을 형성하는 것으로부터 시작된다. 광폭 스택(3007)은 층들(3015)의 반복 세트들을 포함한다. 층들(3015)의 각 세트는 결과적인 메모리 디바이스에서 메모리 셀들의 일 층에 대응한다. 층들(3015)의 각 세트는 2개의 접촉층들(3001), 제 1 유전체층들(3003), 및 제 2 유전체층(3005)을 포함한다. 제 1 유전체층들(3003) 및 제 2 유전체층(3005)은 상이한 조성물들을 가지며, 상이한 두께들을 가질 수 있다. 일부 실시예에서, 접촉층들(3001)은 게이트 스트립들을 제공하기 위해 나중에 탄소계 재료로 대체되는 더미층들이다. 다른 실시예들에서, 접촉층들(3001)은 탄소계 재료들이다.
도 31a의 컷어웨이 평면도(3100A) 및 도 31b의 단면도(3100B)에 의해 도시된 바와 같이, 트렌치들(3101)은 광폭 스택(3007)을 일련의 스택들(135D)로 분할하기 위해 형성된다. 스택들(135D)은 접촉층들(3001)로부터 형성된 전도성 스트립들(123D), 제 1 유전체층들(3003)로부터 형성된 셀내 유전체 스트립들(115D), 및 제 2 유전체층들(3005)로부터 형성된 셀간 유전체 스트립들(131D)을 포함한다.
도 32a의 컷어웨이 평면도(3200A) 및 도 32b의 단면도(3200B)에 의해 도시된 바와 같이, 트렌치들(3101) 내의 선택적 에칭 공정은 스택들(135D) 내에 리세스들(3201)을 생성하는 데 사용된다. 에칭은 셀간 유전체 스트립들(131D) 및 전도성 스트립들(123D)의 재료들 위의 셀내 유전체 스트립들(115D)의 재료를 제거하기 위해 선택적이다. 에칭 공정은 습식 에칭 등, 또는 일부 다른 적합한 타입의 에칭일 수 있다. 일부 실시예에서, 에칭 공정은 원자 층 에칭이다.
도 33a의 컷어웨이 평면도(3300A) 및 도 33b의 단면도(3300B)에 의해 도시된 바와 같이, 채널층들(107D)이 리세스들(3201) 내에 퇴적된다. 채널층들(107D)은 초기에 스택들(135D) 상에 컨포멀하게 퇴적될 수 있다. 퇴적 공정은 CVD, ALD 등, 또는 임의의 다른 적합한 공정일 수 있다. 이방성 에칭 공정은 리세스들(3201) 외측의 채널층들(107D)의 부분을 제거하는 데 사용될 수 있다. 에칭 공정은 스택들(135D)에 정렬된 플라즈마 에칭일 수 있다.
도 34a의 컷어웨이 평면도(3400A) 및 도 34b의 단면도(3400B)에 의해 도시된 바와 같이, 데이터 저장 막(111D)을 포함하는 데이터 저장 구조물(108D)의 층들은 스택들(135D)의 측부들 상에 퇴적될 수 있고, 이어서 트렌치들(3101)을 셀간 유전체 플러그들(121D)로 충전하는 것이 후속될 수 있다. 데이터 저장 막(111D)은 스택들(135D) 상에 컨포멀하게 퇴적될 수 있다. 데이터 저장 구조물들(108D)에 대해 원하는 경우 추가적인 층들이 데이터 저장 막(111D) 이전 또는 이후에 퇴적될 수 있다. 일부 실시예에서, 데이터 저장 구조물들(108D)은, 채널층들(107D)의 재료와의 반응에 의해 데이터 저장 막(111D)의 퇴적 동안 형성되는 유전체층을 포함한다. 퇴적 공정들은 CVD, DLD 등, 또는 임의의 다른 적합한 공정 또는 공정들의 조합일 수 있다. 일부 실시예에서, 데이터 저장 막(111D)은 ALD 등에 의해 퇴적된다. 일부 실시예에서, 셀간 유전체 플러그들(121D)은 유동성 CVD 공정에 의해 퇴적된다.
도 35a의 컷어웨이 평면도(3500A) 및 도 35b의 단면도(3500B)에 의해 도시된 바와 같이, 개구부들(3501)이 셀간 유전체 플러그들(121D) 내에 에칭될 수 있다. 에칭 공정은 플라즈마 에칭과 같은 이방성 에칭일 수 있다. 그 후, 개구부들(3501)은 도 7a 및 도 7b에 도시된 구조물을 생성하기 위해 전도성 재료로 충전될 수 있다. 충전 공정은 CVD, 전기 도금, 무전해 도금 등, 또는 임의의 다른 적합한 공정을 포함할 수 있다.
도 36은 본 개시 내용에 따른 3D 메모리 어레이를 형성하는 데 사용될 수 있는 방법(3600)에 대한 플로우차트를 나타낸다. 방법(3600)은 유전체층들에 의해 분리된 복수의 탄소계 전도성 재료층을 포함하는 광폭 스택을 형성하는 동작(3601)으로 시작된다. 도 8b의 단면도(800B)는 일 예를 제공한다.
동작(3603)은, 광폭 스택 내에 트렌치들을 에칭하여, 도 9b의 단면도(900B)에 의해 도시된 바와 같이, 교번하는 게이트 스트립들 및 유전체 스트립들의 협폭 스택들의 행을 형성하는 것이다.
동작(3609)은 게이트 스트립들을 에칭하여 협폭 스택들 내에 리세스들을 형성하는 선택적 동작이다. 도 7b의 단면도(1700B)는 일 예를 제공한다.
동작(3611)은 데이터 저장 구조물의 상단 층을 형성하는 선택적 단계이다. “상단”은 수평 메모리 셀에서 보여지는 층들의 순서를 참조하여 사용된다. 특히, 상단 층은 데이터 저장 막과 제어 게이트 사이에 형성된 하나 이상의 층이다. 도 6a 및 도 6b에 도시된 유전체층(173)은 일 예이다.
동작(3613)은 데이터 저장 막을 퇴적하는 것이다. 도 10b의 단면도(1000B) 및 도 18b의 단면도(1800B)는 예들을 제공한다.
동작(3615)은 리세스들 외측에서 데이터 저장 막을 제거하기 위한 선택적 에칭 단계이다. 이 동작은 리세스들이 형성되는 선택적 동작(3609)과 관련하여 사용된다. 도 18b의 단면도(1800B)는 일 예를 제공한다. 에칭은 방향성 또는 이방성 에칭을 포함할 수 있다. 에칭은 또한 데이터 저장 막이 리세스들 내에서 만입되게 하는 등방성 에칭을 포함할 수 있다.
동작(3617)은 데이터 저장 구조물의 하단 층을 형성하는 선택적 단계이다. “하단”은 수평 메모리 셀에서 보여지는 층들의 순서를 참조하여 사용된다. 특히, 하단 층은 데이터 저장 막과 채널 사이에 형성된 하나 이상의 층이다. 도 6a 및 도 6b에 도시된 유전체층(171)은 일 예이다.
동작(3619)은 채널층을 퇴적하는 것이다. 도 10b의 단면도(1000B) 및 도 18b의 단면도(1800B)는 예들을 제공한다.
동작(3621)은 리세스들 외측에 있는 채널층의 부분을 제거하기 위한 선택적인 이방성 에칭 단계이다. 이 동작은, 동작(3609)이 리세스들을 형성하고 데이터 저장 구조물이 리세스들을 충전하지 않았을 때의 옵션이 된다.
동작(3623)은 다른 채널 재료층을 퇴적하는 선택적 단계이다. 이 동작은, 채널층을 너무 얇게 남겨 둘 수 있는 선택적 동작(3621)과 관련하여 사용될 수 있다.
동작(3625)은 셀내 유전체를 퇴적하여 스택들 사이의 트렌치들을 충전하는 것이다. 도 10b의 단면도(1000B)는 일 예를 제공한다.
동작(3627)은 셀간 유전체 플러그들을 위해 셀내 유전체에서 개구부들을 형성하도록 에칭하는 것이다. 도 11b의 단면도(1100B)는 일 예를 제공한다. 동작(3629)은 개구부를 셀간 유전체로 충전하여 셀간 유전체 플러그들을 형성하는 것이다. 도 12b의 단면도(1200B)는 일 예를 제공한다. 대안적으로, 트렌치들은 먼저 셀간 유전체로 충전될 수 있고, 셀내 유전체는 셀간 유전체 내로 에칭되는 개구부들 내로 퇴적될 수 있다. 결과적인 구조물은 일 예를 제공하는 도 12b의 단면도(1200B)에 의해 도시된 것과 실질적으로 동일할 수 있다.
동작(3631)은 셀내 유전체에서 개구부를 에칭하여 소스 라인들 및 비트 라인들과 같은 수직 커넥터들을 형성하는 것이다. 이 에칭은 셀간 유전체 플러그들에 의해 부분적으로 정렬될 수 있다. 도 13a의 평면도(1300A)는 일 예를 제공한다.
동작(3633)은 개구부들을 충전하여 소스 라인들 및 비트 라인들과 같은 수직 전도성 구조물들을 제공하는 것이다. 도 14a의 평면도(1400A)는 일 예를 제공한다.
도 37은 방법(3700)에 대한 플로우차트를 나타내며, 이 방법(3700)은 본 개시 내용에 따른 3D 메모리 어레이를 형성하는 데 사용될 수 있는 다른 방법이다. 방법(3700)은 방법(3600)과 동일한 다수의 동작들을 포함한다. 주된 차이점은 방법(3700)에서, 셀내 유전체 플러그들이 채널층 및 데이터 저장 구조물 이전에 형성된다는 것이다. 또 다른 옵션은 데이터 저장 막을 퇴적한 후 하지만 채널층을 퇴적하기 전에 셀내 유전체 플러그들을 형성하는 것이다.
방법(3700)은 광폭 스택을 형성하는 동작(3601)으로 시작하여, 동작(3603)에서, 광폭 스택 내에 트렌치들을 에칭하여 협폭 스택을 형성하고, 그리고 동작(3705)에서, 트렌치들을 셀간 유전체로 충전한다. 도 15a의 평면도(1500A) 및 도 15b의 단면도(1500B)는 일 예를 제공한다.
동작(3607)은 셀 구역 정의 에칭이다. 도 16a의 평면도(1600A) 및 도 16b의 단면도(1600B)는 이 처리 스테이지에서 이러한 에칭을 수행하는 일 예를 제공한다.
방법은 게이트 스트립을 리세싱하는 선택적인 동작(3609)으로 계속될 수 있다. 도 17a의 평면도(1700A) 및 도 17b의 단면도(1700B)는 일 예를 제공한다.
방법은 데이터 저장 구조물 상단 층을 형성하는 선택적인 동작(3611)으로 계속될 수 있다.
방법(3700)은 데이터 저장 막을 형성하는 동작(3613)으로 계속된다. 이에 후속해서 데이터 저장 막을 리세스들에 한정하도록 에칭하는 선택적 동작(3615)이 이어질 수 있다. 도 18a의 평면도(1800A) 및 도 18b의 단면도(1800B)는 일 예를 제공한다.
방법(3700)은 채널층을 퇴적하는 동작(3619)과 셀내 유전체를 퇴적하는 동작(3625)으로 계속된다. 도 19a의 평면도(1900A) 및 도 19b의 단면도(1900B)는 일 예를 제공한다. 방법(3600)에서와 같이, 게이트 스트립들이 리세싱되고 데이터 저장 구조물이 리세스들을 충전하지 않는 경우, 동작(3621)을 사용하여 리세스들 외측의 채널 재료를 제거할 수 있고, 동작(3623)을 사용하여 추가적인 채널층을 퇴적할 수 있다.
방법(3700)은 동작(3631) 및 동작(3633)으로 계속된다. 동작(3631)은 셀내 유전체에서 개구부를 에칭하여 소스 라인들 및 비트 라인들과 같은 수직 커넥터들을 형성하는 것이다. 도 20a의 평면도(2000A)는 일 예를 제공한다. 동작(3633)은 개구부들을 충전하여 소스 라인들 및 비트 라인들과 같은 수직 전도성 구조물들을 제공하는 것이다. 도 21a의 평면도(2100A)는 일 예를 제공한다.
도 38은 방법(3800)에 대한 플로우차트를 나타내며, 이 방법(3800)은 본 개시 내용에 따른 3D 메모리 어레이를 형성하는 데 사용될 수 있는 다른 방법이다. 방법(3800)은 방법(3600)과 동일한 다수의 동작을 포함하지만, 도 22 내지 도 29에 도시된 처리 타입을 사용한다.
방법(3800)은 교번하는 게이트층들 및 유전체층들의 광폭 스택을 형성하는 동작(3801)을 포함한다. 이는 게이트층들이 더미 게이트층들일 수 있다는 것을 제외하고는 동작(3601)과 동일할 수 있다. 도 8b의 단면도(800B)는 일 예를 제공한다.
동작(3803)은 트렌치들의 제 1 세트를 형성하는 것이다. 도 22의 단면도(2200)는 일 예를 제공한다. 이들 트렌치들은 도 9b의 단면도(900B)가 일 예를 제공하는 동작(3603)에 의해 형성된 트렌치들과 비교할 때 개수는 절반 이하이다.
동작(3805) 및 동작(3807)은 게이트층이 더미층일때 사용되는 선택적 단계들이다. 동작(3805)은 더미층의 제 1 부분을 에칭 제거하여 리세스들을 형성하는 것이다. 도 23의 단면도(2300)는 일 예를 제공한다. 동작(3807)은 리세스들을 탄소계 도체로 충전하는 것이다. 도 24의 단면도(2400)는 일 예를 제공한다. 리세스(2301) 외측에 퇴적되는 임의의 전도성 재료는 이방성 에칭에 의해 제거될 수 있다.
방법(3800)은 방법(3600)에서와 동일할 수 있는 동작(3611) 내지 동작(3625)으로 계속되며, 제외되는 것은 이들 동작들이 트렌치들의 제 1 세트 내에서만 동작한다는 것이다. 도 25의 단면도(2500)는 일 예를 제공한다.
동작(3809)은 마스크를 형성하고 트렌치들의 제 2 세트를 에칭하는 것이다. 도 26의 단면도(2600)는 일 예를 제공한다. 게이트층이 더미 게이트층이면, 방법은 게이트 대체 공정을 완료하기 위해 동작(3805) 및 동작(3807)의 반복으로 계속될 수 있다. 도 27의 단면도(2700) 및 도 28의 단면도(2800)는 일 예를 제공한다.
방법(3800)은 동작(3611) 내지 동작(3625)의 반복으로 계속된다. 도 29의 단면도(2900)는 일 예를 제공한다. 처리는 방법(3600)과 관련하여 설명된 바와 같이 동작(3627) 내지 동작(3633)으로 계속될 수 있다.
도 39는 방법(3900)에 대한 플로우차트를 나타내며, 이 방법(3800)은 본 개시 내용에 따른 3D 메모리 어레이를 형성하는 데 사용될 수 있는 다른 방법이다. 방법(3900)은 광폭 스택을 형성하는 동작(3901)으로 시작된다. 이 예에서, 광폭 스택은 제 1 유전체층들, 제 2 유전체층들, 및 탄소계 도체층들을 포함한다. 도 30b의 단면도(3000B)는 일 예를 제공한다. 선택적으로, 방법(3800)의 절차가 이용될 수 있으며, 이 경우 탄소계 도체층들 대신에 더미층들이 사용될 수 있다.
동작(3903)은 광폭 스택 내에 트렌치들을 에칭하여 협폭 스택들의 행을 형성하는 것이다. 도 31a의 컷어웨이 평면도(3100A) 및 도 31b의 단면도(3100B)는 일 예를 제공한다.
동작(3905)은 유전체들 중 하나를 선택적으로 에칭하여 협폭 스택들 내에 리세스들을 형성하는 것이다. 도 32a의 평면도(3200A) 및 도 32b의 단면도(3200B)는 일 예를 제공한다.
동작(3907)은 트렌치들 내에 채널층을 퇴적하는 것이다. 채널층은 리세스들을 충전할 수 있다. 동작(3911)은 리세스들 외측에 있는 채널층의 부분을 제거하는 이방성 에칭이다. 도 33a의 평면도(3300A) 및 도 33b의 단면도(3300B)는 일 예를 제공한다.
동작(3913)은 트렌치들 내에 데이터 저장 구조물 하단 층을 퇴적하는 선택적 동작이다. 동작(3915)은 트렌치들 내에 데이터 저장 막을 퇴적하는 것이다. 동작(3917)은 데이터 저장 막 위에 데이터 저장 구조물 상단 층을 퇴적하는 선택적 동작이다. 동작(3919)은 셀간 유전체로 트렌치 충전을 완료하는 것이다. 도 34a의 컷어웨이 평면도(3400A) 및 도 34b의 단면도(3400B)는 일 예를 제공한다.
동작(3921)은 셀간 유전체 내에 수직 개구부들을 에칭하는 것이다. 도 35a의 컷어웨이 평면도(3500A) 및 도 35b의 단면도(3500B)는 일 예를 제공한다. 동작(3923)은 개구부들을 전도성 재료로 충전하여 워드 라인들로 사용될 수 있는 수직 커넥터들을 형성하는 것이다. 도 7a 및 도 7b는 결과적인 구조물의 예를 제공한다.
도 36 내지 도 39의 방법들(3600, 3700, 3800, 및 3900)이 본원에서 일련의 동작들 또는 이벤트들로서 도시되고 기술되고 있지만, 그러한 동작들 또는 이벤트들의 도시된 순서는 제한적인 의미로 해석되지 않아야 한다는 것이 이해될 것이다. 예를 들어, 일부 동작은 본원에 도시되고 및/또는 기술된 것 외에도 다른 동작들 또는 이벤트들과는 상이한 순서로 및/또는 동시에 발생할 수 있다. 또한, 본원에 설명된 하나 이상의 양태 또는 실시예를 구현하는 데 도시된 모든 동작이 요구되는 것은 아니며, 본원에 도시된 하나 이상의 동작은 하나 이상의 개별 동작 및/또는 단계로 수행될 수 있다.
본 교시 내용의 일부 양태는 금속 상호연결 구조물에서 2개의 인접한 금속 상호연결층들 사이에 배치된 메모리 셀들의 3차원 어레이를 갖는 디바이스에 관한 것이다. 메모리 셀들 각각은 소스측, 드레인측, 채널, 제어 게이트, 및 데이터 저장 막을 포함한다. 채널은 소스측과 드레인측 사이에서 연장된다. 데이터 저장 막은 제어 게이트와 채널 사이에 있다. 메모리 셀들의 3차원 어레이는 스택들의 어레이를 더 포함하고, 각 스택은 복수의 전도성 스트립들 및 복수의 유전체 스트립들을 포함한다. 전도성 스트립들은 수평으로 연장되어 복수의 메모리 셀들과 연결되고, 탄소계 전도성 재료로 형성된다.
본 교시 내용의 일부 양태는 복수의 스택들을 포함하는 메모리 디바이스에 관한 것이다. 각 스택은 그래파이트와 같은 전도성 탄소계 재료로 형성된 2개 이상의 게이트 스트립들의 수직 배열체를 갖는다. 게이트 스트립들은 유전체 스트립들에 의해 분리된다. 소스 라인들과 드레인 라인들은 스택들 사이에 위치하며, 수직 방향을 따라 연장된다. 메모리 셀들은 각각 소스 라인들 중 하나와 드레인 라인들 중 하나 사이에서 연장되는 채널과, 채널과 게이트 스트립들 중 하나 사이에 위치하는 데이터 저장 구조물을 갖는다.
본 교시 내용의 일부 양태는 복수의 전도성층들 및 복수의 유전체층들을 갖는 광폭 스택을 형성하는 단계를 포함하는 메모리 디바이스를 형성하는 방법에 관한 것이다. 전도성층들은 탄소계 재료를 포함한다. 트렌치들은 광폭 스택들에서 에칭되어 복수의 협폭 스택들을 형성한다. 데이터 저장 막이 트렌치들 내에 퇴적된다.
전술한 내용은 본 기술 분야의 기술자가 본 개시 내용의 양태들을 더 잘 이해할 수 있도록 몇몇 실시예들의 특징들을 개략적으로 설명하고 있다. 본 기술 분야의 기술자는 본원에 도입된 실시예들과 동일한 목적을 수행하고 및/또는 동일한 효과를 달성하는 다른 공정들 및 구조물들을 설계하거나 수정하기 위한 토대로서 본 개시 내용을 용이하게 사용할 수 있다는 것을 이해해야 한다. 본 기술 분야의 기술자는 또한 이러한 등가의 구성이 본 개시 내용의 사상 및 범위를 벗어나지 않으며, 본 개시 내용의 사상 및 범위를 벗어나지 않으면서 본원에서 다양한 변경, 대체, 및 변형을 행할 수 있다는 것을 인식해야 한다.
실시예들
실시예 1. 메모리 디바이스로서,
금속 상호연결 구조물에서 2개의 인접한 금속 상호연결층들 사이에 배치된 메모리 셀들의 3차원 어레이 - 상기 메모리 셀들 각각은 소스측(source side), 드레인측, 상기 소스측과 상기 드레인측 사이에서 연장된 채널, 게이트, 및 상기 게이트와 상기 채널 사이의 데이터 저장 막(data storage film)을 포함함 - ; 및
스택들의 어레이 - 각각의 스택은 복수의 전도성 스트립들 및 복수의 유전체 스트립들을 포함하고, 상기 전도성 스트립들은 복수의 메모리 셀들을 위한 게이트들을 제공하도록 수평으로 연장됨 -
를 포함하고,
상기 전도성 스트립들은 탄소계 전도성 재료(carbon-based conductive material)를 포함하는 것인, 메모리 디바이스.
실시예 2. 실시예 1에 있어서, 상기 탄소계 전도성 재료는 그래핀(graphene)인 것인, 메모리 디바이스.
실시예 3. 실시예 2에 있어서, 상기 그래핀은 C 형상 구조물을 갖는 시트들 내에 있는 것인, 메모리 디바이스.
실시예 4. 실시예 1에 있어서, 상기 탄소계 전도성 재료는 붕소 도핑된 그래핀 나노리본(boron-doped graphene nanoribbon)들인 것인, 메모리 디바이스.
실시예 5. 실시예 1에 있어서, 상기 탄소계 전도성 재료는 나노 결정질 그래파이트(nano-crystalline graphite)인 것인, 메모리 디바이스.
실시예 6. 실시예 1에 있어서,
제 2 전도성 스트립들 - 각각의 전도성 스트립은 상기 메모리 셀들 중 2개 이상과 연결되도록 수직으로 연장됨 - 을 더 포함하고,
상기 제 2 전도성 스트립들은 금속인 것인, 메모리 디바이스.
실시예 7. 실시예 1에 있어서,
수직으로 연장된 드레인 라인들 - 상기 드레인 라인들 각각은 복수의 드레인측들과 연결됨 - ; 및
수직으로 연장된 소스 라인들 - 상기 소스 라인들 각각은 복수의 소스측들과 연결됨 -
을 더 포함하는, 메모리 디바이스.
실시예 8. 실시예 7에 있어서,
상기 스택들의 측부들 내에 리세스들이 형성되고;
상기 데이터 저장 막들은 상기 리세스들 내에 배치되는 것인, 메모리 디바이스.
실시예 9. 메모리 디바이스로서,
복수의 스택들 - 각각의 스택은 유전체 스트립들에 의해 분리된 2개 이상의 수직으로 적층(stack)된 게이트 스트립들을 포함함 - ;
상기 복수의 스택들 사이에 위치되고 상기 복수의 스택들의 적층 방향을 따라 연장된 소스 라인들 및 드레인 라인들; 및
상기 소스 라인들 중 하나와 상기 드레인 라인들 중 하나 사이에서 연장된 채널 및 상기 채널과 상기 2개 이상의 수직으로 적층된 게이트 스트립들 중 하나 사이에 위치된 데이터 저장 구조물을 각각 포함하는 메모리 셀들
을 포함하고,
상기 게이트 스트립들은 그래파이트를 포함하는 것인, 메모리 디바이스.
실시예 10. 실시예 9에 있어서, 상기 그래파이트는 그래핀의 시트들을 포함하는 것인, 메모리 디바이스.
실시예 11. 실시예 10에 있어서,
상기 게이트 스트립들은 제 1 부분들 및 제 2 부분들을 포함하고,
상기 제 1 부분들에서, 상기 그래핀의 시트들은 상기 게이트 스트립들 및 상기 유전체 스트립들의 적층 방향에 평행한 제 1 배향(orientation)을 가지며,
상기 제 2 부분들에서, 상기 그래핀의 시트들은 상기 제 1 배향에 수직인 제 2 배향을 갖는 것인, 메모리 디바이스.
실시예 12. 실시예 9에 있어서, 상기 그래파이트는 그래핀 나노리본들을 포함하는 것인, 메모리 디바이스.
실시예 13. 실시예 9에 있어서, 상기 소스 라인들 및 상기 드레인 라인들은 금속인 것인, 메모리 디바이스.
실시예 14. 실시예 9에 있어서,
상기 게이트 스트립들은 제 1 측벽을 각각 포함하고,
상기 유전체 스트립들은 제 2 측벽을 각각 포함하고,
상기 제 1 측벽들은 상기 스택들 내에 리세스들을 형성하기 위해 상기 제 2 측벽들로부터 내측으로 만입(indent)되며,
상기 데이터 저장 구조물들은 상기 리세스들 내에 배치된 데이터 저장 막을 포함하는 것인, 메모리 디바이스.
실시예 15. 메모리 디바이스를 형성하는 방법으로서,
복수의 전도성층들 및 복수의 유전체층들을 포함하는 제 1 스택을 형성하는 단계 - 상기 전도성층들은 탄소계 재료를 포함함 - ;
복수의 제 2 스택들을 형성하기 위해 상기 제 1 스택 내에 트렌치들을 에칭하는 단계; 및
상기 트렌치들 내에 데이터 저장 막을 퇴적하는 단계
를 포함하는, 메모리 디바이스를 형성하는 방법.
실시예 16. 실시예 15에 있어서,
상기 데이터 저장 막을 퇴적하는 단계 전에, 상기 제 2 스택들 내에 리세스들을 형성하기 위해 선택적으로 에칭하는 단계 - 상기 리세스들은 상기 전도성층들에 인접하게 형성됨 - ; 및
상기 데이터 저장 막을 퇴적하는 단계 후, 상기 리세스들 외측에 있는 상기 데이터 저장 막의 일부를 제거하기 위해 에칭하는 단계
를 더 포함하는, 방법.
실시예 17. 실시예 16에 있어서, 상기 리세스들을 형성하기 전에 상기 트렌치들 내에 유전체 플러그들을 형성하는 단계를 더 포함하는, 방법.
실시예 18. 실시예 15에 있어서,
상기 데이터 저장 막 위에 채널층을 퇴적하는 단계;
스택들 사이의 트렌치들을 제 2 유전체로 충전하는 단계;
상기 제 2 유전체를 관통하여 개구부를 에칭하는 단계; 및
소스 라인들 및 드레인 라인들을 형성하기 위해 상기 개구부들을 금속으로 충전하는 단계
를 더 포함하는, 방법.
실시예 19. 실시예 15에 있어서,
상기 복수의 제 2 스택들 내에 제 2 트렌치들을 에칭하는 단계; 및
상기 제 2 트렌치들 내에 제 2 데이터 저장 막을 퇴적하는 단계
를 더 포함하는, 방법.
실시예 20. 실시예 15에 있어서, 상기 탄소계 전도성 재료는 그래핀인 것인, 방법.

Claims (10)

  1. 메모리 디바이스로서,
    금속 상호연결 구조물에서 2개의 인접한 금속 상호연결층들 사이에 배치된 메모리 셀들의 3차원 어레이 - 상기 메모리 셀들 각각은 소스측(source side), 드레인측, 상기 소스측과 상기 드레인측 사이에서 연장된 채널, 게이트, 및 상기 게이트와 상기 채널 사이의 데이터 저장 막(data storage film)을 포함함 - ; 및
    스택들의 어레이 - 각각의 스택은 복수의 전도성 스트립들 및 복수의 유전체 스트립들을 포함하고, 상기 전도성 스트립들은 복수의 메모리 셀들을 위한 게이트들을 제공하도록 수평으로 연장됨 -
    를 포함하고,
    상기 전도성 스트립들은 탄소계 전도성 재료(carbon-based conductive material)를 포함하고, 상기 유전체 스트립들은 제 1 유전체 재료의 스트립들과 제 2 유전체 재료의 스트립들 사이에서 교번하고, 상기 제 2 유전체 재료는 상기 제 1 유전체 재료의 조성과 다른 조성을 가지는 것인, 메모리 디바이스.
  2. 제1항에 있어서, 상기 탄소계 전도성 재료는 그래핀(graphene)인 것인, 메모리 디바이스.
  3. 제2항에 있어서, 상기 그래핀은 C 형상 구조물을 갖는 시트들 내에 있는 것인, 메모리 디바이스.
  4. 제1항에 있어서, 상기 탄소계 전도성 재료는 붕소 도핑된 그래핀 나노리본(boron-doped graphene nanoribbon)들인 것인, 메모리 디바이스.
  5. 제1항에 있어서, 상기 탄소계 전도성 재료는 나노 결정질 그래파이트(nano-crystalline graphite)인 것인, 메모리 디바이스.
  6. 제1항에 있어서,
    제 2 전도성 스트립들 - 각각의 전도성 스트립은 상기 메모리 셀들 중 2개 이상과 연결되도록 수직으로 연장됨 - 을 더 포함하고,
    상기 제 2 전도성 스트립들은 금속인 것인, 메모리 디바이스.
  7. 제1항에 있어서,
    수직으로 연장된 드레인 라인들 - 상기 드레인 라인들 각각은 복수의 드레인측들과 연결됨 - ; 및
    수직으로 연장된 소스 라인들 - 상기 소스 라인들 각각은 복수의 소스측들과 연결됨 -
    을 더 포함하는, 메모리 디바이스.
  8. 제7항에 있어서,
    상기 스택들의 측부들 내에 리세스들이 형성되고;
    상기 데이터 저장 막들은 상기 리세스들 내에 배치되는 것인, 메모리 디바이스.
  9. 메모리 디바이스로서,
    복수의 스택들 - 각각의 스택은 유전체 스트립들에 의해 분리된 2개 이상의 수직으로 적층(stack)된 게이트 스트립들을 포함함 - ;
    상기 스택들 사이에 위치되고 상기 스택들의 적층 방향을 따라 연장된 소스 라인들 및 드레인 라인들; 및
    상기 소스 라인들 중 하나와 상기 드레인 라인들 중 하나 사이에서 연장된 채널 및 상기 채널과 상기 2개 이상의 수직으로 적층된 게이트 스트립들 중 하나 사이에 위치된 데이터 저장 구조물을 각각 포함하는 메모리 셀들
    을 포함하고,
    상기 게이트 스트립들은 그래파이트를 포함하고, 상기 유전체 스트립들은 제 1 유전체 재료의 스트립들과 제 2 유전체 재료의 스트립들 사이에서 교번하고, 상기 제 2 유전체 재료는 상기 제 1 유전체 재료의 조성과 다른 조성을 가지는 것인, 메모리 디바이스.
  10. 메모리 디바이스를 형성하는 방법으로서,
    유전체층들에 의해 분리된 복수의 전도성층들을 포함하는 제 1 스택을 형성하는 단계 - 상기 전도성층들은 탄소계 재료를 포함하고, 상기 유전체층들은 제 1 유전체 재료의 층들과 제 2 유전체 재료의 층들 사이에서 교번하고, 상기 제 2 유전체 재료는 상기 제 1 유전체 재료의 조성과 다른 조성을 가짐 - ;
    복수의 제 2 스택들을 형성하기 위해 상기 제 1 스택 내에 트렌치들을 에칭하는 단계; 및
    상기 트렌치들 내에 데이터 저장 막을 퇴적하는 단계
    를 포함하는, 메모리 디바이스를 형성하는 방법.
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