KR20240019829A - 워드라인 에칭 정지 라이너들을 가진 3차원 메모리 디바이스 및 그 제조 방법 - Google Patents
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Abstract
3차원 메모리 디바이스는 기판 위에 위치되는 절연 층들과 전기 도전성 층들의 교번 스택, 교번 스택을 관통해 수직 방향으로 연장되는 메모리 스택 구조체들, 서로 측방향으로 및 수직 방향으로 이격되어 계단형 영역에 위치되고 전기 도전성 층 각자의 단부 부분 위에 놓이는 에칭 정지 플레이트, 및 계단형 영역에 위치되고, 에칭 정지 플레이트들 각자를 관통해 수직 방향으로 연장되며, 전기 도전성 층들 각자와 접촉하는 접촉 비아 구조체들을 포함한다.
Description
관련 출원의 교차 참조
본 출원은 2021년 11월 12일에 출원된 발명의 명칭이 "THREE-DIMENSIONAL MEMORY DEVICE WITH WORD-LINE ETCH STOP LINERS AND METHOD OF MAKING THEREOF"인 미국 정규 출원 제17/525,233호의 이익을 주장하며, 이의 전체 내용은 본원에 모든 목적을 위해 원용되어 포함된다.
기술분야
본 개시내용은 일반적으로 반도체 디바이스 분야에 관한 것으로, 특히 워드-라인 에칭 정지 라이너들을 채용한 3차원 메모리 디바이스 및 그 제조 방법에 관한 것이다.
셀당 1 비트를 갖는 3차원 수직 NAND 스트링들은 논문[T. Endoh et al., "Novel Ultra High Density Memory With A Stacked-Surrounding Gate Transistor (S-SGT) Structured Cell," IEDM Proc. (2001) 33-36]에 개시되어 있다.
본 개시내용의 일 양태에 따르면, 3차원 메모리 디바이스가 제공되는 바, 이 3차원 메모리 디바이스는: 기판 위에 위치된 절연 층들과 전기 도전성 층들의 교번 스택 - 교번 스택은 전기 도전성 층들의 측방향 범위들이 기판으로부터의 수직 거리에 따라 감소하는 계단형 영역을 포함함 -; 교번 스택을 관통해 수직 방향으로 연장되는 메모리 스택 구조체들 - 메모리 스택 구조체들 각각은 수직 반도체 채널 및 메모리 소자들의 수직 스택을 포함함 -; 계단형 영역에 위치되고 전기 도전성 층들 각자의 단부 부분에 중첩하는 에칭 정지 플레이트들 - 에칭 정지 플레이트들은 텅스텐 질화물, 텅스텐 탄화물, 텅스텐 탄질물, 알루미늄 산화물, 또는 실리콘 탄화물로부터 선택되는 재료를 포함함 -; 및 계단형 영역에 위치되고, 에칭 정지 플레이트들 각자를 관통해 수직 방향으로 연장되며, 전기 도전성 층들 각자와 접촉하는 접촉 비아 구조체들을 포함한다.
본 개시내용의 다른 양태에 따르면, 반도체 구조체를 형성하는 방법이 제공되는 바, 이 방법은: 기판 위에 희생 재료 층들과 절연 층들의 교번 스택을 형성하는 단계; 교번 스택을 패터닝함으로써 계단형 영역에 단차형 표면을 형성하는 단계 - 교번 스택은 계단형 영역의 기판으로부터의 수직 거리에 따라 감소하는 가변 측방향 범위를 가짐 -; 희생 재료 층들의 물리적으로 노출된 수평면들로부터 반도체 재료가 선택적으로 성장하는 선택적 증착 공정을 사용하여, 계단형 영역의 희생 재료 층들의 물리적으로 노출된 수평면들 위에 반도체 재료 플레이트들을 형성하는 단계; 반도체 재료 플레이트들을 반도체 재료 플레이트들과는 다른 재료 조성을 갖는 에칭 정지 플레이트들로 변환하는 단계; 교번 스택을 관통해 메모리 스택 구조체들을 형성하는 단계 - 메모리 스택 구조체들 각각은 수직 반도체 채널 및 메모리 소자들의 수직 스택을 포함함 -; 적어도 희생 재료 층들을 전기 도전성 층들로 대체하는 단계; 및 에칭 정지 플레이트들 각자를 관통해 전기 도전성 층들 각자 위에 접촉 비아 구조체들을 형성하는 단계를 포함한다.
본 개시내용의 다른 양태에 따르면, 반도체 구조체를 형성하는 방법이 제공되는 바, 이 방법은: 기판 위에 희생 재료 층들과 절연 층들의 교번 스택을 형성하는 단계; 교번 스택을 패터닝함으로써 계단형 영역 내에 단차형 표면을 형성하는 단계; 교번 스택 내의 최하층으로부터 교번 스택 내의 최상층까지 단차형 표면 위로 연속해서 연장되는 에칭 정지 층을 형성하는 단계; 에칭 정지 층 상에 역단차형 유전체 재료 부분을 형성하는 단계; 교번 스택을 관통해 메모리 스택 구조체들을 형성하는 단계 - 메모리 스택 구조체들 각각은 수직 반도체 채널 및 메모리 소자들의 수직 스택을 포함함 -; 적어도 희생 재료 층들을 전기 도전성 층들로 대체하는 단계; 역단차형 유전체 재료 부분을 관통해 비아 공동들을 형성하는 단계 - 비아 공동들 각각의 하단에서 에칭 정지 층의 각자의 부분이 물리적으로 노출됨 -; 비아 공동들을 통해서 에칭 정지 층 중 비아 공동들 아래에 놓인 부분들에 이온을 주입하여, 에칭 정지 층 중 주입된 부분들이 비정질이 되도록 하는 단계; 에칭 정지 층 중 비정질의 주입된 부분을 제거하는 단계; 및 전기 도전성 층 각자 위에 비아 공동들 내의 접촉 비아 구조체를 형성하는 단계를 포함한다.
도 1은 본 개시내용의 제1 실시예에 따른, 적어도 하나의 주변 디바이스, 반도체 재료 층, 및 게이트 유전체 층의 형성 이후의 제1 예시적인 구조체의 개략적인 수직 단면도이다.
도 2는 본 개시내용의 제1 실시예에 따른, 절연 층들과 희생 재료 층들의 교번 스택의 형성 이후의 제1 예시적인 구조체의 개략적인 수직 단면도이다.
도 3은 본 개시내용의 제1 실시예에 따른, 단차형 테라스들의 형성 이후의 제1 예시적인 구조체의 개략적인 수직 단면도이다.
도 4는 본 개시내용의 제1 실시예에 따른, 유전체 스페이서 재료 층의 형성 이후의 제1 예시적인 구조체의 개략적인 수직 단면도이다.
도 5는 본 개시내용의 제1 실시예에 따른, 유전체 스페이서들의 형성 이후의 제1 예시적인 구조체의 개략적인 수직 단면도이다.
도 6a는 본 개시내용의 제1 실시예에 따른, 희생 재료 층들의 물리적으로 노출된 표면들로부터 반도체 재료 플레이트들을 형성한 이후의 제1 예시적인 구조체의 개략적인 수직 단면도이다.
도 6b는 본 개시내용의 제1 실시예에 따른, 반도체 재료 플레이트들을 금속 플레이트들로 변환한 이후의 제1 예시적인 구조체의 개략적인 수직 단면도이다.
도 7은 본 개시내용의 제1 실시예에 따른, 금속 플레이트들을 에칭 정지 플레이트들로 변환한 이후의 제1 예시적인 구조체의 개략 수직 단면도이다.
도 8a는 본 개시내용의 제1 실시예에 따른, 역단차형 유전체 재료 부분의 형성 및 메모리 개구들 및 지지체 개구들의 형성 이후의 제1 예시적인 구조체의 개략적인 수직 단면도이다.
도 8b는 도 8a의 제1 예시적인 구조체의 평면도이다. 수직 평면 A - A'는 도 8a의 단면의 평면이다.
도 9a 내지 도 9h는 본 개시내용의 제1 실시예에 따른, 제2 반도체 채널 층의 증착 처리 단계까지 제1 예시적인 구조체 내의 메모리 개구의 순차적인 개략적인 수직 단면도들이다.
도 10은 본 개시내용의 제1 실시예에 따른, 메모리 스택 구조체들 및 지지 기둥(pillar) 구조체들의 형성 이후의 제1 예시적인 구조체의 개략적인 수직 단면도이다.
도 11a는 본 개시내용의 제1 실시예에 따른, 후면 트렌치들의 형성 이후의 제1 예시적인 구조체의 개략적인 수직 단면도이다.
도 11b는 도 11a의 제1 예시적인 구조체의 평면도이다. 수직 평면 A - A'는 도 11a의 개략적인 수직 단면도의 평면이다.
도 12는 본 개시내용의 제1 실시예에 따른, 후면 리세스들의 형성 이후의 제1 예시적인 구조체의 개략적인 수직 단면도이다.
도 13a 내지 도 13d는 본 개시내용의 제1 실시예에 따른, 전기 도전성 층들의 형성 동안의 제1 예시적인 구조체의 영역의 순차적인 수직 단면도들이다.
도 14a는 도 13d의 처리 단계들에서의 제1 예시적인 구조체의 개략적인 수직 단면도이다.
도 14b는 도 14a의 제1 예시적인 구조체의 평면도이다. 수직 평면 A - A'는 도 14a의 개략적인 수직 단면도의 평면이다.
도 15a은 본 개시내용의 제1 실시예에 따른, 후면 트렌치들 내로부터의 증착된 도전성 재료의 제거 및 절연 스페이서 및 각각의 후면 트렌치 내의 후면 접촉 구조체의 형성 이후의 제1 예시적인 구조체의 개략적인 수직 단면도이다.
도 15b는 도 15a의 제1 예시적인 구조체의 영역의 확대도이다.
도 16a는 본 개시내용의 제1 실시예에 따른, 추가적인 접촉 비아 구조체들의 형성 이후의 제1 예시적인 구조체의 개략적인 수직 단면도이다.
도 16b는 도 16a의 제1 예시적인 구조체의 평면도이다. 수직 평면 A - A'는 도 16a의 개략적인 수직 단면도의 평면이다.
도 17은 본 개시내용의 제2 실시예에 따른, 절연 층들과 희생 재료 층들의 교번 스택, 단차형 표면 및 에칭 정지 층의 형성 이후의 제2 예시적인 구조체의 개략적인 수직 단면도이다.
도 18은 본 개시내용의 제2 실시예에 따른, 역단차형 유전체 재료 부분의 형성 이후의 제2 예시적인 구조체의 개략적인 수직 단면도이다.
도 19는 본 개시내용의 제2 실시예에 따른, 메모리 스택 구조체들 및 지지 기둥 구조체들의 형성 이후의 제2 예시적인 구조체의 개략적인 수직 단면도이다.
도 20은 본 개시내용의 제2 실시예에 따른, 후면 트렌치들 및 소스 영역들의 형성 이후, 및 에칭 정지 층의 비정질 재료를 다결정 재료로 결정화하는 어닐링 공정 이후의 제2 예시적인 구조체의 개략적인 수직 단면도이다.
도 21은 본 개시내용의 제2 실시예에 따른, 후면 리세스들의 형성 이후의 제2 예시적인 구조체의 개략적인 수직 단면도이다.
도 22는 본 개시내용의 제2 실시예에 따른, 전기 도전성 층들의 형성, 절연 스페이서 및 후면 접촉 구조체의 형성, 및 추가적인 접촉 비아 구조체들의 형성 이후의 제2 예시적인 구조체의 개략적인 수직 단면도이다.
도 23은 본 발명의 제2 실시예에 따른 접촉 비아 공동들의 형성 후의 제2 예시적인 구조체의 개략적인 수직 단면도이다.
도 24는 본 개시내용의 제2 실시예에 따른, 접촉 비아 공동들 아래에 놓인 에칭 정지 층의 부분들의 비정질화 이후의 제2 예시적인 구조체의 개략적인 수직 단면도이다.
도 25는 본 개시내용의 제2 실시예에 따른, 에칭 정지 층을 통해 접촉 비아 공동들을 수직 방향으로 연장된 후의 제2 예시적인 구조체의 개략적인 수직 단면도이다.
도 26a는 본 개시내용의 제2 실시예에 따른, 다양한 접촉 비아 구조체들의 형성 이후의 제2 예시적인 구조체의 개략적인 수직 단면도이다.
도 26b는 도 26a의 제2 예시적인 구조체의 평면도이다. 수직 평면 A - A'는 도 26a의 개략적인 수직 단면도의 평면이다.
도 2는 본 개시내용의 제1 실시예에 따른, 절연 층들과 희생 재료 층들의 교번 스택의 형성 이후의 제1 예시적인 구조체의 개략적인 수직 단면도이다.
도 3은 본 개시내용의 제1 실시예에 따른, 단차형 테라스들의 형성 이후의 제1 예시적인 구조체의 개략적인 수직 단면도이다.
도 4는 본 개시내용의 제1 실시예에 따른, 유전체 스페이서 재료 층의 형성 이후의 제1 예시적인 구조체의 개략적인 수직 단면도이다.
도 5는 본 개시내용의 제1 실시예에 따른, 유전체 스페이서들의 형성 이후의 제1 예시적인 구조체의 개략적인 수직 단면도이다.
도 6a는 본 개시내용의 제1 실시예에 따른, 희생 재료 층들의 물리적으로 노출된 표면들로부터 반도체 재료 플레이트들을 형성한 이후의 제1 예시적인 구조체의 개략적인 수직 단면도이다.
도 6b는 본 개시내용의 제1 실시예에 따른, 반도체 재료 플레이트들을 금속 플레이트들로 변환한 이후의 제1 예시적인 구조체의 개략적인 수직 단면도이다.
도 7은 본 개시내용의 제1 실시예에 따른, 금속 플레이트들을 에칭 정지 플레이트들로 변환한 이후의 제1 예시적인 구조체의 개략 수직 단면도이다.
도 8a는 본 개시내용의 제1 실시예에 따른, 역단차형 유전체 재료 부분의 형성 및 메모리 개구들 및 지지체 개구들의 형성 이후의 제1 예시적인 구조체의 개략적인 수직 단면도이다.
도 8b는 도 8a의 제1 예시적인 구조체의 평면도이다. 수직 평면 A - A'는 도 8a의 단면의 평면이다.
도 9a 내지 도 9h는 본 개시내용의 제1 실시예에 따른, 제2 반도체 채널 층의 증착 처리 단계까지 제1 예시적인 구조체 내의 메모리 개구의 순차적인 개략적인 수직 단면도들이다.
도 10은 본 개시내용의 제1 실시예에 따른, 메모리 스택 구조체들 및 지지 기둥(pillar) 구조체들의 형성 이후의 제1 예시적인 구조체의 개략적인 수직 단면도이다.
도 11a는 본 개시내용의 제1 실시예에 따른, 후면 트렌치들의 형성 이후의 제1 예시적인 구조체의 개략적인 수직 단면도이다.
도 11b는 도 11a의 제1 예시적인 구조체의 평면도이다. 수직 평면 A - A'는 도 11a의 개략적인 수직 단면도의 평면이다.
도 12는 본 개시내용의 제1 실시예에 따른, 후면 리세스들의 형성 이후의 제1 예시적인 구조체의 개략적인 수직 단면도이다.
도 13a 내지 도 13d는 본 개시내용의 제1 실시예에 따른, 전기 도전성 층들의 형성 동안의 제1 예시적인 구조체의 영역의 순차적인 수직 단면도들이다.
도 14a는 도 13d의 처리 단계들에서의 제1 예시적인 구조체의 개략적인 수직 단면도이다.
도 14b는 도 14a의 제1 예시적인 구조체의 평면도이다. 수직 평면 A - A'는 도 14a의 개략적인 수직 단면도의 평면이다.
도 15a은 본 개시내용의 제1 실시예에 따른, 후면 트렌치들 내로부터의 증착된 도전성 재료의 제거 및 절연 스페이서 및 각각의 후면 트렌치 내의 후면 접촉 구조체의 형성 이후의 제1 예시적인 구조체의 개략적인 수직 단면도이다.
도 15b는 도 15a의 제1 예시적인 구조체의 영역의 확대도이다.
도 16a는 본 개시내용의 제1 실시예에 따른, 추가적인 접촉 비아 구조체들의 형성 이후의 제1 예시적인 구조체의 개략적인 수직 단면도이다.
도 16b는 도 16a의 제1 예시적인 구조체의 평면도이다. 수직 평면 A - A'는 도 16a의 개략적인 수직 단면도의 평면이다.
도 17은 본 개시내용의 제2 실시예에 따른, 절연 층들과 희생 재료 층들의 교번 스택, 단차형 표면 및 에칭 정지 층의 형성 이후의 제2 예시적인 구조체의 개략적인 수직 단면도이다.
도 18은 본 개시내용의 제2 실시예에 따른, 역단차형 유전체 재료 부분의 형성 이후의 제2 예시적인 구조체의 개략적인 수직 단면도이다.
도 19는 본 개시내용의 제2 실시예에 따른, 메모리 스택 구조체들 및 지지 기둥 구조체들의 형성 이후의 제2 예시적인 구조체의 개략적인 수직 단면도이다.
도 20은 본 개시내용의 제2 실시예에 따른, 후면 트렌치들 및 소스 영역들의 형성 이후, 및 에칭 정지 층의 비정질 재료를 다결정 재료로 결정화하는 어닐링 공정 이후의 제2 예시적인 구조체의 개략적인 수직 단면도이다.
도 21은 본 개시내용의 제2 실시예에 따른, 후면 리세스들의 형성 이후의 제2 예시적인 구조체의 개략적인 수직 단면도이다.
도 22는 본 개시내용의 제2 실시예에 따른, 전기 도전성 층들의 형성, 절연 스페이서 및 후면 접촉 구조체의 형성, 및 추가적인 접촉 비아 구조체들의 형성 이후의 제2 예시적인 구조체의 개략적인 수직 단면도이다.
도 23은 본 발명의 제2 실시예에 따른 접촉 비아 공동들의 형성 후의 제2 예시적인 구조체의 개략적인 수직 단면도이다.
도 24는 본 개시내용의 제2 실시예에 따른, 접촉 비아 공동들 아래에 놓인 에칭 정지 층의 부분들의 비정질화 이후의 제2 예시적인 구조체의 개략적인 수직 단면도이다.
도 25는 본 개시내용의 제2 실시예에 따른, 에칭 정지 층을 통해 접촉 비아 공동들을 수직 방향으로 연장된 후의 제2 예시적인 구조체의 개략적인 수직 단면도이다.
도 26a는 본 개시내용의 제2 실시예에 따른, 다양한 접촉 비아 구조체들의 형성 이후의 제2 예시적인 구조체의 개략적인 수직 단면도이다.
도 26b는 도 26a의 제2 예시적인 구조체의 평면도이다. 수직 평면 A - A'는 도 26a의 개략적인 수직 단면도의 평면이다.
위에서 논의된 바와 같이, 본 개시내용은 워드-라인 에칭 정지 라이너들을 채용하는 3차원 메모리 디바이스 및 그 제조 방법에 관한 것으로, 이들의 다양한 양태들이 아래에 기술된다. 본 개시내용의 실시예들은 다중레벨 메모리 구조체를 포함하는 다양한 구조체들을 형성하기 위해 채용될 수 있으며, 그의 비제한적인 예들은 복수의 NAND 메모리 스트링들을 포함하는 3차원 메모리 어레이 디바이스들과 같은 반도체 디바이스들을 포함한다.
도면들은 일정한 축척으로 작성된 것은 아니다. 요소들의 중복의 부존재가 명백히 기술되거나 명확하게 달리 지시되지 않는 한, 요소의 단일 인스턴스가 예시되는 경우 요소의 다수의 인스턴스들이 중복될 수 있다. "제1", "제2" 및 "제3"과 같은 서수는 단지 유사한 요소들을 식별하기 위해 채용되며, 상이한 서수들이 본 개시의 명세서 및 청구범위에 걸쳐 채용될 수 있다. 동일한 도면 부호는 동일한 요소 또는 유사한 요소를 지칭한다. 달리 지시되지 않는 한, 동일한 도면 부호를 갖는 요소들은 동일한 구성을 갖는 것으로 추정된다. 본 명세서에서 사용되는 바와 같이, 제2 요소 "상에" 위치한 제1 요소는 제2 요소의 표면의 외부 면 상에 또는 제2 요소의 내부 면 상에 위치될 수 있다. 본 명세서에서 사용되는 바와 같이, 제1 요소의 표면과 제2 요소의 표면 사이의 물리적 접촉이 존재하는 경우, 제1 요소는 제2 요소 "상에 직접" 위치한다.
본 명세서에 사용되는 바와 같이, "층"은 두께를 갖는 영역을 포함하는 재료 부분을 지칭한다. 층은 아래에 놓인 또는 위에 놓인 구조의 전체에 걸쳐 연장될 수 있거나, 아래에 놓인 또는 위에 놓인 구조의 범위보다 작은 범위를 가질 수 있다. 또한, 층은 연속적인 구조의 두께보다 작은 두께를 갖는 균질한 또는 비균질한 연속적인 구조의 영역일 수 있다. 예를 들어, 층은 연속적인 구조의 상단 표면과 하단 표면에 있는 또는 이들 사이에 있는 임의의 쌍의 수평 평면들 사이에 위치될 수 있다. 층은 수평 방향으로, 수직 방향으로, 그리고/또는 테이퍼진 표면을 따라 연장될 수 있다. 기판은 하나의 층일 수 있거나, 그 내부에 하나 이상의 층들을 포함할 수 있거나, 그 상에, 그 위에, 그리고/또는 그 아래에 하나 이상의 층들을 가질 수 있다.
모놀리식 3차원 메모리 어레이는, 개재하는 기판 없이 반도체 웨이퍼와 같은 단일 기판 위에 다수의 메모리 레벨들이 형성되는 것이다. 용어 "모놀리식"은 어레이의 각각의 레벨의 층들이 어레이의 각각의 아래에 놓인 레벨의 층들 상에 직접 증착된다는 것을 의미한다. 대조적으로, 2차원 어레이들은 별도로 형성되고 이어서 함께 패키징되어 비-모놀리식 메모리 디바이스를 형성할 수 있다. 예를 들어, 발명의 명칭이 "Three-dimensional Structure Memory"인 미국 특허 제5,915,167호에 기술된 바와 같이, 별개의 기판들 상에 메모리 레벨들을 형성하고 메모리 레벨들을 수직 방향으로 적층함으로써 비-모놀리식 적층형 메모리들이 구성되었다. 기판들은 접합 이전에 메모리 레벨들로부터 박형화되거나 제거될 수 있지만, 메모리 레벨들은 초기에 별개의 기판들 위에 형성되기 때문에, 그러한 메모리들은 진정한 모놀리식 3차원 메모리 어레이들이 아니다. 본 개시내용의 다양한 3차원 메모리 디바이스들은 모놀리식 3차원 NAND 스트링 메모리 디바이스를 포함하며, 본 명세서에 기술된 다양한 실시예들을 채용하여 제조될 수 있다.
일반적으로, 반도체 다이, 또는 반도체 패키지는 메모리 칩을 포함할 수 있다. 각각의 반도체 패키지는 하나 이상의 다이들(예를 들어, 1개, 2개, 또는 4개)을 포함한다. 다이는 독립적으로 명령들을 실행하거나 상태를 보고할 수 있는 가장 작은 유닛이다. 각각의 다이는 하나 이상의 평면들(전형적으로 1개 또는 2개)을 포함한다. 동일한 동시 동작들이 각각의 평면 상에서 일어날 수 있지만, 일부 제한들이 있다. 각각의 평면은 다수의 블록들을 포함하는데, 이는 단일 소거 동작에서 소거될 수 있는 가장 작은 유닛이다. 각각의 블록은 프로그램될 수 있는 가장 작은 유닛, 즉, 판독 동작이 수행될 수 있는 가장 작은 유닛인, 다수의 페이지들을 포함한다.
도 1을 참조하면, 예를 들어, 수직 NAND 메모리 디바이스들을 포함하는 디바이스 구조체를 제조하기 위해 채용될 수 있는, 본 개시내용의 제1 실시예에 따른 제1 예시적인 구조체가 예시되어 있다. 제1 예시적인 구조체는 반도체 기판일 수 있는 기판(9, 10)을 포함한다. 기판은 기판 반도체 층(9) 및 선택적인 반도체 재료 층(10)을 포함할 수 있다. 기판 반도체 층(9)은 반도체 웨이퍼 또는 반도체 재료 층일 수 있고, 적어도 하나의 원소 반도체 재료(예를 들어, 단결정 실리콘 웨이퍼 또는 층), 적어도 하나의 III-V족 화합물 반도체 재료, 적어도 하나의 II-VI족 화합물 반도체 재료, 적어도 하나의 유기 반도체 재료, 또는 당업계에 알려진 다른 반도체 재료들을 포함할 수 있다. 기판은, 예를 들어, 기판 반도체 층(9)의 최상단 표면일 수 있는 주 표면(7)을 가질 수 있다. 주 표면(7)은 반도체 표면일 수 있다. 일 실시예에서, 주 표면(7)은 단결정 반도체 표면과 같은 단결정 반도체 표면일 수 있다.
본 명세서에서 사용되는 바와 같이, "반도체성 재료"는 1.0 x 10-6 S/cm 내지 1.0 x 105 S/cm 범위의 전기 전도도를 갖는 재료를 지칭한다. 본 명세서에서 사용되는 바와 같이, "반도체 재료"는 전기 도펀트가 내부에 존재하지 않을 시 1.0 x 10-6 S/cm 내지 1.0 x 105 S/cm 범위의 전기 전도도를 갖는 재료를 지칭하며, 전기 도펀트를 이용한 적합한 도핑 시 1.0 S/cm 내지 1.0 x 105 S/cm 범위의 전기 전도도를 갖는 도핑된 재료를 생성할 수 있다. 본 명세서에 사용되는 바와 같이, "전기 도펀트"는 밴드 구조(band structure) 내의 가전자대에 정공을 추가하는 p-형 도펀트, 또는 밴드 구조 내의 전도대에 전자를 추가하는 n-형 도펀트를 지칭한다. 본 명세서에서 사용되는 바와 같이, "도전성 재료"는 1.0 x 105 S/cm 초과인 전기 전도도를 갖는 재료를 지칭한다. 본 명세서에서 사용되는 바와 같이, "절연체 재료" 또는 "유전체 재료"는 1.0 x 10-6 S/cm 미만인 전기 전도도를 갖는 재료를 지칭한다. 본 명세서에서 사용되는 바와 같이, "고농도로 도핑된 반도체 재료"는, 결정질 재료로서 형성된 바와 같이 또는 (예를 들어, 초기 비정질 상태로부터) 어닐링 공정을 통해 결정질 재료로 전환되는 경우 도전성 재료가 되도록, 즉 1.0 x 105 S/cm 초과인 전기 전도도를 갖도록, 충분히 높은 원자 농도에서 전기 도펀트로 도핑된 반도체 재료를 지칭한다. "도핑된 반도체 재료"는 고농도로 도핑된 반도체 재료일 수 있거나, 또는 1.0 x 10-6 S/cm 내지 1.0 x 105 S/cm 범위의 전기 전도도를 제공하는 농도에서의 전기 도펀트(즉, p-형 도펀트 및/또는 n-형 도펀트)를 포함하는 반도체 재료일 수 있다. "진성 반도체 재료"는 전기 도펀트로 도핑되지 않는 반도체 재료를 지칭한다. 따라서, 반도체 재료는 반도체성 또는 도전성일 수 있고, 진성 반도체 재료 또는 도핑된 반도체 재료일 수 있다. 도핑된 반도체 재료는 그 내부의 전기 도펀트의 원자 농도에 따라 반도체성 또는 도전성일 수 있다. 본 명세서에 사용되는 바와 같이, "금속성 재료"는 적어도 하나의 금속성 원소를 내부에 포함하는 도전성 재료를 지칭한다. 전기 전도도에 대한 모든 측정은 표준 조건에서 이루어진다.
주변 회로부를 위한 적어도 하나의 주변 반도체 디바이스(700)가 기판 반도체 층(9)의 일부분 상에 형성될 수 있다. 적어도 하나의 반도체 디바이스는 예를 들어, 전계 효과 트랜지스터들을 포함할 수 있다. 예를 들어, 적어도 하나의 얕은 트렌치 격리 구조체(720)는, 기판 반도체 층(9)의 부분들을 에칭(etching)하고 그 내부에 유전체 재료를 증착시킴으로써 형성될 수 있다. 게이트 유전체 층, 적어도 하나의 게이트 전도체 층, 및 게이트 캡 유전체 층이 기판 반도체 층(9) 위에 형성될 수 있고, 후속적으로 패턴화되어 적어도 하나의 게이트 구조체(750, 752, 754, 758)를 형성할 수 있으며, 그 각각은 게이트 유전체(750), 게이트 전극(752, 754), 및 게이트 캡 유전체(758)를 포함할 수 있다. 게이트 전극(752, 754)은 제1 게이트 전극 부분(752) 및 제2 게이트 전극 부분(754)의 스택을 포함할 수 있다. 적어도 하나의 게이트 스페이서(756)는, 유전체 라이너(dielectric liner)를 증착시키고 이방성으로 에칭함으로써 적어도 하나의 게이트 구조체(750, 752, 754, 758) 주위에 형성될 수 있다. 활성 영역들(730)은, 예를 들어, 적어도 하나의 게이트 구조체(750, 752, 754, 758)를 마스킹 구조체(masking structure)로서 채용하여 전기 도펀트를 도입함으로써, 기판 반도체 층(9)의 상부 부분들에 형성될 수 있다. 필요에 따라 추가의 마스크들이 채용될 수 있다. 활성 영역(730)은 전계 효과 트랜지스터들의 소스 영역들 및 드레인 영역들을 포함할 수 있다.
제1 유전체 라이너(761) 및 제2 유전체 라이너(762)가 선택적으로 형성될 수 있다. 제1 및 제2 유전체 라이너들(761, 762) 각각은 실리콘 산화물 층, 실리콘 질화물 층, 및/또는 유전체 금속 산화물 층을 포함할 수 있다. 본 명세서에 사용되는 바와 같이, 실리콘 산화물은 실리콘 이산화물뿐만 아니라, 각각의 실리콘 원자에 대해 2개 초과의 또는 2개 미만의 산소 원자를 갖는 비-화학량론적 실리콘 산화물을 포함한다. 실리콘 이산화물이 바람직하다. 예시적인 예에서, 제1 유전체 라이너(761)는 실리콘 산화물 층일 수 있고, 제2 유전체 라이너(762)는 실리콘 질화물 층일 수 있다. 주변 회로부를 위한 적어도 하나의 반도체 디바이스는, 적어도 하나의 NAND 디바이스를 포함할 수 있는, 후속적으로 형성될 메모리 디바이스들을 위한 드라이버 회로를 포함할 수 있다.
실리콘 산화물과 같은 유전체 재료가 적어도 하나의 반도체 디바이스 위에 증착될 수 있고, 후속적으로 평탄화되어 평탄화 유전체 층(770)을 형성할 수 있다. 일 실시예에서, 평탄화 유전체 층(770)의 평탄화된 상단 표면은 유전체 라이너들(761, 762)의 상단 표면과 동일 평면 상에 있을 수 있다. 후속적으로, 평탄화 유전체 층(770) 및 유전체 라이너들(761, 762)은 기판 반도체 층(9)의 상단 표면을 물리적으로 노출시키기 위해 일정 영역으로부터 제거될 수 있다. 본 명세서에 사용되는 바와 같이, 표면은 표면이 진공, 또는 기상(gas phase) 물질(예컨대, 공기)과 물리적으로 접촉하는 경우 "물리적으로 노출"된다.
선택적인 반도체 재료 층(10)은, 존재하는 경우, 단결정 반도체 재료의 증착에 의해, 예를 들어 선택적 에피택시에 의해, 적어도 하나의 주변 반도체 디바이스(700)의 형성 이전에, 또는 이후에 기판 반도체 층(9)의 상단 표면 상에 형성될 수 있다. 증착된 반도체 재료는 기판 반도체 층(9)의 반도체 재료와 동일할 수 있거나, 상이할 수 있다. 증착된 반도체 재료는 전술된 바와 같이 반도체 기판 층(9)에 채용될 수 있는 임의의 재료일 수 있다. 반도체 재료 층(10)의 단결정 반도체 재료는 기판 반도체 층(9)의 단결정 구조체와 에피택셜 정렬되어 있을 수 있다. 평탄화 유전체 층(770)의 상단 표면 위에 위치된 증착된 반도체 재료의 부분들은, 예를 들어 화학적 기계적 평탄화(CMP)에 의해 제거될 수 있다. 이러한 경우에, 반도체 재료 층(10)은 평탄화 유전체 층(770)의 상단 표면과 동일 평면 상에 있는 상단 표면을 가질 수 있다.
적어도 하나의 반도체 디바이스(700)의 영역(즉, 구역)은 본 명세서에서 주변 영역(200)으로 지칭된다. 메모리 어레이가 후속적으로 형성되는 영역은 본 명세서에서 메모리 어레이 영역(100)으로 지칭된다. 전기 도전성 층들의 단차형 테라스들을 후속적으로 형성하기 위한 계단형 영역(300)이 메모리 어레이 영역(100)과 주변 디바이스 영역(200) 사이에 제공될 수 있다. 하나의 대안적인 실시예에서, 주변 회로부를 위한 적어도 하나의 반도체 디바이스(700)를 포함하는 주변 디바이스 영역(200)은 CMOS 언더 어레이(CMOS under array) 구성으로 메모리 어레이 영역(100) 아래에 위치될 수 있다. 다른 대안적인 실시예에서, 주변 디바이스 영역(200)은 별개의 기판 상에 위치될 수 있고, 이는 후속적으로 메모리 어레이 영역(100)에 접합된다.
도 2를 참조하면, 교번하는 복수의 제1 재료 층들(이는 절연 층들(32)일 수 있음) 및 제2 재료 층들(이는 희생 재료 층들(42)일 수 있음)의 스택이 기판(9, 10)의 상단 표면 위에 형성된다. 본 명세서에서 사용되는 바와 같이, "재료 층"은 그 전체에 걸쳐 재료를 포함하는 층을 지칭한다. 본 명세서에서 사용되는 바와 같이, 교번하는 복수의 제1 요소들 및 제2 요소들은 제1 요소들의 인스턴스들 및 제2 요소들의 인스턴스들이 교번하는 구조체를 지칭한다. 교번하는 복수의 요소들 중 단부 요소가 아닌 제1 요소들의 각각의 인스턴스는 양 면들 상에서 제2 요소들의 2개의 인스턴스들에 의해 인접하고, 교번하는 복수의 요소들 중 단부 요소가 아닌 제2 요소들의 각각의 인스턴스는 양 단부들 상에서 제1 요소들의 2개의 인스턴스들에 의해 인접한다. 제1 요소들은 그것들 사이에서 동일한 두께를 가질 수 있거나, 또는 상이한 두께들을 가질 수 있다. 제2 요소들은 그것들 사이에서 동일한 두께를 가질 수 있거나, 또는 상이한 두께들을 가질 수 있다. 교번하는 복수의 제1 재료 층들 및 제2 재료 층들은 제1 재료 층들의 인스턴스로 또는 제2 재료 층들의 인스턴스로 시작할 수 있고, 제1 재료 층들의 인스턴스로 또는 제2 재료 층들의 인스턴스로 끝날 수 있다. 일 실시예에서, 제1 요소들의 인스턴스 및 제2 요소들의 인스턴스는 교번하는 복수의 요소들 내에서 주기성을 가지고 반복되는 유닛을 형성할 수 있다.
각각의 제1 재료 층은 제1 재료를 포함하고, 각각의 제2 재료 층은 제1 재료와 상이한 제2 재료를 포함한다. 일 실시예에서, 각각의 제1 재료 층은 절연 층(32)일 수 있고, 각각의 제2 재료 층은 희생 재료 층일 수 있다. 이러한 경우에, 스택은 교번하는 복수의 절연 층들(32) 및 희생 재료 층들(42)을 포함할 수 있고, 절연 층들(32) 및 희생 재료 층들(42)을 포함하는 교번 층들의 프로토타입 스택을 구성한다. 본 명세서에서 사용되는 바와 같이, "프로토타입" 구조체 또는 "공정중" 구조체는, 그 안의 적어도 하나의 컴포넌트의 형상 또는 조성이 후속적으로 변형되는 일시적인 구조체를 지칭한다.
교번하는 복수의 스택은 본 명세서에서 교번 스택(32, 42)으로 지칭된다. 일 실시예에서, 교번 스택(32, 42)은 제1 재료로 구성된 절연 층들(32), 및 절연 층들(32)의 재료와 상이한 제2 재료로 구성된 희생 재료 층들(42)을 포함할 수 있다. 절연 층들(32)의 제1 재료는 적어도 하나의 절연 재료일 수 있다. 이와 같이, 각각의 절연 층(32)은 절연 재료 층일 수 있다. 절연 층들(32)에 채용될 수 있는 절연 재료들은 실리콘 산화물(도핑된 또는 도핑되지 않은 실리케이트 유리(silicate glass) 포함), 실리콘 질화물, 실리콘 산질화물, 유기실리케이트 유리(OSG), 스핀-온(spin-on) 유전체 재료, 고 유전상수(고-k) 유전체 산화물(예를 들어, 알루미늄 산화물, 하프늄 산화물(hafnium oxide) 등)로 통상적으로 알려진 유전체 금속 산화물 및 그 실리케이트, 유전체 금속 산질화물 및 그 실리케이트, 및 유기 절연 재료를 포함하지만, 이들로 제한되지 않는다. 일 실시예에서, 절연 층들(32)의 제1 재료는 실리콘 산화물일 수 있다.
희생 재료 층들(42)의 제2 재료는 절연 층들(32)의 제1 재료에 대해 선택적으로 제거될 수 있는 희생 재료이다. 본 명세서에 사용되는 바와 같이, 제거 공정이 제2 재료의 제거율의 적어도 2배인 비율로 제1 재료를 제거하는 경우, 제1 재료의 제거는 제2 재료에 대해 "선택적"이다. 제2 재료의 제거율에 대한 제1 재료의 제거율의 비는 본 명세서에서 제2 재료에 대한 제1 재료의 제거 공정의 "선택도"로 지칭된다.
희생 재료 층들(42)은 절연 재료, 반도체 재료, 또는 도전성 재료를 포함할 수 있다. 희생 재료 층들(42)의 제2 재료는 후속적으로, 예를 들어, 수직 NAND 디바이스의 제어 게이트 전극들로 기능할 수 있는 전기 도전성 전극들로 대체될 수 있다. 제2 재료의 비제한적인 예들은 실리콘 질화물, 비정질 반도체 재료(예컨대, 비정질 실리콘), 및 다결정 반도체 재료(예컨대, 폴리실리콘)를 포함한다. 제1 실시예에서, 희생 재료 층들(42)은 실리콘 질화물을 포함하는 스페이서 재료 층들일 수 있고, 실리콘 질화물로 본질적으로 이루어질 수 있다.
일 실시예에서, 절연 층들(32)은 실리콘 산화물을 포함할 수 있고, 희생 재료 층들은 실리콘 질화물 희생 재료 층들을 포함할 수 있다. 절연 층들(32)의 제1 재료는, 예를 들어 화학 기상 증착(CVD)에 의해 증착될 수 있다. 예를 들어, 실리콘 산화물이 절연 층들(32)에 채용되는 경우, 테트라에틸 오르토실리케이트(TEOS: tetraethyl orthosilicate)가 CVD 공정을 위한 전구체 재료로서 채용될 수 있다. 희생 재료 층들(42)의 제2 재료는, 예를 들어, CVD 또는 원자층 증착(ALD: atomic layer deposition)으로 형성될 수 있다.
희생 재료 층들(42)은 적합하게 패턴화되어, 희생 재료 층들(42)의 대체에 의해 후속적으로 형성될 도전성 재료 부분들이 후속적으로 형성될 모놀리식 3차원 NAND 스트링 메모리 디바이스들의 제어 게이트 전극들과 같은 전기 도전성 전극들로 기능할 수 있도록 한다. 희생 재료 층들(42)은 기판의 주 표면(7)에 실질적으로 평행하게 연장되는 스트립 형상을 갖는 부분을 포함할 수 있다.
절연 층들(32) 및 희생 재료 층들(42)의 두께들은 20 nm 내지 50 nm 범위에 있을 수 있지만, 각각의 절연 층(32) 및 각각의 희생 재료 층(42)에 대해 더 작은 두께 및 더 큰 두께가 채용될 수 있다. 절연 층(32) 및 희생 재료 층(42)의 쌍들의 반복 수는 2 내지 1,024, 및 전형적으로 8 내지 256의 범위일 수 있지만, 더 많은 반복 수가 또한 채용될 수 있다. 일 실시예에서, 교번 스택(32, 42) 내의 각각의 희생 재료 층(42)은 각자의 희생 재료 층(42) 각각 내에서 실질적으로 불변인 균일한 두께를 가질 수 있다.
본 개시내용은, 스페이서 재료 층들이 후속으로 전기 도전성 층들로 대체되는 희생 재료 층들(42)인 실시예를 채용하여 기술되지만, 희생 재료 층들이 전기 도전성 층들로서 형성되는 실시예들이 본 명세서에서 명백하게 고려된다. 이러한 경우에, 스페이서 재료 층들을 전기 도전성 층들로 대체하기 위한 단계들은 생략될 수 있다.
선택적으로, 절연 캡 층(70)이 교번 스택(32, 42) 위에 형성될 수 있다. 절연 캡 층(70)은 희생 재료 층들(42)의 재료와 상이한 유전체 재료를 포함한다. 일 실시예에서, 절연 캡 층(70)은 전술한 바와 같이 절연 층들(32)에 채용될 수 있는 유전체 재료를 포함할 수 있다. 절연 캡 층(70)은 절연 층들(32) 각각보다 큰 두께를 가질 수 있다. 절연 캡 층(70)은 예를 들어 화학 기상 증착에 의해 증착될 수 있다. 일 실시예에서, 절연 캡 층(70)은 실리콘 산화물 층일 수 있다.
도 3를 참조하면, 단차형 공동은 주변 회로부를 위한 적어도 하나의 반도체 디바이스를 포함하는 주변 영역(200)과 메모리 어레이 영역(100) 사이에 위치되는 계단형 영역(300) 내에 형성될 수 있다. 단차형 공동은, 단차형 공동의 수평 단면 형상이 기판(9, 10)의 상단 표면으로부터의 수직 거리의 함수로 단계적으로 변화하도록, 다양한 단차형 표면들을 가질 수 있다. 일 실시예에서, 단차형 공동은 처리 단계들의 세트를 반복적으로 수행함으로써 형성될 수 있다. 처리 단계들의 세트는, 예를 들어, 하나 이상의 레벨만큼 공동의 깊이를 수직 방향으로 증가시키는 제1 유형의 에칭 공정, 및 제1 유형의 후속 에칭 공정에서 수직 방향으로 에칭될 구역을 측방향으로 확장시키는 제2 유형의 에칭 공정을 포함할 수 있다. 본 명세서에 사용되는 바와 같이, 교번하는 복수를 포함하는 구조체의 "레벨"은 구조체 내의 제1 재료 층 및 제2 재료 층의 쌍의 상대 위치로서 정의된다.
단차형 공동의 형성 이후에, 교번 스택(32, 42)의 주변 부분은 단차형 공동의 형성 이후에 단차형 표면들을 가질 수 있다. 본 명세서에서 사용되는 바와 같이, "단차형 표면들"은, 각각의 수평 표면이 수평 표면의 제1 에지로부터 상향으로 연장되는 제1 수직 표면에 인접하도록 그리고 수평 표면의 제2 에지로부터 하향으로 연장되는 제2 수직 표면에 인접하도록 하는, 적어도 2개의 수평 표면들 및 적어도 2개의 수직 표면들을 포함하는 표면들의 세트를 지칭한다. "단차형 공동"은 단차형 표면들을 갖는 공동을 지칭한다.
단차형 공동의 형성에 의해 접촉 영역(300) 내에 계단형 영역이 형성된다. 교번 스택(32, 42) 내의 최상단 희생 재료 층(42) 이외의 각각의 희생 재료 층(42)은 교번 스택(32, 42) 내의 임의의 위에 놓인 희생 재료 층(42)보다 측방향으로 더 멀리 연장된다. 계단형 영역은, 교번 스택(32, 42) 내의 최하단 층으로부터 교번 스택(32, 42) 내의 최상단 층까지 연속적으로 연장되는 교번 스택(32, 42)의 단차형 표면들을 포함한다. 희생 재료 층들(42)은 계단형 영역에서 기판(9, 10)으로부터의 수직 거리의 함수로 감소하는 각각의 측방향 범위를 갖는다. 일반적으로, 교번 스택(32, 42)을 패터닝함으로써 계단형 영역(300) 내에 단차형 표면이 형성된다. 교번 스택(32, 42)은 계단형 영역(300)에서 기판(9, 10)으로부터의 수직 거리에 따라 감소하는 가변 측방향 범위들을 갖는다.
도 4를 참조하면, 유전체 스페이서 재료 층(134L)이 계단형 영역(300) 내의 교번 스택(32, 42)의 단차형 표면들 위에, 절연 캡 층(70) 상에, 그리고 주변 디바이스 영역(200)의 물리적으로 노출된 표면들 상에 형성된다. 유전체 스페이서 재료 층(134L)은 희생 재료 층들(42)의 재료와 상이한 유전체 재료를 포함한다. 일 실시예에서, 유전체 스페이서 재료 층(134L)은 실리콘 질화물과는 상이한 유전체 재료를 포함한다. 예를 들어, 유전체 스페이서 재료 층(134L)은 실리콘 산화물, 또는 알루미늄 산화물과 같은 유전체 금속 산화물을 포함할 수 있다. 유전체 스페이서 재료 층(134L)은 화학 기상 증착 또는 원자층 증착과 같은 컨포멀 증착 공정에 의해 증착될 수 있다. 유전체 스페이서 재료 층(134L)의 두께는 3 nm 내지 30 nm, 예컨대 5 nm 내지 10 nm의 범위의 두께를 가질 수 있지만, 더 작거나 큰 두께가 채용될 수도 있다.
도 5를 참조하면, 유전체 스페이서 재료 층(134L)의 수평 부분들을 제거하기 위해 이방성 에칭 공정이 수행될 수 있다. 희생 재료 층들(42)의 수평 표면들은 이방성 에칭 공정을 위한 정지 표면들로서 채용될 수 있다. 유전체 스페이서 재료 층(134L)의 각각의 나머지 수직 부분은 유전체 스페이서(134)를 구성한다. 유전체 스페이서들(134)은 절연 층(32) 및 위에 놓인 희생 재료 층(42)의 수직 방향으로 이웃하는 쌍들의 측벽들 상에(즉, 각각의 단(step)의 측벽 상에) 형성된다. 이와 같이, 각각의 유전체 스페이서(134)는 아래에 놓인 절연 층(32) 및 위에 놓인 희생 재료 층(42)의 이웃하는 쌍의 수직 방향으로 일치하는 측벽들과 접촉한다. 일 실시예에서, 계단형 영역 내의 희생 재료 층들의 각각의 측벽의 면적의 90% 초과가 유전체 스페이서들(134) 중 각각의 하나에 의해 접촉될 수 있다. 일 실시예에서, 계단형 영역 내의 절연 층들(32)의 각각의 측벽의 면적의 100%가 유전체 스페이서들(134) 각자에 의해 접촉될 수 있다.
도 6a를 참조하면, 반도체 재료 플레이트들(172)이, 선택적 증착 공정을 채용하여 계단형 영역 내의 희생 재료 층들(42)의 물리적으로 노출된 표면들 상에 형성된다. 선택적 증착 공정에서, 재료는 희생 재료 층들(42)의 물리적으로 노출된 표면들로부터 성장하고, 유전체 스페이서들(134)의 표면들로부터는 성장하지 않는다. 일반적으로, 희생 재료 층들(42)의 물리적으로 노출된 수평면들로부터 반도체 재료가 선택적으로 성장하는 선택적 증착 공정을 사용하여, 계단형 영역(300) 내의 희생 재료 층들(42)의 물리적으로 노출된 수평면들 상에 반도체 재료 플레이트들(172)이 형성된다.
일 실시예에서, 희생 재료 층들(42)은 실리콘 질화물을 포함할 수 있고, 절연 층들(32)은 실리콘 산화물 또는 유전체 금속 산화물을 포함할 수 있으며, 선택적 증착 공정은 유전체 스페이서(134)의 표면으로부터 또는 절연 캡 층(70)의 상단 표면으로부터 반도체 재료를 성장시키지 않고, 희생 재료 층들(42)의 실리콘 질화물 표면 상에 반도체 재료 플레이트들(172)로서 반도체 재료를 증착한다. 이러한 경우, 유전체 스페이서들(134)의 표면들로부터 어떠한 반도체 재료도 성장시키지 않으면서 희생 재료 층들(42)의 실리콘 질화물 표면들로부터 반도체 재료 플레이트들(172)의 증착을 유도하기 위해서, 희생 재료 층들(42)의 실리콘 질화물 표면과 유전체 스페이서(134)의 실리콘 산화물 표면 또는 유전체 금속 산화물 표면 사이의 반도체 재료의 증착에 대한 인큐베이션(incubation) 시간 차이가 채용될 수 있다. 선택적으로, 반도체 재료 플레이트들(172)의 단부 부분들은 또한 반도체 재료가 유전체 스페이서들(134)의 상단 표면들 위에서 측방향으로 성장함에 따라, 유전체 스페이서들(134)의 상단 표면들 위에 형성될 수 있다. 반도체 재료 플레이트들(172)의 단부 부분들은 각자의 볼록 표면을 가질 수 있다.
실리콘 질화물 표면들 상에서의 반도체 재료의 핵형성을 위한 인큐베이션 시간은 실리콘 산화물 표면들 또는 유전체 금속 산화물 상에서의 반도체 재료의 핵형성을 위한 인큐베이션 시간보다 짧다. 반도체 재료는 비정질 실리콘, 폴리실리콘, 또는 실리콘-게르마늄 합금을 포함할 수 있다. 선택적으로, 유전체 스페이서들(134)의 표면들 상의 임의의 핵형성을 제거하기 위해 에치 백(etch back) 공정이 수행될 수 있다. 선택적으로, 반도체 재료 플레이트들(172)을 증착하기 위해 증착 단계 및 에치 백 단계가 다수 회 반복될 수 있다. 반도체 재료 플레이트들(172)의 두께는 1 nm 내지 20 nm, 예컨대 3 nm 내지 6 nm와 같은 2 nm 내지 10 nm의 범위일 수 있지만, 더 작거나 더 큰 두께도 또한 채용될 수 있다.
도 6b를 참조하면, 반도체 재료 플레이트들(172)을 금속 플레이트들(174)로 변환시키기 위해 선택적인 금속 증착 공정이 수행될 수 있다. 이러한 경우에, 금속의 부분들은 핵형성 동안에 반도체 재료 플레이트들(172)의 반도체 재료를 소비하는 반응물을 제공함으로써 핵형성될 수 있다. 반도체 재료의 금속 및 잔류 원자를 포함하는 금속 플레이트들(174)이 형성될 수 있다.
일 실시예에서, 제1 예시적인 구조체는 진공 밀폐된 처리 챔버 내에 배치될 수 있고, 금속-함유 전구체 가스가 처리 챔버 내로 유입되어 반도체 재료 플레이트들(172) 상에서의 금속의 핵형성을 유도할 수 있다. 예를 들어, 처리 챔버 내로 텅스텐 육불화물(hexafluoride)이 유입될 수 있고, 반도체 재료 플레이트들(172)의 반도체 재료의 주요 부분이 금속 플레이트들(174)의 형성 동안의 희생 핵형성 재료로서 소비될 수 있다. 이러한 경우에, 반도체 재료 플레이트들(172)의 반도체 재료는 금속-함유 전구체 가스의 분해를 유도하는 희생 핵형성 재료로서 채용될 수 있고, 이어서 금속 플레이트들(174)을 형성하는 금속성 재료의 핵형성 및 후속하는 증착 동안 실질적으로 소모될 수 있다. 일 실시예에서, 금속 플레이트들(174)은 텅스텐을 포함할 수 있고, 10% 미만, 예컨대 5% 미만 및/또는 2% 미만과 같은 원자 비율로 반도체 재료(예컨대, 실리콘)를 포함할 수 있다. 금속 플레이트들(174)의 두께(금속 플레이트들(174)이 반도체 재료 플레이트들(172)을 대체하는 경우)는 1 nm 내지 20 nm, 예컨대 3 nm 내지 6 nm와 같은 2 nm 내지 10 nm의 범위일 수 있지만, 더 작거나 더 큰 두께가 채용될 수도 있다.
도 7을 참조하면, 도 6b의 처리 단계에서 형성된 바와 같이 금속 플레이트들(174) 내에, 또는 도 6b의 처리 단계가 수행되지 않은 경우에는 도 6a의 처리 단계에서 형성된 반도체 재료 플레이트들(172) 내에, 탄소 및 질소 중에서 선택된 적어도 하나의 원소를 주입하는 이온 주입 공정이 수행될 수 있다. 금속 플레이트들(174) 또는 반도체 재료 플레이트들(172)은 이온 주입 공정에 의해 에칭 정지 플레이트들(182)로 변환된다.
일반적으로, 반도체 재료 플레이트들(172)은, 금속 플레이트들(174)과 같은 중간 구조를 형성함으로써, 또는 금속 플레이트들(174)과 같은 중간 구조를 형성하지 않고, 반도체 재료 플레이트들(172)과는 다른 재료 조성을 갖는 에칭 정지 플레이트들(182)로 변환된다. 일 실시예에서, 에칭 정지 플레이트들(182)은 텅스텐 질화물, 텅스텐 탄화물, 텅스텐 탄질물, 산화물, 또는 실리콘 탄화물(예를 들어, WN, WC, WCN, 또는 SiC)로부터 선택되는 재료를 포함한다.
일 실시예에서, 에칭 정지 플레이트들(182)은 금속과 질소 및 탄소로부터 선택되는 적어도 하나의 비금속 원소의 화합물을 포함한다. 일 실시예에서, 에칭 정지 플레이트들(182)은 반도체 재료 플레이트들(172)을 형성함으로써, 반도체 재료 플레이트들(172)을 금속 플레이트들(174)로 변환함으로써, 그리고 금속 플레이트들(174)을 에칭 정지 플레이트들(182)로 변환함으로써, 형성될 수 있다. 일 실시예에서, 금속 플레이트들(174)은 반도체 재료 플레이트들(172) 상에서의 텅스텐-함유 전구체 가스의 분해, 반도체 재료 플레이트들(172)의 주요 부분의 소비, 핵형성된 텅스텐 재료 부분들로부터의 텅스텐의 성장, 및 질소 원자, 탄소 원자, 또는 질소 원자와 탄소 원자의 조합의 금속 플레이트들(174) 내로 주입에 의해, 형성될 수 있다. 일 실시예에서, 에칭 정지 플레이트들(182)은 WN, WC, 또는 WCN으로부터 선택되는 재료를 포함한다. 일 실시예에서, 에칭 정지 플레이트들(182)은 0.01% 내지 5% 범위, 예컨대 0.1% 내지 2% 범위인 평균 원자 농도로 실리콘 원자를 포함하고, 에칭 정지 플레이트들(182) 내의 실리콘 원자의 원자 농도는 각각의 에칭 정지 플레이트들(182) 내에서 기판(9, 10)으로부터의 수직 거리에 따라 감소한다.
일 실시예에서, 에칭 정지 플레이트들(182)은 탄소의 원자 비율이 35% 내지 65% 범위인 실리콘 탄화물을 포함한다. 일 실시예에서, 에칭 정지 플레이트들(182)은 반도체 재료 플레이트들(172)을 형성하고, 반도체 재료 플레이트들(172)을 그 안에 탄소 원자를 주입함으로써 에칭 정지 플레이트들(182)로 변환시킴으로써 형성될 수 있다. 바꾸어 말하면, 에칭 정지 플레이트들(182)은 반도체 재료 플레이트들에 탄소 원자를 주입함으로써 반도체 재료 플레이트들(172)로부터 형성될 수 있다. 일 실시예에서, 주입 공정 동안의 탄소 원자의 투여량은 에칭 정지 플레이트들(182)이 실리콘 탄화물을 포함하거나 및/또는 본질적으로 실리콘 탄화물로 구성되도록 선택될 수 있다.
일반적으로, 각각의 에칭 정지 플레이트들(182)은, 이후에 희생 재료 층들(42)의 대체에 의해 형성되는 전기 도전성 층들의 최소 두께보다 작은 두께를 제각각 갖는다. 일 실시예에서, 에칭 정지 플레이트들(182) 각각은 희생 재료 층들(42)의 최소 두께보다 작은 두께를 제각각 갖는다. 일 실시예에서, 에칭 정지 플레이트들(182) 각각은 평면 하단 표면(각자의 수평면 내에 위치함), 평면 하단 표면의 제1 에지에 인접하는(그리고 절연 스페이서(134)의 외부 측벽의 하단 세그먼트와 접촉하는) 수직 측벽, 평면 하단 표면의 제2 에지에 인접하는(그리고 다른 절연 스페이서들(134)의 상단 표면 위에 놓인) 볼록 표면 세그먼트, 및 수직 측벽의 상단 단부에 인접하고 볼록 표면 세그먼트의 상부 에지에 인접하는 평면 상단 표면을 포함한다. 에칭 정지 플레이트들(182)의 두께는 1 nm 내지 30 nm, 예컨대 3 nm 내지 10 nm와 같은 2 nm 내지 15 nm의 범위일 수 있지만, 더 작거나 더 큰 두께가 채용될 수도 있다.
일 실시예에서, 유전체 스페이서들(134)은 계단형 영역(300)에 위치될 수 있다. 최상부 유전체 스페이서들(134) 및 최하부 유전체 스페이서들(134) 이외의 유전체 스페이서들(134) 각각은 절연 층들(32) 각자의 측벽과 접촉하며 에칭 정지 플레이트들(182)의 각자의 에칭 정지 플레이트들(182) 쌍과 접촉한다. 일 실시예에서, 최상부 유전체 스페이서들(134) 및 최하부 유전체 스페이서들(134) 이외의 유전체 스페이서들(134) 각각은, 각자의 에칭 정지 플레이트들(182) 쌍 내에서 제1 에칭 정지 플레이트들(182)의 하단 표면과 접촉하며 각각의 에칭 정지 플레이트들(182) 쌍 내에서 제2 에칭 정지 플레이트(182)의 측벽과 접촉한다.
도 8a 및 도 8b를 참조하면, 역단차형 유전체 재료 부분(65)(즉, 절연 충전 재료 부분)은 그 내부에 유전체 재료의 증착에 의해 각각의 단차형 공동 내에 형성될 수 있다. 예를 들어, 실리콘 산화물과 같은 유전체 재료가 단차형 공동 내에 증착될 수 있다. 증착된 유전체 재료의 잉여 부분들은 예를 들어, 화학적 기계적 평탄화(CMP)에 의해, 절연 캡 층(70)의 상단 표면 위로부터 제거될 수 있다. 단차형 공동을 충전하는 증착된 유전체 재료의 나머지 부분은 역단차형 유전체 재료 부분(65)을 구성한다. 본 명세서에 사용되는 바와 같이, "역단차형" 요소는, 단차형 표면들, 및 해당 요소가 존재하는 기판의 상단 표면으로부터의 수직 거리의 함수로 단조적으로 증가하는 수평 단면적을 갖는 요소를 지칭한다. 실리콘 산화물이 역단차형 유전체 재료 부분(65)에 채용되는 경우, 역단차형 유전체 재료 부분(65)의 실리콘 산화물은 B, P 및/또는 F와 같은 도펀트로 도핑될 수 있거나, 도핑되지 않을 수 있다.
선택적으로, 드레인 선택 레벨 격리 구조체들(도시되지 않음)이, 절연 캡 층(70), 및 드레인 선택 레벨들에 위치된 희생 재료 층들(42)의 서브세트를 관통해 형성될 수 있다. 드레인 선택 레벨 격리 구조체들은, 예를 들어, 드레인 선택 레벨 격리 트렌치들을 형성하고 드레인 선택 레벨 격리 트렌치들을 실리콘 산화물과 같은 유전체 재료로 충전함으로써 형성될 수 있다. 유전체 재료의 잉여 부분들은 절연 캡 층(70)의 상단 표면 위로부터 제거될 수 있다.
역단차형 유전체 재료 부분(65)은 유전체 스페이서들(134)의 측벽들 상에 형성될 수 있다. 각각의 유전체 스페이서(134)는 역단차형 유전체 재료 부분(65)의 각각의 측벽과 접촉할 수 있다. 또한, 역단차형 유전체 재료 부분(65)은 에칭 정지 플레이트들(182) 각각과 접촉할 수 있다. 에칭 정지 플레이트들(182) 각각은 수평 표면, 및 역단차형 유전체 재료 부분(65)의 각각의 하단 표면과 접촉하는 테이퍼진 또는 만곡된 표면을 포함할 수 있다. 희생 재료 층들(42)은 에칭 정지 플레이트들(182) 및 유전체 스페이서들(134)에 의해 역단차형 유전체 재료 부분(65)으로부터 측방향으로 그리고 수직 방향으로 이격된다.
적어도 포토레지스트 층을 포함하는 리소그래피 재료 스택(도시되지 않음)이 절연 캡 층(70) 및 역단차형 유전체 재료 부분(65) 위에 형성될 수 있고, 리소그래피 방식으로 패턴화되어 내부에 개구들을 형성할 수 있다. 개구들은 메모리 어레이 영역(100) 위에 형성된 제1 세트의 개구들 및 접촉 영역(300) 위에 형성된 제2 세트의 개구들을 포함한다. 리소그래피 재료 스택 내의 패턴은, 패턴화된 리소그래피 재료 스택을 에칭 마스크로서 채용하는 적어도 하나의 이방성 에칭에 의해 절연 캡 층(70) 또는 역단차형 유전체 재료 부분(65)을 관통해, 그리고 교번 스택(32, 42)을 관통해 전사될 수 있다. 패턴화된 리소그래피 재료 스택 내의 개구들 아래에 놓인 교번 스택(32, 42)의 부분들이 에칭되어 메모리 개구들(49) 및 지지체 개구들(19)을 형성한다. 본 명세서에서 사용되는 바와 같이, "메모리 개구"는 메모리 스택 구조체와 같은 메모리 요소들이 후속적으로 형성되는 구조체를 지칭한다. 본 명세서에서 사용되는 바와 같이, "지지체 개구"는 다른 요소들을 기계식으로 지지하는 지지 구조체(예컨대, 지지 기둥 구조체)가 후속적으로 형성되는 구조체를 지칭한다. 메모리 개구들(49)은 메모리 어레이 영역(100) 내의 절연 캡 층(70) 및 교번 스택(32, 42)의 전체를 관통해 형성된다. 지지체 개구들(19)은 접촉 영역(300) 내의 역단차형 유전체 재료 부분(65), 및 단차형 표면들 아래에 놓이는 교번 스택(32, 42)의 부분을 관통해 형성된다.
메모리 개구들(49)은 교번 스택(32, 42)의 전체를 관통해 연장된다. 지지체 개구들(19)은 교번 스택(32, 42) 내의 층들의 서브세트를 관통해 연장된다. 교번 스택(32, 42)의 재료들을 관통해 에칭하기 위해 채용되는 이방성 에칭 공정의 화학작용은 교번 스택(32, 42) 내의 제1 및 제2 재료들의 에칭을 최적화하도록 교대로 이루어질 수 있다. 이방성 에칭은, 예를 들어, 일련의 반응성 이온 에칭일 수 있다. 메모리 개구들(49) 및 지지체 개구들(19)의 측벽들은 실질적으로 수직일 수 있거나, 테이퍼링될 수 있다. 패턴화된 리소그래피 재료 스택은, 예를 들어 애싱(ashing)에 의해 후속적으로 제거될 수 있다.
메모리 개구들(49) 및 지지체 개구들(19)은, 교번 스택(32, 42)의 상단 표면으로부터 적어도 반도체 재료 층(10)의 최상단 표면을 포함하는 수평 평면까지 연장될 수 있다. 일 실시예에서, 반도체 재료 층(10) 내로의 오버에칭은 반도체 재료 층(10)의 상단 표면이 각각의 메모리 개구(49) 및 각각의 지지체 개구(19)의 하단에서 물리적으로 노출된 후에, 선택적으로 수행될 수 있다. 오버에칭은 리소그래피 재료 스택의 제거 이전에, 또는 이후에 수행될 수 있다. 다시 말하면, 반도체 재료 층(10)의 리세스된 표면들은 반도체 재료 층(10)의 리세스되지 않은(un-recessed) 상단 표면들로부터 리세스 깊이만큼 수직 방향으로 오프셋될 수 있다. 리세스 깊이는 예를 들어, 1 nm 내지 50 nm의 범위에 있을 수 있지만, 더 작은 깊이 및 더 큰 리세스 깊이가 또한 채용될 수 있다. 오버에칭은 선택적이며, 생략될 수 있다. 오버에칭이 수행되지 않으면, 메모리 개구들(49) 및 지지체 개구들(19)의 하단 표면들은 반도체 재료 층(10)의 최상단 표면과 동일 평면 상에 있을 수 있다.
메모리 개구들(49) 및 지지체 개구들(19) 각각은 기판의 최상단 표면에 실질적으로 수직으로 연장되는 측벽(또는 복수의 측벽들)을 포함할 수 있다. 메모리 개구들(49)의 2차원 어레이가 메모리 어레이 영역(100)에 형성될 수 있다. 지지체 개구들(19)의 2차원 어레이가 접촉 영역(300)에 형성될 수 있다. 일 실시예에서, 지지체 개구들(19) 각각은 적어도 하나의 반도체 재료 플레이트들(172)을 관통해 수직 방향으로 연장될 수 있다. 일 실시예에서, 지지체 개구들(19) 중 적어도 하나는 반도체 재료 플레이트들(172) 중 하나만을 관통해 수직 방향으로 연장될 수 있다. 대안적으로 또는 추가적으로, 지지체 개구들(19) 중 적어도 하나는 반도체 재료 플레이트들(172)의 각각의 쌍을 관통해 수직 방향으로 연장될 수 있다. 기판 반도체 층(9) 및 반도체 재료 층(10)은 반도체 기판일 수 있는 기판(9, 10)을 집합적으로 구성한다. 대안적으로, 반도체 재료 층(10)은 생략될 수 있고, 메모리 개구들(49) 및 지지체 개구들(19)은 기판 반도체 층(9)의 상단 표면까지 연장될 수 있다.
도 9a 내지 도 9h는, 도 8a 및 도 8b의 예시적인 구조체에서의 메모리 개구들(49) 중 하나인 메모리 개구(49)에서의 구조적 변화들을 도시한다. 동일한 구조적 변화가 다른 메모리 개구들(49) 각각에서 그리고 각각의 지지체 개구(19)에서 동시에 발생한다.
도 9a를 참조하면, 도 8a 및 도 8b의 예시적인 디바이스 구조체에서의 메모리 개구(49)가 도시되어 있다. 메모리 개구(49)는 절연 캡 층(70), 교번 스택(32, 42)을 관통해, 그리고 선택적으로 반도체 재료 층(10)의 상부 부분 내로 연장된다. 이러한 처리 단계에서, 각각의 지지체 개구(19)는 역단차형 유전체 재료 부분(65), 교번 스택(32, 42) 내의 층들의 서브세트를 관통해, 그리고 선택적으로 반도체 재료 층(10)의 상부 부분을 관통해 연장될 수 있다. 반도체 재료 층(10)의 상단 표면에 대한 각각의 메모리 개구의 하단 표면의 리세스 깊이는 0 nm 내지 30 nm의 범위에 있을 수 있지만, 더 큰 리세스 깊이들이 또한 채용될 수 있다. 선택적으로, 희생 재료 층들(42)은, 예를 들어 등방성 에칭에 의해, 측방향 리세스들(도시되지 않음)을 형성하도록 부분적으로 측방향으로 리세스될 수 있다.
도 9b를 참조하면, 선택적인 페데스탈 채널 부분(11)이 예를 들어, 선택적 에피택시에 의해 각각의 메모리 개구(49) 및 각각의 지지체 개구(19)의 하단 부분에서 형성될 수 있다. 각각의 페데스탈 채널 부분(11)은 반도체 재료 층(10)의 단결정 반도체 재료와 에피택셜 정렬되어 있는 단결정 반도체 재료를 포함한다. 일 실시예에서, 페데스탈 채널 부분(11)은 반도체 재료 층(10)과 동일한 도전성 유형의 전기 도펀트로 도핑될 수 있다. 일 실시예에서, 각각의 페데스탈 채널 부분(11)의 상단 표면은 희생 재료 층(42)의 상단 표면을 포함하는 수평 평면 위에 형성될 수 있다. 이러한 경우, 적어도 하나의 소스 선택 게이트 전극이, 페데스탈 채널 부분들(11)의 상단 표면들을 포함하는 수평 평면 아래에 위치된 각각의 희생 재료 층(42)을 각자의 도전성 재료 층으로 대체함으로써, 후속적으로 형성될 수 있다. 페데스탈 채널 부분(11)은, 기판(9, 10) 내에 후속적으로 형성될 소스 영역과, 메모리 개구(49)의 상부 부분 내에 후속적으로 형성될 드레인 영역 사이에서 연장되는 트랜지스터 채널의 일부분일 수 있다. 메모리 공동(49')이 페데스탈 채널 부분(11) 위의 메모리 개구(49)의 비충전된 부분 내에 존재한다. 일 실시예에서, 페데스탈 채널 부분(11)은 단결정 실리콘을 포함할 수 있다. 일 실시예에서, 페데스탈 채널 부분(11)은 페데스탈 채널 부분이 접촉하는 반도체 재료 층(10)의 도전성 유형과 동일한 제1 도전성 유형의 도핑을 가질 수 있다. 반도체 재료 층(10)이 존재하지 않는 경우, 페데스탈 채널 부분(11)은 제1 도전성 유형의 도핑을 가질 수 있는 기판 반도체 층(9) 상에 직접 형성될 수 있다.
도 9c를 참조하면, 차단 유전체 층(52), 전하 저장 층(54), 터널링 유전체 층(56), 및 선택적인 제1 반도체 채널 층(601)을 포함하는 층들의 스택이 메모리 개구들(49) 내에 순차적으로 증착될 수 있다.
차단 유전체 층(52)은 단일 유전체 재료 층 또는 복수의 유전체 재료 층들의 스택을 포함할 수 있다. 일 실시예에서, 차단 유전체 층은 유전체 금속 산화물로 본질적으로 이루어진 유전체 금속 산화물 층을 포함할 수 있다. 본 명세서에서 사용되는 바와 같이, 유전체 금속 산화물은 적어도 하나의 금속성 원소 및 적어도 산소를 포함하는 유전체 재료를 지칭한다. 유전체 금속 산화물은 적어도 하나의 금속성 원소 및 산소로 본질적으로 이루어질 수 있거나, 적어도 하나의 금속성 원소, 산소, 및 질소와 같은 적어도 하나의 비-금속성 원소로 본질적으로 이루어질 수 있다. 일 실시예에서, 차단 유전체 층(52)은 7.9 초과의 유전 상수를 갖는, 즉 실리콘 질화물의 유전 상수보다 큰 유전 상수를 갖는 유전체 금속 산화물을 포함할 수 있다.
유전체 금속 산화물의 비제한적인 예들은 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2), 란타늄 산화물(La2O3), 이트륨 산화물(Y2O3), 탄탈륨 산화물(Ta2O5), 이들의 실리케이트, 이들의 질소-도핑된 화합물, 이들의 합금, 및 이들의 스택을 포함한다. 유전체 금속 산화물 층은 예를 들어, 화학 기상 증착(CVD), 원자층 증착(ALD), 펄스형 레이저 증착(PLD), 액적 화학 증착, 또는 이들의 조합에 의해 증착될 수 있다. 유전체 금속 산화물 층의 두께는 1 nm 내지 20 nm 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 채용될 수 있다. 유전체 금속 산화물 층은 후속적으로, 저장된 전기 전하들이 제어 게이트 전극들로 누설되는 것을 차단하는 유전체 재료 부분으로 기능할 수 있다. 일 실시예에서, 차단 유전체 층(52)은 알루미늄 산화물을 포함한다. 일 실시예에서, 차단 유전체 층(52)은 상이한 재료 조성들을 갖는 다수의 유전체 금속 산화물 층들을 포함할 수 있다.
대안으로 또는 추가로, 차단 유전체 층(52)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 이들의 조합과 같은 유전체 반도체 화합물을 포함할 수 있다. 일 실시예에서, 차단 유전체 층(52)은 실리콘 산화물을 포함할 수 있다. 이러한 경우, 차단 유전체 층(52)의 유전체 반도체 화합물은 저압 화학 증착, 원자 층 증착, 또는 이들의 조합과 같은 컨포멀 증착(conformal deposition) 방법에 의해 형성될 수 있다. 유전체 반도체 화합물의 두께는 1 nm 내지 20 nm 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 채용될 수 있다. 대안으로, 차단 유전체 층(52)은 생략될 수 있고, 후속으로 형성될 메모리 필름들의 표면들 상의 후면 리세스들의 형성 이후에 후면 차단 유전체 층이 형성될 수 있다.
후속으로, 전하 저장 층(54)이 형성될 수 있다. 일 실시예에서, 전하 저장 층(54)은, 예를 들어 실리콘 질화물일 수 있는 유전체 전하 트래핑 재료를 포함하는 전하 트래핑 재료의 연속적인 층 또는 패턴화된 이산 부분들일 수 있다. 대안으로, 전하 저장 층(54)은, 예를 들어 측방향 리세스들 내에서 희생 재료 층들(42) 내로 형성됨으로써, 다수의 전기적으로 격리된 부분들(예컨대, 플로팅 게이트들)로 패턴화되는 금속성 재료 또는 도핑된 폴리실리콘과 같은 도전성 재료의 패턴화된 이산 부분들 또는 연속적인 층을 포함할 수 있다. 일 실시예에서, 전하 저장 층(54)은 실리콘 질화물 층을 포함한다. 일 실시예에서, 희생 재료 층들(42) 및 절연 층들(32)은 수직 방향으로 일치하는 측벽들을 가질 수 있고, 전하 저장 층(54)은 단일 연속 층으로서 형성될 수 있다.
다른 실시예에서, 희생 재료 층들(42)은 절연 층들(32)의 측벽들에 대해 측방향으로 리세스될 수 있고, 증착 공정과 이방성 에칭 공정의 조합이, 수직 방향으로 이격된 복수의 메모리 재료 부분들로서 전하 저장 층(54)을 형성하기 위해 채용될 수 있다. 본 개시내용은 전하 저장 층(54)이 단일 연속 층인 실시예를 채용하는 것으로 기술되지만, 전하 저장 층(54)이 수직 방향으로 이격된 복수의 메모리 재료 부분들(이는 전하 트래핑 재료 부분들 또는 전기적으로 격리된 도전성 재료 부분들일 수 있음)로 대체되는 실시예들이 본 명세서에서 명백하게 고려된다.
전하 저장 층(54)은 균질한 조성의 단일 전하 저장 층으로서 형성될 수 있거나, 또는 다수의 전하 저장 층들의 스택을 포함할 수 있다. 채용되는 경우, 다수의 전하 저장 층들은, 도전성 재료들(예컨대, 텅스텐, 몰리브덴, 탄탈륨, 티타늄, 백금, 루테늄, 및 이들의 합금과 같은 금속, 또는 텅스텐 규화물, 몰리브덴 규화물, 탄탈륨 규화물, 티타늄 규화물, 니켈 규화물, 코발트 규화물, 또는 이들의 조합과 같은 금속 규화물) 및/또는 반도체 재료들(예를 들어, 적어도 하나의 원소 반도체 요소 또는 적어도 하나의 화합물 반도체 재료를 포함하는 다결정 또는 비정질 반도체 재료)을 포함하는 복수의 이격된 플로팅 게이트 재료 층들을 포함할 수 있다. 대안으로 또는 추가로, 전하 저장 층(54)은 하나 이상의 실리콘 질화물 세그먼트들과 같은 절연 전하 트래핑 재료를 포함할 수 있다. 대안으로, 전하 저장 층(54)은 예를 들어, 루테늄 나노입자일 수 있는 금속 나노입자와 같은 도전성 나노입자를 포함할 수 있다. 전하 저장 층(54)은 예를 들어 화학 증착(CVD), 원자 층 증착(ALD), 물리 증착(PVD), 또는 내부에 전기 전하를 저장하기 위한 임의의 적합한 증착 기술에 의해 형성될 수 있다. 전하 저장 층(54)의 두께는 2 nm 내지 20 nm 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 채용될 수 있다.
터널링 유전체 층(56)은, 적합한 전기 바이어스 조건들 하에서 전하 터널링이 수행될 수 있는 유전체 재료를 포함한다. 전하 터널링은 형성될 모놀리식 3차원 NAND 스트링 메모리 디바이스의 동작 모드에 따라, 고온-캐리어 주입을 통해 또는 파울러-노르드하임 터널링 유도 전하 전달에 의해 수행될 수 있다. 터널링 유전체 층(56)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 유전체 금속 산화물(예컨대, 알루미늄 산화물 및 하프늄 산화물), 유전체 금속 산질화물, 유전체 금속 실리케이트, 이들의 합금, 및/또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 터널링 유전체 층(56)은 제1 실리콘 산화물 층, 실리콘 산질화물 층, 및 제2 실리콘 산화물 층의 스택을 포함할 수 있으며, 이는 흔히 ONO 스택으로서 알려져 있다. 일 실시예에서, 터널링 유전체 층(56)은 실질적으로 탄소가 없는 실리콘 산화물 층 또는 실질적으로 탄소가 없는 실리콘 산질화물 층을 포함할 수 있다. 터널링 유전체 층(56)의 두께는 2 nm 내지 20 nm 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 채용될 수 있다.
선택적인 제1 반도체 채널 층(601)은 반도체 재료, 예컨대 적어도 하나의 원소 반도체 재료, 적어도 하나의 III-V족 화합물 반도체 재료, 적어도 하나의 II-VI족 화합물 반도체 재료, 적어도 하나의 유기 반도체 재료, 또는 당업계에 알려진 다른 반도체 재료들을 포함한다. 일 실시예에서, 제1 반도체 채널 층(601)은 비정질 실리콘 또는 폴리실리콘을 포함한다. 제1 반도체 채널 층(601)은 저압 화학 증착(LPCVD)과 같은 컨포멀 증착 방법에 의해 형성될 수 있다. 제1 반도체 채널 층(601)의 두께는 2 nm 내지 10 nm의 범위일 수 있지만, 더 작거나 더 큰 두께도 또한 채용될 수 있다. 증착된 재료 층들(52, 54, 56, 601)로 충전되지 않는 각각의 메모리 개구(49)의 체적 내에 메모리 공동(49')이 형성된다.
도 9d를 참조하면, 선택적인 제1 반도체 채널 층(601), 터널링 유전체 층(56), 전하 저장 층(54), 차단 유전체 층(52)은 적어도 하나의 이방성 에칭 공정을 채용하여 순차적으로 이방성으로 에칭된다. 절연 캡 층(70)의 상단 표면 위에 위치된 제1 반도체 채널 층(601), 터널링 유전체 층(56), 전하 저장 층(54), 및 차단 유전체 층(52)의 부분들은 적어도 하나의 이방성 에칭 공정에 의해 제거될 수 있다. 또한, 각각의 메모리 공동(49')의 하단에 있는 제1 반도체 채널 층(601), 터널링 유전체 층(56), 전하 저장 층(54) 및 차단 유전체 층(52)의 수평 부분을 제거하여 그 나머지 부분에 개구들을 형성할 수 있다. 제1 반도체 채널 층(601), 터널링 유전체 층(56), 전하 저장 층(54), 및 차단 유전체 층(52) 각각은, 다양한 재료 층들에 대해 동일할 수 있거나 동일하지 않을 수 있는, 각각의 에칭 화학 작용을 채용하는 각각의 이방성 에칭 공정에 의해 에칭될 수 있다.
제1 반도체 채널 층(601)의 각각의 나머지 부분은 관 형태를 가질 수 있다. 전하 저장 층(54)은 전하 트래핑 재료 또는 플로팅 게이트 재료를 포함할 수 있다. 일 실시예에서, 각각의 전하 저장 층(54)은 프로그래밍 시에 전기 전하를 저장하는 전하 저장 영역들의 수직 스택을 포함할 수 있다. 일 실시예에서, 전하 저장 층(54)은, 희생 재료 층들(42)에 인접한 각각의 부분이 전하 저장 영역을 구성하는, 전하 저장 층일 수 있다.
페데스탈 채널 부분(11)의 표면(또는 페데스탈 채널 부분들(11)이 채용되지 않는 경우에 반도체 재료 층(10)의 표면)은 개구 아래에서 제1 반도체 채널 층(601), 터널링 유전체 층(56), 전하 저장 층(54), 및 차단 유전체 층(52)을 통해 물리적으로 노출될 수 있다. 선택적으로, 각각의 메모리 공동(49')의 하단에 있는 물리적으로 노출된 반도체 표면은, 메모리 공동(49') 아래의 리세스된 반도체 표면이 페데스탈 채널 부분(11)의(또는 페데스탈 채널 부분들(11)이 채용되지 않는 경우에 반도체 기판 층(10)의) 최상부 표면으로부터 리세스 거리만큼 수직 방향으로 오프셋되도록, 수직 방향으로 리세스될 수 있다. 터널링 유전체 층(56)이 전하 저장 층(54) 위에 위치된다. 메모리 개구(49) 내의 차단 유전체 층(52), 전하 저장 층(54), 및 터널링 유전체 층(56)의 세트가 메모리 필름(50)을 구성하며, 이는 차단 유전체 층(52) 및 터널링 유전체 층(56)에 의해 주변 재료들로부터 절연되는 (전하 저장 층(54)으로서 구현되는 바와 같은) 복수의 전하 저장 영역들을 포함한다. 일 실시예에서, 제1 반도체 채널 층(601), 터널링 유전체 층(56), 전하 저장 층(54), 및 차단 유전체 층(52)은 수직 방향으로 일치하는 측벽들을 가질 수 있다.
도 9e를 참조하면, 제2 반도체 채널 층(602)이 페데스탈 채널 부분(11)의 반도체 표면 상에, 또는 페데스탈 채널 부분(11)이 생략되는 경우에 반도체 기판 층(10) 상에 직접, 그리고 제1 반도체 채널 층(601) 상에 직접 증착될 수 있다. 제2 반도체 채널 층(602)은 반도체 재료, 예컨대 적어도 하나의 원소 반도체 재료, 적어도 하나의 III-V족 화합물 반도체 재료, 적어도 하나의 II-VI족 화합물 반도체 재료, 적어도 하나의 유기 반도체 재료, 또는 당업계에 알려진 다른 반도체 재료들을 포함한다. 일 실시예에서, 제2 반도체 채널 층(602)은 비정질 실리콘 또는 폴리실리콘을 포함한다. 제2 반도체 채널 층(602)은 저압 화학 증착(LPCVD)과 같은 컨포멀 증착 방법에 의해 형성될 수 있다. 제2 반도체 채널 층(602)의 두께는 2 nm 내지 10 nm의 범위일 수 있지만, 더 작거나 더 큰 두께도 또한 채용될 수 있다. 제2 반도체 채널 층(602)은 각각의 메모리 개구 내의 메모리 공동(49')을 부분적으로 충전할 수 있거나, 또는 각각의 메모리 개구 내의 공동을 완전히 충전할 수 있다. 제1 반도체 채널 층(601) 및 제2 반도체 채널 층(602)의 재료들은 집합적으로 반도체 채널 재료로 지칭된다. 다시 말해서, 반도체 채널 재료는 제1 반도체 채널 층(601) 및 제2 반도체 채널 층(602) 내의 모든 반도체 재료의 세트이다.
도 9f를 참조하면, 각각의 메모리 개구 내의 메모리 공동(49')이 제2 반도체 채널 층(602)에 의해 완전히 충전되지 않는 경우, 각각의 메모리 개구 내의 메모리 공동(49')의 임의의 나머지 부분을 충전하기 위해 유전체 코어 층(62L)이 메모리 공동(49') 내에 증착될 수 있다. 유전체 코어 층(62L)은 실리콘 산화물 또는 유기실리케이트 유리와 같은 유전체 재료를 포함한다. 유전체 코어 층(62L)은 저압 화학 증착(LPCVD)과 같은 컨포멀 증착 방법에 의해, 또는 스핀 코팅과 같은 자기-평탄화 증착 공정에 의해 증착될 수 있다.
도 9g를 참조하면, 유전체 코어 층(62L)의 수평 부분은, 예를 들어 절연 캡 층(70)의 상단 표면 위로부터의 리세스 에칭에 의해 제거될 수 있다. 유전체 코어 층(62L)의 각각의 나머지 부분은 유전체 코어(62)를 구성한다. 또한, 절연 캡 층(70)의 상단 표면 위에 위치된 제2 반도체 채널 층(602)의 수평 부분은 리세스 에칭 또는 화학적 기계적 평탄화(CMP)를 채용할 수 있는 평탄화 공정에 의해 제거될 수 있다. 제2 반도체 채널 층(602)의 각각의 나머지 부분은 전체적으로 메모리 개구(49) 내에 또는 전체적으로 지지체 개구(19) 내에 위치될 수 있다.
제1 반도체 채널 층(601) 및 제2 반도체 채널 층(602)의 각각의 인접한 쌍은 수직 반도체 채널(60)을 포함하는 수직 NAND 디바이스가 턴온되면 전류가 흐를 수 있는 수직 반도체 채널(60)을 집합적으로 형성할 수 있다. 터널링 유전체 층(56)은 전하 저장 층(54)에 의해 둘러싸이고, 수직 반도체 채널(60)의 일부분을 측방향으로 둘러싼다. 차단 유전체 층(52), 전하 저장 층(54), 및 터널링 유전체 층(56)의 각각의 인접한 세트는 메모리 필름(50)을 집합적으로 구성하며, 이는 거시적 유지 시간으로 전기 전하를 저장할 수 있다. 일부 실시예들에서, 차단 유전체 층(52)이 이 단계에서 메모리 필름(50) 내에 존재하지 않을 수 있고, 차단 유전체 층이 후면 리세스들의 형성 이후에 후속적으로 형성될 수 있다. 본 명세서에서 사용되는 바와 같이, 거시적 유지 시간은 24시간을 초과하는 유지 시간과 같은, 영구 메모리 디바이스로서의 메모리 디바이스의 동작에 적합한 유지 시간을 지칭한다.
도 9h를 참조하면, 각각의 유전체 코어(62)의 상단 표면은, 예를 들어 절연 캡 층(70)의 상단 표면과 절연 캡 층(70)의 하단 표면 사이에 위치되는 깊이까지 리세스 에칭에 의해 각각의 메모리 개구 내에 추가로 리세스될 수 있다. 드레인 영역들(63)은 유전체 코어(62) 위의 각각의 리세스된 영역 내에 도핑된 반도체 재료를 증착함으로써 형성될 수 있다. 드레인 영역들(63)은 제1 도전성 유형과 반대인 제2 도전성 유형의 도핑을 가질 수 있다. 예를 들어, 제1 도전성 유형이 p-형인 경우, 제2 도전성 유형은 n-형이고, 그 반대로도 가능하다. 드레인 영역들(63) 내의 도펀트 농도는 5.0 x 1018/cm3 내지 2.0 x 1021/cm3의 범위일 수 있지만, 더 낮거나 더 높은 도펀트 농도도 또한 채용될 수 있다. 도핑된 반도체 재료는, 예를 들어 도핑된 폴리실리콘일 수 있다. 증착된 반도체 재료의 잉여 부분들은 드레인 영역들(63)을 형성하기 위해 예를 들어, 화학적 기계적 평탄화(CMP) 또는 리세스 에칭에 의해, 절연 캡 층(70)의 상단 표면 위로부터 제거될 수 있다.
메모리 개구(49) 내의 메모리 필름(50)과 수직 반도체 채널(60)의 각각의 조합은 메모리 스택 구조체(55)를 구성한다. 메모리 스택 구조체(55)는 반도체 채널, 터널링 유전체 층, 전하 저장 층(54)의 부분들로서 구현된 복수의 메모리 요소들, 및 선택적인 차단 유전체 층(52)의 조합이다.
도 10을 참조하면, 각각 메모리 개구들(49) 및 지지체 개구들(19) 내의 메모리 개구 충전 구조체들(58) 및 지지 기둥 구조체(20)의 형성 이후의 예시적인 구조체가 도시된다. 메모리 개구(49) 내의 페데스탈 채널 부분(11)(존재하는 경우), 메모리 스택 구조체(55), 유전체 코어(62), 및 드레인 영역(63)의 각각의 조합은 본 명세서에서 메모리 개구 충전 구조체(58)로 지칭된다. 메모리 개구 충전 구조체(58)의 인스턴스가 도 8a 및 도 8b의 구조체의 각각의 메모리 개구(49) 내에 형성될 수 있다. 지지 기둥 구조체(20)의 인스턴스가 도 8a 및 도 8b의 구조체의 각각의 지지체 개구(19) 내에 형성될 수 있다. 각각의 지지체 개구(19) 내의 페데스탈 채널 부분(11)(존재하는 경우), 메모리 필름(50), 수직 반도체 채널(60), 유전체 코어(62), 및 드레인 영역(63)의 각각의 조합은 각각의 지지체 개구들(19)을 충전하고, 지지 기둥 구조체(20)를 구성한다.
각각의 메모리 스택 구조체(55)는 다수의 반도체 채널 층들(601, 602)을 포함할 수 있는 수직 반도체 채널(60), 및 메모리 필름(50)을 포함한다. 메모리 필름(50)은 수직 반도체 채널(60)을 측방향으로 둘러싸는 터널링 유전체 층(56) 및 터널링 유전체 층(56)을 측방향으로 둘러싸는 전하 저장 영역들의 수직 스택(메모리 재료 층(54)으로서 구현됨) 및 선택적인 차단 유전체 층(52)을 포함할 수 있다. 본 개시내용이 메모리 스택 구조체에 대한 예시된 구성을 채용하는 것으로 기술되지만, 본 개시내용의 방법들은 메모리 필름(50)에 대한 그리고/또는 수직 반도체 채널(60)에 대한 상이한 층 스택들 또는 구조체들을 포함하는 대안적인 메모리 스택 구조체들에 적용될 수 있다.
지지 기둥 구조체들(20)의 2차원 어레이가 접촉 영역(300)에 형성될 수 있다. 일 실시예에서, 지지 기둥 구조체들(20) 각각은 적어도 하나의 에칭 정지 플레이트들(182)을 관통해 수직 방향으로 연장될 수 있다. 일 실시예에서, 지지 기둥 구조체들(20) 중 적어도 하나는 에칭 정지 플레이트들(182) 중 하나만을 관통해 수직 방향으로 연장될 수 있다. 대안적으로 또는 추가적으로, 지지 기둥 구조체들(20) 중 적어도 하나는 에칭 정지 플레이트들(182)의 각각의 쌍을 관통해 수직 방향으로 연장될 수 있다. 지지 기둥 구조체(20)는 유전체 스페이서(134)와 직접 접촉할 수 있거나 그렇지 않을 수 있다.
도 11a 및 도 11b를 참조하면, 절연 층(32) 및 희생 재료 층들(42)의 교번 스택(32, 42) 위에, 그리고 메모리 스택 구조체들(55) 및 지지 기둥 구조체들(20) 위에, 접촉 레벨 유전체 층(73)이 형성될 수 있다. 접촉 레벨 유전체 층(73)은 희생 재료 층들(42)의 유전체 재료와 상이한 유전체 재료를 포함한다. 예를 들어, 접촉 레벨 유전체 층(73)은 실리콘 산화물을 포함할 수 있다. 접촉 레벨 유전체 층(73)은 두께가 50 nm 내지 500 nm의 범위를 가질 수 있지만, 더 작은 및 더 큰 두께도 또한 채용될 수 있다.
포토레지스트 층(도시되지 않음)이 접촉 레벨 유전체 층(73) 위에 도포될 수 있고, 리소그래피 방식으로 패턴화되어 메모리 스택 구조체들(55)의 클러스터들 사이의 구역들에 개구들을 형성한다. 포토레지스트 층 내의 패턴은 이방성 에칭을 채용하여 접촉 레벨 유전체 층(73), 교번 스택(32, 42) 및/또는 역단차형 유전체 재료 부분(65)을 관통해 전사되어 후면 트렌치들(79)을 형성할 수 있으며, 이는 접촉 레벨 유전체 층(73)의 상단 표면으로부터 적어도 기판(9, 10)의 상단 표면까지 수직 방향으로 연장되고, 메모리 어레이 영역(100) 및 접촉 영역(300)을 거쳐 측방향으로 연장된다. 일 실시예에서, 후면 트렌치들(79)은 소스 접촉 비아 구조체가 후속적으로 형성될 수 있는 소스 접촉 개구를 포함할 수 있다. 일 실시예에서, 후면 트렌치들(79)은 제1 수평 방향(hd1)을 따라 측방향으로 연장될 수 있고, 제2 수평 방향(hd2)을 따라 서로 측방향으로 이격될 수 있다. 일 실시예에서, 각각의 후면 트렌치(79)는 길이 방향, 즉 제1 수평 방향(hd1)에 관한 병진에 불변인 균일한 폭을 갖는 라인 트렌치일 수 있다. 포토레지스트 층은, 예를 들어 애싱에 의해 제거될 수 있다.
소스 영역(61)은 반도체 재료 층(10)의 물리적으로 노출된 표면 부분들 내로의 전기 도펀트의 주입에 의해 각각의 후면 트렌치(79) 아래의 반도체 재료 층(10)의 표면 부분에 형성될 수 있다. 각각의 소스 영역(61)은 절연 스페이서(74)를 통하는 각각의 개구 아래에 놓이는 기판(9, 10)의 표면 부분 내에 형성된다. 주입 공정 동안의 주입된 도펀트 원자의 스트래글(straggle) 및 후속 활성화 어닐링 공정 동안의 주입된 도펀트 원자의 측방향 확산으로 인해, 각각의 소스 영역(61)은 위에 놓인 각자의 후면 트렌치(79)의 측방향 범위보다 더 큰 측방향 범위를 가질 수 있다.
소스 영역(61)과 복수의 페데스탈 채널 부분들(11) 사이에서 연장되는 반도체 재료 층(10)의 상부 부분은 복수의 전계 효과 트랜지스터들을 위한 수평 반도체 채널(59)을 구성한다. 수평 반도체 채널(59)은 각자의 페데스탈 채널 부분들(11)을 통해 다수의 수직 반도체 채널들(60)에 접속된다. 수평 반도체 채널(59)은 소스 영역(61) 및 복수의 페데스탈 채널 부분들(11)과 접촉한다.
도 12 및 도 13a를 참조하면, 절연 층들(32) 및 에칭 정지 플레이트들(182)의 제1 재료에 대하여 희생 재료 층들(42)의 제2 재료를 선택적으로 에칭하는 에칭제가, 예를 들어, 에칭 공정을 이용하여 후면 트렌치들(79) 안으로 도입될 수 있다. 희생 재료 층들(42)이 그로부터 제거된 체적들 내에 후면 리세스들(43)이 형성된다. 희생 재료 층들(42)의 제2 재료의 제거는 절연 층들(32)의 제1 재료, 에칭 정지 플레이트들(182)의 재료, 역단차형 유전체 재료 부분(65)의 재료, 반도체 재료 층(10)의 반도체 재료, 및 메모리 필름들(50)의 최외측 층의 재료에 대해 선택적일 수 있다. 일 실시예에서, 희생 재료 층들(42)은 실리콘 질화물을 포함할 수 있고, 절연 층들(32) 및 역단차형 유전체 재료 부분(65)의 재료들은 실리콘 산화물 및 유전체 금속 산화물들로부터 선택될 수 있다.
제1 재료 및 메모리 필름들(50)의 최외측 층에 대해 선택적으로 제2 재료를 제거하는 에칭 공정은 습식 에칭 용액을 채용하는 습식 에칭 공정일 수 있거나, 또는 에칭제가 증기상으로 후면 트렌치들(79) 내로 도입되는 기체상(건식) 에칭 공정일 수 있다. 예를 들어, 희생 재료 층들(42)이 실리콘 질화물을 포함하는 경우, 에칭 공정은, 예시적인 구조체가 인산을 포함하는 습식 에칭 탱크 내에 침지되는 습식 에칭 공정일 수 있으며, 이는 실리콘 산화물, 실리콘, 및 본 기술 분야에서 채용되는 다양한 다른 재료들에 대해 선택적으로 실리콘 질화물을 에칭한다. 지지 기둥 구조체(20), 역단차형 유전체 재료 부분(65), 및 메모리 스택 구조체들(55)은 구조적 지지를 제공하는 한편, 후면 리세스들(43)은 희생 재료 층들(42)에 의해 이전에 점유된 체적들 내에 존재한다.
각각의 후면 리세스(43)는 공동의 수직 크기보다 큰 측방향 치수를 갖는 측방향으로 연장되는 공동일 수 있다. 다시 말해서, 각각의 후면 리세스(43)의 측방향 치수는 후면 리세스(43)의 높이보다 클 수 있다. 희생 재료 층들(42)의 제2 재료가 제거된 체적들 내에 복수의 후면 리세스들(43)이 형성될 수 있다. 메모리 스택 구조체들(55)이 형성되는 메모리 개구들은 본 명세서에서 후면 리세스들(43)과는 대조적으로 전면 개구들 또는 전면 공동들로 지칭된다. 일 실시예에서, 메모리 어레이 영역(100)은 기판(9, 10) 위에 배치된 복수의 디바이스 레벨들을 갖는 모놀리식 3차원 NAND 스트링들의 어레이를 포함한다. 이러한 경우에, 각각의 배면 리세스(43)는 모놀리식 3차원 NAND 스트링들의 어레이의 각자의 워드 라인을 수용하기 위한 공간을 한정할 수 있다.
복수의 후면 리세스들(43) 각각은 기판(9, 10)의 상단 표면에 실질적으로 평행하게 연장될 수 있다. 후면 리세스(43)는 아래에 놓인 절연 층(32)의 상단 표면 및 위에 놓인 절연 층(32)의 하단 표면에 의해 수직 방향으로 경계지어질 수 있다.
선택적인 페데스탈 채널 부분들(11) 및 반도체 재료 층(10)의 물리적으로 노출된 표면 부분들은 유전체 재료들로의 반도체 재료들의 열적 변환 및/또는 플라즈마 변환에 의해 유전체 재료 부분들로 변환될 수 있다. 예를 들어, 열적 변환 및/또는 플라즈마 변환은 각각의 페데스탈 채널 부분(11)의 표면 부분을 관형 유전체 스페이서(116)로 변환하고, 반도체 재료 층(10)의 각각의 물리적으로 노출된 표면 부분을 평면형 유전체 부분(616)으로 변환하기 위해 채용될 수 있다. 일 실시예에서, 각각의 관형 유전체 스페이서(116)는 토러스(torus)에 위상적으로 동형일 수 있으며, 즉 대체로 링-형상일 수 있다. 본 명세서에 사용되는 바와 같이, 요소의 형상이 구멍을 파괴하지 않거나 토러스의 형상 내로 새로운 구멍을 형성하지 않고서 연속적으로 신장될 수 있는 경우, 요소는 토러스에 위상적으로 동형이다. 관형 유전체 스페이서들(116)은, 페데스탈 채널 부분들(11)과 동일한 반도체 요소를 포함하고 산소 및/또는 질소와 같은 적어도 하나의 비-금속성 요소를 추가로 포함하는 유전체 재료를 포함하여, 관형 유전체 스페이서들(116)의 재료가 유전체 재료이도록 한다. 일 실시예에서, 관형 유전체 스페이서들(116)은 페데스탈 채널 부분들(11)의 반도체 재료의 유전체 산화물, 유전체 질화물, 또는 유전체 산질화물을 포함할 수 있다. 마찬가지로, 각각의 평면형 유전체 부분(616)은, 반도체 재료 층과 동일한 반도체 요소를 포함하고 산소 및/또는 질소와 같은 적어도 하나의 비-금속성 요소를 추가로 포함하는 유전체 재료를 포함하여, 평면형 유전체 부분들(616)의 재료가 유전체 재료이도록 한다. 일 실시예에서, 평면형 유전체 부분들(616)은 반도체 재료 층(10)의 반도체 재료의 유전체 산화물, 유전체 질화물, 또는 유전체 산질화물을 포함할 수 있다.
도 13b를 참조하면, 후면 차단 유전체 층(44)이 선택적으로 형성될 수 있다. 후면 차단 유전체 층(44)은, 존재하는 경우, 후면 리세스들(43) 내에 후속적으로 형성될 제어 게이트들을 위한 제어 게이트 유전체로 기능하는 유전체 재료를 포함한다. 차단 유전체 층(52)이 각각의 메모리 개구 내에 존재하는 경우에, 후면 차단 유전체 층(44)은 선택적이다. 차단 유전체 층(52)이 생략되는 경우에, 후면 차단 유전체 층(44)은 존재한다.
후면 차단 유전체 층(44)은 후면 리세스들(43) 내의 모든 물리적으로 노출된 표면들 상에 형성될 수 있다. 후면 차단 유전체 층(44)은 유전체 스페이서들(134)의 내부 측벽들 및 에칭 정지 플레이트들(182)의 하단 표면에 직접 형성될 수 있다. 후면 차단 유전체 층(44)은 절연 층들(32) 중 최저부 절연 층 이외의 절연 층들(32)의 수평 하단 표면들 상에, 그리고 절연 층들(32) 각각의 수평 상단 표면들 상에 형성된다. 후면 차단 유전체 층(44)은 메모리 개구 충전 구조체들(58) 및 지지 기둥 구조체들(20)의 측벽들의 물리적으로 노출된 부분들 상에 형성된다. 후면 차단 유전체 층(44)은 후면 트렌치(79)의 측벽 상에 형성될 수 있다.
후면 차단 유전체 층(44)은 후면 리세스들(43) 내에서 절연 층들(32)의 수평 표면들 및 메모리 스택 구조체들(55)의 측벽들 상에 직접 형성될 수 있다. 후면 차단 유전체 층(44)이 형성되는 경우, 후면 차단 유전체 층(44)의 형성 이전에 관형 유전체 스페이서들(116) 및 평면형 유전체 부분(616)의 형성은 선택적이다. 일 실시예에서, 후면 차단 유전체 층(44)은 원자층 증착(ALD)과 같은 컨포멀 증착 공정에 의해 형성될 수 있다. 후면 차단 유전체 층(44)은 본질적으로 알루미늄 산화물로 이루어질 수 있다. 후면 차단 유전체 층(44)의 두께는 1 nm 내지 15 nm, 예컨대 2 내지 6 nm의 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께가 또한 채용될 수 있다.
후면 차단 유전체 층(44)의 유전체 재료는 알루미늄 산화물과 같은 유전체 금속 산화물, 적어도 하나의 전이 금속 원소의 유전체 산화물, 적어도 하나의 란탄족 원소의 유전체 산화물, 알루미늄의 조합의 유전체 산화물, 적어도 하나의 전이 금속 원소, 및/또는 적어도 하나의 란탄족 원소일 수 있다. 대안적으로 또는 추가적으로, 후면 차단 유전체 층(44)은 실리콘 산화물 층을 포함할 수 있다. 후면 차단 유전체 층(44)은 화학 증착 또는 원자층 증착과 같은 컨포멀 증착 방법에 의해 증착될 수 있다. 후면 차단 유전체 층(44)은 후면 트렌치들(79)의 측벽들, 절연 층들(32)의 수평 표면들 및 측벽들, 후면 리세스들(43)에 물리적으로 노출되는 메모리 스택 구조체들(55)의 측벽 표면들의 부분들, 및 평면형 유전체 부분(616)의 상단 표면 상에 형성된다. 후면 공동(79')이, 후면 차단 유전체 층(44)으로 충전되지 않은 각각의 후면 트렌치(79)의 부분 내에 존재한다.
도 13c를 참조하면, 금속성 배리어 층(46A)이 후면 리세스들(43) 내에 증착될 수 있다. 금속성 배리어 층(46A)은 후속적으로 증착될 금속성 충전 재료에 대한 확산 배리어 층 및/또는 접착 촉진 층으로 기능할 수 있는 전기 도전성 금속성 재료를 포함한다. 금속성 배리어 층(46A)은 도전성 금속성 질화물 재료, 예컨대 TiN, TaN, WN, 또는 그의 스택을 포함할 수 있거나, 또는 TiC, TaC, WC, 또는 그의 스택과 같은 도전성 금속성 탄화물 재료를 포함할 수 있다. 일 실시예에서, 금속성 배리어 층(46A)은 화학 증착(CVD) 또는 원자층 증착(ALD)과 같은 컨포멀 증착 공정에 의해 증착될 수 있다. 금속성 배리어 층(46A)의 두께는 2 nm 내지 8 nm, 예컨대 3 nm 내지 6 nm의 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께가 또한 채용될 수 있다. 일 실시예에서, 금속성 배리어 층(46A)은 TiN과 같은 도전성 금속 질화물로 본질적으로 이루어질 수 있다.
도 13d, 도 14a, 및 도 14b를 참조하면, 금속 충전 재료가 복수의 후면 리세스들(43) 내에, 적어도 하나의 후면 트렌치(79)의 측벽들 상에, 그리고 접촉 레벨 유전체 층(73)의 상단 표면 위에 증착되어, 금속성 충전 재료 층(46B)을 형성한다. 금속성 충전 재료는, 예를 들어 화학 증착(CVD), 원자층 증착(ALD), 무전해 도금, 전기도금, 또는 이들의 조합일 수 있는 컨포멀 증착 방법에 의해 증착될 수 있다. 일 실시예에서, 금속성 충전 재료 층(46B)은 적어도 하나의 원소 금속으로 본질적으로 이루어질 수 있다. 금속성 충전 재료 층(46B)의 적어도 하나의 원소 금속은, 예를 들어 텅스텐, 코발트, 루테늄, 티타늄, 및 탄탈륨으로부터 선택될 수 있다. 일 실시예에서, 금속성 충전 재료 층(46B)은 단일 원소 금속으로 본질적으로 이루어질 수 있다. 일 실시예에서, 금속성 충전 재료 층(46B)은 WF6과 같은 불소-함유 전구체 가스를 채용하여 증착될 수 있다. 일 실시예에서, 금속성 충전 재료 층(46B)은 불순물로서 잔류 레벨의 불소 원자를 포함하는 텅스텐 층일 수 있다. 금속성 충전 재료 층(46B)은 금속성 배리어 층(46A)에 의해 절연 층들(32) 및 메모리 스택 구조체들(55)로부터 이격되며, 금속성 배리어 층(46A)은 그를 통한 불소 원자들의 확산을 차단하는 금속성 배리어 층이다.
복수의 전기 도전성 층들(46)이 복수의 후면 리세스들(43) 내에 형성될 수 있고, 연속적인 금속성 재료 층(46L)이 각각의 후면 트렌치(79)의 측벽들 상에 그리고 접촉 레벨 유전체 층(73) 위에 형성될 수 있다. 각각의 전기 도전성 층(46)은 절연 층들(32)의 쌍과 같은 수직 방향으로 이웃하는 쌍인 유전체 재료 층들 사이에 위치된 금속성 배리어 층(46A)의 일부분 및 금속성 충전 재료 층(46B)의 일부분을 포함한다. 연속적인 금속성 재료 층(46L)은 후면 트렌치들(79) 내에 또는 접촉 레벨 유전체 층(73) 위에 위치되는 금속성 배리어 층(46A)의 연속적인 부분 및 금속성 충전 재료 층(46B)의 연속적인 부분을 포함한다.
각각의 희생 재료 층(42)은 전기 도전성 층(46)으로 대체될 수 있다. 후면 차단 유전체 층(44) 및 연속적인 금속성 재료 층(46L)으로 충전되지 않는 각각의 후면 트렌치(79)의 부분 내에 후면 공동(79')이 존재한다. 관형 유전체 스페이서(116)가 페데스탈 채널 부분(11)을 측방향으로 둘러싼다. 최하단 전기 도전성 층(46)은 전기 도전성 층들(46)의 형성 시에 각각의 관형 유전체 스페이서(116)를 측방향으로 둘러싼다. 각각의 전기 도전성 층(46)은 NAND 어레이들을 위한 제어 게이트 전극들, 소스 선택 게이트 전극, 또는 드레인 선택 게이트 전극과 통합된 워드 라인으로 기능할 수 있다.
도 15a 및 도 15b를 참조하면, 연속적인 전기 도전성 재료 층(46L)의 증착된 금속성 재료는, 예를 들어 등방성 습식 에칭, 이방성 건식 에칭, 또는 이들의 조합에 의해, 각각의 후면 트렌치(79)의 측벽들로부터 그리고 접촉 레벨 유전체 층(73) 위로부터 에칭백된다. 후면 리세스들(43) 내의 증착된 금속성 재료의 각각의 나머지 부분은 전기 도전성 층(46)을 구성한다. 각각의 전기 도전성 층(46)은 도전성 라인 구조체일 수 있다. 따라서, 희생 재료 층들(42)은 전기 도전성 층들(46)로 대체된다.
각각의 전기 도전성 층(46)은, 동일한 레벨에서 위치된 복수의 제어 게이트 전극들, 및 동일한 레벨에서 위치된 복수의 제어 게이트 전극들을 전기적으로 상호접속시키는, 즉 전기적으로 단락시키는 워드 라인의 조합으로 기능할 수 있다. 각각의 전기 도전성 층(46) 내의 복수의 제어 게이트 전극들은 메모리 스택 구조체들(55)을 포함하는 수직 메모리 디바이스들을 위한 제어 게이트 전극들이다. 다시 말하면, 각각의 전기 도전성 층(46)은 복수의 수직 메모리 디바이스들을 위한 공통 제어 게이트 전극으로 기능하는 워드 라인일 수 있다.
일 실시예에서, 연속적인 전기 도전성 재료 층(46L)의 제거는 후면 차단 유전체 층(44)의 재료에 대해 선택적일 수 있다. 이러한 경우에, 후면 차단 유전체 층(44)의 수평 부분은 각각의 후면 트렌치(79)의 하단에 존재할 수 있다. 다른 실시예에서, 연속적인 전기 도전성 재료 층(46L)의 제거는 후면 차단 유전체 층(44)의 재료에 대해 선택적이지 않을 수 있거나, 후면 차단 유전체 층(44)은 채용되지 않을 수 있다. 평면형 유전체 부분들(616)은 연속적인 전기 도전성 재료 층(46L)의 제거 동안 제거될 수 있다. 후면 공동이 각각의 후면 트렌치(79) 내에 존재한다.
절연 재료 층이 컨포멀 증착 공정에 의해 적어도 하나의 후면 트렌치(79) 내에 그리고 접촉 레벨 유전체 층(73) 위에 형성될 수 있다. 예시적인 컨포멀 증착 공정들은 화학 증착 및 원자층 증착을 포함하지만, 이들로 제한되지 않는다. 절연 재료 층은 실리콘 산화물, 실리콘 질화물, 유전체 금속 산화물, 유기실리케이트 유리, 또는 이들의 조합과 같은 절연 재료를 포함한다. 일 실시예에서, 절연 재료 층은 실리콘 산화물을 포함할 수 있다. 절연 재료 층은, 예를 들어 저압 화학 증착(LPCVD) 또는 원자층 증착(ALD)에 의해 형성될 수 있다. 절연 재료 층의 두께는 2 nm 내지 60 nm의 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께가 또한 채용될 수 있다.
후면 차단 유전체 층(44)이 존재하는 경우, 절연 재료 층은 후면 차단 유전체 층(44)의 표면들 상에 직접 그리고 전기 도전성 층들(46)의 측벽들 상에 직접 형성될 수 있다. 후면 차단 유전체 층(44)이 채용되지 않는 경우, 절연 재료 층은 절연 층들(32)의 측벽들 상에 직접 그리고 전기 도전성 층들(46)의 측벽들 상에 직접 형성될 수 있다.
접촉 레벨 유전체 층(73) 위로부터 그리고 각각의 후면 트렌치(79)의 하단에서 절연 재료 층의 수평 부분들을 제거하기 위해, 이방성 에칭이 수행된다. 절연 재료 층의 각각의 나머지 부분은 절연 스페이서(74)를 구성한다. 각각의 절연 스페이서(74)에 의해 둘러싸인 체적 내에는 후면 공동이 존재한다. 반도체 재료 층(10)의 상단 표면은 각각의 후면 트렌치(79)의 하단에서 물리적으로 노출될 수 있다.
교번 스택(32, 46) 내의 전기 도전성 층들(46)의 형성 시에 제공되는 최하단 전기 도전성 층(46)은 전계 효과 트랜지스터들을 위한 선택 게이트 전극을 포함할 수 있다. 각각의 소스 영역(61)은 반도체 기판(9, 10)의 상부 부분에 형성된다. 반도체 채널들(59, 11, 60)은 각각의 소스 영역(61)과 드레인 영역들(63)의 각자의 세트 사이에서 연장된다. 반도체 채널들(59, 11, 60)은 메모리 스택 구조체들(55)의 수직 반도체 채널들(60)을 포함한다.
후면 접촉 비아 구조체(76)가 각각의 후면 공동 내에 형성될 수 있다. 각각의 접촉 비아 구조체(76)는 각각의 공동을 충전할 수 있다. 접촉 비아 구조체들(76)은 후면 트렌치(79)의 나머지 충전되지 않은 체적(즉, 후면 공동) 내에 적어도 하나의 도전성 재료를 증착시킴으로써 형성될 수 있다. 예를 들어, 적어도 하나의 도전성 재료는 도전성 라이너(76A) 및 도전성 충전 재료 부분(76B)을 포함할 수 있다. 도전성 라이너(76A)는 도전성 금속성 라이너, 예컨대 TiN, TaN, WN, TiC, TaC, WC, 이들의 합금, 또는 이들의 스택을 포함할 수 있다. 도전성 라이너(76A)의 두께는 3 nm 내지 30 nm의 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께가 또한 채용될 수 있다. 도전성 충전 재료 부분(76B)은 금속 또는 금속성 합금을 포함할 수 있다. 예를 들어, 도전성 충전 재료 부분(76B)은 W, Cu, Al, Co, Ru, Ni, 이들의 합금, 또는 이들의 스택을 포함할 수 있다.
적어도 하나의 도전성 재료는, 교번 스택(32, 46) 위에 놓인 접촉 레벨 유전체 층(73)을 정지 층으로서 채용하여 평탄화될 수 있다. 화학적 기계적 평탄화(CMP) 공정이 채용되는 경우, 접촉 레벨 유전체 층(73)은 CMP 정지 층으로서 채용될 수 있다. 후면 트렌치들(79) 내의 적어도 하나의 도전성 재료의 각각의 나머지 연속적인 부분은 후면 접촉 비아 구조체(76)를 구성한다.
후면 접촉 비아 구조체(76)는 교번 스택(32, 46)을 관통해 연장되고, 소스 영역(61)의 상단 표면과 접촉한다. 후면 차단 유전체 층(44)이 채용되는 경우, 후면 접촉 비아 구조체(76)는 후면 차단 유전체 층(44)의 측벽과 접촉할 수 있다.
대안적으로, 실리콘 산화물과 같은 적어도 하나의 유전체 재료가 컨포멀 증착 프로세스에 의해 후면 트렌치들(79)에 컨포멀 증착될 수 있다. 후면 트렌치(79)를 충전하는 증착된 유전체 재료의 각각의 부분은 후면 트렌치 충전 구조체를 구성한다. 이 경우, 각각의 후면 트렌치 충전 구조체는 후면 트렌치(79)의 전체 체적을 충전할 수 있고, 적어도 하나의 유전체 재료로 본질적으로 구성될 수 있다. 이러한 대안적인 실시예에서, 소스 영역(61)은 생략될 수 있고, 수평 소스 라인(예를 들어, 직접 스트랩 접촉부)은 반도체 채널(60)의 하부 부분의 측부와 접촉할 수 있다.
일 실시예에서, 전기 도전성 층들(46) 각각은 각자의 후면 차단 유전체 층(44) 내에 매립되고, 각각의 에칭 정지 플레이트들(182)의 평면 하단 표면은 각자의 후면 차단 유전체 층(44)의 상단 표면과 접촉한다. 일 실시예에서, 에칭 정지 플레이트들(182) 각각은 평면 하단 표면, 평면 하단 표면의 제1 에지에 인접하는 수직 측벽, 평면 하단 표면의 제2 에지에 인접하는 볼록한 표면 세그먼트, 및 수직 측벽의 상단 단부에 인접하고 볼록 표면 세그먼트의 상부 에지에 인접하는 평면 상단 표면을 포함한다. 에칭 정지 플레이트들(182)은 텅스텐 질화물, 텅스텐 탄화물, 텅스텐 탄질물과 같은 도전성 재료를 포함할 수도 있고, 혹은 실리콘 탄화물과 같은 유전체(즉, 절연) 재료를 포함할 수 있다.
도 16a 및 도 16b를 참조하면, 포토레지스트 층은 접촉 레벨 유전체 층(73) 위에 도포될 수 있고, 리소그래피 방식으로 패터닝되어 그 내부에 개구들의 패턴을 형성할 수 있다. 접촉 레벨 유전체 층(73) 및 역단차형 유전 재료 부분(65)을 관통해 에칭하도록 이방성 에칭 공정이 수행될 수 있다. 이방성 에칭 공정은 에칭 정지 플레이트들(182)의 재료에 선택적인 접촉 레벨 유전체 층(73) 및 역단차형 유전체 재료 부분(65)의 재료를 에칭하는 제1 에칭 단계, 에칭 정지 플레이트들(182)의 재료를 에칭하는 제2 에칭 단계, 및 전기 도전성 층들(46)의 재료에 선택적으로 후면 차단 유전체 층(44)(후면 차단 유전체 층(44)이 존재하는 경우)의 재료를 에칭하는 선택적인 제3 에칭 단계를 포함할 수 있다. 일 실시예에서, 제2 에칭 단계는 후면 차단 유전체 층(44)의 재료에 선택적으로 에칭 정지 플레이트들(182)의 재료를 에칭하는 에칭 화학 작용을 가질 수 있다. 접촉 비아 공동들은 역단차형 유전체 재료 부분(65)을 관통해 형성된다. 접촉 비아 공동들은 접촉 레벨 유전체 층(73), 역단차형 유전체 재료 부분(65), 에칭 정지 플레이트들(182) 각각, 및 선택적으로 후면 차단 유전체 층(44)(후면 차단 유전체 층(44)이 존재하는 경우) 각각을 관통해 수직 방향으로 연장되는 워드-라인 접촉 비아 공동들을 포함할 수 있다. 나아가, 접촉 비아 공동들은 주변 영역(200) 내의 각자의 주변 반도체 디바이스(700)의 도전성 노드로 접촉 레벨 유전체 층(73) 및 역단차형 유전체 재료 부분(65)을 관통해 수직 방향으로 연장되는 공동을 통한 주변 접촉을 포함할 수 있다. 드레인 영역들(63) 위에 접촉 레벨 유전체 층(73)을 관통해 드레인 접촉 비아 공동이 형성될 수 있다. 드레인 접촉 비아 공동은 워드-라인 접촉 비아 공동의 형성 전 또는 후에 동시에 형성될 수 있다.
적어도 하나의 금속성 재료와 같은 적어도 하나의 도전성 재료가 다양한 접촉 비아 공동에 증착될 수 있고, 적어도 하나의 도전성 재료의 과잉 부분은 접촉 레벨 유전체 층(73)의 상단 표면을 포함하는 수평면 위에서 제거될 수 있다. 하나 이상의 도전성 재료의 나머지 부분들은 다양한 접촉 비아 구조체들(86, 88, 8P)을 포함한다. 접촉 비아 구조체들(86, 88, 8P)은, 전기 도전성 층들(46) 각자 및 에칭 정지 플레이트들(182) 각자와 접촉하는 워드-라인 접촉 비아 구조체들(86), 드레인 영역(63) 각자와 접촉하는 드레인 접촉 비아 구조체들(88) 및 주변 영역(200) 내의 주변 반도체 디바이스들(700) 각자와 접촉하는 주변 접촉 비아 구조체들(8P)을 포함한다.
도 17을 참조하면, 본 개시내용의 제2 실시예에 따른 제2 예시적인 구조체는, 교번 스택(32, 42) 내의 최하층으로부터 교번 스택(32, 42) 내의 최상층까지 단차형 표면 위로 연속해서 연장되는 에칭 정지 층(282)을 컨포멀 증착함으로써, 도 3에 도시된 제1 예시적인 구조체로부터 유도될 수 있다. 일 실시예에서, 에칭 정지 층(282)은 원자층 증착(ALD) 공정 또는 화학 기상 증착(CVD) 공정과 같은 컨포멀 증착 공정에 의해 컨포멀 증착될 수 있는 유전체 재료를 포함한다. 일 실시예에서, 에칭 정지 층(282)은 비정질 상 및 결정 상을 갖는 유전체 재료를 포함한다. 예를 들어, 에칭 정지 층(282)은 알루미늄 산화물 또는 실리콘 탄화물을 포함하고 및/또는 본질적으로 이들로 구성된다. 일 실시예에서, 에칭 정지 층(282) 전체는 연속적인 비정질 유전체 재료층으로서 증착될 수 있다. 이러한 경우에, 에칭 정지 층(282)은 비정질 유전체 에칭 정지 층일 수 있다. 일 실시예에서, 에칭 정지 층(282)은 2nm 내지 15nm 및/또는 3nm 내지 10nm 범위와 같은 1nm 내지 30nm의 두께를 가질 수 있지만, 더 작은 두께 또는 더 큰 두께가 채용될 수도 있다.
도 18을 참조하면, 역단차형 유전체 재료 부분(65)(즉, 절연 충전 재료 부분)은 그 내부에서의 유전체 재료의 증착 및 평탄화에 의해 단차형 공동 내에 형성될 수 있다. 예를 들어, 실리콘 산화물과 같은 유전체 재료가 단차형 공동 내에 증착될 수 있다. 증착된 유전체 재료의 잉여 부분들은 예를 들어, 화학적 기계적 평탄화(CMP)에 의해, 절연 캡 층(70)의 상단 표면 위로부터 제거될 수 있다. 절연 캡 층(70)의 상단 표면을 포함하는 수평면 위에 놓인 에칭 정지 층(282)의 수평 연장부는 CMP 공정 중에 부수적으로 제거될 수 있다. 단차형 공동을 충전하는 증착된 유전체 재료의 나머지 부분은 역단차형 유전체 재료 부분(65)을 구성한다.
선택적으로, 드레인 선택 레벨 격리 구조체들(도시되지 않음)이, 절연 캡 층(70), 및 드레인 선택 레벨들에 위치된 희생 재료 층들(42)의 서브세트를 관통해 형성될 수 있다. 드레인 선택 레벨 격리 구조체들은, 예를 들어, 드레인 선택 레벨 격리 트렌치들을 형성하고 드레인 선택 레벨 격리 트렌치들을 실리콘 산화물과 같은 유전체 재료로 충전함으로써 형성될 수 있다. 유전체 재료의 잉여 부분들은 절연 캡 층(70)의 상단 표면 위로부터 제거될 수 있다.
도 19를 참조하면, 도 8a, 8b, 9a 내지 9h, 및 도 10의 처리 단계가 순차적으로 수행되어 메모리 개구들(49) 및 지지체 개구들(19)을 형성하고, 메모리 개구부(49)에 메모리 개구부 충진 구조체(58)를 형성하고, 지지체 개구들(19)에 지지 기둥 구조체(20)를 형성할 수 있다.
도 20을 참조하면, 도 11a 및 도 11b의 처리 단계들은 접촉 레벨 유전체 층(73)을 형성하고, 후면 트렌치들(79)을 형성하며, 소스 영역들(63)을 형성하기 위해 수행될 수 있다. 에칭 정지 층(282)의 비정질 유전체 재료를 다결정 재료로 결정화하기 위해 어닐링 공정이 수행될 수 있다. 어닐링 공정 이후에 결정화된 에칭 정지 층(282)은 본원에서 결정질 에칭 정지 층(284)이라고 지칭되며, 이는 다결정 유전체 에칭 정지 층일 수 있다. 어닐링 공정은 섭씨 800도에서 섭씨 1,100도의 범위일 수 있는, 상승된 온도에서 수행될 수 있다. 어닐링 공정은 페데스탈 채널 부분들(11), 수직 반도체 채널들(60), 드레인 영역들(63) 및 소스 영역들(61) 내의 전기 도펀트들을 부수적으로 활성화시킬 수 있다.
도 21을 참조하면, 절연 층들(32) 및 결정질 에칭 정지 층(284)의 제1 재료에 대하여 희생 재료 층들(42)의 제2 재료를 선택적으로 에칭하는 에칭제가, 예를 들어, 에칭 공정을 이용하여 후면 트렌치들(79) 안으로 도입될 수 있다. 희생 재료 층들(42)이 그로부터 제거된 체적들 내에 후면 리세스들(43)이 형성된다. 희생 재료 층들(42)의 제2 재료의 제거는 절연 층들(32)의 제1 재료, 결정질 에칭 정지 층(284)의 재료, 역단차형 유전체 재료 부분(65)의 재료, 반도체 재료 층(10)의 반도체 재료, 및 메모리 필름들(50)의 최외측 층의 재료에 대해 선택적일 수 있다. 일 실시예에서, 희생 재료 층들(42)은 실리콘 질화물을 포함할 수 있고, 절연 층들(32) 및 역단차형 유전체 재료 부분(65)의 재료들은 실리콘 산화물 및 유전체 금속 산화물들로부터 선택될 수 있다.
제1 재료 및 메모리 필름들(50)의 최외측 층에 대해 선택적으로 제2 재료를 제거하는 에칭 공정은 습식 에칭 용액을 채용하는 습식 에칭 공정일 수 있거나, 또는 에칭제가 증기상으로 후면 트렌치들(79) 내로 도입되는 기체상(건식) 에칭 공정일 수 있다. 예를 들어, 희생 재료 층들(42)이 실리콘 질화물을 포함하는 경우, 에칭 공정은, 예시적인 구조체가 인산을 포함하는 습식 에칭 탱크 내에 침지되는 습식 에칭 공정일 수 있으며, 이는 실리콘 산화물, 실리콘, 및 본 기술 분야에서 채용되는 다양한 다른 재료들에 대해 선택적으로 실리콘 질화물을 에칭한다. 지지 기둥 구조체(20), 역단차형 유전체 재료 부분(65), 및 메모리 스택 구조체들(55)은 구조적 지지를 제공하는 한편, 후면 리세스들(43)은 희생 재료 층들(42)에 의해 이전에 점유된 체적들 내에 존재한다.
각각의 후면 리세스(43)는 공동의 수직 크기보다 큰 측방향 치수를 갖는 측방향으로 연장되는 공동일 수 있다. 다시 말해서, 각각의 후면 리세스(43)의 측방향 치수는 후면 리세스(43)의 높이보다 클 수 있다. 희생 재료 층들(42)의 제2 재료가 제거된 체적들 내에 복수의 후면 리세스들(43)이 형성될 수 있다. 메모리 스택 구조체들(55)이 형성되는 메모리 개구들은 본 명세서에서 후면 리세스들(43)과는 대조적으로 전면 개구들 또는 전면 공동들로 지칭된다. 일 실시예에서, 메모리 어레이 영역(100)은 기판(9, 10) 위에 배치된 복수의 디바이스 레벨들을 갖는 모놀리식 3차원 NAND 스트링들의 어레이를 포함한다. 이러한 경우에, 각각의 배면 리세스(43)는 모놀리식 3차원 NAND 스트링들의 어레이의 각자의 워드 라인을 수용하기 위한 공간을 한정할 수 있다.
복수의 후면 리세스들(43) 각각은 기판(9, 10)의 상단 표면에 실질적으로 평행하게 연장될 수 있다. 후면 리세스(43)는 아래에 놓인 절연 층(32)의 상단 표면 및 위에 놓인 절연 층(32)의 하단 표면에 의해 수직 방향으로 경계지어질 수 있다.
선택적인 페데스탈 채널 부분들(11) 및 반도체 재료 층(10)의 물리적으로 노출된 표면 부분들은 유전체 재료들로의 반도체 재료들의 열적 변환 및/또는 플라즈마 변환에 의해 유전체 재료 부분들로 변환될 수 있다. 예를 들어, 열적 변환 및/또는 플라즈마 변환은 각각의 페데스탈 채널 부분(11)의 표면 부분을 관형 유전체 스페이서(116)로 변환하고, 반도체 재료 층(10)의 각각의 물리적으로 노출된 표면 부분을 평면형 유전체 부분(616)으로 변환하기 위해 채용될 수 있다. 일 실시예에서, 각각의 관형 유전체 스페이서(116)는 토러스(torus)에 위상적으로 동형일 수 있으며, 즉 대체로 링-형상일 수 있다. 본 명세서에 사용되는 바와 같이, 요소의 형상이 구멍을 파괴하지 않거나 토러스의 형상 내로 새로운 구멍을 형성하지 않고서 연속적으로 신장될 수 있는 경우, 요소는 토러스에 위상적으로 동형이다. 관형 유전체 스페이서들(116)은, 페데스탈 채널 부분들(11)과 동일한 반도체 요소를 포함하고 산소 및/또는 질소와 같은 적어도 하나의 비-금속성 요소를 추가로 포함하는 유전체 재료를 포함하여, 관형 유전체 스페이서들(116)의 재료가 유전체 재료이도록 한다. 일 실시예에서, 관형 유전체 스페이서들(116)은 페데스탈 채널 부분들(11)의 반도체 재료의 유전체 산화물, 유전체 질화물, 또는 유전체 산질화물을 포함할 수 있다. 마찬가지로, 각각의 평면형 유전체 부분(616)은, 반도체 재료 층과 동일한 반도체 요소를 포함하고 산소 및/또는 질소와 같은 적어도 하나의 비-금속성 요소를 추가로 포함하는 유전체 재료를 포함하여, 평면형 유전체 부분들(616)의 재료가 유전체 재료이도록 한다. 일 실시예에서, 평면형 유전체 부분들(616)은 반도체 재료 층(10)의 반도체 재료의 유전체 산화물, 유전체 질화물, 또는 유전체 산질화물을 포함할 수 있다.
도 22를 참조하면, 도 13b 내지 도 13d, 도 14a 및 도 14b, 및 도 15a 및 도 15b의 처리 단계는 선택적인 후면 차단 유전체 층들(44), 전기 도전성 층들(46), 절연 스페이서들(74), 및 후면 접촉 비아 구조체(76)를 형성하기 위해 수행될 수 있다.
도 23을 참조하면, 포토레지스트 층은 접촉 레벨 유전체 층(73) 위에 도포될 수 있고, 리소그래피 방식으로 패터닝되어 그 내부에 개구부의 패턴을 형성할 수 있다. 접촉 레벨 유전체 층(73) 및 역단차형 유전 재료 부분(65)을 관통해 에칭하도록 제1 이방성 에칭 공정이 수행될 수 있다. 이방성 에칭 공정은 결정질 에칭 정지 층(284)의 재료들에 대해 선택적으로 접촉 레벨 유전체 층(73) 및 역단차형 유전체 재료 부분(65)의 재료들을 에칭할 수 있다.
접촉 비아 공동들(85, 8Q)은 역단차형 유전체 재료 부분(65)을 관통해 형성된다. 접촉 비아 공동들(85, 8Q)은 에칭 정지 층(284)의 각자의 세그먼트의 상단 표면으로 접촉 레벨 유전체 층(73) 및 역단차형 유전체 재료 부분(65)을 관통해 수직 방향으로 연장되는 워드-라인 접촉 비아 공동들(85)을 포함할 수 있다. 나아가, 접촉 비아 공동들(85, 8Q)은 에칭 정지 층(284)의 수평 방향으로 연장되는 부분의 상단 표면까지 접촉 레벨 유전체 층(73) 및 역단차형 유전체 재료 부분(65)을 관통해 수직 방향으로 연장되는 주변 접촉 비아 공동들(8Q)을 포함할 수 있다. 에칭 정지 층(284)의 각자의 부분은 각각의 비아 공동(85, 8Q)의 하단에 물리적으로 노출된다. 일 실시예에서, 에칭 정지 층(284) 전체는 이 처리 단계에서 다결정 유전체 재료를 포함한다.
도 24를 참조하면, 접촉 비아 공동들(85, 8Q)을 통해 에칭 정지 층(284)의 물리적으로 노출된 하부 부분 내로 이온을 주입하기 위해 이온 주입 공정이 수행될 수 있다. 이온은 탄소, 질소 또는 산소와 같은 비금속 원소를 포함할 수 있다. 접촉 비아 공동들(85, 8Q)의 아래에 놓인 에칭 정지 층(284)의 주입된 부분들은 비정질이 되고, 비정질 재료 부분들(285)로 변환된다. 일 실시예에서, 이온들은 각각의 비정질 재료 부분들(285)과 각자의 아래에 놓인 전기 도전성 층(46) 사이에 위치된 후면 차단 유전체 층(44)의 일부에 주입될 수 있다.
도 25를 참조하면, 비정질 재료 부분들(285) 및 이 비정질 재료 부분(285)의 아래에 놓인 후면 차단 유전체 층(44)의 일부를 제거하기 위해서 제2 이방성 에칭 공정이 수행될 수 있다. 본 개시내용의 일 양태에 따르면, 접촉 비아 공동들(85, 8Q)의 아래에 놓인 에칭 정지 층(284)의 부분들을 비정질화하는 것은 에칭 정지 층(284)의 다결정 재료를 에칭하는 것에 비해서, 제2 이방성 에칭 공정 동안에 비정질 재료 부분(285)의 선택적 에칭을 용이하게 한다. 접촉 비아 공동들(85, 8Q)은 에칭 정지 층(284)의 나머지 부분을 관통해 수직 방향으로 연장된다. 에칭 정지 층의 나머지 수평 부분들은 에칭 정지 플레이트들(182)을 포함한다. 전기 도전성 층(46)의 상단 표면의 세그먼트는 접촉 비아 공동들(85, 8Q)의 하단에서 물리적으로 노출된다.
워드-라인 접촉 비아 공동들(85)은 접촉 레벨 유전체 층(73), 역단차형 유전체 재료 부분(65), 에칭 정지 층(284)의 에칭 정지 플레이트들(182), 및 후면 차단 유전체 층(44)(존재하는 경우)을 관통해 수직 방향으로 연장된다. 주변 접촉 비아 공동들(8Q)은 접촉 레벨 유전체 층(73) 및 역단차형 유전 재료 부분(65)을 관통해 주변 영역(200) 내의 각각의 주변 반도체 디바이스(700)의 도전성 노드로 수직 방향으로 연장된다. 드레인 영역들(63) 위에 접촉 레벨 유전체 층(73)을 관통해 드레인 접촉 비아 공동들(87)이 형성될 수 있다. 드레인 영역들(63) 위에 접촉 레벨 유전체 층(73)을 관통해 드레인 접촉 비아 공동들(87)이 형성될 수도 있다.
적어도 하나의 금속성 재료와 같은 적어도 하나의 도전성 재료가 다양한 접촉 비아 공동에 증착될 수 있고, 적어도 하나의 도전성 재료의 과잉 부분은 접촉 레벨 유전체 층(73)의 상단 표면을 포함하는 수평면 위에서 제거될 수 있다. 하나 이상의 도전성 재료의 나머지 부분들은 다양한 접촉 비아 구조체들(86, 88, 8P)을 포함한다. 접촉 비아 구조체들(86, 88, 8P)은, 전기 도전성 층들(46) 각자 및 에칭 정지 층(284)과 접촉하는 워드-라인 접촉 비아 구조체들(86), 드레인 영역(63) 각자와 접촉하는 드레인 접촉 비아 구조체들(88) 및 주변 영역(200) 내의 주변 반도체 디바이스들(700) 각자와 접촉하는 주변 접촉 비아 구조체들(8P)을 포함한다. 일 실시예에서, 에칭 정지 층(284)은 다결정 알루미늄 산화물 또는 다결정 실리콘 탄화물과 같은 유전체 재료를 포함한다. 따라서, 이 실시예에서, 에칭 정지 플레이트들(182)은 또한 다결정 알루미늄 산화물 또는 다결정 실리콘 탄화물을 포함한다.
본 개시내용의 일 양태에 따르면, 3차원 메모리 디바이스가 제공되며, 이는: 기판(9, 10) 위에 위치된 절연 층들(32)과 전기 도전성 층들(46)의 교번 스택 - 교번 스택(32, 46)은 전기 도전성 층들(46)의 측방향 범위들이 기판(9, 10)으로부터의 수직 거리에 따라 감소하는 계단형 영역(300)을 포함함 -; 교번 스택(32, 46)을 관통해 수직 방향으로 연장되는 메모리 스택 구조체들(55) - 메모리 스택 구조체들(55) 각각은 수직 반도체 채널(60) 및 메모리 소자들의 수직 스택을 포함함 -; 계단형 영역(300)에 위치되고 전기 도전성 층들(46)의 각자의 단부 부분에 중첩하는 에칭 정지 플레이트들(182) - 에칭 정지 플레이트들(182)은 텅스텐 질화물, 텅스텐 탄화물, 텅스텐 탄질물, 알루미늄 산화물, 또는 실리콘 탄화물로부터 선택되는 재료를 포함함 -; 및 계단형 영역(300)에 위치되고, 에칭 정지 플레이트들(182) 각자를 관통해 수직 방향으로 연장되며, 전기 도전성 층들(46) 각자와 접촉하는 접촉 비아 구조체들(예컨대, 워드-라인 접촉 비아 구조체들(86))을 포함한다.
에칭 정지 플레이트들(182)은 접촉 비아 공동들을 형성하는 등방성 에칭 동안에 접촉 비아 공동들(85)에 의해 전기 도전성인 층들(46)이 에칭될 가능성을 감소시킨다. 따라서, 위에 놓인 전기 도전성 층(46), 절연 층(32) 및 아래에 놓인 전기 도전성 층(46)을 관통해 연장되는 워드 라인 접촉 비아 구조체(86)에 의해 다수의 전기 도전성 층들이 전기적으로 단락될 확률은 에칭 정지 플레이트들(182)의 존재로 인해 감소된다.
전술한 내용이 특정한 바람직한 실시예들을 언급하지만, 본 개시내용은 그렇게 제한되지 않는다는 것이 이해될 것이다. 다양한 수정들이 개시된 실시예들에 대해 이루어질 수 있고 그러한 수정들은 본 개시내용의 범위 내에 있도록 의도된다는 것이 당업자에게 떠오를 것이다. 서로 대안이 아닌 모든 실시예들 사이에서 호환성이 추정된다. 단어 "포함한다(comprise 또는 include)"는, 달리 명시적으로 언급되지 않는 한, 단어 "~로 본질적으로 이루어진다(consist essentially of)" 또는 단어 "~로 이루어진다"가 단어 "포함하다"를 대체하는 모든 실시예들을 고려한다. 특정한 구조 및/또는 구성을 채용하는 실시예가 본 개시내용에 예시되는 경우, 본 개시내용은 기능적으로 등가인 임의의 다른 호환가능한 구조들 및/또는 구성들로 실시될 수 있다 - 그러한 대체가 명백히 금지되거나 달리 당업자에게 불가능한 것으로 알려져 있지 않다면 - 는 것이 이해된다. 본 명세서에서 인용된 모든 간행물, 특허 출원 및 특허는 전체적으로 본 명세서에 참고로 포함된다.
Claims (20)
- 3차원 메모리 디바이스로서,
기판 위에 위치된 절연 층들과 전기 도전성 층들의 교번 스택 - 상기 교번 스택은 상기 전기 도전성 층들의 측방향 범위들이 상기 기판으로부터의 수직 거리에 따라 감소하는 계단형 영역을 포함함 -;
상기 교번 스택을 관통해 수직 방향으로 연장되는 메모리 스택 구조체들 - 상기 메모리 스택 구조체들 각각은 수직 반도체 채널 및 메모리 소자들의 수직 스택을 포함함 -;
상기 계단형 영역에 위치되고 상기 전기 도전성 층들 각자의 단부 부분에 중첩하는 에칭 정지 플레이트들 - 상기 에칭 정지 플레이트들은 텅스텐 질화물, 텅스텐 탄화물, 텅스텐 탄질물, 알루미늄 산화물, 또는 실리콘 탄화물로부터 선택되는 재료를 포함함 -; 및
상기 계단형 영역에 위치되고, 상기 에칭 정지 플레이트들 각자를 관통해 수직 방향으로 연장되며, 상기 전기 도전성 층들 각자와 접촉하는 접촉 비아 구조체들을 포함하는, 3차원 메모리 디바이스. - 제1항에 있어서, 상기 에칭 정지 플레이트들은 서로 측방향 및 수직 방향으로 이격되어 있는, 3차원 메모리 디바이스.
- 제2항에 있어서, 상기 에칭 정지 플레이트들은 텅스텐 질화물, 텅스텐 탄화물 또는 텅스텐 탄질물로부터 선택되는 재료를 포함하는, 3차원 메모리 디바이스.
- 제2항에 있어서,
상기 에칭 정지 플레이트들은 0.01 퍼센트 내지 5 퍼센트 범위의 평균 원자 농도로 실리콘 원자를 포함하고;
상기 에칭 정지 플레이트들의 상기 실리콘 원자의 원자 농도는 상기 각각의 에칭 정지 플레이트들 내의 상기 기판으로부터의 수직 거리에 따라 감소하는, 3차원 메모리 디바이스. - 제1항에 있어서, 상기 에칭 정지 플레이트들은 상기 실리콘 탄화물을 포함하는, 3차원 메모리 디바이스.
- 제1항에 있어서, 상기 에칭 정지 플레이트들은 상기 알루미늄 산화물을 포함하는, 3차원 메모리 디바이스.
- 제1항에 있어서, 상기 계단형 영역에 위치된 유전체 스페이서들을 더 포함하고, 상기 유전체 스페이서들의 한 유전체 스페이서가 상기 절연 층들 중 하나의 측벽과 접촉하며 상기 에칭 정지 플레이트들의 한 쌍의 에칭 정지 플레이트들과 접촉하는, 3차원 메모리 디바이스.
- 제7항에 있어서, 상기 유전체 스페이서는 상기 한 쌍의 에칭 정지 플레이트들 내에서 제1 에칭 정지 플레이트의 하단 표면과 접촉하며 상기 한 쌍의 에칭 정지 플레이트들 내에서 제2 에칭 정지 플레이트의 측벽과 접촉하는, 3차원 메모리 디바이스.
- 제1항에 있어서, 상기 에칭 정지 플레이트들 각각은,
평면 하단 표면;
상기 평면 하단 표면의 제1 에지에 인접하는 수직 측벽;
상기 평면 하단 표면의 제2 에지에 인접하는 볼록 표면 세그먼트; 및
상기 수직 측벽의 상단 단부에 인접하고 상기 볼록 표면 세그먼트의 상부 에지에 인접하는 평면 상단 표면을 포함하는, 3차원 메모리 디바이스. - 제9항에 있어서,
상기 전기 도전성 층들 각각은 각자의 후면 차단 유전체 층 내에 매립되고;
상기 에칭 정지 플레이트들 각각의 상기 평면 하단 표면은 상기 후면 차단 유전체 층들 각자의 상단 표면과 접촉하는, 3차원 메모리 디바이스. - 반도체 구조체를 형성하는 방법으로서,
기판 위에 절연 층들과 희생 재료 층들의 교번 스택을 형성하는 단계;
상기 교번 스택을 패터닝함으로써 계단형 영역에 단차형 표면을 형성하는 단계 - 상기 교번 스택은 상기 계단형 영역의 상기 기판으로부터의 수직 거리에 따라 감소하는 가변 측방향 범위를 가짐 -;
상기 희생 재료 층들의 물리적으로 노출된 수평면들로부터 반도체 재료가 선택적으로 성장하는 선택적 증착 공정을 사용하여, 상기 계단형 영역 내의 상기 희생 재료 층들의 상기 물리적으로 노출된 수평면들 위에 반도체 재료 플레이트들을 형성하는 단계;
상기 반도체 재료 플레이트들을 상기 반도체 재료 플레이트들과는 다른 재료 조성을 갖는 에칭 정지 플레이트들로 변환하는 단계;
상기 교번 스택을 관통해 메모리 스택 구조체들을 형성하는 단계 - 상기 메모리 스택 구조체들 각각은 수직 반도체 채널 및 메모리 소자들의 수직 스택을 포함함 -;
적어도 상기 희생 재료 층들을 도전성 재료 층들로 대체하는 단계; 및
상기 에칭 정지 플레이트들 각자를 관통해서 상기 전기 도전성 층들 각자 위에 접촉 비아 구조체들을 형성하는 단계를 포함하는, 반도체 구조체를 형성하는 방법. - 제11항에 있어서, 상기 반도체 재료 플레이트들을 금속성 플레이트들로 변환하는 단계를 더 포함하는, 반도체 구조체를 형성하는 방법.
- 제12항에 있어서, 탄소 및 질소로부터 선택되는 적어도 하나의 원소를 상기 금속성 플레이트들에 주입하여 상기 금속성 플레이트들을 상기 에칭 정지 플레이트들로 변환하는 단계를 더 포함하는, 반도체 구조체를 형성하는 방법.
- 제13항에 있어서, 상기 금속성 플레이트들은 텅스텐을 포함하고, 상기 에칭 정지 플레이트들은 텅스텐 질화물, 텅스텐 탄화물 또는 텅스텐 탄질물로부터 선택되는 재료를 포함하는, 반도체 구조체를 형성하는 방법.
- 제11항에 있어서, 상기 반도체 재료 플레이트들을 상기 에칭 정지 플레이트들로 변환하는 단계는 상기 반도체 재료 플레이트들에 탄소를 주입하는 단계를 포함하고, 상기 에칭 정지 플레이트들은 실리콘 탄화물을 포함하는, 반도체 구조체를 형성하는 방법.
- 제11항에 있어서, 상기 반도체 재료 플레이트들을 형성하는 단계 전에 상기 희생 재료 층들의 측벽들 상에 유전체 스페이서들을 형성하는 단계를 더 포함하는, 반도체 구조체를 형성하는 방법.
- 반도체 구조체를 형성하는 방법으로서,
기판 위에 절연 층들과 희생 재료 층들의 교번 스택을 형성하는 단계;
상기 교번 스택을 패터닝함으로써 계단형 영역에 단차형 표면을 형성하는 단계;
상기 교번 스택 내의 최하층으로부터 상기 교번 스택 내의 최상층까지 상기 단차형 표면 위로 연속해서 연장되는 에칭 정지 층을 형성하는 단계;
상기 에칭 정지 층 위에 역단차형 유전체 재료 부분을 형성하는 단계;
상기 교번 스택을 관통해 메모리 스택 구조체들을 형성하는 단계 - 상기 메모리 스택 구조체들 각각은 수직 반도체 채널 및 메모리 소자들의 수직 스택을 포함함 -;
적어도 상기 희생 재료 층들을 전기 도전성 층들로 대체하는 단계;
상기 역단차형 유전체 재료 부분을 관통해 비아 공동들을 형성하는 단계 - 상기 비아 공동들 각각의 하단에서 상기 에칭 정지 층의 각자의 부분이 물리적으로 노출됨 -;
상기 비아 공동들을 통해서 상기 에칭 정지 층 중 상기 비아 공동들 아래에 놓인 부분들에 이온을 주입하여, 상기 에칭 정지 층 중 상기 주입된 부분들이 비정질이 되도록 하는 단계;
상기 에칭 정지 층의 비정질 상기 주입된 부분들을 제거하는 단계; 및
상기 전기 도전성 층들 각자 위에 상기 비아 공동들의 접촉 비아 구조체들을 형성하는 단계를 포함하는, 반도체 구조체를 형성하는 방법. - 제17항에 있어서,
상기 에칭 정지 층은 다결정 유전체 재료를 포함하고;
상기 에칭 정지 층의 비정질 상기 주입된 부분들은 상기 에칭 정지 층의 비정질 상기 주입된 부분들을 상기 에칭 정지 층 중 상기 이온이 주입되지 않은 다결정 부분들에 선택적으로 에칭하는 에칭 공정을 수행함으로써 제거되는, 반도체 구조체를 형성하는 방법. - 제17항에 있어서, 상기 에칭 정지 층은 알루미늄 산화물을 포함하는, 반도체 구조체를 형성하는 방법.
- 제17항에 있어서, 상기 에칭 정지 층은 실리콘 탄화물을 포함하는, 반도체 구조체를 형성하는 방법.
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