KR102235246B1 - 테라스 영역 내의 두꺼운 워드 라인들을 갖는 3차원 메모리 디바이스 및 그 제조 방법 - Google Patents

테라스 영역 내의 두꺼운 워드 라인들을 갖는 3차원 메모리 디바이스 및 그 제조 방법 Download PDF

Info

Publication number
KR102235246B1
KR102235246B1 KR1020207008531A KR20207008531A KR102235246B1 KR 102235246 B1 KR102235246 B1 KR 102235246B1 KR 1020207008531 A KR1020207008531 A KR 1020207008531A KR 20207008531 A KR20207008531 A KR 20207008531A KR 102235246 B1 KR102235246 B1 KR 102235246B1
Authority
KR
South Korea
Prior art keywords
layers
electrically conductive
layer
dielectric
conductive layers
Prior art date
Application number
KR1020207008531A
Other languages
English (en)
Other versions
KR20200035473A (ko
Inventor
세나카 크리쉬나 카나카메달라
요시히로 가노
라그비어 에스 마카라
얀리 장
진 리우
무르쉐드 초드리
야오-셩 리
Original Assignee
샌디스크 테크놀로지스 엘엘씨
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US15/813,579 external-priority patent/US10461163B2/en
Priority claimed from US15/813,625 external-priority patent/US10453854B2/en
Application filed by 샌디스크 테크놀로지스 엘엘씨 filed Critical 샌디스크 테크놀로지스 엘엘씨
Publication of KR20200035473A publication Critical patent/KR20200035473A/ko
Application granted granted Critical
Publication of KR102235246B1 publication Critical patent/KR102235246B1/ko

Links

Images

Classifications

    • H01L27/11556—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H01L27/1157—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors

Abstract

3차원 메모리 디바이스는 기판 위에 위치된 절연 층들 및 전기 전도성 층들의 교번하는 스택을 포함한다. 메모리 스택 구조물들은 메모리 어레이 영역에 위치되고, 이들 각각은 메모리 필름 및 수직 반도체 채널을 포함한다. 컨택 비아 구조물들은 테라스 영역에 위치되고 전기 전도성 층들 중 각각의 하나와 접촉한다. 전기 전도성 층들 각각은 메모리 어레이 영역 전체에 걸쳐 각각의 제1 두께를 갖고, 테라스 영역 내에서 각각의 제1 두께보다 큰 각각의 제2 두께를 갖는 컨택 부분을 포함한다. 컨택 부분의 더 큰 두께는 컨택 비아 구조물들을 형성하기 위한 컨택 비아 공동들의 형성 동안 관통-에칭(etch-through)을 방지한다.

Description

테라스 영역 내의 두꺼운 워드 라인들을 갖는 3차원 메모리 디바이스 및 그 제조 방법
관련 출원
본 출원은 2017년 11월 15일자로 출원된 미국 정규 특허 출원 제15/813,579호 및 제15/813,625호의 우선권의 이익을 주장하며, 이들의 전체 내용이 본 명세서에 참고로 포함된다.
기술분야
본 개시내용은 일반적으로 반도체 디바이스 분야에 관한 것으로, 특히 테라스 영역 내의 두꺼운 워드 라인을 채용하는 3차원 메모리 디바이스 및 그 제조 방법에 관한 것이다.
셀당 1 비트를 갖는 3차원 수직 NAND 스트링들은 T. Endoh 등의 "Novel Ultra High Density Memory With A Stacked-Surrounding Gate Transistor (S-SGT) Structured Cell" 명칭의 IEDM Proc. (2001) 33-36 논문에 개시되어 있다.
본 개시내용의 일 양태에 따르면, 3차원 메모리 디바이스가, 기판 위에 위치된 절연 층들 및 전기 전도성 층들의 교번하는 스택 - 전기 전도성 층들 각각은 메모리 어레이 영역에서 각각의 제1 두께 및 단차형 테라스 영역에서 각각의 제1 두께보다 큰 각각의 제2 두께를 가짐 -, 메모리 어레이 영역에 위치되고 교번하는 스택을 통해 수직으로 연장되는 메모리 스택 구조물들 - 메모리 스택 구조물들 각각은 메모리 필름 및 수직 반도체 채널을 포함함 -, 및 테라스 영역에 위치되고 전기 전도성 층들 중 각각의 하나와 접촉하는 컨택 비아 구조물(contact via structure)들을 포함한다.
본 개시내용의 다른 양태에 따르면, 3차원 메모리 디바이스를 형성하는 방법이 제공되며, 이는, 기판 위에 절연 층들 및 희생 재료 층들의 교번하는 스택을 형성하는 단계 - 교번하는 스택은, 희생 재료 층들 각각이 존재하는 메모리 어레이 영역, 및 희생 재료 층들이 기판으로부터의 수직 거리의 함수로서 감소하는 각각의 측방향 범위를 갖는 테라스 영역을 포함함 -, 재료가 희생 재료 층들의 물리적으로 노출된 표면들로부터 선택적으로 성장하는 선택적 퇴적 공정을 채용하여, 테라스 영역에서 희생 재료 층들의 물리적으로 노출된 표면들 상에 자가 정렬된(self-aligned) 재료 부분들을 형성하는 단계, 메모리 어레이 영역에서 교번하는 스택을 통해 메모리 스택 구조물들을 형성하는 단계 - 메모리 스택 구조물들 각각은 메모리 필름 및 수직 반도체 채널을 포함함 -, 적어도 희생 재료 층들을 전도성 재료 층들로 대체하는 단계, 및 전도성 재료 층들 중 각각의 하나와 접촉하는 컨택 비아 구조물들을 형성하는 단계를 포함한다.
본 개시내용의 또 다른 양태에 따르면, 3차원 메모리 디바이스가 제공되며, 이는: 기판 위에 위치된 도핑된 반도체 재료를 포함하는 전기 전도성 층들 및 절연 층들의 교번하는 스택 - 교번하는 스택은, 전기 전도성 층들 각각이 존재하는 메모리 어레이 영역, 및 전기 전도성 층들이 기판으로부터의 수직 거리의 함수로서 감소하는 각각의 측방향 범위를 갖는 테라스 영역을 포함함 -; 메모리 어레이 영역에 위치되고 교번하는 스택을 통해 수직으로 연장되는 메모리 스택 구조물들 - 메모리 스택 구조물들 각각은 메모리 필름 및 수직 반도체 채널을 포함함 -; 및 테라스 영역에 위치되고 전기 전도성 층들 중 각각의 하나와 접촉하는 컨택 비아 구조물들을 포함한다. 전기 전도성 층들 각각은 메모리 어레이 영역 전체에 걸쳐 각각의 제1 두께를 갖고, 테라스 영역 내에서 각각의 제1 두께보다 큰 각각의 제2 두께를 갖는 컨택 부분을 포함한다.
본 개시내용의 또 다른 양태에 따르면, 3차원 메모리 디바이스를 형성하는 방법이 제공되며, 이는 다음 단계들을 포함한다: 기판 위에 절연 층들 및 반도체 재료 층들의 교번하는 스택을 형성하는 단계 - 교번하는 스택은, 반도체 재료 층들 각각이 존재하는 메모리 어레이 영역, 및 반도체 재료 층들이 기판으로부터의 수직 거리의 함수로서 감소하는 각각의 측방향 범위를 갖는 테라스 영역을 포함함 -; 반도체 재료가 반도체 재료 층들의 물리적으로 노출된 표면들로부터 성장하고 절연 층들의 표면들로부터는 성장하지 않는 선택적 반도체 퇴적 공정을 채용하여, 테라스 영역에서 반도체 재료 층들의 물리적으로 노출된 표면들 상에 자가 정렬된 반도체 재료 부분들을 형성하는 단계; 자가 정렬된 반도체 재료 부분들 상에 단차형 저부 표면을 포함하는 역-단차형(retro-stepped) 유전체 재료 부분을 형성하는 단계; 메모리 어레이 영역에서 교번하는 스택을 통해 메모리 스택 구조물들을 형성하는 단계 - 메모리 스택 구조물들 각각은 메모리 필름 및 수직 반도체 채널을 포함함 -; 및 역-단차형 유전체 재료 부분을 통해 컨택 비아 구조물들을 형성하는 단계.
도 1은 본 개시내용의 제1 실시예에 따른, 적어도 하나의 주변 디바이스, 반도체 재료 층, 및 게이트 유전체 층의 형성 이후의 제1 예시적인 구조물의 개략적인 수직 단면도이다.
도 2는 본 개시내용의 제1 실시예에 따른, 절연 층들 및 희생 재료 층들의 교번하는 스택의 형성 이후의 제1 예시적인 구조물의 개략적인 수직 단면도이다.
도 3은 본 개시내용의 제1 실시예에 따른, 단차형 테라스들의 형성 이후의 제1 예시적인 구조물의 개략적인 수직 단면도이다.
도 4는 본 개시내용의 제1 실시예에 따른, 컨포멀 유전체 층의 형성 이후의 제1 예시적인 구조물의 개략적인 수직 단면도이다.
도 5는 본 개시내용의 제1 실시예에 따른, 유전체 스페이서들의 형성 이후의 제1 예시적인 구조물의 개략적인 수직 단면도이다.
도 6는 본 개시내용의 제1 실시예에 따른, 자가 정렬된 유전체 재료 부분들의 형성 이후의 제1 예시적인 구조물의 개략적인 수직 단면도이다.
도 7은 본 개시내용의 제1 실시예에 따른, 역-단차형 유전체 재료 부분의 형성 이후의 제1 예시적인 구조물의 개략적인 수직 단면도이다.
도 8a는 본 개시내용의 제1 실시예에 따른, 메모리 개구들 및 지지 개구들의 형성 이후의 제1 예시적인 구조물의 개략적인 수직 단면도이다.
도 8b는 도 8a의 제1 예시적인 구조물의 평면도이다. 수직 평면 A - A'는 도 8a의 단면의 평면이다.
도 9a 내지 도 9h는 본 개시내용의 제1 실시예에 따른, 제2 반도체 채널 층의 퇴적의 처리 단계까지 제1 예시적인 구조물 내의 메모리 개구의 순차적인 개략적인 수직 단면도들이다.
도 10은 본 개시내용의 제1 실시예에 따른, 메모리 스택 구조물들 및 지지 기둥 구조물들의 형성 이후의 제1 예시적인 구조물의 개략적인 수직 단면도이다.
도 11a는 본 개시내용의 제1 실시예에 따른, 후면 트렌치들의 형성 이후의 제1 예시적인 구조물의 개략적인 수직 단면도이다.
도 11b는 도 11a의 제1 예시적인 구조물의 평면도이다. 수직 평면 A - A'는 도 11a의 개략적인 수직 단면도의 평면이다.
도 12는 본 개시내용의 제1 실시예에 따른, 후면 리세스들의 형성 이후의 제1 예시적인 구조물의 개략적인 수직 단면도이다.
도 13a 내지 도 13d는 본 개시내용의 제1 실시예에 따른, 전기 전도성 층들의 형성 동안의 제1 예시적인 구조물의 영역의 순차적인 수직 단면도들이다.
도 14a는 도 13d의 처리 단계들에서의 제1 예시적인 구조물의 개략적인 수직 단면도이다.
도 14b는 도 14a의 제1 예시적인 구조물의 평면도이다. 수직 평면 A - A'는 도 14a의 개략적인 수직 단면도의 평면이다.
도 15a은 본 개시내용의 제1 실시예에 따른, 후면 트렌치들 내부로부터의 퇴적된 전도성 재료의 제거 및 절연 스페이서 및 후면 컨택 구조물의 형성 이후의 제1 예시적인 구조물의 개략적인 수직 단면도이다.
도 15b는 도 15a의 제1 예시적인 구조물의 영역의 확대도이다.
도 16a는 본 개시내용의 제1 실시예에 따른, 추가적인 컨택 비아 구조물들의 형성 이후의 제1 예시적인 구조물의 개략적인 수직 단면도이다.
도 16b는 도 16a의 제1 예시적인 구조물의 평면도이다. 수직 평면 A - A'는 도 16a의 개략적인 수직 단면도의 평면이다.
도 17은 본 개시내용의 제2 실시예에 따른, 자가 정렬된 유전체 재료 부분들의 형성 이후의 제2 예시적인 구조물의 개략적인 수직 단면도이다.
도 18은 본 개시내용의 제2 실시예에 따른, 메모리 스택 구조물들 및 지지 기둥 구조물들의 형성 이후의 제2 예시적인 구조물의 개략적인 수직 단면도이다.
도 19는 본 개시내용의 제2 실시예에 따른, 후면 리세스들의 형성 이후의 제2 예시적인 구조물의 개략적인 수직 단면도이다.
도 20은 본 개시내용의 제2 실시예에 따른, 전기 전도성 층들의 형성, 절연 스페이서 및 후면 컨택 구조물의 형성, 및 추가적인 컨택 비아 구조물들의 형성 이후의 제2 예시적인 구조물의 개략적인 수직 단면도이다.
도 21은 제2 예시적인 구조물의 대안적인 실시예의 개략적인 수직 단면도이다.
도 22는 본 개시내용의 제3 실시예에 따른, 유전체 스페이서들 및 자가 정렬된 전도성 재료 부분들의 형성 이후의 제3 예시적인 구조물의 개략적인 수직 단면도이다.
도 23은 본 개시내용의 제3 실시예에 따른, 메모리 스택 구조물들 및 지지 기둥 구조물들의 형성 이후의 제3 예시적인 구조물의 개략적인 수직 단면도이다.
도 24는 본 개시내용의 제3 실시예에 따른, 후면 리세스들의 형성 이후의 제3 예시적인 구조물의 개략적인 수직 단면도이다.
도 25는 본 개시내용의 제3 실시예에 따른, 전도성 재료 층들의 형성, 절연 스페이서 및 후면 컨택 구조물의 형성, 및 추가적인 컨택 비아 구조물들의 형성 이후의 제3 예시적인 구조물의 개략적인 수직 단면도이다.
도 26은 본 개시내용의 제4 실시예에 따른, 자가 정렬된 전도성 재료 부분들의 형성 이후의 제4 예시적인 구조물의 개략적인 수직 단면도이다.
도 27은 본 개시내용의 제4 실시예에 따른, 메모리 스택 구조물들 및 지지 기둥 구조물들의 형성 이후의 제4 예시적인 구조물의 개략적인 수직 단면도이다.
도 28은 본 개시내용의 제4 실시예에 따른, 후면 리세스들의 형성 이후의 제4 예시적인 구조물의 개략적인 수직 단면도이다.
도 29는 본 개시내용의 제4 실시예에 따른, 전도성 재료 층들의 형성, 절연 스페이서 및 후면 컨택 구조물의 형성, 및 추가적인 컨택 비아 구조물들의 형성 이후의 제4 예시적인 구조물의 개략적인 수직 단면도이다.
도 30은 본 개시내용의 제5 실시예에 따른, 절연 층들 및 반도체 재료 층들의 교번하는 스택의 형성 이후의 제5 예시적인 구조물의 개략적인 수직 단면도이다.
도 31은 본 개시내용의 제5 실시예에 따른, 유전체 스페이서들의 형성 이후의 제5 예시적인 구조물의 개략적인 수직 단면도이다.
도 32는 본 개시내용의 제5 실시예에 따른, 자가 정렬된 반도체 재료 부분들의 형성 이후의 제5 예시적인 구조물의 개략적인 수직 단면도이다.
도 33은 본 개시내용의 제5 실시예에 따른, 메모리 스택 구조물들 및 지지 기둥 구조물들의 형성 이후의 제5 예시적인 구조물의 개략적인 수직 단면도이다.
도 34a는 본 개시내용의 제5 실시예에 따른, 후면 트렌치들의 형성 이후의 제5 예시적인 구조물의 개략적인 수직 단면도이다.
도 34b는 도 34a의 제5 예시적인 구조물의 평면도이다. 수직 평면 A - A'는 도 34a의 개략적인 수직 단면도의 평면이다.
도 35a는 본 개시내용의 제5 실시예에 따른, 후면 리세스들의 형성 이후의 제5 예시적인 구조물의 개략적인 수직 단면도이다.
도 35b는 도 35a의 제5 예시적인 구조물의 평면도이다. 수직 평면 A - A'는 도 35a의 개략적인 수직 단면도의 평면이다.
도 36a는 본 개시내용의 제5 실시예에 따른, 전기 전도성 층들의 형성 이후의 제5 예시적인 구조물의 개략적인 수직 단면도이다.
도 36b는 도 36a의 제5 예시적인 구조물의 평면도이다. 수직 평면 A - A'는 도 36a의 개략적인 수직 단면도의 평면이다.
도 37a은 본 개시내용의 제5 실시예에 따른, 후면 트렌치들 내부로부터의 퇴적된 전도성 재료의 제거, 절연 스페이서 및 후면 컨택 구조물의 형성, 및 추가적인 컨택 비아 구조물들의 형성 이후의 제5 예시적인 구조물의 개략적인 수직 단면도이다.
도 37b는 도 37a의 제5 예시적인 구조물의 평면도이다. 수직 평면 A - A'는 도 37a의 개략적인 수직 단면도의 평면이다.
도 38은 본 개시내용의 제6 실시예에 따른, 절연 층들 및 반도체 재료 층들의 교번하는 스택의 형성 이후의 제6 예시적인 구조물의 개략적인 수직 단면도이다.
도 39는 본 개시내용의 제6 실시예에 따른, 유전체 스페이서들의 형성 이후의 제6 예시적인 구조물의 개략적인 수직 단면도이다.
도 40은 본 개시내용의 제6 실시예에 따른, 자가 정렬된 반도체 재료 부분들의 형성 이후의 제6 예시적인 구조물의 개략적인 수직 단면도이다.
도 41은 본 개시내용의 제6 실시예에 따른, 메모리 스택 구조물들 및 지지 기둥 구조물들의 형성 이후의 제6 예시적인 구조물의 개략적인 수직 단면도이다.
도 42a는 본 개시내용의 제6 실시예에 따른, 후면 트렌치들 및 유전체 벽 구조물들의 형성 이후의 제6 예시적인 구조물의 개략적인 수직 단면도이다.
도 42b는 도 42a의 제6 예시적인 구조물의 평면도이다. 수직 평면 A - A'는 도 42a의 개략적인 수직 단면도의 평면이다.
도 42c는 도 42b의 수직 평면 C - C'를 따른 제6 예시적인 구조물의 개략적인 수직 단면도이다.
도 43a는 본 개시내용의 제6 실시예에 따른, 후면 트렌치들 내부로부터의 퇴적된 전도성 재료의 제거, 절연 스페이서 및 후면 컨택 구조물의 형성, 및 추가적인 컨택 비아 구조물들의 형성 이후의 제6 예시적인 구조물의 개략적인 수직 단면도이다.
도 43b는 도 43a의 제6 예시적인 구조물의 평면도이다. 수직 평면 A - A'는 도 43a의 개략적인 수직 단면도의 평면이다.
위에서 논의된 바와 같이, 본 개시내용은 테라스 영역 내의 두꺼운 워드 라인들을 채용하는 3차원 메모리 디바이스 및 그 제조 방법에 관한 것으로, 그 다양한 양태들이 아래에 기술된다. 본 개시내용의 실시예들은 다중레벨 메모리 구조물을 포함하는 다양한 구조물들을 형성하기 위해 채용될 수 있으며, 그의 비제한적인 예들은 복수의 NAND 메모리 스트링들을 포함하는 3차원 모놀리식 메모리 어레이 디바이스들과 같은 반도체 디바이스들을 포함한다.
도면은 축척대로 도시되지 않는다. 요소들의 중복의 부재가 명백히 기술되거나 명확하게 달리 지시되지 않는 한, 요소의 단일 인스턴스가 도시되는 경우 요소의 다수의 인스턴스들이 중복될 수 있다. "제1", "제2", 및 "제3" 과 같은 서수들은 단지 유사한 요소들을 식별하는 데에 채용되며, 상이한 서수들이 본 개시내용의 명세서 및 청구범위에 전반에 걸쳐 채용될 수 있다. 동일한 도면 부호는 동일한 요소 또는 유사한 요소를 지칭한다. 달리 지시되지 않는 한, 동일한 도면 부호를 갖는 요소들은 동일한 조성을 갖는 것으로 추정된다. 본 명세서에 사용되는 바와 같이, 제2 요소 "상에" 위치된 제1 요소는 제2 요소의 표면의 외부 면 상에 또는 제2 요소의 내부 면 상에 위치될 수 있다. 본 명세서에 사용되는 바와 같이, 제1 요소의 표면과 제2 요소의 표면 사이에 물리적 접촉이 존재하는 경우, 제1 요소는 제2 요소 "상에 직접" 위치된다.
본 명세서에 사용되는 바와 같이, "층"은 두께를 갖는 영역을 포함하는 재료 부분을 지칭한다. 층은 아래에 놓인(underlying) 또는 위에 놓인(overlying) 구조물의 전체에 걸쳐 연장될 수 있거나, 아래에 놓인 또는 위에 놓인 구조물의 범위보다 작은 범위를 가질 수 있다. 또한, 층은 연속적인 구조물의 두께보다 작은 두께를 갖는 균질한 또는 불균질한 연속적인 구조물의 영역일 수 있다. 예를 들어, 층은 연속적인 구조물의 상부 표면과 저부 표면에 있는 또는 그들 사이에 있는 임의의 쌍의 수평 평면들 사이에 위치될 수 있다. 층은 수평으로, 수직으로, 그리고/또는 테이퍼진 표면을 따라 연장될 수 있다. 기판은 하나의 층일 수 있거나, 그 내부에 하나 이상의 층들을 포함할 수 있거나, 그 상에, 그 위에, 그리고/또는 그 아래에 하나 이상의 층들을 가질 수 있다.
모놀리식 3차원 메모리 어레이는, 개재하는 기판 없이 반도체 웨이퍼와 같은 단일 기판 위에 다수의 메모리 레벨들이 형성되는 것이다. 용어 "모놀리식"은 어레이의 각각의 레벨의 층들이 어레이의 각각의 아래에 놓인 레벨의 층들 상에 직접 퇴적된다는 것을 의미한다. 대조적으로, 2차원 어레이들은 별도로 형성되고 이어서 함께 패키징되어 비-모놀리식 메모리 디바이스를 형성할 수 있다. 예를 들어, 발명의 명칭이 "Three-dimensional Structure Memory"인 미국 특허 제5,915,167호에 기술된 바와 같이, 별개의 기판들 상에 메모리 레벨들을 형성하고 메모리 레벨들을 수직으로 적층함으로써 비-모놀리식 적층형 메모리들이 구성되었다. 기판들은 접합 이전에 메모리 레벨들로부터 박화되거나 제거될 수 있지만, 메모리 레벨들은 초기에 별개의 기판들 위에 형성되기 때문에, 그러한 메모리들은 진정한 모놀리식 3차원 메모리 어레이들이 아니다. 본 개시내용의 다양한 3차원 메모리 디바이스들은 모놀리식 3차원 NAND 스트링 메모리 디바이스를 포함하며, 본 명세서에 기술된 다양한 실시예들을 채용하여 제조될 수 있다.
일반적으로, 반도체 다이, 또는 반도체 패키지는 메모리 칩을 포함할 수 있다. 각각의 반도체 패키지는 하나 이상의 다이들(예를 들어, 1개, 2개 또는 4개)을 포함한다. 다이는 독립적으로 명령들을 실행하거나 상태를 보고할 수 있는 가장 작은 유닛이다. 각각의 다이는 하나 이상의 평면들(전형적으로 1개 또는 2개)을 포함한다. 동일한 동시 동작들이 각각의 평면 상에서 일어날 수 있지만, 일부 제한들이 있다. 각각의 평면은 다수의 블록들을 포함하는데, 이는 단일 소거 동작에서 소거될 수 있는 가장 작은 유닛이다. 각각의 블록은 프로그램될 수 있는 가장 작은 유닛, 즉, 판독 동작이 수행될 수 있는 가장 작은 유닛인, 다수의 페이지들을 포함한다.
도 1을 참조하면, 예를 들어, 수직 NAND 메모리 디바이스들을 포함하는 디바이스 구조물을 제조하기 위해 채용될 수 있는, 본 개시내용의 제1 실시예에 따른 제1 예시적인 구조물이 도시되어 있다. 제1 예시적인 구조물은 반도체 기판일 수 있는 기판(9, 10)을 포함한다. 기판은 기판 반도체 층(9) 및 선택적인 반도체 재료 층(10)을 포함할 수 있다. 기판 반도체 층(9)은 반도체 웨이퍼 또는 반도체 재료 층일 수 있고, 적어도 하나의 원소 반도체 재료(예를 들어, 단결정 실리콘 웨이퍼 또는 층), 적어도 하나의 III-V 화합물 반도체 재료, 적어도 하나의 II-VI 화합물 반도체 재료, 적어도 하나의 유기 반도체 재료, 또는 당업계에 알려진 다른 반도체 재료들을 포함할 수 있다. 기판은, 예를 들어, 기판 반도체 층(9)의 최상부 표면일 수 있는 주 표면(7)을 가질 수 있다. 주 표면(7)은 반도체 표면일 수 있다. 일 실시예에서, 주 표면(7)은 단결정 반도체 표면과 같은 단결정 반도체 표면일 수 있다.
본 명세서에 사용되는 바와 같이, "반도체성 재료"는 1.0 × 10-6 S/cm 내지 1.0 × 105 S/cm 범위의 전기 전도도를 갖는 재료를 지칭한다. 본 명세서에 사용되는 바와 같이, "반도체 재료"는 전기 도펀트가 내부에 존재하지 않을 시 1.0 × 10-6 S/cm 내지 1.0 × 105 S/cm 범위의 전기 전도도를 갖는 재료를 지칭하며, 전기 도펀트를 이용한 적합한 도핑 시 1.0 S/cm 내지 1.0 × 105 S/cm 범위의 전기 전도도를 갖는 도핑된 재료를 생성할 수 있다. 본 명세서에 사용되는 바와 같이, "전기 도펀트"는 밴드 구조(band structure) 내의 가전자대에 홀을 추가하는 p-형 도펀트, 또는 밴드 구조 내의 전도대에 전자를 추가하는 n-형 도펀트를 지칭한다. 본 명세서에 사용되는 바와 같이, "전도성 재료"는 1.0 × 105 S/cm 초과인 전기 전도도를 갖는 재료를 지칭한다. 본 명세서에 사용되는 바와 같이, "절연체 재료" 또는 "유전체 재료"는 1.0 × 10-6 S/cm 미만인 전기 전도도를 갖는 재료를 지칭한다. 본 명세서에 사용되는 바와 같이, "고농도로 도핑된 반도체 재료"는, 결정질 재료로서 형성된 바와 같이 또는 (예를 들어, 초기 비정질 상태로부터) 어닐링 공정을 통해 결정질 재료로 전환되는 경우 전도성 재료가 되도록, 즉 1.0 × 105 S/cm 초과인 전기 전도도를 갖도록, 충분히 높은 원자 농도에서 전기 도펀트로 도핑된 반도체 재료를 지칭한다. "도핑된 반도체 재료"는 고농도로 도핑된 반도체 재료일 수 있거나, 또는 1.0 × 10-6 S/cm 내지 1.0 × 105 S/cm 범위의 전기 전도도를 제공하는 농도에서의 전기 도펀트(즉, p-형 도펀트 및/또는 n-형 도펀트)를 포함하는 반도체 재료일 수 있다. "진성 반도체 재료"는 전기 도펀트로 도핑되지 않는 반도체 재료를 지칭한다. 따라서, 반도체 재료는 반도체성 또는 전도성일 수 있고, 진성 반도체 재료 또는 도핑된 반도체 재료일 수 있다. 도핑된 반도체 재료는 그 내부의 전기 도펀트의 원자 농도에 따라 반도체성 또는 전도성일 수 있다. 본 명세서에 사용되는 바와 같이, "금속성 재료"는 적어도 하나의 금속성 원소를 내부에 포함하는 전도성 재료를 지칭한다. 전기 전도도에 대한 모든 측정은 표준 조건에서 이루어진다.
주변 회로부를 위한 적어도 하나의 반도체 디바이스(700)가 기판 반도체 층(9)의 일부분 상에 형성될 수 있다. 적어도 하나의 반도체 디바이스는 예를 들어, 전계 효과 트랜지스터들을 포함할 수 있다. 예를 들어, 적어도 하나의 얕은 트렌치 격리 구조물(720)은, 기판 반도체 층(9)의 부분들을 에칭하고 그 내부에 유전체 재료를 퇴적함으로써 형성될 수 있다. 게이트 유전체 층, 적어도 하나의 게이트 전도체 층, 및 게이트 캡 유전체 층이 기판 반도체 층(9) 위에 형성될 수 있고, 후속적으로 패터닝되어 적어도 하나의 게이트 구조물(750, 752, 754, 758)을 형성할 수 있으며, 그 각각은 게이트 유전체(750), 게이트 전극(752, 754), 및 게이트 캡 유전체(758)를 포함할 수 있다. 게이트 전극(752, 754)은 제1 게이트 전극 부분(752) 및 제2 게이트 전극 부분(754)의 스택을 포함할 수 있다. 적어도 하나의 게이트 스페이서(756)는, 유전체 라이너를 퇴적하고 이방성으로 에칭함으로써 적어도 하나의 게이트 구조물(750, 752, 754, 758) 주위에 형성될 수 있다. 활성 영역들(730)은, 예를 들어, 적어도 하나의 게이트 구조물(750, 752, 754, 758)을 마스킹 구조물들로서 채용하여 전기 도펀트를 도입함으로써, 기판 반도체 층(9)의 상부 부분들에 형성될 수 있다. 필요에 따라 추가의 마스크들이 채용될 수 있다. 활성 영역(730)은 전계 효과 트랜지스터들의 소스 영역들 및 드레인 영역들을 포함할 수 있다.
제1 유전체 라이너(761) 및 제2 유전체 라이너(762)가 선택적으로 형성될 수 있다. 제1 및 제2 유전체 라이너들(761, 762) 각각은 실리콘 산화물 층, 실리콘 질화물 층, 및/또는 유전체 금속 산화물 층을 포함할 수 있다. 본 명세서에 사용되는 바와 같이, 실리콘 산화물은 실리콘 이산화물 뿐만 아니라, 각각의 실리콘 원자에 대해 2개 초과의 또는 2개 미만의 산소 원자를 갖는 비-화학량론적 실리콘 산화물을 포함한다. 실리콘 이산화물이 바람직하다. 예시적인 예에서, 제1 유전체 라이너(761)는 실리콘 산화물 층일 수 있고, 제2 유전체 라이너(762)는 실리콘 질화물 층일 수 있다. 주변 회로부를 위한 적어도 하나의 반도체 디바이스는, 적어도 하나의 NAND 디바이스를 포함할 수 있는, 후속적으로 형성될 메모리 디바이스들을 위한 드라이버 회로를 포함할 수 있다.
실리콘 산화물과 같은 유전체 재료가 적어도 하나의 반도체 디바이스 위에 퇴적될 수 있고, 후속적으로 평탄화되어 평탄화 유전체 층(770)을 형성할 수 있다. 일 실시예에서, 평탄화 유전체 층(770)의 평탄화된 상부 표면은 유전체 라이너들(761, 762)의 상부 표면과 동일 평면 상에 있을 수 있다. 후속적으로, 평탄화 유전체 층(770) 및 유전체 라이너들(761, 762)은 기판 반도체 층(9)의 상부 표면을 물리적으로 노출시키기 위해 구역으로부터 제거될 수 있다. 본 명세서에 사용되는 바와 같이, 표면은 표면이 진공, 또는 기체 상 물질(예컨대 공기)과 물리적으로 접촉하는 경우 "물리적으로 노출"된다.
선택적인 반도체 재료 층(10)은, 존재하는 경우, 예를 들어 선택적 에피택시에 의해, 단결정 반도체 재료의 퇴적에 의해, 적어도 하나의 반도체 디바이스(700)의 형성 이전에, 또는 이후에 기판 반도체 층(9)의 상부 표면 상에 형성될 수 있다. 퇴적된 반도체 재료는 기판 반도체 층(9)의 반도체 재료와 동일하거나 상이할 수 있다. 퇴적된 반도체 재료는 전술된 바와 같이 반도체 기판 층(9)에 채용될 수 있는 임의의 재료일 수 있다. 반도체 재료 층(10)의 단결정 반도체 재료는 기판 반도체 층(9)의 단결정 구조물과 에피택셜 정렬되어 있을 수 있다. 평탄화 유전체 층(770)의 상부 표면 위에 위치된 퇴적된 반도체 재료의 부분들은, 예를 들어 화학적 기계적 평탄화(CMP)에 의해 제거될 수 있다. 이러한 경우에, 반도체 재료 층(10)은 평탄화 유전체 층(770)의 상부 표면과 동일 평면 상에 있는 상부 표면을 가질 수 있다.
적어도 하나의 반도체 디바이스(700)의 영역(즉, 구역)은 본 명세서에서 주변 디바이스 영역(200)으로 지칭된다. 메모리 어레이가 후속적으로 형성되는 영역은 본 명세서에서 메모리 어레이 영역(100)으로 지칭된다. 전기 전도성 층들의 단차형 테라스들을 후속적으로 형성하기 위한 컨택 영역(300)이 메모리 어레이 영역(100)과 주변 디바이스 영역(200) 사이에 제공될 수 있다.
도 2를 참조하면, 교번하는 복수의 제1 재료 층들(절연 층들(32)일 수 있음) 및 제2 재료 층들(희생 재료 층들(42)일 수 있음)의 스택이 기판(9, 10)의 상부 표면 위에 형성된다. 본 명세서에 사용되는 바와 같이, "재료 층"은 그 전체에 걸쳐 재료를 포함하는 층을 지칭한다. 본 명세서에 사용되는 바와 같이, 교번하는 복수의 제1 요소들 및 제2 요소들은 제1 요소들의 인스턴스들 및 제2 요소들의 인스턴스들이 교번하는 구조물을 지칭한다. 교번하는 복수 중 단부 요소가 아닌 제1 요소들의 각각의 인스턴스는 양 면들 상에서 제2 요소들의 2개의 인스턴스들에 의해 인접하고, 교번하는 복수 중 단부 요소가 아닌 제2 요소들의 각각의 인스턴스는 양 단부들 상에서 제1 요소들의 2개의 인스턴스들에 의해 인접한다. 제1 요소들은 그것들 사이에서 동일한 두께를 가질 수 있거나, 또는 상이한 두께들을 가질 수 있다. 제2 요소들은 그것들 사이에서 동일한 두께를 가질 수 있거나, 또는 상이한 두께들을 가질 수 있다. 교번하는 복수의 제1 재료 층들 및 제2 재료 층들은 제1 재료 층들의 인스턴스로 또는 제2 재료 층들의 인스턴스로 시작할 수 있고, 제1 재료 층들의 인스턴스로 또는 제2 재료 층들의 인스턴스로 끝날 수 있다. 일 실시예에서, 제1 요소들의 인스턴스 및 제2 요소들의 인스턴스는 교번하는 복수 내에서 주기성을 가지고 반복되는 유닛을 형성할 수 있다.
각각의 제1 재료 층은 제1 재료를 포함하고, 각각의 제2 재료 층은 제1 재료와 상이한 제2 재료를 포함한다. 일 실시예에서, 각각의 제1 재료 층은 절연 층(32)일 수 있고, 각각의 제2 재료 층은 희생 재료 층일 수 있다. 이러한 경우에, 스택은 교번하는 복수의 절연 층들(32) 및 희생 재료 층들(42)을 포함할 수 있고, 절연 층들(32) 및 희생 재료 층들(42)을 포함하는 교번하는 층들의 프로토타입 스택을 구성한다. 본 명세서에 사용되는 바와 같이, "프로토타입" 구조물 또는 "인-프로세스" 구조물은, 그 안의 적어도 하나의 컴포넌트의 형상 또는 조성이 후속적으로 변형되는 일시적인 구조물을 지칭한다.
교번하는 복수의 스택은 본 명세서에서 교번하는 스택(32, 42)으로 지칭된다. 일 실시예에서, 교번하는 스택(32, 42)은 제1 재료로 구성된 절연 층들(32), 및 절연 층들(32)의 재료와 상이한 제2 재료로 구성된 희생 재료 층들(42)을 포함할 수 있다. 절연 층들(32)의 제1 재료는 적어도 하나의 절연 재료일 수 있다. 이와 같이, 각각의 절연 층(32)은 절연 재료 층일 수 있다. 절연 층들(32)에 채용될 수 있는 절연 재료들은 실리콘 산화물(도핑된 또는 도핑되지 않은 실리케이트 유리 포함), 실리콘 질화물, 실리콘 산질화물, 유기실리케이트 유리(OSG), 스핀-온 유전체 재료, 고 유전상수(고-k) 유전체 산화물(예를 들어, 알루미늄 산화물, 하프늄 산화물 등)로 통상적으로 알려진 유전체 금속 산화물 및 그 실리케이트, 유전체 금속 산질화물 및 그 실리케이트, 및 유기 절연 재료를 포함하지만, 이들로 제한되지 않는다. 일 실시예에서, 절연 층들(32)의 제1 재료는 실리콘 산화물일 수 있다.
희생 재료 층들(42)의 제2 재료는 절연 층들(32)의 제1 재료에 대해 선택적으로 제거될 수 있는 희생 재료이다. 본 명세서에 사용되는 바와 같이, 제거 공정이 제2 재료의 제거율의 적어도 2배인 비율로 제1 재료를 제거하는 경우, 제1 재료의 제거는 제2 재료에 대해 "선택적"이다. 제2 재료의 제거율에 대한 제1 재료의 제거율의 비는 본 명세서에서 제2 재료에 대한 제1 재료의 제거 공정의 "선택도"로 지칭된다.
희생 재료 층들(42)은 절연 재료, 반도체 재료, 또는 전도성 재료를 포함할 수 있다. 희생 재료 층들(42)의 제2 재료는 후속적으로, 예를 들어, 수직 NAND 디바이스의 제어 게이트 전극들로서 기능할 수 있는 전기 전도성 전극들로 대체될 수 있다. 제2 재료의 비제한적인 예들은 실리콘 질화물, 비정질 반도체 재료(예컨대, 비정질 실리콘), 및 다결정 반도체 재료(예컨대, 폴리실리콘)를 포함한다. 제1 실시예에서, 희생 재료 층들(42)은 실리콘 질화물을 포함하는 스페이서 재료 층들일 수 있고, 실리콘 질화물로 본질적으로 이루어질 수 있다.
일 실시예에서, 절연 층들(32)은 실리콘 산화물을 포함할 수 있고, 희생 재료 층들은 실리콘 질화물 희생 재료 층들을 포함할 수 있다. 절연 층들(32)의 제1 재료는, 예를 들어 화학 기상 퇴적(CVD)에 의해 퇴적될 수 있다. 예를 들어, 실리콘 산화물이 절연 층들(32)에 채용되는 경우, 테트라에틸 오르토실리케이트(TEOS)가 CVD 공정을 위한 전구체 재료로서 채용될 수 있다. 희생 재료 층들(42)의 제2 재료는, 예를 들어, CVD 또는 원자층 퇴적(ALD)으로 형성될 수 있다.
희생 재료 층들(42)은 적합하게 패터닝되어, 희생 재료 층들(42)의 대체에 의해 후속적으로 형성될 전도성 재료 부분들이 후속적으로 형성될 모놀리식 3차원 NAND 스트링 메모리 디바이스들의 제어 게이트 전극들과 같은 전기 전도성 전극들로서 기능할 수 있도록 한다. 희생 재료 층들(42)은 기판의 주 표면(7)에 실질적으로 평행하게 연장되는 스트립 형상을 갖는 부분을 포함할 수 있다.
절연 층들(32) 및 희생 재료 층들(42)의 두께들은 20 nm 내지 50 nm의 범위일 수 있지만, 각각의 절연 층(32) 및 각각의 희생 재료 층(42)에 대해 더 작거나 더 큰 두께가 채용될 수 있다. 절연 층(32) 및 희생 재료 층(42)의 쌍들의 반복 수는 2 내지 1,024, 및 전형적으로 8 내지 256의 범위일 수 있지만, 더 많은 반복 수가 또한 채용될 수 있다. 일 실시예에서, 교번하는 스택(32, 42) 내의 각각의 희생 재료 층(42)은 각각의 개별 희생 재료 층(42) 내에서 실질적으로 불변인 균일한 두께를 가질 수 있다.
본 개시내용은, 스페이서 재료 층들이 후속적으로 전기 전도성 층들로 대체되는 희생 재료 층들(42)인 실시예를 채용하여 기술되지만, 희생 재료 층들이 전기 전도성 층들로서 형성되는 실시예들이 본 명세서에서 명백하게 고려된다. 이러한 경우에, 스페이서 재료 층들을 전기 전도성 층들로 대체하기 위한 단계들은 생략될 수 있다.
선택적으로, 절연 캡 층(70)이 교번하는 스택(32, 42) 위에 형성될 수 있다. 절연 캡 층(70)은 희생 재료 층들(42)의 재료와 상이한 유전체 재료를 포함한다. 일 실시예에서, 절연 캡 층(70)은 전술된 바와 같이 절연 층들(32)에 채용될 수 있는 유전체 재료를 포함할 수 있다. 절연 캡 층(70)은 절연 층들(32) 각각보다 큰 두께를 가질 수 있다. 절연 캡 층(70)은 예를 들어 화학 기상 퇴적에 의해 퇴적될 수 있다. 일 실시예에서, 절연 캡 층(70)은 실리콘 산화물 층일 수 있다.
도 3을 참조하면, 주변 회로부를 위한 적어도 하나의 반도체 디바이스를 포함하는 주변 영역(200)과 메모리 어레이 영역(100) 사이에 위치되는 컨택 영역(300) 내에 단차형 공동이 형성될 수 있다. 단차형 공동은, 단차형 공동의 수평 단면 형상이 기판(9, 10)의 상부 표면으로부터의 수직 거리의 함수로서 단계적으로 변화하도록, 다양한 단차형 표면들을 가질 수 있다. 일 실시예에서, 단차형 공동은 처리 단계들의 세트를 반복적으로 수행함으로써 형성될 수 있다. 처리 단계들의 세트는, 예를 들어, 하나 이상의 레벨만큼 공동의 깊이를 수직으로 증가시키는 제1 유형의 에칭 공정, 및 제1 유형의 후속 에칭 공정에서 수직으로 에칭될 구역을 측방향으로 확장시키는 제2 유형의 에칭 공정을 포함할 수 있다. 본 명세서에 사용되는 바와 같이, 교번하는 복수를 포함하는 구조물의 "레벨"은 구조물 내의 제1 재료 층 및 제2 재료 층의 쌍의 상대 위치로서 정의된다.
단차형 공동의 형성 이후에, 교번하는 스택(32, 42)의 주변 부분은 단차형 공동의 형성 이후에 단차형 표면들을 가질 수 있다. 본 명세서에 사용되는 바와 같이, "단차형 표면들"은, 각각의 수평 표면이 수평 표면의 제1 에지로부터 상향으로 연장되는 제1 수직 표면에 인접하도록 그리고 수평 표면의 제2 에지로부터 하향으로 연장되는 제2 수직 표면에 인접하도록 하는, 적어도 2개의 수평 표면들 및 적어도 2개의 수직 표면들을 포함하는 표면들의 세트를 지칭한다. "단차형 공동"은 단차형 표면들을 갖는 공동을 지칭한다.
단차형 공동의 형성에 의해 컨택 영역(300) 내에 테라스 영역이 형성된다. 교번하는 스택(32, 42) 내의 최상부 희생 재료 층(42) 이외의 각각의 희생 재료 층(42)은 교번하는 스택(32, 42) 내의 임의의 위에 놓인 희생 재료 층(42)보다 더 멀리 측방향으로 연장된다. 테라스 영역은, 교번하는 스택(32, 42) 내의 최저부 층으로부터 교번하는 스택(32, 42) 내의 최상부 층까지 연속적으로 연장되는 교번하는 스택(32, 42)의 단차형 표면들을 포함한다. 희생 재료 층들(42)은 테라스 영역에서 기판(9, 10)으로부터의 수직 거리의 함수로서 감소하는 각각의 측방향 범위를 갖는다.
도 4를 참조하면, 컨포멀 유전체 층(122L)이 테라스 영역 내의 교번하는 스택(32, 42)의 단차형 표면들 상에, 절연 캡 층(70) 위에, 그리고 주변 디바이스 영역(200) 내의 물리적으로 노출된 표면들 위에 형성된다. 컨포멀 유전체 층(122L)은 희생 재료 층들(42)의 재료와 상이한 유전체 재료를 포함한다. 제1 실시예에서, 컨포멀 유전체 층(122L)은 실리콘 질화물과 상이한 유전체 재료를 포함한다. 예를 들어, 컨포멀 유전체 층(122L)은 실리콘 산화물, 또는 알루미늄 산화물과 같은 유전체 금속 산화물을 포함할 수 있다. 컨포멀 유전체 층(122L)은 화학 기상 퇴적 또는 원자층 퇴적과 같은 컨포멀 퇴적 공정에 의해 퇴적될 수 있다. 컨포멀 유전체 층(122L)의 두께는 3 nm 내지 30 nm, 예컨대 5 nm 내지 10 nm의 범위의 두께를 가질 수 있지만, 더 작거나 큰 두께도 또한 채용될 수 있다.
도 5를 참조하면, 컨포멀 유전체 층(122L)의 수평 부분들을 제거하기 위해 이방성 에칭 공정이 수행될 수 있다. 희생 재료 층들(42)의 수평 표면들은 이방성 에칭 공정을 위한 정지 표면들로서 채용될 수 있다. 컨포멀 유전체 층(122L)의 각각의 나머지 수직 부분은 유전체 스페이서(122)를 구성한다. 유전체 스페이서들(122)은 절연 층(32) 및 위에 놓인 희생 재료 층(42)의 수직으로 이웃하는 쌍들의 측벽들 상에(즉, 각각의 단(step)의 측벽 상에) 형성된다. 이와 같이, 각각의 유전체 스페이서(122)는 아래에 놓인 절연 층(32) 및 위에 놓인 희생 재료 층(42)의 이웃하는 쌍의 수직으로 일치하는 측벽들과 접촉한다. 일 실시예에서, 테라스 영역 내의 희생 재료 층들의 각각의 측벽의 면적의 90% 초과가 유전체 스페이서들(122) 중 각각의 하나에 의해 접촉될 수 있다. 테라스 영역 내의 절연 층들(32)의 각각의 측벽의 면적의 100%가 유전체 스페이서들(122) 중 각각의 하나에 의해 접촉될 수 있다.
도 6을 참조하면, 자가 정렬된 재료 부분들(142)이, 선택적 퇴적 공정을 채용하여 테라스 영역 내의 희생 재료 층들(42)의 물리적으로 노출된 표면들 상에 형성된다. 선택적 퇴적 공정에서, 재료는 희생 재료 층들(42)의 물리적으로 노출된 표면들로부터 성장하고, 유전체 스페이서들(122)의 표면들로부터는 성장하지 않는다. 자가 정렬된 재료 부분들(142)은 후속적으로 제거되는 희생 재료 부분들을 포함할 수 있다. 제1 실시예에서, 희생 재료 층들(42)은 실리콘 질화물을 포함할 수 있고, 절연 층들(32)은 실리콘 산화물 또는 유전체 금속 산화물을 포함할 수 있고, 선택적 퇴적 공정은, 유전체 스페이서들(122) 및 희생 재료 층들(42)에 의해 덮이는 절연 층들(32)의 표면들로부터 실리콘 질화물을 성장시키지 않으면서, 자가 정렬된 재료 부분들(142)로서 희생 재료 층들(42)의 실리콘 질화물 표면들로부터 자가 정렬된 실리콘 질화물 부분들을 퇴적한다. 이러한 경우, 유전체 스페이서들(122)의 표면들로부터 실리콘 질화물을 성장시키지 않으면서 희생 재료 층들(42)의 실리콘 질화물 표면들로부터의 자가 정렬된 실리콘 질화물 부분들의 퇴적을 유도하기 위해, 희생 재료 층들(42)의 실리콘 질화물 표면들과 유전체 스페이서들(122)의 실리콘 산화물 표면들 또는 유전체 금속 산화물 표면들 사이의 실리콘 질화물의 퇴적에 대한 인큐베이션(incubation) 시간 차이가 채용될 수 있다. 선택적으로, 자가 정렬된 재료 부분들(142)의 단부 부분들은 또한, 실리콘 질화물 재료가 유전체 스페이서들(122)의 상부 표면 위에서 측방향으로 성장함에 따라, 유전체 스페이서들(122)의 상부 표면들 위에 형성될 수 있다. 선택적인 단부 부분들은 만곡된 표면, 및 자가 정렬된 재료 부분들(142)의 나머지 부분들보다 작은 두께를 가질 수 있다.
실리콘 질화물 표면들 상의 실리콘 질화물의 핵형성을 위한 인큐베이션 시간은 본질적으로 0인 반면, 실리콘 산화물 표면들 또는 유전체 금속 산화물들 상의 실리콘 질화물의 핵형성을 위한 인큐베이션 시간은 0이 아니다. 일 실시예에서, 반응물들의 화학종, 퇴적 온도, 및 반응물들의 분압은 유전체 스페이서들(122)의 표면들 상에서의 인큐베이션 시간을 증가시키도록 선택될 수 있다. 예를 들어, 암모니아, 및 실란 및 디클로로실란 중 적어도 하나를 채용하는 플라즈마 강화 원자층 퇴적(PEALD) 공정이, 희생 재료 층들(42)의 물리적으로 노출된 표면들 상에만 실리콘 질화물을 퇴적하는 선택적 퇴적 공정에 채용될 수 있다. 대안적으로, 실리콘 질화물은 선택적 저압 화학 기상 퇴적(LPCVD)에 의해 선택적으로 퇴적될 수 있다. 선택적 퇴적 공정의 지속시간은 유전체 스페이서들(122)의 표면들 상의 실리콘 질화물에 대한 인큐베이션 시간보다 작도록 선택될 수 있어서, 유전체 스페이서들(122)의 표면들로부터의 실리콘 질화물의 성장을 피할 수 있다. 선택적으로, 유전체 스페이서들(122)의 표면들 상의 임의의 핵형성을 제거하기 위해 실리콘 질화물 에치 백(etch back) 공정이 수행될 수 있다. 선택적으로, 자가 정렬된 재료 부분들(142)을 퇴적하기 위해 퇴적 단계 및 에치 백 단계가 다수 회 반복될 수 있다. 자가 정렬된 재료 부분들(142)의 두께는 1 nm 내지 20 nm, 예컨대 2 nm 내지 15 nm 및/또는 5 nm 내지 10 nm의 범위일 수 있지만, 더 작거나 더 큰 두께도 또한 채용될 수 있다.
도 7을 참조하면, 역-단차형 유전체 재료 부분(65)(즉, 절연 충전 재료 부분)은 그 내부에서의 유전체 재료의 퇴적에 의해 단차형 공동 내에 형성될 수 있다. 예를 들어, 실리콘 산화물과 같은 유전체 재료가 단차형 공동 내에 퇴적될 수 있다. 퇴적된 유전체 재료의 잉여 부분들은 예를 들어, 화학적 기계적 평탄화(CMP)에 의해, 절연 캡 층(70)의 상부 표면 위로부터 제거될 수 있다. 단차형 공동을 충전하는 퇴적된 유전체 재료의 나머지 부분은 역-단차형 유전체 재료 부분(65)을 구성한다. 본 명세서에 사용되는 바와 같이, "역-단차형" 요소는, 단차형 표면들, 및 요소가 존재하는 기판의 상부 표면으로부터의 수직 거리의 함수로서 단조적으로 증가하는 수평 단면적을 갖는 요소를 지칭한다. 실리콘 산화물이 역-단차형 유전체 재료 부분(65)에 채용되는 경우, 역-단차형 유전체 재료 부분(65)의 실리콘 산화물은 B, P 및/또는 F와 같은 도펀트로 도핑될 수 있거나, 도핑되지 않을 수 있다.
선택적으로, 드레인 선택 레벨 격리 구조물들(도시되지 않음)이, 절연 캡 층(70), 및 드레인 선택 레벨들에 위치된 희생 재료 층들(42)의 서브세트를 통해 형성될 수 있다. 드레인 선택 레벨 격리 구조물들은, 예를 들어, 드레인 선택 레벨 격리 트렌치들을 형성하고 드레인 선택 레벨 격리 트렌치들을 실리콘 산화물과 같은 유전체 재료로 충전함으로써 형성될 수 있다. 유전체 재료의 잉여 부분들은 절연 캡 층(70)의 상부 표면 위로부터 제거될 수 있다.
역-단차형 유전체 재료 부분(65)은 유전체 스페이서들(122)의 측벽들 상에 형성될 수 있다. 각각의 유전체 스페이서(122)는 역-단차형 유전체 재료 부분(65)의 각각의 측벽과 접촉할 수 있다. 또한, 역-단차형 유전체 재료 부분(65)은 자가 정렬된 재료 부분들(142) 각각과 접촉할 수 있다. 자가 정렬된 재료 부분들(142) 각각은 수평 표면, 및 역-단차형 유전체 재료 부분(65)의 각각의 저부 표면과 접촉하는 테이퍼진 또는 만곡된 표면을 포함할 수 있다. 희생 재료 층들(42)은 자가 정렬된 재료 부분들(142) 및 유전체 스페이서들(122)에 의해 역-단차형 유전체 재료 부분(65)으로부터 측방향으로 그리고 수직으로 이격된다.
도 8a 및 도 8b를 참조하면, 적어도 포토레지스트 층을 포함하는 리소그래피 재료 스택(도시되지 않음)이 절연 캡 층(70) 및 역-단차형 유전체 재료 부분(65) 위에 형성될 수 있고, 리소그래피 방식으로 패터닝되어 내부에 개구들을 형성할 수 있다. 개구들은 메모리 어레이 영역(100) 위에 형성된 제1 세트의 개구들 및 컨택 영역(300) 위에 형성된 제2 세트의 개구들을 포함한다. 리소그래피 재료 스택 내의 패턴은, 패터닝된 리소그래피 재료 스택을 에칭 마스크로서 채용하는 적어도 하나의 이방성 에칭에 의해 절연 캡 층(70) 또는 역-단차형 유전체 재료 부분(65)을 통해, 그리고 교번하는 스택(32, 42)을 통해 전사될 수 있다. 패터닝된 리소그래피 재료 스택 내의 개구들 아래에 놓인 교번하는 스택(32, 42)의 부분들이 에칭되어 메모리 개구들(49) 및 지지 개구들(19)을 형성한다. 본 명세서에 사용되는 바와 같이, "메모리 개구"는 메모리 스택 구조물과 같은 메모리 요소들이 후속적으로 형성되는 구조물을 지칭한다. 본 명세서에 사용되는 바와 같이, "지지 개구"는 다른 요소들을 기계적으로 지지하는 지지 구조물(예컨대, 지지 기둥 구조물)이 후속적으로 형성되는 구조물을 지칭한다. 메모리 개구들(49)은 메모리 어레이 영역(100) 내의 절연 캡 층(70) 및 교번하는 스택(32, 42)의 전체를 통해 형성된다. 지지 개구들(19)은 컨택 영역(300) 내의 역-단차형 유전체 재료 부분(65), 및 단차형 표면들 아래에 놓이는 교번하는 스택(32, 42)의 부분을 통해 형성된다.
메모리 개구들(49)은 교번하는 스택(32, 42)의 전체를 통해 연장된다. 지지 개구들(19)은 교번하는 스택(32, 42) 내의 층들의 서브세트를 통해 연장된다. 교번하는 스택(32, 42)의 재료들을 통해 에칭하기 위해 채용되는 이방성 에칭 공정의 화학 작용은 교번하는 스택(32, 42) 내의 제1 및 제2 재료들의 에칭을 최적화하도록 교대로 이루어질 수 있다. 이방성 에칭은, 예를 들어, 일련의 반응성 이온 에칭일 수 있다. 메모리 개구들(49) 및 지지 개구들(19)의 측벽들은 실질적으로 수직일 수 있거나, 테이퍼질 수 있다. 패터닝된 리소그래피 재료 스택은, 예를 들어, 애싱(ashing)에 의해 후속적으로 제거될 수 있다.
메모리 개구들(49) 및 지지 개구들(19)은, 교번하는 스택(32, 42)의 상부 표면으로부터 적어도 반도체 재료 층(10)의 최상부 표면을 포함하는 수평 평면까지 연장될 수 있다. 일 실시예에서, 반도체 재료 층(10) 내로의 오버에칭은 선택적으로, 반도체 재료 층(10)의 상부 표면이 각각의 메모리 개구(49) 및 각각의 지지 개구(19)의 저부에서 물리적으로 노출된 후에, 수행될 수 있다. 오버에칭은 리소그래피 재료 스택의 제거 이전에, 또는 이후에 수행될 수 있다. 다시 말하면, 반도체 재료 층(10)의 리세스된 표면들은 반도체 재료 층(10)의 리세스되지 않은(un-recessed) 상부 표면들로부터 리세스 깊이만큼 수직으로 오프셋될 수 있다. 리세스 깊이는 예를 들어, 1 nm 내지 50 nm의 범위일 수 있지만, 더 작거나 더 큰 리세스 깊이도 또한 채용될 수 있다. 오버에칭은 선택적이며, 생략될 수 있다. 오버에칭이 수행되지 않으면, 메모리 개구들(49) 및 지지 개구들(19)의 저부 표면들은 반도체 재료 층(10)의 최상부 표면과 동일 평면 상에 있을 수 있다.
메모리 개구들(49) 및 지지 개구들(19) 각각은 기판의 최상부 표면에 실질적으로 수직으로 연장되는 측벽(또는 복수의 측벽들)을 포함할 수 있다. 메모리 개구들(49)의 2차원 어레이가 메모리 어레이 영역(100)에 형성될 수 있다. 지지 개구들(19)의 2차원 어레이가 컨택 영역(300)에 형성될 수 있다. 일 실시예에서, 지지 개구들(19) 각각은 적어도 하나의 자가 정렬된 재료 부분(142)을 통해 수직으로 연장될 수 있다. 일 실시예에서, 지지 개구들(19) 중 적어도 하나는 자가 정렬된 재료 부분들(142) 중 하나만을 통해 수직으로 연장될 수 있다. 대안적으로 또는 추가적으로, 지지 개구들(19) 중 적어도 하나는 자가 정렬된 재료 부분들(142)의 각각의 쌍을 통해 수직으로 연장될 수 있다. 기판 반도체 층(9) 및 반도체 재료 층(10)은 반도체 기판일 수 있는 기판(9, 10)을 집합적으로 구성한다. 대안적으로, 반도체 재료 층(10)은 생략될 수 있고, 메모리 개구들(49) 및 지지 개구들(19)은 기판 반도체 층(9)의 상부 표면까지 연장될 수 있다.
도 9a 내지 도 9h는, 도 8a 및 도 8b의 예시적인 구조물에서의 메모리 개구들(49) 중 하나인 메모리 개구(49)에서의 구조적 변화들을 도시한다. 동일한 구조적 변화가 다른 메모리 개구들(49) 각각에서 그리고 각각의 지지 개구(19)에서 동시에 발생한다.
도 9a를 참조하면, 도 8a 및 도 8b의 예시적인 디바이스 구조물에서의 메모리 개구(49)가 도시되어 있다. 메모리 개구(49)는 절연 캡 층(70), 교번하는 스택(32, 42)을 통해, 그리고 선택적으로 반도체 재료 층(10)의 상부 부분 내로 연장된다. 이러한 처리 단계에서, 각각의 지지 개구(19)는 역-단차형 유전체 재료 부분(65), 교번하는 스택(32, 42) 내의 층들의 서브세트를 통해, 그리고 선택적으로 반도체 재료 층(10)의 상부 부분을 통해 연장될 수 있다. 반도체 재료 층(10)의 상부 표면에 대한 각각의 메모리 개구의 저부 표면의 리세스 깊이는 0 nm 내지 30 nm의 범위일 수 있지만, 더 큰 리세스 깊이가 또한 채용될 수 있다. 선택적으로, 희생 재료 층들(42)은 예를 들어, 등방성 에칭에 의해 측방향 리세스들(도시되지 않음)을 형성하도록 측방향으로 부분적으로 리세스될 수 있다.
도 9b를 참조하면, 선택적인 페데스탈 채널 부분(11)이 예를 들어, 선택적 에피택시에 의해 각각의 메모리 개구(49) 및 각각의 지지 개구(19)의 저부 부분에서 형성될 수 있다. 각각의 페데스탈 채널 부분(11)은 반도체 재료 층(10)의 단결정 반도체 재료와 에피택셜 정렬되어 있는 단결정 반도체 재료를 포함한다. 일 실시예에서, 페데스탈 채널 부분(11)은 반도체 재료 층(10)과 동일한 전도성 유형의 전기 도펀트로 도핑될 수 있다. 일 실시예에서, 각각의 페데스탈 채널 부분(11)의 상부 표면은 희생 재료 층(42)의 상부 표면을 포함하는 수평 평면 위에 형성될 수 있다. 이러한 경우, 적어도 하나의 소스 선택 게이트 전극이, 페데스탈 채널 부분들(11)의 상부 표면들을 포함하는 수평 평면 아래에 위치된 각각의 희생 재료 층(42)을 각각의 전도성 재료 층으로 대체함으로써, 후속적으로 형성될 수 있다. 페데스탈 채널 부분(11)은, 기판(9, 10) 내에 후속적으로 형성될 소스 영역과, 메모리 개구(49)의 상부 부분 내에 후속적으로 형성될 드레인 영역 사이에서 연장되는 트랜지스터 채널의 일부분일 수 있다. 메모리 공동(49')이 페데스탈 채널 부분(11) 위의 메모리 개구(49)의 비충전된 부분 내에 존재한다. 일 실시예에서, 페데스탈 채널 부분(11)은 단결정 실리콘을 포함할 수 있다. 일 실시예에서, 페데스탈 채널 부분(11)은 페데스탈 채널 부분이 접촉하는 반도체 재료 층(10)의 전도성 유형과 동일한 제1 전도성 유형의 도핑을 가질 수 있다. 반도체 재료 층(10)이 존재하지 않는 경우, 페데스탈 채널 부분(11)은 제1 전도성 유형의 도핑을 가질 수 있는 기판 반도체 층(9) 상에 직접 형성될 수 있다.
도 9c를 참조하면, 차단 유전체 층(52), 전하 저장 층(54), 터널링 유전체 층(56), 및 선택적인 제1 반도체 채널 층(601)을 포함하는 층들의 스택이 메모리 개구들(49) 내에 순차적으로 퇴적될 수 있다.
차단 유전체 층(52)은 단일 유전체 재료 층 또는 복수의 유전체 재료 층들의 스택을 포함할 수 있다. 일 실시예에서, 차단 유전체 층은 유전체 금속 산화물로 본질적으로 이루어진 유전체 금속 산화물 층을 포함할 수 있다. 본 명세서에 사용되는 바와 같이, 유전체 금속 산화물은 적어도 하나의 금속성 원소 및 적어도 산소를 포함하는 유전체 재료를 지칭한다. 유전체 금속 산화물은 적어도 하나의 금속성 원소 및 산소로 본질적으로 이루어질 수 있거나, 적어도 하나의 금속성 원소, 산소, 및 질소와 같은 적어도 하나의 비-금속성 원소로 본질적으로 이루어질 수 있다. 일 실시예에서, 차단 유전체 층(52)은 7.9 초과의 유전 상수를 갖는, 즉 실리콘 질화물의 유전 상수보다 큰 유전 상수를 갖는 유전체 금속 산화물을 포함할 수 있다.
유전체 금속 산화물의 비제한적인 예들은 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2), 란타늄 산화물(LaO2), 이트륨 산화물(Y2O3), 탄탈륨 산화물(Ta2O5), 이들의 실리케이트, 이들의 질소-도핑된 화합물, 이들의 합금, 및 이들의 스택을 포함한다. 유전체 금속 산화물 층은 예를 들어, 화학 기상 퇴적(CVD), 원자층 퇴적(ALD), 펄스형 레이저 퇴적(PLD), 액체 소스 미스트 화학 퇴적, 또는 이들의 조합에 의해 퇴적될 수 있다. 유전체 금속 산화물 층의 두께는 1 nm 내지 20 nm의 범위일 수 있지만, 더 작거나 더 큰 두께도 또한 채용될 수 있다. 유전체 금속 산화물 층은 후속적으로, 저장된 전기 전하들이 제어 게이트 전극들로 누설되는 것을 차단하는 유전체 재료 부분으로서 기능할 수 있다. 일 실시예에서, 차단 유전체 층(52)은 알루미늄 산화물을 포함한다. 일 실시예에서, 차단 유전체 층(52)은 상이한 재료 조성들을 갖는 다수의 유전체 금속 산화물 층들을 포함할 수 있다.
대안적으로 또는 추가적으로, 차단 유전체 층(52)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 이들의 조합과 같은 유전체 반도체 화합물을 포함할 수 있다. 일 실시예에서, 차단 유전체 층(52)은 실리콘 산화물을 포함할 수 있다. 이러한 경우, 차단 유전체 층(52)의 유전체 반도체 화합물은 저압 화학 기상 퇴적, 원자층 퇴적, 또는 이들의 조합과 같은 컨포멀 퇴적 방법에 의해 형성될 수 있다. 유전체 반도체 화합물의 두께는 1 nm 내지 20 nm의 범위일 수 있지만, 더 작거나 더 큰 두께도 또한 채용될 수 있다. 대안적으로, 차단 유전체 층(52)은 생략될 수 있고, 후속적으로 형성될 메모리 필름들의 표면들 상의 후면 리세스들의 형성 이후에 후면 차단 유전체 층이 형성될 수 있다.
후속적으로, 전하 저장 층(54)이 형성될 수 있다. 일 실시예에서, 전하 저장 층(54)은 예를 들어, 실리콘 질화물일 수 있는 유전체 전하 트래핑 재료를 포함하는 전하 트래핑 재료의 연속적인 층 또는 패터닝된 개별 부분들일 수 있다. 대안적으로, 전하 저장 층(54)은 예를 들어, 측면 리세스들 내에서 희생 재료 층들(42) 내로 형성됨으로써, 다수의 전기적으로 격리된 부분들(예컨대, 플로팅 게이트들)로 패터닝되는 금속성 재료 또는 도핑된 폴리실리콘과 같은 전도성 재료의 패터닝된 개별 부분들 또는 연속적인 층을 포함할 수 있다. 일 실시예에서, 전하 저장 층(54)은 실리콘 질화물 층을 포함한다. 일 실시예에서, 희생 재료 층들(42) 및 절연 층들(32)은 수직으로 일치하는 측벽들을 가질 수 있고, 전하 저장 층(54)은 단일 연속 층으로서 형성될 수 있다.
다른 실시예에서, 희생 재료 층들(42)은 절연 층들(32)의 측벽들에 대해 측방향으로 리세스될 수 있고, 퇴적 공정과 이방성 에칭 공정의 조합이, 수직으로 이격된 복수의 메모리 재료 부분들로서 전하 저장 층(54)을 형성하기 위해 채용될 수 있다. 본 개시내용은 전하 저장 층(54)이 단일 연속 층인 실시예를 채용하는 것으로 기술되지만, 전하 저장 층(54)이 수직으로 이격된 복수의 메모리 재료 부분들(전하 트래핑 재료 부분들 또는 전기적으로 격리된 전도성 재료 부분들일 수 있음)로 대체되는 실시예들이 본 명세서에서 명백하게 고려된다.
전하 저장 층(54)은 균질한 조성의 단일 전하 저장 층으로서 형성될 수 있거나, 또는 다수의 전하 저장 층들의 스택을 포함할 수 있다. 채용되는 경우, 다수의 전하 저장 층들은, 전도성 재료들(예컨대, 텅스텐, 몰리브덴, 탄탈륨, 티타늄, 백금, 루테늄, 및 이들의 합금과 같은 금속, 또는 텅스텐 규화물, 몰리브덴 규화물, 탄탈륨 규화물, 티타늄 규화물, 니켈 규화물, 코발트 규화물, 또는 이들의 조합과 같은 금속 규화물) 및/또는 반도체 재료들(예를 들어, 적어도 하나의 원소 반도체 요소 또는 적어도 하나의 화합물 반도체 재료를 포함하는 다결정 또는 비정질 반도체 재료)을 포함하는 복수의 이격된 플로팅 게이트 재료 층들을 포함할 수 있다. 대안적으로 또는 추가적으로, 전하 저장 층(54)은 하나 이상의 실리콘 질화물 세그먼트들과 같은 절연 전하 트래핑 재료를 포함할 수 있다. 대안적으로, 전하 저장 층(54)은 예를 들어, 루테늄 나노입자일 수 있는 금속 나노입자와 같은 전도성 나노입자를 포함할 수 있다. 전하 저장 층(54)은 예를 들어 화학 기상 퇴적(CVD), 원자층 퇴적(ALD), 물리 기상 퇴적(PVD), 또는 내부에 전기 전하를 저장하기 위한 임의의 적합한 퇴적 기술에 의해 형성될 수 있다. 전하 저장 층(54)의 두께는 2 nm 내지 20 nm의 범위일 수 있지만, 더 작거나 더 큰 두께도 또한 채용될 수 있다.
터널링 유전체 층(56)은, 적합한 전기 바이어스 조건들 하에서 전하 터널링이 수행될 수 있는 유전체 재료를 포함한다. 전하 터널링은 형성될 모놀리식 3차원 NAND 스트링 메모리 디바이스의 동작 모드에 따라, 고온-캐리어 주입을 통해 또는 파울러-노르드하임 터널링 유도 전하 전달에 의해 수행될 수 있다. 터널링 유전체 층(56)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 유전체 금속 산화물(예컨대, 알루미늄 산화물 및 하프늄 산화물), 유전체 금속 산질화물, 유전체 금속 실리케이트, 이들의 합금, 및/또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 터널링 유전체 층(56)은 제1 실리콘 산화물 층, 실리콘 산질화물 층, 및 제2 실리콘 산화물 층의 스택을 포함할 수 있으며, 이는 흔히 ONO 스택으로서 알려져 있다. 일 실시예에서, 터널링 유전체 층(56)은 실질적으로 탄소가 없는 실리콘 산화물 층 또는 실질적으로 탄소가 없는 실리콘 산질화물 층을 포함할 수 있다. 터널링 유전체 층(56)의 두께는 2 nm 내지 20 nm의 범위일 수 있지만, 더 작거나 더 큰 두께도 또한 채용될 수 있다.
선택적인 제1 반도체 채널 층(601)은 반도체 재료, 예컨대 적어도 하나의 원소 반도체 재료, 적어도 하나의 III-V 화합물 반도체 재료, 적어도 하나의 II-VI 화합물 반도체 재료, 적어도 하나의 유기 반도체 재료, 또는 당업계에 알려진 다른 반도체 재료들을 포함한다. 일 실시예에서, 제1 반도체 채널 층(601)은 비정질 실리콘 또는 폴리실리콘을 포함한다. 제1 반도체 채널 층(601)은 저압 화학 기상 퇴적(LPCVD)과 같은 컨포멀 퇴적 방법에 의해 형성될 수 있다. 제1 반도체 채널 층(601)의 두께는 2 nm 내지 10 nm의 범위일 수 있지만, 더 작거나 더 큰 두께도 또한 채용될 수 있다. 퇴적된 재료 층들(52, 54, 56, 601)로 충전되지 않는 각각의 메모리 개구(49)의 체적 내에 메모리 공동(49')이 형성된다.
도 9d를 참조하면, 선택적인 제1 반도체 채널 층(601), 터널링 유전체 층(56), 전하 저장 층(54), 차단 유전체 층(52)은 적어도 하나의 이방성 에칭 공정을 채용하여 순차적으로 이방성으로 에칭된다. 절연 캡 층(70)의 상부 표면 위에 위치된 제1 반도체 채널 층(601), 터널링 유전체 층(56), 전하 저장 층(54), 및 차단 유전체 층(52)의 부분들은 적어도 하나의 이방성 에칭 공정에 의해 제거될 수 있다. 또한, 각각의 메모리 공동(49')의 저부에서의 제1 반도체 채널 층(601), 터널링 유전체 층(56), 전하 저장 층(54), 및 차단 유전체 층(52)의 수평 부분들은 제거되어, 이들의 나머지 부분들 내에 개구들을 형성할 수 있다. 제1 반도체 채널 층(601), 터널링 유전체 층(56), 전하 저장 층(54), 및 차단 유전체 층(52) 각각은, 다양한 재료 층들에 대해 동일할 수 있거나 동일하지 않을 수 있는, 각각의 에칭 화학 작용을 채용하는 각각의 이방성 에칭 공정에 의해 에칭될 수 있다.
제1 반도체 채널 층(601)의 각각의 나머지 부분은 관형 구성을 가질 수 있다. 전하 저장 층(54)은 전하 트래핑 재료 또는 플로팅 게이트 재료를 포함할 수 있다. 일 실시예에서, 각각의 전하 저장 층(54)은 프로그래밍 시에 전기 전하를 저장하는 전하 저장 영역들의 수직 스택을 포함할 수 있다. 일 실시예에서, 전하 저장 층(54)은, 희생 재료 층들(42)에 인접한 각각의 부분이 전하 저장 영역을 구성하는, 전하 저장 층일 수 있다.
페데스탈 채널 부분(11)의 표면(또는 페데스탈 채널 부분들(11)이 채용되지 않는 경우에 반도체 재료 층(10)의 표면)은 개구 아래에서 제1 반도체 채널 층(601), 터널링 유전체 층(56), 전하 저장 층(54), 및 차단 유전체 층(52)을 통해 물리적으로 노출될 수 있다. 선택적으로, 각각의 메모리 공동(49')의 저부에 있는 물리적으로 노출된 반도체 표면은, 메모리 공동(49') 아래의 리세스된 반도체 표면이 페데스탈 채널 부분(11)의(또는 페데스탈 채널 부분들(11)이 채용되지 않는 경우에 반도체 기판 층(10)의) 최상부 표면으로부터 리세스 거리만큼 수직으로 오프셋되도록, 수직으로 리세스될 수 있다. 터널링 유전체 층(56)이 전하 저장 층(54) 위에 위치된다. 메모리 개구(49) 내의 차단 유전체 층(52), 전하 저장 층(54), 및 터널링 유전체 층(56)의 세트가 메모리 필름(50)을 구성하며, 이는 차단 유전체 층(52) 및 터널링 유전체 층(56)에 의해 주변 재료들로부터 절연되는 (전하 저장 층(54)으로서 구현되는 바와 같은) 복수의 전하 저장 영역들을 포함한다. 일 실시예에서, 제1 반도체 채널 층(601), 터널링 유전체 층(56), 전하 저장 층(54), 및 차단 유전체 층(52)은 수직으로 일치하는 측벽들을 가질 수 있다.
도 9e를 참조하면, 제2 반도체 채널 층(602)이 페데스탈 채널 부분(11)의 반도체 표면 상에, 또는 페데스탈 채널 부분(11)이 생략되는 경우에 반도체 기판 층(10) 상에 직접, 그리고 제1 반도체 채널 층(601) 상에 직접 퇴적될 수 있다. 제2 반도체 채널 층(602)은 반도체 재료, 예컨대 적어도 하나의 원소 반도체 재료, 적어도 하나의 III-V 화합물 반도체 재료, 적어도 하나의 II-VI 화합물 반도체 재료, 적어도 하나의 유기 반도체 재료, 또는 당업계에 알려진 다른 반도체 재료들을 포함한다. 일 실시예에서, 제2 반도체 채널 층(602)은 비정질 실리콘 또는 폴리실리콘을 포함한다. 제2 반도체 채널 층(602)은 저압 화학 기상 퇴적(LPCVD)과 같은 컨포멀 퇴적 방법에 의해 형성될 수 있다. 제2 반도체 채널 층(602)의 두께는 2 nm 내지 10 nm의 범위일 수 있지만, 더 작거나 더 큰 두께도 또한 채용될 수 있다. 제2 반도체 채널 층(602)은 각각의 메모리 개구 내의 메모리 공동(49')을 부분적으로 충전할 수 있거나, 또는 각각의 메모리 개구 내의 공동을 완전히 충전할 수 있다.
제1 반도체 채널 층(601) 및 제2 반도체 채널 층(602)의 재료들은 집합적으로 반도체 채널 재료로 지칭된다. 다시 말해서, 반도체 채널 재료는 제1 반도체 채널 층(601) 및 제2 반도체 채널 층(602) 내의 모든 반도체 재료의 세트이다.
도 9f를 참조하면, 각각의 메모리 개구 내의 메모리 공동(49')이 제2 반도체 채널 층(602)에 의해 완전히 충전되지 않는 경우, 각각의 메모리 개구 내의 메모리 공동(49')의 임의의 나머지 부분을 충전하기 위해 유전체 코어 층(62L)이 메모리 공동(49') 내에 퇴적될 수 있다. 유전체 코어 층(62L)은 실리콘 산화물 또는 유기실리케이트 유리와 같은 유전체 재료를 포함한다. 유전체 코어 층(62L)은 저압 화학 기상 퇴적(LPCVD)과 같은 컨포멀 퇴적 방법에 의해, 또는 스핀 코팅과 같은 자기-평탄화 퇴적 공정에 의해 퇴적될 수 있다.
도 9g를 참조하면, 유전체 코어 층(62L)의 수평 부분은, 예를 들어 절연 캡 층(70)의 상부 표면 위로부터의 리세스 에칭에 의해 제거될 수 있다. 유전체 코어 층(62L)의 각각의 나머지 부분은 유전체 코어(62)를 구성한다. 또한, 절연 캡 층(70)의 상부 표면 위에 위치된 제2 반도체 채널 층(602)의 수평 부분은 리세스 에칭 또는 화학적 기계적 평탄화(CMP)를 채용할 수 있는 평탄화 공정에 의해 제거될 수 있다. 제2 반도체 채널 층(602)의 각각의 나머지 부분은 전체적으로 메모리 개구(49) 내에 또는 전체적으로 지지 개구(19) 내에 위치될 수 있다.
제1 반도체 채널 층(601) 및 제2 반도체 채널 층(602)의 각각의 인접한 쌍은 수직 반도체 채널(60)을 포함하는 수직 NAND 디바이스가 턴온되면 전류가 흐를 수 있는 수직 반도체 채널(60)을 집합적으로 형성할 수 있다. 터널링 유전체 층(56)은 전하 저장 층(54)에 의해 둘러싸이고, 수직 반도체 채널(60)의 일부분을 측방향으로 둘러싼다. 차단 유전체 층(52), 전하 저장 층(54), 및 터널링 유전체 층(56)의 각각의 인접한 세트는 메모리 필름(50)을 집합적으로 구성하며, 이는 거시적 유지 시간으로 전기 전하를 저장할 수 있다. 일부 실시예들에서, 차단 유전체 층(52)이 이 단계에서 메모리 필름(50) 내에 존재하지 않을 수 있고, 차단 유전체 층이 후면 리세스들의 형성 이후에 후속적으로 형성될 수 있다. 본 명세서에 사용되는 바와 같이, 거시적 유지 시간은 24시간을 초과하는 유지 시간과 같은, 영구 메모리 디바이스로서의 메모리 디바이스의 동작에 적합한 유지 시간을 지칭한다.
도 9h를 참조하면, 각각의 유전체 코어(62)의 상부 표면은, 예를 들어 절연 캡 층(70)의 상부 표면과 절연 캡 층(70)의 저부 표면 사이에 위치되는 깊이까지 리세스 에칭에 의해 각각의 메모리 개구 내에 추가로 리세스될 수 있다. 드레인 영역들(63)은 유전체 코어(62) 위의 각각의 리세스된 영역 내에 도핑된 반도체 재료를 퇴적함으로써 형성될 수 있다. 드레인 영역들(63)은 제1 전도성 유형과 반대인 제2 전도성 유형의 도핑을 가질 수 있다. 예를 들어, 제1 전도성 유형이 p-형인 경우, 제2 전도성 유형은 n-형이고, 그 반대로도 가능하다. 드레인 영역들(63) 내의 도펀트 농도는 5.0 × 1019/㎤ 내지 2.0 × 1021/㎤의 범위일 수 있지만, 더 낮거나 더 높은 도펀트 농도도 또한 채용될 수 있다. 도핑된 반도체 재료는, 예를 들어 도핑된 폴리실리콘일 수 있다. 퇴적된 반도체 재료의 잉여 부분들은 드레인 영역들(63)을 형성하기 위해 예를 들어, 화학적 기계적 평탄화(CMP) 또는 리세스 에칭에 의해, 절연 캡 층(70)의 상부 표면 위로부터 제거될 수 있다.
메모리 개구(49) 내의 메모리 필름(50)과 수직 반도체 채널(60)의 각각의 조합은 메모리 스택 구조물(55)을 구성한다. 메모리 스택 구조물(55)은 반도체 채널, 터널링 유전체 층, 전하 저장 층(54)의 부분들로서 구현된 복수의 메모리 요소들, 및 선택적인 차단 유전체 층(52)의 조합이다.
도 10을 참조하면, 각각 메모리 개구들(49) 및 지지 개구들(19) 내의 메모리 개구 충전 구조물들(58) 및 지지 기둥 구조물(20)의 형성 이후의 예시적인 구조물이 도시된다. 메모리 개구(49) 내의 페데스탈 채널 부분(11)(존재하는 경우), 메모리 스택 구조물(55), 유전체 코어(62), 및 드레인 영역(63)의 각각의 조합은 본 명세서에서 메모리 개구 충전 구조물(58)로 지칭된다. 메모리 개구 충전 구조물(58)의 인스턴스가 도 8a 및 도 8b의 구조물의 각각의 메모리 개구(49) 내에 형성될 수 있다. 지지 기둥 구조물(20)의 인스턴스가 도 8a 및 도 8b의 구조물의 각각의 지지 개구(19) 내에 형성될 수 있다. 각각의 지지 개구(19) 내의 페데스탈 채널 부분(11)(존재하는 경우), 메모리 필름(50), 수직 반도체 채널(60), 유전체 코어(62), 및 드레인 영역(63)의 각각의 조합은 각각의 지지 개구들(19)을 충전하고, 지지 기둥 구조물(20)을 구성한다.
각각의 메모리 스택 구조물(55)은 다수의 반도체 채널 층들(601, 602)을 포함할 수 있는 수직 반도체 채널(60), 및 메모리 필름(50)을 포함한다. 메모리 필름(50)은 수직 반도체 채널(60)을 측방향으로 둘러싸는 터널링 유전체 층(56) 및 터널링 유전체 층(56)을 측방향으로 둘러싸는 전하 저장 영역들의 수직 스택(메모리 재료 층(54)으로서 구현됨) 및 선택적인 차단 유전체 층(52)을 포함할 수 있다. 본 개시내용이 메모리 스택 구조물에 대한 예시된 구성을 채용하는 것으로 기술되지만, 본 개시내용의 방법들은 메모리 필름(50)에 대한 그리고/또는 수직 반도체 채널(60)에 대한 상이한 층 스택들 또는 구조물들을 포함하는 대안적인 메모리 스택 구조물들에 적용될 수 있다.
지지 기둥 구조물들(20)의 2차원 어레이가 컨택 영역(300)에 형성될 수 있다. 일 실시예에서, 지지 기둥 구조물들(20) 각각은 적어도 하나의 자가 정렬된 재료 부분(142)을 통해 수직으로 연장될 수 있다. 일 실시예에서, 지지 기둥 구조물들(20) 중 적어도 하나는 자가 정렬된 재료 부분들(142) 중 하나만을 통해 수직으로 연장될 수 있다. 대안적으로 또는 추가적으로, 지지 기둥 구조물들(20) 중 적어도 하나는 자가 정렬된 재료 부분들(142)의 각각의 쌍을 통해 수직으로 연장될 수 있다. 지지 기둥 구조물(20)은 유전체 스페이서(122)와 직접 접촉할 수 있거나 그렇지 않을 수 있다.
도 11a 및 도 11b를 참조하면, 절연 층(32) 및 희생 재료 층들(42)의 교번하는 스택(32, 42) 위에, 그리고 메모리 스택 구조물들(55) 및 지지 기둥 구조물들(20) 위에, 컨택 레벨 유전체 층(73)이 형성될 수 있다. 컨텍 레벨 유전체 층(73)은 희생 재료 층들(42)의 유전체 재료와 상이한 유전체 재료를 포함한다. 예를 들어, 컨택 레벨 유전체 층(73)은 실리콘 산화물을 포함할 수 있다. 컨택 레벨 유전체 층(73)은 두께가 50 nm 내지 500 nm의 범위를 가질 수 있지만, 더 작거나 더 큰 두께도 또한 채용될 수 있다.
포토레지스트 층(도시되지 않음)이 컨택 레벨 유전체 층(73) 위에 도포될 수 있고, 리소그래피 방식으로 패터닝되어 메모리 스택 구조물들(55)의 클러스터들 사이의 구역들에 개구들을 형성한다. 포토레지스트 층 내의 패턴은 이방성 에칭을 채용하여 컨택 레벨 유전체 층(73), 교번하는 스택(32, 42) 및/또는 역-단차형 유전체 재료 부분(65)을 통해 전사되어 후면 트렌치들(79)을 형성할 수 있으며, 이는 컨택 레벨 유전체 층(73)의 상부 표면으로부터 적어도 기판(9, 10)의 상부 표면까지 수직으로 연장되고, 메모리 어레이 영역(100) 및 컨택 영역(300)을 거쳐 측방향으로 연장된다. 일 실시예에서, 후면 트렌치들(79)은 소스 컨택 비아 구조물이 후속적으로 형성될 수 있는 소스 컨택 개구를 포함할 수 있다. 일 실시예에서, 후면 트렌치들(79)은 제1 수평 방향(hd1)을 따라 측방향으로 연장될 수 있고, 제2 수평 방향(hd2)을 따라 서로 측방향으로 이격될 수 있다. 일 실시예에서, 각각의 후면 트렌치(79)는 길이 방향, 즉 제1 수평 방향(hd1)에 관한 병진에 불변인 균일한 폭을 갖는 라인 트렌치일 수 있다. 포토레지스트 층은 예를 들어, 애싱에 의해 제거될 수 있다.
도 12 및 도 13a를 참조하면, 절연 층들(32)의 제1 재료에 대하여 희생 재료 층들(42)의 제2 재료 및 자가 정렬된 재료 부분들(142)을 선택적으로 에칭하는 에칭제가, 예를 들어, 습식 에칭 공정을 채용하여 후면 트렌치들(79) 내로 도입될 수 있다. 희생 재료 층들(42) 및 자가 정렬된 재료 부분들(142)이 제거된 체적들 내에 후면 리세스들(43)이 형성된다. 희생 재료 층들(42)의 제2 재료 및 자가 정렬된 재료 부분들(142)의 제거는 절연 층들(32)의 제1 재료, 역-단차형 유전체 재료 부분(65)의 재료, 반도체 재료 층(10)의 반도체 재료, 및 메모리 필름들(50)의 최외측 층의 재료에 대해 선택적일 수 있다. 일 실시예에서, 희생 재료 층들(42) 및 자가 정렬된 재료 부분들(142)은 실리콘 질화물을 포함할 수 있고, 절연 층들(32) 및 역-단차형 유전체 재료 부분(65)의 재료들은 실리콘 산화물 및 유전체 금속 산화물들로부터 선택될 수 있다.
제1 재료 및 메모리 필름들(50)의 최외측 층에 대해 선택적으로 제2 재료를 제거하는 에칭 공정은 습식 에칭 용액을 채용하는 습식 에칭 공정일 수 있거나, 또는 에칭제가 증기 상으로 후면 트렌치들(79) 내로 도입되는 기체 상(건식) 에칭 공정일 수 있다. 예를 들어, 희생 재료 층들(42) 및 자가 정렬된 재료 부분들(142)이 실리콘 질화물을 포함하는 경우, 에칭 공정은, 예시적인 구조물이 인산을 포함하는 습식 에칭 탱크 내에 침지되는 습식 에칭 공정일 수 있으며, 이는 실리콘 산화물, 실리콘, 및 본 기술 분야에서 채용된 다양한 다른 재료들에 대해 선택적으로 실리콘 질화물을 에칭한다. 지지 기둥 구조물(20), 역-단차형 유전체 재료 부분(65), 및 메모리 스택 구조물들(55)은 구조적 지지를 제공하는 한편, 후면 리세스들(43)은 희생 재료 층들(42) 및 자가 정렬된 재료 부분들(142)에 의해 이전에 점유된 체적들 내에 존재한다.
각각의 후면 리세스(43)는 측방향으로 연장되는 공동일 수 있으며, 이는 공동의 수직 범위보다 큰 측방향 치수를 갖는다. 다시 말하면, 각각의 후면 리세스(43)의 측방향 치수는 후면 리세스(43)의 높이보다 더 클 수 있다. 희생 재료 층들(42)의 제2 재료 및 자가 정렬된 재료 부분들(142)의 재료가 제거된 체적들 내에 복수의 후면 리세스들(43)이 형성될 수 있다. 메모리 스택 구조물들(55)이 형성되는 메모리 개구들은 본 명세서에서 후면 리세스들(43)과 대조적으로 전면 개구들 또는 전면 공동들로 지칭된다. 일 실시예에서, 메모리 어레이 영역(100)은 기판(9, 10) 위에 배치된 복수의 디바이스 레벨들을 갖는 모놀리식 3차원 NAND 스트링들의 어레이를 포함한다. 이러한 경우에, 각각의 후면 리세스(43)는 모놀리식 3차원 NAND 스트링들의 어레이의 각각의 워드 라인을 수용하기 위한 공간을 한정할 수 있다.
복수의 후면 리세스들(43) 각각은 기판(9, 10)의 상부 표면에 실질적으로 평행하게 연장될 수 있다. 후면 리세스(43)는 아래에 놓인 절연 층(32)의 상부 표면 및 위에 놓인 절연 층(32)의 저부 표면에 의해 수직으로 경계지어질 수 있다. 각각의 후면 리세스(43)는, 자가 정렬된 재료 부분(142)이 그로부터 제거되는 체적인 돌출 공동 부분(143)을 포함할 수 있다. 각각의 돌출 공동 부분(143)은, 후면 리세스(43)와 절연 층들(32) 중 위에 놓인 절연 층의 수평 평면 사이의 계면을 포함하는 수평 평면 위에 있는 각각의 후면 리세스(43)의 체적을 포함한다. 일 실시예에서, 각각의 후면 리세스(43)는 전체에 걸쳐 제1 높이(h1)를 갖는 제1 부분, 및 제2 높이(h2)를 갖는 제2 부분을 가질 수 있다. 제1 부분은 후면 리세스(43)의 돌출 공동 부분(143) 아래에 놓이지 않는 각각의 후면 리세스(43)의 체적에 대응한다. 제2 부분은 돌출 공동 부분(143) 및 후면 리세스(43)의 아래에 놓인 세그먼트를 포함하는 각각의 후면 리세스(43)의 체적에 대응한다. 제2 높이(h2)는, 대응하는 돌출 공동 부분(143)의 높이인 자가 정렬된 재료 부분(142)의 수평 부분의 두께만큼 제1 높이(h1)보다 클 수 있다.
선택적인 페데스탈 채널 부분들(11) 및 반도체 재료 층(10)의 물리적으로 노출된 표면 부분들은 유전체 재료들로의 반도체 재료들의 열적 변환 및/또는 플라즈마 변환에 의해 유전체 재료 부분들로 변환될 수 있다. 예를 들어, 열적 변환 및/또는 플라즈마 변환은 각각의 페데스탈 채널 부분(11)의 표면 부분을 관형 유전체 스페이서(116)로 변환하고, 반도체 재료 층(10)의 각각의 물리적으로 노출된 표면 부분을 평면형 유전체 부분(616)으로 변환하기 위해 채용될 수 있다. 일 실시예에서, 각각의 관형 유전체 스페이서(116)는 토러스(torus)에 위상적으로 동형일 수 있으며, 즉 대체로 링-형상일 수 있다. 본 명세서에 사용되는 바와 같이, 요소의 형상이 구멍을 파괴하지 않거나 토러스의 형상 내로 새로운 구멍을 형성하지 않고서 연속적으로 신장될 수 있는 경우, 요소는 토러스에 위상적으로 동형이다. 관형 유전체 스페이서들(116)은, 페데스탈 채널 부분들(11)과 동일한 반도체 요소를 포함하고 산소 및/또는 질소와 같은 적어도 하나의 비-금속성 요소를 추가로 포함하는 유전체 재료를 포함하여, 관형 유전체 스페이서들(116)의 재료가 유전체 재료이도록 한다. 일 실시예에서, 관형 유전체 스페이서들(116)은 페데스탈 채널 부분들(11)의 반도체 재료의 유전체 산화물, 유전체 질화물, 또는 유전체 산질화물을 포함할 수 있다. 마찬가지로, 각각의 평면형 유전체 부분(616)은, 반도체 재료 층과 동일한 반도체 요소를 포함하고 산소 및/또는 질소와 같은 적어도 하나의 비-금속성 요소를 추가로 포함하는 유전체 재료를 포함하여, 평면형 유전체 부분들(616)의 재료가 유전체 재료이도록 한다. 일 실시예에서, 평면형 유전체 부분들(616)은 반도체 재료 층(10)의 반도체 재료의 유전체 산화물, 유전체 질화물, 또는 유전체 산질화물을 포함할 수 있다.
도 13b를 참조하면, 후면 차단 유전체 층(44)이 선택적으로 형성될 수 있다. 후면 차단 유전체 층(44)은, 존재하는 경우, 후면 리세스들(43) 내에 후속적으로 형성될 제어 게이트들을 위한 제어 게이트 유전체로서 기능하는 유전체 재료를 포함한다. 차단 유전체 층(52)이 각각의 메모리 개구 내에 존재하는 경우에, 후면 차단 유전체 층(44)은 선택적이다. 차단 유전체 층(52)이 생략되는 경우에, 후면 차단 유전체 층(44)은 존재한다.
후면 차단 유전체 층(44)은 후면 리세스들(43) 내의 모든 물리적으로 노출된 표면들 상에 형성될 수 있다. 후면 차단 유전체 층(44)은 유전체 스페이서들(122)의 내부 측벽들, 및 돌출 공동 부분들(143) 위에 놓이는 역-단차형 유전체 재료 부분(65)의 저부 표면들 상에 직접 형성될 수 있다. 또한, 후면 차단 유전체 층(44)은 유전체 스페이서들(122) 중 최저부 유전체 스페이서 이외의 각각의 유전체 스페이서(122)의 하부 측벽들의 저부 부분 상에 형성될 수 있다. 후면 차단 유전체 층(44)은 절연 층들(32) 중 최저부 절연 층 이외의 절연 층들(32)의 수평 저부 표면들 상에, 그리고 절연 층들(32) 각각의 수평 상부 표면들 상에 형성된다. 후면 차단 유전체 층(44)은 메모리 개구 충전 구조물들(58) 및 지지 기둥 구조물들(20)의 측벽들의 물리적으로 노출된 부분들 상에 형성된다. 후면 차단 유전체 층(44)은 후면 트렌치(79)의 측벽 상에 형성될 수 있다.
후면 차단 유전체 층(44)은 후면 리세스들(43) 내에서 절연 층들(32)의 수평 표면들 및 메모리 스택 구조물들(55)의 측벽들 상에 직접 형성될 수 있다. 후면 차단 유전체 층(44)이 형성되는 경우, 후면 차단 유전체 층(44)의 형성 이전에 관형 유전체 스페이서들(116) 및 평면형 유전체 부분(616)의 형성은 선택적이다. 일 실시예에서, 후면 차단 유전체 층(44)은 원자층 퇴적(ALD)과 같은 컨포멀 퇴적 공정에 의해 형성될 수 있다. 후면 차단 유전체 층(44)은 본질적으로 알루미늄 산화물로 이루어질 수 있다. 후면 차단 유전체 층(44)의 두께는 1 nm 내지 15 nm, 예컨대 2 내지 6 nm의 범위일 수 있지만, 더 작거나 더 큰 두께도 또한 채용될 수 있다.
후면 차단 유전체 층(44)의 유전체 재료는 알루미늄 산화물과 같은 유전체 금속 산화물, 적어도 하나의 전이 금속 원소의 유전체 산화물, 적어도 하나의 란탄족 원소의 유전체 산화물, 알루미늄, 적어도 하나의 전이 금속 원소, 및/또는 적어도 하나의 란탄족 원소의 조합의 유전체 산화물일 수 있다. 대안적으로 또는 추가적으로, 후면 차단 유전체 층(44)은 실리콘 산화물 층을 포함할 수 있다. 후면 차단 유전체 층(44)은 화학 기상 퇴적 또는 원자층 퇴적과 같은 컨포멀 퇴적 방법에 의해 퇴적될 수 있다. 후면 차단 유전체 층(44)은 후면 트렌치들(79)의 측벽들, 절연 층들(32)의 수평 표면들 및 측벽들, 후면 리세스들(43)에 물리적으로 노출되는 메모리 스택 구조물들(55)의 측벽 표면들의 부분들, 및 평면형 유전체 부분(616)의 상부 표면 상에 형성된다. 후면 공동(79')이, 후면 차단 유전체 층(44)으로 충전되지 않은 각각의 후면 트렌치(79)의 부분 내에 존재한다.
도 13c를 참조하면, 금속성 배리어 층(46A)이 후면 리세스들(43) 내에 퇴적될 수 있다. 금속성 배리어 층(46A)은 후속적으로 퇴적될 금속성 충전 재료에 대한 확산 배리어 층 및/또는 접착 촉진 층으로서 기능할 수 있는 전기 전도성 금속성 재료를 포함한다. 금속성 배리어 층(46A)은 전도성 금속성 질화물 재료, 예컨대 TiN, TaN, WN, 또는 그의 스택을 포함할 수 있거나, 또는 TiC, TaC, WC, 또는 그의 스택과 같은 전도성 금속성 카바이드 재료를 포함할 수 있다. 일 실시예에서, 금속성 배리어 층(46A)은 화학 기상 퇴적(CVD) 또는 원자층 퇴적(ALD)과 같은 컨포멀 퇴적 공정에 의해 퇴적될 수 있다. 금속성 배리어 층(46A)의 두께는 2 nm 내지 8 nm, 예컨대 3 nm 내지 6 nm의 범위일 수 있지만, 더 작거나 더 큰 두께도 또한 채용될 수 있다. 일 실시예에서, 금속성 배리어 층(46A)은 TiN과 같은 전도성 금속 질화물로 본질적으로 이루어질 수 있다.
도 13d, 도 14a, 및 도 14b를 참조하면, 금속 충전 재료가 복수의 후면 리세스들(43) 내에, 적어도 하나의 후면 트렌치(79)의 측벽들 상에, 그리고 컨택 레벨 유전체 층(73)의 상부 표면 위에 퇴적되어, 금속성 충전 재료 층(46B)을 형성한다. 금속성 충전 재료는, 예를 들어 화학 기상 퇴적(CVD), 원자층 퇴적(ALD), 무전해 도금, 전기도금, 또는 이들의 조합일 수 있는 컨포멀 퇴적 방법에 의해 퇴적될 수 있다. 일 실시예에서, 금속성 충전 재료 층(46B)은 적어도 하나의 원소 금속으로 본질적으로 이루어질 수 있다. 금속성 충전 재료 층(46B)의 적어도 하나의 원소 금속은, 예를 들어 텅스텐, 코발트, 루테늄, 티타늄, 및 탄탈륨으로부터 선택될 수 있다. 일 실시예에서, 금속성 충전 재료 층(46B)은 단일 원소 금속으로 본질적으로 이루어질 수 있다. 일 실시예에서, 금속성 충전 재료 층(46B)은 WF6과 같은 불소-함유 전구체 가스를 채용하여 퇴적될 수 있다. 일 실시예에서, 금속성 충전 재료 층(46B)은 불순물로서 잔류 레벨의 불소 원자를 포함하는 텅스텐 층일 수 있다. 금속성 충전 재료 층(46B)은 금속성 배리어 층(46A)에 의해 절연 층들(32) 및 메모리 스택 구조물들(55)로부터 이격되며, 금속성 배리어 층(46A)은 그를 통한 불소 원자의 확산을 차단하는 금속성 배리어 층이다.
복수의 전도성 재료 층들(46)이 복수의 후면 리세스들(43) 내에 형성될 수 있고, 연속적인 금속성 재료 층(46L)이 각각의 후면 트렌치(79)의 측벽들 상에 그리고 컨텍 레벨 유전체 층(73) 위에 형성될 수 있다. 각각의 전도성 재료 층(46)은 절연 층들(32)의 쌍과 같은 유전체 재료 층들의 수직으로 이웃하는 쌍 사이에 위치되는 금속성 배리어 층(46A)의 일부분 및 금속성 충전 재료 층(46B)의 일부분을 포함한다. 연속적인 금속성 재료 층(46L)은 후면 트렌치들(79) 내에 또는 컨택 레벨 유전체 층(73) 위에 위치되는 금속성 배리어 층(46A)의 연속적인 부분 및 금속성 충전 재료 층(46B)의 연속적인 부분을 포함한다.
각각의 희생 재료 층(42)은 전도성 재료 층(46)으로 대체될 수 있다. 후면 차단 유전체 층(44) 및 연속적인 금속성 재료 층(46L)으로 충전되지 않는 각각의 후면 트렌치(79)의 부분 내에 후면 공동(79')이 존재한다. 관형 유전체 스페이서(116)가 페데스탈 채널 부분(11)을 측방향으로 둘러싼다. 최저부 전도성 재료 층(46)은 전도성 재료 층들(46)의 형성 시에 각각의 관형 유전체 스페이서(116)를 측방향으로 둘러싼다. 본 개시내용의 일 양태에 따르면, 전도성 재료 층들(46) 각각은 메모리 어레이 영역(100) 및 컨택 영역(300)의 각각의 세그먼트 전체에 걸쳐 각각의 제1 두께(t1)를 가질 수 있고, 테라스 영역 내에서 각각의 제1 두께(t1)보다 큰 각각의 제2 두께(t2)를 갖는 컨택 부분(contact portion, CP)을 포함한다. 자가 정렬된 재료 부분들(142)의 선택적인 만곡된 단부 부분들이 유전체 스페이서들(122)의 상부 표면들 위에 형성되는 경우, 전기 전도성 층들(46) 각각은, 선택적으로 또한, 컨택 부분에 인접하고 각각의 제1 두께(t1)보다 작은 두께를 갖고 각각의 자가 정렬된 재료 부분(142)의 만곡된 단부 부분에 의해 이전에 점유되었던 공간에서 유전체 스페이서들(122) 중 각각의 하나 위에 놓이는, 측방향으로 연장된 부분(laterally extending portion, LEP)을 포함할 수 있다.
도 15a 및 도 15b를 참조하면, 연속적인 전기 전도성 재료 층(46L)의 퇴적된 금속성 재료는, 예를 들어 등방성 습식 에칭, 이방성 건식 에칭, 또는 이들의 조합에 의해, 각각의 후면 트렌치(79)의 측벽들로부터 그리고 컨택 레벨 유전체 층(73) 위로부터 에치 백된다. 후면 리세스들(43) 내의 퇴적된 금속성 재료의 각각의 나머지 부분은 전도성 재료 층(46)을 구성한다. 각각의 전도성 재료 층(46)은 전도성 라인 구조물일 수 있다. 따라서, 희생 재료 층들(42)은 전도성 재료 층들(46)로 대체된다.
각각의 전도성 재료 층(46)은, 동일한 레벨에 위치된 복수의 제어 게이트 전극들, 및 동일한 레벨에 위치된 복수의 제어 게이트 전극들과 전기적으로 상호접속하는, 즉 전기적으로 단락되는, 워드 라인의 조합으로서 기능할 수 있다. 각각의 전도성 재료 층(46) 내의 복수의 제어 게이트 전극들은 메모리 스택 구조물들(55)을 포함하는 수직 메모리 디바이스들을 위한 제어 게이트 전극들이다. 다시 말하면, 각각의 전도성 재료 층(46)은 복수의 수직 메모리 디바이스들을 위한 공통 제어 게이트 전극으로서 기능하는 워드 라인일 수 있다.
일 실시예에서, 연속적인 전기 전도성 재료 층(46L)의 제거는 후면 차단 유전체 층(44)의 재료에 대해 선택적일 수 있다. 이러한 경우에, 후면 차단 유전체 층(44)의 수평 부분은 각각의 후면 트렌치(79)의 저부에 존재할 수 있다. 다른 실시예에서, 연속적인 전기 전도성 재료 층(46L)의 제거는 후면 차단 유전체 층(44)의 재료에 대해 선택적이지 않을 수 있거나, 후면 차단 유전체 층(44)은 채용되지 않을 수 있다. 평면형 유전체 부분들(616)은 연속적인 전기 전도성 재료 층(46L)의 제거 동안 제거될 수 있다. 후면 공동이 각각의 후면 트렌치(79) 내에 존재한다.
절연 재료 층이 컨포멀 퇴적 공정에 의해 적어도 하나의 후면 트렌치(79) 내에 그리고 컨택 레벨 유전체 층(73) 위에 형성될 수 있다. 예시적인 컨포멀 퇴적 공정들은 화학 기상 퇴적 및 원자층 퇴적을 포함하지만, 이들로 한정되지 않는다. 절연 재료 층은 실리콘 산화물, 실리콘 질화물, 유전체 금속 산화물, 유기실리케이트 유리, 또는 이들의 조합과 같은 절연 재료를 포함한다. 일 실시예에서, 절연 재료 층은 실리콘 산화물을 포함할 수 있다. 절연 재료 층은, 예를 들어 저압 화학 기상 퇴적(LPCVD) 또는 원자층 퇴적(ALD)에 의해 형성될 수 있다. 절연 재료 층의 두께는 2 nm 내지 60 nm의 범위일 수 있지만, 더 작거나 더 큰 두께도 또한 채용될 수 있다.
후면 차단 유전체 층(44)이 존재하는 경우, 절연 재료 층은 후면 차단 유전체 층(44)의 표면들 상에 직접, 그리고 전도성 재료 층들(46)의 측벽들 상에 직접 형성될 수 있다. 후면 차단 유전체 층(44)이 채용되지 않는 경우, 절연 재료 층은 절연 층들(32)의 측벽들 상에 직접, 그리고 전도성 재료 층들(46)의 측벽들 상에 직접 형성될 수 있다.
컨택 레벨 유전체 층(73) 위로부터 그리고 각각의 후면 트렌치(79)의 저부에서 절연 재료 층의 수평 부분들을 제거하기 위해, 이방성 에칭이 수행된다. 절연 재료 층의 각각의 나머지 부분은 절연 스페이서(74)를 구성한다. 후면 공동이 각각의 절연 스페이서(74)에 의해 둘러싸인 체적 내에 존재한다. 반도체 재료 층(10)의 상부 표면은 각각의 후면 트렌치(79)의 저부에서 물리적으로 노출될 수 있다.
소스 영역(61)은 반도체 재료 층(10)의 물리적으로 노출된 표면 부분들 내로의 전기 도펀트의 주입에 의해 각각의 후면 공동 아래의 반도체 재료 층(10)의 표면 부분에 형성될 수 있다. 각각의 소스 영역(61)은 절연 스페이서(74)를 통하는 각각의 개구 아래에 놓이는 기판(9, 10)의 표면 부분 내에 형성된다. 주입 공정 동안의 주입된 도펀트 원자의 스트래글 및 후속 활성화 어닐링 공정 동안의 주입된 도펀트 원자의 측방향 확산으로 인해, 각각의 소스 영역(61)은 절연 스페이서(74)를 통하는 개구의 측방향 범위보다 더 큰 측방향 범위를 가질 수 있다.
소스 영역(61)과 복수의 페데스탈 채널 부분들(11) 사이에서 연장되는 반도체 재료 층(10)의 상부 부분은 복수의 전계 효과 트랜지스터들을 위한 수평 반도체 채널(59)을 구성한다. 수평 반도체 채널(59)은 각각의 페데스탈 채널 부분들(11)을 통해 다수의 수직 반도체 채널들(60)에 접속된다. 수평 반도체 채널(59)은 소스 영역(61) 및 복수의 페데스탈 채널 부분들(11)과 접촉한다. 교번하는 스택(32, 46) 내의 전도성 재료 층들(46)의 형성 시에 제공되는 최저부 전도성 재료 층(46)은 전계 효과 트랜지스터들을 위한 선택 게이트 전극을 포함할 수 있다. 각각의 소스 영역(61)은 반도체 기판(9, 10)의 상부 부분에 형성된다. 반도체 채널들(59, 11, 60)은 각각의 소스 영역(61)과 드레인 영역들(63)의 각각의 세트 사이에서 연장된다. 반도체 채널들(59, 11, 60)은 메모리 스택 구조물들(55)의 수직 반도체 채널들(60)을 포함한다.
후면 컨택 비아 구조물(76)이 각각의 후면 공동 내에 형성될 수 있다. 각각의 컨택 비아 구조물(76)은 각각의 공동을 충전할 수 있다. 컨택 비아 구조물들(76)은 후면 트렌치(79)의 나머지 비충전된 체적(즉, 후면 공동) 내에 적어도 하나의 전도성 재료를 퇴적함으로써 형성될 수 있다. 예를 들어, 적어도 하나의 전도성 재료는 전도성 라이너(76A) 및 전도성 충전 재료 부분(76B)을 포함할 수 있다. 전도성 라이너(76A)는 전도성 금속성 라이너, 예컨대 TiN, TaN, WN, TiC, TaC, WC, 이들의 합금, 또는 이들의 스택을 포함할 수 있다. 전도성 라이너(76A)의 두께는 3 nm 내지 30 nm의 범위일 수 있지만, 더 작거나 더 큰 두께도 또한 채용될 수 있다. 전도성 충전 재료 부분(76B)은 금속 또는 금속 합금을 포함할 수 있다. 예를 들어, 전도성 충전 재료 부분(76B)은 W, Cu, Al, Co, Ru, Ni, 이들의 합금, 또는 이들의 스택을 포함할 수 있다.
적어도 하나의 전도성 재료는, 교번하는 스택(32, 46) 위에 놓인 컨택 레벨 유전체 층(73)을 정지 층으로서 채용하여 평탄화될 수 있다. 화학적 기계적 평탄화(CMP) 공정이 채용되는 경우, 컨택 레벨 유전체 층(73)은 CMP 정지 층으로서 채용될 수 있다. 후면 트렌치들(79) 내의 적어도 하나의 전도성 재료의 각각의 나머지 연속적인 부분은 후면 컨택 비아 구조물(76)을 구성한다.
후면 컨택 비아 구조물(76)은 교번하는 스택(32, 46)을 통해 연장되고, 소스 영역(61)의 상부 표면과 접촉한다. 후면 차단 유전체 층(44)이 채용되는 경우, 후면 컨택 비아 구조물(76)은 후면 차단 유전체 층(44)의 측벽과 접촉할 수 있다.
도 16a 및 도 16b를 참조하면, 추가적인 컨택 비아 구조물들(88, 86, 8P)이 컨택 레벨 유전체 층(73)를 통해, 그리고 선택적으로 역-단차형 유전체 재료 부분(65)을 통해 형성될 수 있다. 예를 들어, 드레인 컨택 비아 구조물들(88)은 각각의 드레인 영역(63) 상의 컨택 레벨 유전체 층(73)을 통해 형성될 수 있다. 컨택 비아 공동들이 테라스 영역에 형성되고, 전도성 재료로 충전되어 워드 라인 컨택 비아 구조물들(86)을 형성한다. 워드 라인 컨택 비아 구조물들(86)은 컨택 레벨 유전체 층(73)을 통해, 그리고 역-단차형 유전체 재료 부분(65)을 통해 전도성 재료 층들(46) 상에 형성될 수 있다. 워드 라인 컨택 비아 구조물들(86)은 전도성 재료 층들(46) 중 각각의 하나에 전기적으로 단락되는 컨택 비아 구조물들이다. 주변 디바이스 컨택 비아 구조물들(8P)은 주변 디바이스들의 각각의 노드들 상에 직접 역-단차형 유전체 재료 부분(65)을 통해 형성될 수 있다.
각각의 전도성 재료 층(46)은 전기 전도성 층이고, NAND 어레이들을 위한 제어 게이트 전극들, 소스 선택 게이트 전극, 또는 드레인 선택 게이트 전극과 통합된 워드 라인으로서 기능할 수 있다. 전도성 재료 층들(46) 각각은 메모리 어레이 영역(100) 및 컨택 영역(300)의 각각의 세그먼트 전체에 걸쳐 각각의 제1 두께(t1)를 가질 수 있고, 테라스 영역 내에서 각각의 제1 두께(t1)보다 큰 각각의 제2 두께(t2)를 갖는 컨택 부분(CP)을 포함한다. 컨택 부분(CP)은 메모리 어레이 영역(100)으로부터 원위에 있는 각각의 전도성 재료 층(46)의 원위 단부 부분이다. 전기 전도성 층들(46) 각각은, 선택적으로 또한, 컨택 부분에 인접하고 각각의 제1 두께(t1)보다 작은 두께를 갖고 유전체 스페이서들(122) 중 각각의 하나 위에 놓이는, 측방향으로 연장되는 부분(LEP)을 포함할 수 있다.
메모리 어레이 영역(100) 내에 위치된 전도성 재료 층들(46)의 세그먼트들에 대한 컨택 부분(CP)들의 증가된 두께는, 컨택 비아 공동들을 형성하는 에칭 동안에 컨택 비아 공동들에 의해 전도성 재료 층들(46)이 관통 에칭될 가능성을 감소시킨다. 따라서, 위에 놓인 전기 전도성 층(46), 절연 층(32), 및 아래에 놓인 전기 전도성 층(46)을 통해 연장되는 워드 라인 컨택 비아 구조물(86)에 의해 다수의 전기 전도성 층들(예컨대, 워드 라인들)을 전기적으로 단락시킬 확률은, 각각의 제2 두께(t2)를 갖는 컨택 부분(CP)들의 존재로 인해 감소한다.
도 17을 참조하면, 본 개시내용의 제2 실시예에 따른 제2 예시적인 구조물은, 도 4 및 도 5의 처리 단계들을 생략함으로써, 그리고 도 6의 처리 단계들을 수행함으로써, 도 3의 제1 예시적인 구조물로부터 도출될 수 있다. 다시 말하면, 컨포멀 유전체 층(122L) 및 유전체 스페이서들(122)의 형성이 제2 실시예에서 생략된다.
선택적 퇴적 공정은 테라스 영역에서 희생 재료 층들(42)의 상부 표면들의 물리적으로 노출된 부분들로부터 그리고 원위 측벽들로부터 자가 정렬된 재료 부분들(242)을 성장시키기 위해 수행될 수 있다. 자가 정렬된 재료 부분들(242)은 희생 재료 부분들(42) 각각의 상부 표면 및 측벽 표면으로부터 성장할 수 있다. 선택적 퇴적 공정은 제1 실시예에서와 동일할 수 있다. 제2 실시예에서, 희생 재료 층들(42)은 실리콘 질화물을 포함할 수 있고, 절연 층들(32)은 실리콘 산화물을 포함할 수 있고, 선택적 퇴적 공정은, 절연 층들(32)의 실리콘 산화물 표면들로부터 실리콘 질화물을 성장시키지 않으면서, 자가 정렬된 재료 부분들(242)로서 희생 재료 층들(42)의 실리콘 질화물 표면들로부터 자가 정렬된 실리콘 질화물 부분들을 퇴적한다. 이러한 경우, 절연 층들(32)의 실리콘 산화물 표면들로부터 실리콘 질화물을 성장시키지 않으면서 희생 재료 층들(42)의 실리콘 질화물 표면들로부터의 자가 정렬된 실리콘 질화물 부분들의 퇴적을 유도하기 위해, 희생 재료 층들(42)의 실리콘 질화물 표면들과 절연 층들(32)의 실리콘 산화물 표면들 사이의 실리콘 질화물의 퇴적에 대한 인큐베이션 시간 차이가 채용될 수 있다. 자가 정렬된 재료 부분들(242)은 테라스 영역 내의 희생 재료 층들(42)의 모든 표면들, 및 테라스 영역 내의 절연 층들(32) 중 최저부 절연 층 이외의 절연 층들(32)의 각각의 측벽의 하부 부분, 및 선택적으로 테라스 영역 내의 절연 층들(32)의 각각의 측벽의 상부 부분을 덮을 수 있다.
선택적 퇴적 공정의 지속시간은 절연 층들(32)의 표면들, 절연 캡 층(70), 및 주변 디바이스 영역(700) 내의 물리적으로 노출된 표면들(예컨대, 평탄화 유전체 층(770)의 물리적으로 노출된 표면들) 상의 실리콘 질화물에 대한 인큐베이션 시간보다 작도록 선택될 수 있어서, 절연 층들(32)의 표면들, 절연 캡 층(70), 및 주변 디바이스 영역(700) 내의 물리적으로 노출된 표면들로부터의 실리콘 질화물의 성장을 피할 수 있다. 선택적으로, 절연 층들(32)의 표면들, 절연 캡 층(70), 및 주변 디바이스 영역(700) 내의 물리적으로 노출된 표면들 상의 임의의 핵형성을 제거하기 위해 실리콘 질화물 에치 백 공정이 수행될 수 있다. 선택적으로, 자가 정렬된 재료 부분들(242)을 퇴적하기 위해 퇴적 단계 및 에치 백 단계가 다수 회 반복될 수 있다. 자가 정렬된 재료 부분들(242)의 두께는 1 nm 내지 20 nm, 예컨대 2 nm 내지 15 nm 및/또는 5 nm 내지 10 nm의 범위일 수 있지만, 더 작거나 더 큰 두께도 또한 채용될 수 있다.
도 18을 참조하면, 도 7, 도 8a, 도 8b, 및 도 9a 내지 도 9h의 처리 단계들이, 역-단차형 유전체 재료 부분(65), 메모리 개구 충전 구조물들(58)의 어레이, 및 지지 기둥 구조물들(20)을 형성하기 위해 수행될 수 있다. 역-단차형 유전체 재료 부분(65)은 각각의 절연 층(32)의 원위 측벽의 일부분, 및 자가 정렬된 재료 부분들(242)의 상부 표면들 및 측벽 표면들과 접촉할 수 있다. 일 실시예에서, 지지 기둥 구조물들(20) 중 적어도 하나는 자가 정렬된 재료 부분들(242) 중 하나만을 통해 수직으로 연장될 수 있다. 대안적으로 또는 추가적으로, 지지 기둥 구조물들 중 적어도 하나는 자가 정렬된 재료 부분들(242)의 각각의 쌍을 통해 수직으로 연장될 수 있다.
도 19를 참조하면, 도 11a, 도 11b, 및 도 12의 처리 단계들이 후면 트렌치들(79) 및 후면 리세스들(43)을 형성하기 위해 수행될 수 있다. 각각의 후면 리세스(43)는 돌출 공동 부분(243)을 포함할 수 있다. 후면 트렌치들(79)은 제1 실시예에서와 동일한 패턴을 가질 수 있다. 후면 리세스들(43)의 형성 동안, 절연 층들(32)의 제1 재료에 대하여 희생 재료 층들(42)의 제2 재료 및 자가 정렬된 재료 부분들(242)을 선택적으로 에칭하는 에칭제가, 예를 들어, 습식 에칭 공정을 채용하여 후면 트렌치들(79) 내로 도입될 수 있다. 희생 재료 층들(42) 및 자가 정렬된 재료 부분들(242)이 제거된 체적들 내에 후면 리세스들(43)이 형성된다. 희생 재료 층들(42)의 제2 재료 및 자가 정렬된 재료 부분들(242)의 제거는 절연 층들(32)의 제1 재료, 역-단차형 유전체 재료 부분(65)의 재료, 반도체 재료 층(10)의 반도체 재료, 및 메모리 필름들(50)의 최외측 층의 재료에 대해 선택적일 수 있다. 일 실시예에서, 희생 재료 층들(42) 및 자가 정렬된 재료 부분들(242)은 실리콘 질화물을 포함할 수 있고, 절연 층들(32) 및 역-단차형 유전체 재료 부분(65)의 재료들은 실리콘 산화물 및 유전체 금속 산화물들로부터 선택될 수 있다.
제1 재료 및 메모리 필름들(50)의 최외측 층에 대해 선택적으로 제2 재료를 제거하는 에칭 공정은 습식 에칭 용액을 채용하는 습식 에칭 공정일 수 있거나, 또는 에칭제가 증기 상으로 후면 트렌치들(79) 내로 도입되는 기체 상(건식) 에칭 공정일 수 있다. 예를 들어, 희생 재료 층들(42) 및 자가 정렬된 재료 부분들(242)이 실리콘 질화물을 포함하는 경우, 에칭 공정은, 예시적인 구조물이 인산을 포함하는 습식 에칭 탱크 내에 침지되는 습식 에칭 공정일 수 있으며, 이는 실리콘 산화물, 실리콘, 및 본 기술 분야에서 채용된 다양한 다른 재료들에 대해 선택적으로 실리콘 질화물을 에칭한다. 지지 기둥 구조물(20), 역-단차형 유전체 재료 부분(65), 및 메모리 스택 구조물들(55)은 구조적 지지를 제공하는 한편, 후면 리세스들(43)은 희생 재료 층들(42) 및 자가 정렬된 재료 부분들(242)에 의해 이전에 점유된 체적들 내에 존재한다.
각각의 후면 리세스(43)는 측방향으로 연장되는 공동일 수 있으며, 이는 공동의 수직 범위보다 큰 측방향 치수를 갖는다. 희생 재료 층들(42)의 제2 재료 및 자가 정렬된 재료 부분들(242)의 재료가 제거된 체적들 내에 복수의 후면 리세스들(43)이 형성될 수 있다. 일 실시예에서, 메모리 어레이 영역(100)은 기판(9, 10) 위에 배치된 복수의 디바이스 레벨들을 갖는 모놀리식 3차원 NAND 스트링들의 어레이를 포함한다. 이러한 경우에, 각각의 후면 리세스(43)는 모놀리식 3차원 NAND 스트링들의 어레이의 각각의 워드 라인을 수용하기 위한 공간을 한정할 수 있다.
복수의 후면 리세스들(43) 각각은 기판(9, 10)의 상부 표면에 실질적으로 평행하게 연장될 수 있다. 후면 리세스(43)는 아래에 놓인 절연 층(32)의 상부 표면 및 위에 놓인 절연 층(32)의 저부 표면에 의해 수직으로 경계지어질 수 있다. 각각의 후면 리세스(43)는, 자가 정렬된 재료 부분(242)이 그로부터 제거되는 체적인 돌출 공동 부분(243)을 포함할 수 있다. 각각의 돌출 공동 부분(243)은, 후면 리세스(43)와 절연 층들(32) 중 위에 놓인 절연 층의 수평 평면 사이의 계면을 포함하는 수평 평면 위에 있는 각각의 후면 리세스(43)의 체적을 포함한다. 일 실시예에서, 각각의 후면 리세스(43)는 전체에 걸쳐 제1 높이(h1)를 갖는 제1 부분, 및 제2 높이(h2)를 갖는 제2 부분을 가질 수 있다. 제1 부분은 후면 리세스(43)의 돌출 공동 부분(243) 아래에 놓이지 않는 각각의 후면 리세스(43)의 체적에 대응한다. 제2 부분은 돌출 공동 부분(243) 및 후면 리세스(43)의 아래에 놓인 세그먼트를 포함하는 각각의 후면 리세스(43)의 체적에 대응한다. 제2 높이(h2)는, 자가 정렬된 재료 부분(242)의 수평 부분의 두께만큼 제1 높이(h1)보다 클 수 있다.
선택적인 페데스탈 채널 부분들(11) 및 반도체 재료 층(10)의 물리적으로 노출된 표면 부분들은 유전체 재료들로의 반도체 재료들의 열적 변환 및/또는 플라즈마 변환에 의해 유전체 재료 부분들로 변환될 수 있다. 예를 들어, 열적 변환 및/또는 플라즈마 변환은, 제1 실시예에서와 동일한 방식으로, 각각의 페데스탈 채널 부분(11)의 표면 부분을 관형 유전체 스페이서(116)로 변환하고, 반도체 재료 층(10)의 각각의 물리적으로 노출된 표면 부분을 평면형 유전체 부분(616)으로 변환하기 위해 채용될 수 있다.
도 20을 참조하면, 도 13b 내지 도 13d, 도 14a, 도 14b, 도 15a, 도 15b, 도 16a, 및 도 16b의 처리 단계들이, 전도성 재료 층들(46), 절연 스페이서들(74), 후면 컨택 구조물들(76), 드레인 컨택 비아 구조물들(88), 워드 라인 컨택 비아 구조물들(86), 및 주변 디바이스 컨택 비아 구조물들(8P)을 형성하기 위해 수행될 수 있다. 각각의 전도성 재료 층(46)은 전기 전도성 층이고, NAND 어레이들을 위한 제어 게이트 전극들, 소스 선택 게이트 전극, 또는 드레인 선택 게이트 전극과 통합된 워드 라인으로서 기능할 수 있다.
워드 라인 컨택 비아 구조물들(86)은 컨택 레벨 유전체 층(73)을 통해, 그리고 역-단차형 유전체 재료 부분(65)을 통해 전도성 재료 층들(46) 상에 형성될 수 있다. 전도성 재료 층들(46) 각각은 메모리 어레이 영역(100) 및 컨택 영역(300)의 각각의 세그먼트 전체에 걸쳐 각각의 제1 두께(t1)를 가질 수 있고, 테라스 영역 내에서 각각의 제1 두께(t1)보다 큰 각각의 제2 두께(t2)를 갖는 컨택 부분(CP)을 포함한다. 컨택 부분(CP)은 메모리 어레이 영역(100)으로부터 원위에 있는 각각의 전도성 재료 층(46)의 원위 단부 부분이다. 메모리 어레이 영역(100) 내에 위치된 전도성 재료 층들(46)의 세그먼트들에 대한 컨택 부분(CP)들의 증가된 두께는, 컨택 비아 공동들을 형성하는 등방성 에칭 동안에 컨택 비아 공동들에 의해 전도성 재료 층들(46)이 관통 에칭될 가능성을 감소시킨다. 따라서, 위에 놓인 전기 전도성 층(46), 절연 층(32), 및 아래에 놓인 전기 전도성 층(46)을 통해 연장되는 워드 라인 컨택 비아 구조물(86)에 의해 다수의 전기 전도성 층들을 전기적으로 단락시킬 확률은, 각각의 제2 두께(t2)를 갖는 컨택 부분(CP)들의 존재로 인해 감소한다.
도 21을 참조하면, 후면 차단 유전체 층(44)의 형성을 생략함으로써 제2 예시적인 구조물로부터 도출되는, 제2 예시적인 구조물의 대안적인 실시예가 도시되어 있다. 이러한 경우, 전도성 재료 층들(46)은 역-단차형 유전체 재료 부분(65)의 저부 표면들 및 측벽 표면들과 직접 접촉할 수 있다. 전도성 재료 층들(46)과 역-단차형 유전체 재료 부분(65) 사이의 계면은 수평 표면들 및 수직 표면들을 포함할 수 있고, 추가적으로 만곡된 표면들, 테이퍼진 표면들, 또는 패싯형 표면들을 포함할 수 있다. 전기 전도성 층들은 절연 층들(32)의 원위 측벽들의 상부 부분들 및 하부 부분들과 접촉할 수 있고, 역-단차형 유전체 재료 부분(65)은 절연 층들(32)의 원위 측벽들의 중간 부분들과 접촉할 수 있다. 전기 전도성 층들(46, 146) 각각은 선택적으로, 절연 층들(32) 중 아래에 놓인 절연 층(32)의 측벽과 접촉하는 주변 부분(peripheral portion, PP)을 포함할 수 있다.
도 22를 참조하면, 본 개시내용의 제3 실시예에 따른 제3 예시적인 구조물은, 제1 실시예의 실리콘 질화물 자가 정렬된 재료 부분들(142) 대신에 자가 정렬된 전도성(예컨대, 금속) 재료 부분들(146)을 선택적으로 성장시킴으로써, 도 5의 제1 예시적인 구조물로부터 도출될 수 있다. 도 22를 참조하면, 자가 정렬된 전도성 재료 부분들(146)이, 선택적 퇴적 공정을 채용하여 테라스 영역 내의 희생 재료 층들(42)의 물리적으로 노출된 표면들 상에 형성된다. 각각의 자가 정렬된 전도성 재료 부분(146)은 전도성 재료를 포함하고/하거나 그로 본질적으로 이루어지는 자가 정렬된 재료 부분이다. 제3 실시예에서, 희생 재료 층들(42)은 실리콘 질화물을 포함할 수 있고, 유전체 스페이서들(122)은 실리콘 산화물 또는 유전체 금속 산화물을 포함할 수 있고, 선택적 퇴적 공정은, 유전체 스페이서들(122)의 표면들로부터 어떠한 전도성 재료 부분도 성장시키지 않으면서, 희생 재료 층들(42)의 실리콘 질화물 표면들로부터 자가 정렬된 전도성 재료 부분들(146)을 퇴적한다. 이러한 경우, 유전체 스페이서들(122)의 표면들로부터 전도성 재료를 성장시키지 않으면서 희생 재료 층들(42)의 실리콘 질화물 표면들로부터의 자가 정렬된 전도성 재료 부분들(146)의 퇴적을 유도하기 위해, 희생 재료 층들(42)의 실리콘 질화물 표면들과 유전체 스페이서들(122)의 표면들 사이의 전도성 재료의 퇴적에 대한 인큐베이션 시간 차이가 채용될 수 있다. 자가 정렬된 전도성 재료 부분들(146)은, 퇴적된 전도성 재료가 유전체 스페이서들(122)의 상부 표면 위에서 측방향으로 성장함에 따라, 유전체 스페이서들(122)의 상부 표면들 상에 형성될 수 있다.
선택적 퇴적 공정에 의해 퇴적된 전도성 재료는, 실리콘 질화물 표면들 상의 전도성 재료의 핵형성에 대한 인큐베이션 시간이 유전체 스페이서들(122)의 표면들 상의 전도성 재료의 핵형성에 대한 인큐베이션 시간보다 작도록 선택되며, 유전체 스페이서들(122)은 실리콘 산화물 표면들 또는 유전체 금속 산화물 표면들을 가질 수 있다. 일 실시예에서, 전도성 재료는 금속일 수 있는데, 즉 자가 정렬된 전도성 재료 부분들(146)은 금속성 재료 부분들을 포함할 수 있다. 예를 들어, 루테늄은 실리콘 산화물 표면들 상에 퇴적되지 않고 실리콘 질화물 표면들 상에 선택적 퇴적 공정으로 퇴적될 수 있다. 루테늄을 퇴적하기 위한 선택적 퇴적 공정은 루테늄-함유 전구체 가스로서 RuO4를 채용하고 환원제로서 수소-함유 가스(예컨대 H2)를 채용하는 원자층 퇴적 공정일 수 있다. 이러한 경우, 루테늄-함유 전구체 가스 및 수소-함유 가스는 교대로 유동되어, 금속성 루테늄을 퇴적할 수 있다. 퇴적 공정이 희생 재료 층들(42)의 재료와 유전체 스페이서들(122)의 재료 사이의 인큐베이션 시간 차이를 제공한다면, 다른 금속들이 자가 정렬된 전도성 재료 부분들(146)로서 퇴적될 수 있다. 선택적 퇴적 공정의 지속시간은 유전체 스페이서들(122)의 표면들 상의 전도성 재료에 대한 인큐베이션 시간보다 작도록 선택될 수 있어서, 유전체 스페이서들(122)의 표면들로부터의 전도성 재료의 성장을 피할 수 있다. 선택적으로, 유전체 스페이서들(122)의 표면들 상의 전도성 재료의 임의의 핵형성을 제거하기 위해 에치 백 공정이 수행될 수 있다. 선택적으로, 자가 정렬된 전도성 재료 부분들(146)을 퇴적하기 위해 퇴적 단계 및 에치 백 단계가 다수 회 반복될 수 있다. 자가 정렬된 전도성 재료 부분들(146)의 두께는 1 nm 내지 20 nm, 예컨대 2 nm 내지 15 nm 및/또는 5 nm 내지 10 nm의 범위일 수 있지만, 더 작거나 더 큰 두께도 또한 채용될 수 있다.
도 23을 참조하면, 도 7, 도 8a, 도 8b, 및 도 9a 내지 도 9h의 처리 단계들이, 역-단차형 유전체 재료 부분(65), 메모리 개구 충전 구조물들(58)의 어레이, 및 지지 기둥 구조물들(20)을 형성하기 위해 수행될 수 있다. 역-단차형 유전체 재료 부분(65)은 유전체 스페이서들(122)의 측벽들 및 자가 정렬된 전도성 재료 부분들(146)의 상부 표면들과 접촉할 수 있다. 일 실시예에서, 지지 기둥 구조물들(20) 중 적어도 하나는 자가 정렬된 전도성 재료 부분들(146) 중 하나만을 통해 수직으로 연장될 수 있다. 대안적으로 또는 추가적으로, 지지 기둥 구조물들(20) 중 적어도 하나는 자가 정렬된 전도성 재료 부분들(146)의 각각의 쌍을 통해 수직으로 연장될 수 있다.
도 24를 참조하면, 도 11a, 도 11b, 및 도 12의 처리 단계들이 후면 트렌치들(79) 및 후면 리세스들(43)을 형성하기 위해 수행될 수 있다. 후면 트렌치들(79)은 제1 및 제2 실시예들에서와 동일한 패턴을 가질 수 있다. 후면 리세스들(43)의 형성 동안, 절연 층들(32)의 제1 재료에 대하여 그리고 자가 정렬된 전도성 재료 부분들(146)의 전도성 재료에 대하여 희생 재료 층들(42)의 제2 재료를 선택적으로 에칭하는 에칭제가, 예를 들어, 습식 에칭 공정을 채용하여 후면 트렌치들(79) 내로 도입될 수 있다. 희생 재료 층들(42)이 제거된 체적들 내에 후면 리세스들(43)이 형성된다. 희생 재료 층들(42)의 제2 재료의 제거는 절연 층들(32)의 제1 재료, 자가 정렬된 전도성 재료 부분들(146)의 재료, 역-단차형 유전체 재료 부분(65)의 재료, 반도체 재료 층(10)의 반도체 재료, 및 메모리 필름들(50)의 최외측 층의 재료에 대해 선택적일 수 있다. 일 실시예에서, 희생 재료 층들(42)은 실리콘 질화물을 포함할 수 있고, 절연 층들(32) 및 역-단차형 유전체 재료 부분(65)의 재료들은 실리콘 산화물 및 유전체 금속 산화물들로부터 선택될 수 있다.
제1 재료 및 메모리 필름들(50)의 최외측 층에 대해 선택적으로 제2 재료를 제거하는 에칭 공정은 습식 에칭 용액을 채용하는 습식 에칭 공정일 수 있거나, 또는 에칭제가 증기 상으로 후면 트렌치들(79) 내로 도입되는 기체 상(건식) 에칭 공정일 수 있다. 예를 들어, 희생 재료 층들(42)이 실리콘 질화물을 포함하는 경우, 에칭 공정은, 예시적인 구조물이 인산을 포함하는 습식 에칭 탱크 내에 침지되는 습식 에칭 공정일 수 있으며, 이는 실리콘 산화물, 실리콘, 및 본 기술 분야에서 채용된 다양한 다른 재료들에 대해 선택적으로 실리콘 질화물을 에칭한다. 지지 기둥 구조물(20), 역-단차형 유전체 재료 부분(65), 자가 정렬된 전도성 재료 부분들(146), 및 메모리 스택 구조물들(55)은 구조적 지지를 제공하는 한편, 후면 리세스들(43)은 희생 재료 층들(42)에 의해 이전에 점유된 체적들 내에 존재한다.
각각의 후면 리세스(43)는 측방향으로 연장되는 공동일 수 있으며, 이는 공동의 수직 범위보다 큰 측방향 치수를 갖는다. 희생 재료 층들(42)의 제2 재료가 제거된 체적들 내에 복수의 후면 리세스들(43)이 형성될 수 있다. 일 실시예에서, 메모리 어레이 영역(100)은 기판(9, 10) 위에 배치된 복수의 디바이스 레벨들을 갖는 모놀리식 3차원 NAND 스트링들의 어레이를 포함한다. 이러한 경우에, 각각의 후면 리세스(43)는 모놀리식 3차원 NAND 스트링들의 어레이의 각각의 워드 라인을 수용하기 위한 공간을 한정할 수 있다.
복수의 후면 리세스들(43) 각각은 기판(9, 10)의 상부 표면에 실질적으로 평행하게 연장될 수 있다. 후면 리세스(43)는 아래에 놓인 절연 층(32)의 상부 표면 및 위에 놓인 절연 층(32)의 저부 표면에 의해 수직으로 경계지어질 수 있다. 일 실시예에서, 각각의 후면 리세스(43)는 전체에 걸쳐 균일한 높이를 가질 수 있다.
선택적인 페데스탈 채널 부분들(11) 및 반도체 재료 층(10)의 물리적으로 노출된 표면 부분들은 유전체 재료들로의 반도체 재료들의 열적 변환 및/또는 플라즈마 변환에 의해 유전체 재료 부분들로 변환될 수 있다. 예를 들어, 열적 변환 및/또는 플라즈마 변환은, 제1 실시예에서와 동일한 방식으로, 각각의 페데스탈 채널 부분(11)의 표면 부분을 관형 유전체 스페이서(116)로 변환하고, 반도체 재료 층(10)의 각각의 물리적으로 노출된 표면 부분을 평면형 유전체 부분(616)으로 변환하기 위해 채용될 수 있다.
도 25를 참조하면, 도 13c, 도 13d, 도 14a, 도 14b, 도 15a, 도 15b, 도 16a, 및 도 16b의 처리 단계들이, 전도성 재료 층들(46), 절연 스페이서들(74), 후면 컨택 구조물들(76), 드레인 컨택 비아 구조물들(88), 워드 라인 컨택 비아 구조물들(86), 및 주변 디바이스 컨택 비아 구조물들(8P)을 형성하기 위해 수행될 수 있다. 도 13b의 처리 단계들에 대응하는, 후면 차단 유전체 층(44)의 형성은 생략될 수 있다. 이러한 경우, 전도성 재료 층들(46)은 유전체 스페이서들(122)의 내부(근위) 측벽들 상에 직접 그리고 자가 정렬된 전도성 재료 부분들(146)의 저부 표면들 상에 직접 형성될 수 있다. 전도성 재료 층(46)과 그에 인접해 있는 자가 정렬된 전도성 재료 부분(146)의 각각의 조합은 전기 전도성 층(46, 146)을 구성한다. 각각의 전기 전도성 층(46, 146)은 NAND 어레이들을 위한 제어 게이트 전극들, 소스 선택 게이트 전극, 또는 드레인 선택 게이트 전극과 통합된 워드 라인으로서 기능할 수 있다.
워드 라인 컨택 비아 구조물들(86)은 컨택 레벨 유전체 층(73)을 통해, 그리고 역-단차형 유전체 재료 부분(65)을 통해 전기 전도성 층들(46, 146) 상에 형성될 수 있다. 전기 전도성 층들(46, 146) 각각은 메모리 어레이 영역(100) 및 컨택 영역(300)의 각각의 세그먼트 전체에 걸쳐 각각의 제1 두께(t1)를 가질 수 있고, 테라스 영역 내에서 각각의 제1 두께(t1)보다 큰 각각의 제2 두께(t2)를 갖는 컨택 부분(CP)을 포함한다. 컨택 부분(CP)은 메모리 어레이 영역(100)으로부터 원위에 있는 각각의 전기 전도성 층(46, 146)의 원위 단부 부분이다. 전기 전도성 층들(46, 146) 각각은, 컨택 부분에 인접하고 각각의 제1 두께(t1)보다 작은 두께를 갖고 유전체 스페이서들(122) 중 각각의 하나 위에 놓이는, 측방향으로 연장되는 부분(LEP)을 포함한다.
메모리 어레이 영역(100) 내에 위치된 전기 전도성 층들(46, 146)의 세그먼트들에 대한 컨택 부분(CP)들의 증가된 두께는, 컨택 비아 공동들을 형성하는 등방성 에칭 동안에 컨택 비아 공동들에 의해 전기 전도성 층들(46, 146)이 관통 에칭될 가능성을 감소시킨다. 따라서, 위에 놓인 전기 전도성 층(46, 146), 절연 층(32), 및 아래에 놓인 전기 전도성 층(46, 146)을 통해 연장되는 워드 라인 컨택 비아 구조물(86)에 의해 다수의 전기 전도성 층들을 전기적으로 단락시킬 확률은, 컨택 부분(CP)들 내의 자가 정렬된 전도성 재료 부분들(146)의 존재로 인해 감소한다. 전기 전도성 층들(46, 146)의 각각의 레벨에서의 제2 두께(t2)와 제1 두께(t1) 사이의 차이는 각각의 자가 정렬된 전도성 재료 부분(146)의 두께일 수 있다.
본 개시내용의 제4 실시예에서, 자가 정렬된 전도성 재료 부분들은 유전체 스페이서들(122)을 형성하지 않으면서 선택적으로 성장될 수 있다. 도 26을 참조하면, 본 개시내용의 제4 실시예에 따른 제4 예시적인 구조물은, 유전체 스페이서들(122)을 형성하지 않으면서 도 22의 처리 단계들을 수행함으로써 도 3의 제1 예시적인 구조물로부터 도출될 수 있다. 대안적으로, 제4 예시적인 구조물은 유전체 스페이서들(122)을 형성하기 위한 처리 단계들을 생략함으로써 도 22의 제3 예시적인 구조물로부터 도출될 수 있다.
선택적 퇴적 공정은 테라스 영역에서 희생 재료 층들(42)의 상부 표면들의 물리적으로 노출된 부분들로부터 그리고 원위 측벽들로부터 자가 정렬된 전도성 재료 부분들(246)을 성장시키기 위해 수행될 수 있다. 자가 정렬된 전도성 재료 부분들(246)은 희생 재료 부분들(42) 각각의 상부 표면 및 측벽 표면으로부터 성장할 수 있다. 선택적 퇴적 공정은 제3 실시예에서와 동일할 수 있다. 제4 실시예에서, 희생 재료 층들(42)은 실리콘 질화물을 포함할 수 있고, 절연 층들(32)은 실리콘 산화물을 포함할 수 있고, 선택적 퇴적 공정은, 절연 층들(32)의 실리콘 산화물 표면들로부터 전도성 재료(예컨대, 금속)를 성장시키지 않으면서, 희생 재료 층들(42)의 실리콘 질화물 표면들로부터 자가 정렬된 전도성 재료 부분들(246)을 퇴적한다. 이러한 경우, 절연 층들(32)의 실리콘 산화물 표면들로부터 전도성 재료를 성장시키지 않으면서 희생 재료 층들(42)의 실리콘 질화물 표면들로부터의 자가 정렬된 전도성 재료 부분들(246)의 성장을 유도하기 위해, 희생 재료 층들(42)의 실리콘 질화물 표면들과 절연 층들(32)의 실리콘 산화물 표면들 사이의 전도성 재료의 퇴적에 대한 인큐베이션 시간 차이가 채용될 수 있다. 자가 정렬된 전도성 재료 부분들(246)은 테라스 영역 내의 희생 재료 층들(242)의 모든 표면들, 및 테라스 영역 내의 절연 층들(32) 중 최저부 절연 층 이외의 절연 층들(32)의 각각의 측벽의 하부 부분, 및 선택적으로 테라스 영역 내의 절연 층들(32)의 각각의 측벽의 상부 부분을 덮을 수 있다. 일 실시예에서, 자가 정렬된 전도성 재료 부분들(246)은 루테늄을 포함할 수 있고/있거나, 이로 본질적으로 이루어질 수 있다.
선택적 퇴적 공정의 지속시간은 절연 층들(32)의 표면들, 절연 캡 층(70), 및 주변 디바이스 영역(700) 내의 물리적으로 노출된 표면들(예컨대, 평탄화 유전체 층(770)의 물리적으로 노출된 표면들) 상의 전도성 재료에 대한 인큐베이션 시간보다 작도록 선택될 수 있어서, 절연 층들(32)의 표면들, 절연 캡 층(70), 및 주변 디바이스 영역(700) 내의 물리적으로 노출된 표면들로부터의 전도성 재료(예컨대, 금속)의 성장을 피할 수 있다. 선택적으로, 절연 층들(32)의 표면들, 절연 캡 층(70), 및 주변 디바이스 영역(700) 내의 물리적으로 노출된 표면들 상의 전도성 재료의 임의의 핵형성을 제거하기 위해 에치 백 공정이 수행될 수 있다. 선택적으로, 자가 정렬된 전도성 재료 부분들(246)을 퇴적하기 위해 퇴적 단계 및 에치 백 단계가 다수 회 반복될 수 있다. 자가 정렬된 전도성 재료 부분들(246)의 두께는 1 nm 내지 20 nm, 예컨대 2 nm 내지 15 nm 및/또는 5 nm 내지 10 nm의 범위일 수 있지만, 더 작거나 더 큰 두께도 또한 채용될 수 있다.
도 27을 참조하면, 도 7, 도 8a, 도 8b, 및 도 9a 내지 도 9h의 처리 단계들이, 역-단차형 유전체 재료 부분(65), 메모리 개구 충전 구조물들(58)의 어레이, 및 지지 기둥 구조물들(20)을 형성하기 위해 수행될 수 있다. 역-단차형 유전체 재료 부분(65)은 각각의 절연 층(32)의 원위 측벽의 일부분, 및 자가 정렬된 전도성 재료 부분들(246)의 상부 표면들 및 측벽 표면들과 접촉할 수 있다. 일 실시예에서, 지지 기둥 구조물들(20) 중 적어도 하나는 자가 정렬된 전도성 재료 부분들(246) 중 하나만을 통해 수직으로 연장될 수 있다. 대안적으로 또는 추가적으로, 지지 기둥 구조물들(20) 중 적어도 하나는 자가 정렬된 전도성 재료 부분들(246)의 각각의 쌍을 통해 수직으로 연장될 수 있다.
도 28을 참조하면, 도 11a, 도 11b, 및 도 12의 처리 단계들이 후면 트렌치들(79) 및 후면 리세스들(43)을 형성하기 위해 수행될 수 있다. 후면 트렌치들은 제1 내지 제3 실시예들에서와 동일한 패턴을 가질 수 있다. 후면 리세스들(43)의 형성 동안, 절연 층들(32)의 제1 재료에 대하여 그리고 자가 정렬된 전도성 재료 부분들(246)의 전도성 재료에 대하여 희생 재료 층들(42)의 제2 재료를 선택적으로 에칭하는 에칭제가, 예를 들어, 습식 에칭 공정을 채용하여 후면 트렌치들(79) 내로 도입될 수 있다. 희생 재료 층들(42)이 제거된 체적들 내에 후면 리세스들(43)이 형성된다. 희생 재료 층들(42)의 제2 재료의 제거는 절연 층들(32)의 제1 재료, 자가 정렬된 전도성 재료 부분들(246)의 재료, 역-단차형 유전체 재료 부분(65)의 재료, 반도체 재료 층(10)의 반도체 재료, 및 메모리 필름들(50)의 최외측 층의 재료에 대해 선택적일 수 있다. 일 실시예에서, 희생 재료 층들(42)은 실리콘 질화물을 포함할 수 있고, 절연 층들(32) 및 역-단차형 유전체 재료 부분(65)의 재료들은 실리콘 산화물 및 유전체 금속 산화물들로부터 선택될 수 있다.
제1 재료 및 메모리 필름들(50)의 최외측 층에 대해 선택적으로 제2 재료를 제거하는 에칭 공정은 습식 에칭 용액을 채용하는 습식 에칭 공정일 수 있거나, 또는 에칭제가 증기 상으로 후면 트렌치들(79) 내로 도입되는 기체 상(건식) 에칭 공정일 수 있다. 예를 들어, 희생 재료 층들(42)이 실리콘 질화물을 포함하는 경우, 에칭 공정은, 예시적인 구조물이 인산을 포함하는 습식 에칭 탱크 내에 침지되는 습식 에칭 공정일 수 있으며, 이는 실리콘 산화물, 실리콘, 및 본 기술 분야에서 채용된 다양한 다른 재료들에 대해 선택적으로 실리콘 질화물을 에칭한다. 지지 기둥 구조물(20), 역-단차형 유전체 재료 부분(65), 자가 정렬된 전도성 재료 부분들(246), 및 메모리 스택 구조물들(55)은 구조적 지지를 제공하는 한편, 후면 리세스들(43)은 희생 재료 층들(42)에 의해 이전에 점유된 체적들 내에 존재한다.
각각의 후면 리세스(43)는 측방향으로 연장되는 공동일 수 있으며, 이는 공동의 수직 범위보다 큰 측방향 치수를 갖는다. 희생 재료 층들(42)의 제2 재료가 제거된 체적들 내에 복수의 후면 리세스들(43)이 형성될 수 있다. 일 실시예에서, 메모리 어레이 영역(100)은 기판(9, 10) 위에 배치된 복수의 디바이스 레벨들을 갖는 모놀리식 3차원 NAND 스트링들의 어레이를 포함한다. 이러한 경우에, 각각의 후면 리세스(43)는 모놀리식 3차원 NAND 스트링들의 어레이의 각각의 워드 라인을 수용하기 위한 공간을 한정할 수 있다.
복수의 후면 리세스들(43) 각각은 기판(9, 10)의 상부 표면에 실질적으로 평행하게 연장될 수 있다. 후면 리세스(43)는 아래에 놓인 절연 층(32)의 상부 표면 및 위에 놓인 절연 층(32)의 저부 표면에 의해 수직으로 경계지어질 수 있다. 일 실시예에서, 각각의 후면 리세스(43)는 전체에 걸쳐 균일한 높이를 가질 수 있다.
선택적인 페데스탈 채널 부분들(11) 및 반도체 재료 층(10)의 물리적으로 노출된 표면 부분들은 유전체 재료들로의 반도체 재료들의 열적 변환 및/또는 플라즈마 변환에 의해 유전체 재료 부분들로 변환될 수 있다. 예를 들어, 열적 변환 및/또는 플라즈마 변환은, 제1 실시예에서와 동일한 방식으로, 각각의 페데스탈 채널 부분(11)의 표면 부분을 관형 유전체 스페이서(116)로 변환하고, 반도체 재료 층(10)의 각각의 물리적으로 노출된 표면 부분을 평면형 유전체 부분(616)으로 변환하기 위해 채용될 수 있다.
도 29를 참조하면, 도 13c, 도 13d, 도 14a, 도 14b, 도 15a, 도 15b, 도 16a, 및 도 16b의 처리 단계들이, 전도성 재료 층들(46), 절연 스페이서들(74), 후면 컨택 구조물들(76), 드레인 컨택 비아 구조물들(88), 워드 라인 컨택 비아 구조물들(86), 및 주변 디바이스 컨택 비아 구조물들(8P)을 형성하기 위해 수행될 수 있다. 도 13b의 처리 단계들에 대응하는, 후면 차단 유전체 층(44)의 형성은 생략될 수 있다. 이러한 경우, 전도성 재료 층들(46)은 각각의 자가 정렬된 전도성 재료 부분(246)의 측벽 및 저부 표면 상에 직접 형성될 수 있다. 전도성 재료 층(46)과 그에 인접해 있는 자가 정렬된 전도성 재료 부분(246)의 각각의 조합은 전기 전도성 층(46, 246)을 구성한다. 각각의 전기 전도성 층(46, 246)은 NAND 어레이들을 위한 제어 게이트 전극들, 소스 선택 게이트 전극, 또는 드레인 선택 게이트 전극과 통합된 워드 라인으로서 기능할 수 있다.
워드 라인 컨택 비아 구조물들(86)은 컨택 레벨 유전체 층(73)을 통해, 그리고 역-단차형 유전체 재료 부분(65)을 통해 전기 전도성 층들(46, 246) 상에 형성될 수 있다. 전기 전도성 층들(46, 246) 각각은 메모리 어레이 영역(100) 및 컨택 영역(300)의 각각의 세그먼트 전체에 걸쳐 각각의 제1 두께(t1)를 가질 수 있고, 테라스 영역 내에서 각각의 제1 두께(t1)보다 큰 각각의 제2 두께(t2)를 갖는 컨택 부분(CP)을 포함한다. 컨택 부분(CP)은 메모리 어레이 영역(100)으로부터 원위에 있는 각각의 전기 전도성 층(46, 246)의 원위 단부 부분이다. 전기 전도성 층들(46, 246) 각각은 선택적으로, 절연 층들(32) 중 아래에 놓인 절연 층(32)의 측벽과 접촉하는 주변 부분(PP)을 포함할 수 있다.
메모리 어레이 영역(100) 내에 위치된 전기 전도성 층들(46, 246)의 세그먼트들에 대한 컨택 부분(CP)들의 증가된 두께는, 컨택 비아 공동들을 형성하는 등방성 에칭 동안에 컨택 비아 공동들에 의해 전기 전도성 층들(46, 246)이 관통 에칭될 가능성을 감소시킨다. 따라서, 위에 놓인 전기 전도성 층(46, 246), 절연 층(32), 및 아래에 놓인 전기 전도성 층(46, 246)을 통해 연장되는 워드 라인 컨택 비아 구조물(86)에 의해 다수의 전기 전도성 층들을 전기적으로 단락시킬 확률은, 컨택 부분(CP)들 내의 자가 정렬된 전도성 재료 부분들(246)의 존재로 인해 감소한다. 전기 전도성 층들(46, 246)의 각각의 레벨에서의 제2 두께(t2)와 제1 두께(t1) 사이의 차이는 각각의 자가 정렬된 전도성 재료 부분(246)의 두께일 수 있다.
도 30을 참조하면, 본 개시내용의 제5 실시예에 따른 제5 예시적인 구조물은, 기판(9, 10) 위에 절연 층들(32) 및 반도체 재료 층들(152)의 교번하는 스택을 형성함으로써 도 1의 제1 예시적인 구조물로부터 도출될 수 있다. 반도체 재료 층들(152)은 제1 내지 제4 실시예들의 교번하는 스택(32, 42) 내의 희생 재료 층들(42) 대신에 사용된다. 절연 캡 층(70)이 후속적으로 절연 층들(32) 및 반도체 재료 층들(152)의 교번하는 스택 위에 형성될 수 있다.
반도체 재료 층들(152)은 반도체 재료, 예컨대 실리콘 또는 게르마늄과 같은 IV족 원소 반도체 재료, 적어도 2개의 IV족 원소 반도체 재료들의 합금, 또는 III-V 화합물 반도체 재료와 같은 화합물 반도체 재료를 포함한다. 일 실시예에서, 반도체 재료 층들(152)은 실리콘 또는 실리콘-게르마늄 합금을 포함할 수 있다. 반도체 재료 층들(152)은 비정질 또는 다결정질일 수 있다. 반도체 재료 층들(152)은 진성, p-도핑형, 또는 n-도핑형일 수 있다.
반도체 재료 층들(152)은 플라즈마 강화 화학 기상 퇴적에 의해 형성될 수 있다. 절연 층들(32) 및 반도체 재료 층들(152)의 두께들은 20 nm 내지 50 nm의 범위일 수 있지만, 각각의 절연 층(32) 및 각각의 반도체 재료 층(152)에 대해 더 작거나 더 큰 두께가 채용될 수 있다. 절연 층(32) 및 반도체 재료 층(152)의 쌍들의 반복 수는 2 내지 1,024, 및 전형적으로 8 내지 256의 범위일 수 있지만, 더 많은 반복 수가 또한 채용될 수 있다. 일 실시예에서, 교번하는 스택(32, 152) 내의 각각의 반도체 재료 층(152)은 각각의 개별 반도체 재료 층(152) 내에서 실질적으로 불변인 균일한 두께를 가질 수 있다.
도 31을 참조하면, 단차형 공동은 주변 회로부를 위한 적어도 하나의 반도체 디바이스를 포함하는 주변 영역(200)과 메모리 어레이 영역(100) 사이에 위치되는 컨택 영역(300) 내에 형성될 수 있다. 단차형 공동은, 단차형 공동의 수평 단면 형상이 기판(9, 10)의 상부 표면으로부터의 수직 거리의 함수로서 단계적으로 변화하도록, 다양한 단차형 표면들을 가질 수 있다. 일 실시예에서, 단차형 공동은 처리 단계들의 세트를 반복적으로 수행함으로써 형성될 수 있다. 처리 단계들의 세트는, 예를 들어, 하나 이상의 레벨만큼 공동의 깊이를 수직으로 증가시키는 제1 유형의 에칭 공정, 및 제1 유형의 후속 에칭 공정에서 수직으로 에칭될 영역을 측방향으로 확장시키는 제2 유형의 에칭 공정을 포함할 수 있다. 단차형 공동의 형성 이후에, 교번하는 스택(32, 152)의 주변 부분은 단차형 공동의 형성 이후에 단차형 표면들을 가질 수 있다.
단차형 공동의 형성에 의해 컨택 영역(300) 내에 테라스 영역이 형성된다. 교번하는 스택(32, 152) 내의 최상부 반도체 재료 층(152) 이외의 각각의 반도체 재료 층(152)은 교번하는 스택(32, 152) 내의 임의의 위에 놓인 반도체 재료 층(152)보다 더 멀리 측방향으로 연장된다. 테라스 영역은, 교번하는 스택(32, 152) 내의 최저부 층으로부터 교번하는 스택(32, 152) 내의 최상부 층까지 연속적으로 연장되는 교번하는 스택(32, 152)의 단차형 표면들을 포함한다. 반도체 재료 층들(152)은 테라스 영역에서 기판(9, 10)으로부터의 수직 거리의 함수로서 감소하는 각각의 측방향 범위를 갖는다.
컨포멀 유전체 층이 테라스 영역 내의 교번하는 스택(32, 152)의 단차형 표면들 상에, 절연 캡 층(70) 위에, 그리고 주변 디바이스 영역(200) 내의 물리적으로 노출된 표면들 위에 형성된다. 컨포멀 유전체 층은 반도체 재료 층들(152)의 재료와 상이한 유전체 재료를 포함한다. 제5 실시예에서, 컨포멀 유전체 층은 실리콘 산화물, 실리콘 질화물, 또는 유전체 금속 산화물과 같은 임의의 유전체 재료를 포함할 수 있다. 컨포멀 유전체 층은 화학 기상 퇴적 또는 원자층 퇴적과 같은 컨포멀 퇴적 공정에 의해 퇴적될 수 있다. 컨포멀 유전체 층의 두께는 3 nm 내지 30 nm, 예컨대 5 nm 내지 10 nm의 범위의 두께를 가질 수 있지만, 더 작거나 더 큰 두께도 또한 채용될 수 있다.
컨포멀 유전체 층의 수평 부분들을 제거하기 위해 이방성 에칭 공정이 수행될 수 있다. 반도체 재료 층들(152)의 수평 표면들은 이방성 에칭 공정을 위한 정지 표면들로서 채용될 수 있다. 컨포멀 유전체 층의 각각의 나머지 수직 부분은 유전체 스페이서(122')를 구성한다. 유전체 스페이서들(122')은 절연 층(32) 및 위에 놓인 반도체 재료 층(152)의 수직으로 이웃하는 쌍들의 측벽들 상에 형성된다. 이와 같이, 각각의 유전체 스페이서(122')는 아래에 놓인 절연 층(32) 및 위에 놓인 반도체 재료 층(152)의 이웃하는 쌍의 수직으로 일치하는 측벽들과 접촉한다. 일 실시예에서, 테라스 영역 내의 반도체 재료 층들의 각각의 측벽의 면적의 90% 초과가 유전체 스페이서들(122') 중 각각의 하나에 의해 접촉될 수 있다. 테라스 영역 내의 절연 층들(32)의 각각의 측벽의 면적의 100%가 유전체 스페이서들(122') 중 각각의 하나에 의해 접촉될 수 있다.
도 32를 참조하면, 자가 정렬된 반도체 재료 부분들(252)이, 선택적 퇴적 공정을 채용하여 테라스 영역 내의 반도체 재료 층들(152)의 물리적으로 노출된 표면들 상에 형성된다. 반도체 재료는 반도체 재료 층들(152)의 물리적으로 노출된 표면들로부터 성장하고, 절연 층들(32)의 표면들로부터는 성장하지 않는다. 각각의 자가 정렬된 반도체 재료 부분(252)은 반도체 재료를 포함하고/하거나 그로 본질적으로 이루어지는 자가 정렬된 재료 부분이다. 자가 정렬된 반도체 재료 부분들(252)의 반도체 재료는 반도체 재료 층들(152)과 동일한 조성을 가질 수 있거나 그렇지 않을 수 있다. 또한, 자가 정렬된 반도체 재료 부분들(252)의 반도체 재료의 결정 구조는 반도체 재료 층들(152)의 결정 구조와 동일할 수 있거나 상이할 수 있다.
일 실시예에서, 반도체 재료 층들(152)은 비정질 실리콘 또는 폴리실리콘을 포함할 수 있고, 유전체 스페이서들(122')은 실리콘 산화물, 실리콘 질화물, 또는 유전체 금속 산화물을 포함할 수 있고, 선택적 퇴적 공정은, 유전체 스페이서들(122')의 표면들로부터 어떠한 반도체 재료 부분도 성장시키지 않으면서, 반도체 재료 층들(152)의 표면들로부터 폴리실리콘 또는 비정질 실리콘을 성장시킨다.
이러한 경우, 선택적 퇴적 공정은, 반도체 재료를 퇴적하기 위한 반도체 전구체를 포함하는 반응물, 및 반도체 재료를 에칭하기 위한 에칭제가 공정 챔버 내로 교대로 또는 동시에 유동되는 화학 기상 퇴적 공정 또는 원자층 퇴적 공정일 수 있다. 예시적인 반도체 전구체들은 실란, 디클로로실란, 트리클로로실란, 사염화실리콘, 디실란, 및 디게르만을 포함하지만, 이로 한정되지 않는다. 예시적인 에칭제는 염화수소이다. 공정 온도는 섭씨 700도 내지 섭씨 1,050도의 범위일 수 있지만, 더 낮거나 더 높은 온도가 또한 채용될 수 있다.
일반적으로, 반도체 재료는 유전체 재료들의 표면들 상에서보다 다른 반도체 재료의 표면들 상에서 더 높은 퇴적 속도를 갖는다. 선택적 퇴적 공정에서, 에칭 속도는 반도체 표면들 상의 퇴적 속도와 유전체 표면들 상의 퇴적 속도 사이에서 선택될 수 있다. 이러한 경우, 선택적 퇴적 공정에서 반도체 재료에 대한 퇴적 속도는 반도체 표면들 상의 에칭 속도보다 높고, 반도체 재료에 대한 퇴적 속도는 유전체 표면들 상의 에칭 속도보다 낮다. 따라서, 반도체 재료는 (반도체 재료 층들(152)의 물리적으로 노출된 표면들과 같은) 물리적으로 노출된 반도체 표면들로부터만 성장하고, (유전체 스페이서들(122')의 표면들과 같은) 유전체 표면들로부터는 성장하지 않는다.
자가 정렬된 반도체 재료 부분들(252)은, 퇴적된 반도체 재료가 유전체 스페이서들(122')의 상부 표면 위에서 측방향으로 성장함에 따라, 유전체 스페이서들(122')의 상부 표면들 상에 형성될 수 있다. 일 실시예에서, 자가 정렬된 반도체 재료 부분들(252) 각각은 선택적으로, 유전체 스페이서들(122') 중 각각의 제1 유전체 스페이서(122')(즉, 아래에 놓인 유전체 스페이서(122'))의 상부 표면 및 유전체 스페이서들(122') 중 각각의 제2 유전체 스페이서(122')(즉, 아래에 놓인 반도체 재료 층(152)과 접촉하는 유전체 스페이서(122'))의 측벽 상에 직접 형성될 수 있다. 자가 정렬된 반도체 재료 부분들(252)의 두께는 1 nm 내지 40 nm, 예컨대 2 nm 내지 20 nm 및/또는 5 nm 내지 10 nm의 범위일 수 있지만, 더 작거나 더 큰 두께도 또한 채용될 수 있다.
도 33을 참조하면, 도 7, 도 8a, 도 8b, 및 도 9a 내지 도 9h의 처리 단계들이, 역-단차형 유전체 재료 부분(65), 메모리 개구 충전 구조물들(58)의 어레이, 및 지지 기둥 구조물들(20)을 형성하기 위해 수행될 수 있다. 역-단차형 유전체 재료 부분(65)은 유전체 스페이서들(122')의 측벽들 및 자가 정렬된 반도체 재료 부분들(252)의 상부 표면들과 접촉할 수 있다.
일 실시예에서, 선택적인 페데스탈 채널 부분들(11)은 메모리 개구 충전 구조물들(58) 및 지지 기둥 구조물들(20)의 형성 동안 생략될 수 있다. 일 실시예에서, 지지 기둥 구조물들(20) 중 적어도 하나는 자가 정렬된 반도체 재료 부분들(252) 중 하나만을 통해 수직으로 연장될 수 있다. 대안적으로 또는 추가적으로, 지지 기둥 구조물들(20) 중 적어도 하나는 자가 정렬된 반도체 재료 부분들(252)의 각각의 쌍을 통해 수직으로 연장될 수 있다.
도 34a 및 도 34b를 참조하면, 도 11a 및 도 11b의 처리 단계들이, 희생 재료 층들(42)을 반도체 재료 층들(152)로 대체하는 것을 고려하기 위한 에칭 화학 작용에서의 변형과 함께 수행되어, 절연 층들(32) 중 최저부 절연 층을 제외하고는 교번하는 스택(32, 152)의 각각의 층을 통해 연장되는 후면 트렌치들(79)을 형성할 수 있다. 평면 뷰(plan view)에서 후면 트렌치들(79)의 패턴은 제1 내지 제4 실시예들에서와 동일할 수 있다. 절연 층들(32) 중 최저부 절연 층(32)을 관통 에칭하지 않는 것은, 반도체 재료 층들(152) 및 자가 정렬된 반도체 재료 부분들(252)을 제거하는 후속 에칭 공정 동안 반도체 재료 층을 보호할 수 있다. 대안적으로, 교번하는 스택(32, 152)의 모든 층들은 이방성 에칭 공정에 의해 관통 에칭되어 후면 트렌치들(79)을 형성할 수 있고, 실리콘 산화물과 같은 유전체 재료가 열적 또는 플라즈마 산화에 의해 반도체 재료 층(10) 상에 선택적으로 이방성 퇴적될 수 있다. 퇴적된 유전체 재료는 퇴적 공정의 이방성 특성으로 인해 수직 부분들에서보다 수평 부분들에서 더 큰 두께를 가질 수 있다. 퇴적된 유전체 재료의 수직 부분들은 예를 들어 리세스 에칭에 의해 제거될 수 있고, 각각의 후면 트렌치(79)의 저부에서의 퇴적된 유전체 재료의 수평 부분은, 반도체 재료 층들(152) 및 자가 정렬된 반도체 재료 부분들(252)을 제거하는 후속 에칭 공정에서 반도체 재료 층(10)을 보호할 수 있다.
도 35a 및 도 35b를 참조하면, 후면 리세스들(43)은, 예를 들어, 습식 에칭 공정을 채용하여, 절연 층들(32)의 제1 재료에 대하여 반도체 재료 층들(152)의 제2 재료 및 자가 정렬된 반도체 재료 부분들(252)의 재료를 선택적으로 에칭하는 에칭제를 후면 트렌치들(79)을 통해 도입함으로 형성될 수 있다. 각각의 후면 리세스(43)는, 자가 정렬된 반도체 재료 부분(252)이 그로부터 제거되는 체적인 돌출 공동 부분(143)을 포함할 수 있다. 각각의 돌출 공동 부분(143)은, 후면 리세스(43)와 절연 층들(32) 중 위에 놓인 절연 층의 수평 평면 사이의 계면을 포함하는 수평 평면 위에 있는 각각의 후면 리세스(43)의 체적을 포함한다. 일 실시예에서, 각각의 후면 리세스(43)는 전체에 걸쳐 제1 높이(h1)를 갖는 제1 부분, 및 제2 높이(h2)를 갖는 제2 부분을 가질 수 있다. 제1 부분은 후면 리세스(43)의 돌출 공동 부분(143) 아래에 놓이지 않는 각각의 후면 리세스(43)의 체적에 대응한다. 제2 부분은 돌출 공동 부분(143) 및 후면 리세스(43)의 아래에 놓인 세그먼트를 포함하는 각각의 후면 리세스(43)의 체적에 대응한다. 제2 높이(h2)는, 대응하는 돌출 공동 부분(143)의 높이인 자가 정렬된 재료 부분(142)의 수평 부분의 두께만큼 제1 높이(h1)보다 클 수 있다.
제1 재료 및 메모리 필름들(50)의 최외측 층에 대해 선택적으로 반도체 재료 층들(152) 및 자가 정렬된 반도체 재료 부분들(252)의 반도체 재료들을 제거하는 에칭 공정은 습식 에칭 용액을 채용하는 습식 에칭 공정일 수 있거나, 또는 에칭제가 증기 상으로 후면 트렌치들(79) 내로 도입되는 기체 상(건식) 에칭 공정일 수 있다. 예를 들어, 에칭 공정은, 예시적인 구조물이 알칼리 하이드록사이드 용액(예컨대, KOH 용액 또는 NaOH 용액), 에틸렌디아민 피로카테콜(EDP), 트리메틸-2-하이드록시에틸 암모늄 하이드록사이드(TMY), 또는 테트라메틸 암모늄 하이드록사이드(TMAH)를 포함하는 습식 에칭 탱크 내에 침지되는, 습식 에칭 공정일 수 있다. 습식 화학 에칭 동안, 노출된 실리콘 패턴, 예를 들어 후면 트렌치(79)의 저부에서 노출된 반도체 재료 층(10)의 부분, 실리콘 웨이퍼 베벨 영역, 및 실리콘 웨이퍼의 후면은, 노출된 실리콘 부분들로 주입된 붕소, 또는 습식 에칭 단계 이후에 제거되는 희생 실리콘 산화물 커버 층의 형성에 의해 보호될 수 있다. 지지 기둥 구조물(20), 역-단차형 유전체 재료 부분(65), 및 메모리 스택 구조물들(55)은 구조적 지지를 제공하는 한편, 후면 리세스들(43)은 반도체 재료 층들(152) 및 자가 정렬된 반도체 재료 부분들(252)에 의해 이전에 점유된 체적들 내에 존재한다.
각각의 후면 리세스(43)는 측방향으로 연장되는 공동일 수 있으며, 이는 공동의 수직 범위보다 큰 측방향 치수를 갖는다. 반도체 재료 층들(152)의 제2 재료가 제거된 체적들 내에 복수의 후면 리세스들(43)이 형성될 수 있다. 일 실시예에서, 메모리 어레이 영역(100)은 기판(9, 10) 위에 배치된 복수의 디바이스 레벨들을 갖는 모놀리식 3차원 NAND 스트링들의 어레이를 포함한다. 이러한 경우에, 각각의 후면 리세스(43)는 모놀리식 3차원 NAND 스트링들의 어레이의 각각의 워드 라인을 수용하기 위한 공간을 한정할 수 있다.
복수의 후면 리세스들(43) 각각은 기판(9, 10)의 상부 표면에 실질적으로 평행하게 연장될 수 있다. 후면 리세스(43)는 아래에 놓인 절연 층(32)의 상부 표면 및 위에 놓인 절연 층(32)의 저부 표면에 의해 수직으로 경계지어질 수 있다. 일 실시예에서, 각각의 후면 리세스(43)는 전체에 걸쳐 균일한 높이를 가질 수 있다.
선택적인 페데스탈 채널 부분들(11) 및 반도체 재료 층(10)의 물리적으로 노출된 표면 부분들은 유전체 재료들로의 반도체 재료들의 열적 변환 및/또는 플라즈마 변환에 의해 유전체 재료 부분들로 변환될 수 있다. 예를 들어, 열적 변환 및/또는 플라즈마 변환은, 제1 실시예에서와 동일한 방식으로, 각각의 페데스탈 채널 부분(11)의 표면 부분을 관형 유전체 스페이서(116)로 변환하고, 반도체 재료 층(10)의 각각의 물리적으로 노출된 표면 부분을 평면형 유전체 부분(616)으로 변환하기 위해 채용될 수 있다.
도 36a 및 도 36b를 참조하면, 도 13b 내지 도 13d, 도 14a, 및 도 14b의 처리 단계들이, 후면 차단 유전체 층(44) 및 전도성 재료 층들(46)을 형성하기 위해 수행될 수 있다. 이러한 경우, 전도성 재료 층들(46)은 유전체 스페이서들(122')의 내부(근위) 측벽들 상에 직접 그리고 역-단차형 유전체 재료 부분(65)의 저부 표면들 상에 직접 형성될 수 있다.
도 37a 및 도 37b를 참조하면, 연속적인 금속성 재료 층(46L)은, 등방성 에칭 공정 또는 이방성 에칭 공정일 수 있는 에칭 공정에 의해 각각의 후면 트렌치(79) 내부로부터 그리고 컨택 레벨 유전체 재료 층(73) 위로부터 제거될 수 있다. 후면 트렌치들(79) 아래에 놓이는 최저부 절연 층(32)의 부분들은 이방성 에치 공정에 의해 관통 에칭될 수 있다. 소스 영역들(61), 절연 스페이서들(74) 및 후면 컨택 구조물들(76)은 도 15a 및 도 15b의 처리 단계들에서와 동일한 방식으로 후면 트렌치들(79)에 형성될 수 있다. 수평 반도체 채널들(59)이 반도체 재료 층(10)의 상부 부분들에 제공된다. 각각의 전도성 재료 층(46)은 전기 전도성 층을 구성하며, 이는 NAND 어레이들을 위한 제어 게이트 전극들, 소스 선택 게이트 전극, 또는 드레인 선택 게이트 전극과 통합된 워드 라인으로서 기능할 수 있다.
워드 라인 컨택 비아 구조물들(86)은 컨택 레벨 유전체 층(73)을 통해, 그리고 역-단차형 유전체 재료 부분(65)을 통해 전기 전도성 층들(46) 상에 형성될 수 있다. 전기 전도성 층들(46) 각각은 메모리 어레이 영역(100) 및 컨택 영역(300)의 각각의 세그먼트 전체에 걸쳐 각각의 제1 두께(t1)를 가질 수 있고, 테라스 영역 내에서 각각의 제1 두께(t1)보다 큰 각각의 제2 두께(t2)를 갖는 컨택 부분(CP)을 포함한다. 컨택 부분(CP)은 메모리 어레이 영역(100)으로부터 원위에 있는 각각의 전기 전도성 층(46)의 원위 단부 부분이다. 전기 전도성 층들(46) 각각은, 또한 선택적으로, 컨택 부분에 인접하고 각각의 제1 두께(t1)보다 작은 두께를 갖고 유전체 스페이서들(122') 중 각각의 하나 위에 놓이는, 측방향으로 연장되는 부분(LEP)을 포함할 수 있다.
메모리 어레이 영역(100) 내에 위치된 전기 전도성 층들(46)의 세그먼트들에 대한 컨택 부분(CP)들의 증가된 두께는, 컨택 비아 공동들을 형성하는 등방성 에칭 동안에 컨택 비아 공동들에 의해 전기 전도성 층들(46)이 관통 에칭될 가능성을 감소시킨다. 따라서, 위에 놓인 전기 전도성 층(46), 절연 층(32), 및 아래에 놓인 전기 전도성 층(46)을 통해 연장되는 워드 라인 컨택 비아 구조물(86)에 의해 다수의 전기 전도성 층들을 전기적으로 단락시킬 확률은, 더 큰 두께의 적어도 하나의 금속성 재료를 갖는 컨택 부분(CP)들의 존재로 인해 감소한다. 전기 전도성 층들(46)의 각각의 레벨에서의 제2 두께(t2)와 제1 두께(t1) 사이의 차이는 도 32의 처리 단계들에서 형성된 바와 같이 각각의 자가 정렬된 반도체 재료 부분(252)의 두께일 수 있다.
제1 내지 제5 예시적인 구조물들 각각은 3차원 메모리 디바이스를 포함할 수 있다. 3차원 메모리 디바이스는 기판(9, 10) 위에 위치된 절연 층들(32) 및 전기 전도성 층들{32, (46, 146, 246)}의 교번하는 스택{32, (46, 146, 246)}을 포함할 수 있다. 전기 전도성 층들 각각은 메모리 어레이 영역(100)에서 각각의 제1 두께(t1) 및 단차형 테라스 영역(300)에서 각각의 제1 두께보다 큰 각각의 제2 두께(t2)를 갖는다. 메모리 스택 구조물들(55)은 메모리 어레이 영역(100)에 위치되고, 교번하는 스택{32, (46, 146, 246)}을 통해 수직으로 연장된다. 메모리 스택 구조물들(55) 각각은 메모리 필름(50) 및 수직 반도체 채널(60)을 포함한다. 컨택 비아 구조물들(86)은 테라스 영역(300)에 위치되고 전기 전도성 층들(46, 146, 246) 중 각각의 하나와 접촉한다.
일부 실시예들에서, 전기 전도성 층들(46, 146, 246) 각각은 테라스 영역(300)에 위치된 컨택 부분(CP)을 포함한다. 컨택 비아 구조물들(86) 각각은 전기 전도성 층들(46, 146, 246) 중 각각의 하나의 컨택 부분(CP)과 접촉한다. 일부 실시예들에서, 전기 전도성 층들(46, 146, 246) 각각은 컨택 부분(CP)과 메모리 어레이 영역(100) 사이의 테라스 영역(300)에서 각각의 제1 두께(t1)를 갖는다.
일 실시예에서, 전기 전도성 층들(46, 146, 246) 중 최상부 전기 전도성 층 이외의 전기 전도성 층들 각각은 평면 뷰에서 적어도 하나의 위에 놓인 전기 전도성 층과의 면적 중첩(areal overlap)을 갖는 테라스 영역(300)의 일부분에서 각각의 제1 두께(t1)를 갖는다. 전기 전도성 층들 중 최상부 전기 전도성 층 이외의 전기 전도성 층들의 컨택 부분(CP)들 각각은, 평면 뷰에서 임의의 위에 놓인 전기 전도성 층들과의 면적 중첩을 갖지 않는다. 본 명세서에 사용되는 바와 같이, "평면 뷰"는 본 개시내용의 다양한 실시예들의 기판(9, 10)과 같은 기판의 상부 표면에 수직인 방향을 따른 뷰를 지칭한다.
제1, 제2 및 제5 실시예들에서, 전기 전도성 층들(46) 각각은 컨택 부분에서 그리고 메모리 어레이 영역에서 동일한 하나 이상의 금속성 재료들로 본질적으로 이루어진다. 제3 및 제4 실시예들과 같은 일부 다른 실시예들에서, 전기 전도성 층들(46, 146, 246) 각각은 컨택 부분(CP)에서 그리고 메모리 어레이 영역(100)에서 각각의 제1 두께를 갖는 제1 금속성 재료(46), 및 컨택 부분(CP)들 각각에서 제1 금속성 재료(46) 위에 위치된 제2 금속성 재료(146, 246)를 포함한다. 제2 금속성 재료(146, 246)는 메모리 어레이 영역(100)에 없다. 제1 금속성 재료는 텅스텐을 포함할 수 있고, 제2 금속성 재료는 루테늄을 포함할 수 있다.
후면 차단 유전체 층(44)이 생략되는 일부 실시예들에서, 3차원 메모리 디바이스는, 테라스 영역에 위치되고 교번하는 스택{32, (46, 146, 246)} 위에 놓이고 전기 전도성 층들(46, 146, 246)의 표면들과 접촉하는 단차형 저부 표면을 포함하는, 역-단차형 유전체 재료 부분(65)을 포함한다.
제1, 제3 및 제5 실시예들과 같은 일부 실시예들에서, 유전체 스페이서들(122, 122')은 절연 층들(32) 중 각각의 하나의 측벽들 상에 위치될 수 있다. 유전체 스페이서들(122, 122')은 절연 층들(32) 중 각각의 하나 위에 놓이는 전기 전도성 층들(46, 146, 246) 중 하나의 전기 전도성 층의 레벨로 상향으로 연장되고, 역-단차형 유전체 재료 부분(65)과 접촉한다. 절연 층들(32)은 유전체 스페이서들(122, 122')에 의해 역-단차형 유전체 재료 부분(65)으로부터 측방향으로 이격된다. 제1, 제3 및 제5 실시예들과 같은 일부 실시예들에서, 전기 전도성 층들(46, 146) 각각은, 컨택 부분에 인접하고 각각의 제1 두께(t1)보다 작은 두께를 갖고 유전체 스페이서들(122, 122') 중 각각의 하나 위에 놓이는, 측방향으로 연장되는 부분(LEP)을 포함한다.
제2 예시적인 구조물 및 제4 예시적인 구조물의 대안적인 실시예와 같은 일부 실시예들에서, 전기 전도성 층들(46, 146, 246) 각각은 절연 층들(32) 중 아래에 놓인 절연 층(32)의 측벽과 접촉하는 주변 부분(PP)을 포함한다. 제3 및 제4 실시예들과 같은 일부 실시예들에서, 전기 전도성 층들(46, 146, 246) 각각은: 각각의 제1 두께(t1)를 갖는 (그리고 전도성 재료 층(46)으로서 구현되는) 제1 금속성 재료 부분; 및 컨택 부분(CP) 내부에 위치된 (그리고 자가 정렬된 전도성 재료 부분(146, 246)으로서 구현되는) 제2 금속성 재료 부분을 포함하며, 여기서 제2 금속성 재료 부분의 수평 부분의 두께는 전기 전도성 층들(46, 146, 246) 각각에 대한 각각의 제2 두께(t2)와 각각의 제1 두께(t1) 사이의 차이이다.
일 실시예에서, 3차원 메모리 디바이스는 모놀리식 3차원 NAND 메모리 디바이스를 포함하고, 컨택 비아 구조물들(88)은 워드 라인 컨택 비아 구조물들을 포함하고, 전기 전도성 층들(46, 146, 246)은 3차원 메모리 디바이스의 워드 라인들을 포함하고, 컨택 비아 구조물들(88)은 각각의 워드 라인을, 교번하는 스택 아래에 위치된 드라이버 회로의 각각의 주변 디바이스(700)에 전기적으로 접속시킨다.
제6 실시예에서, 원래의 교번하는 스택의 반도체 재료 층들은 최종 메모리 디바이스에서 워드 라인들로서 기능하도록 충분히 도핑되고, 전기 전도성 층들로 대체되지 않는다. 도 38을 참조하면, 본 개시내용의 제6 실시예에 따른 제6 예시적인 구조물은, 반도체 재료 층들(152) 대신에 제1 도핑된 반도체 재료를 포함하는 반도체 재료 층들(346)을 형성함으로써 도 30의 제5 예시적인 구조물로부터 도출될 수 있다. 반도체 재료 층들(346)은 고농도로 도핑된 반도체 재료를 포함한다. 이와 같이, 반도체 재료 층들(346)은 1.0 × 105 S/cm 초과인 전기 전도도를 갖는 결정질 도핑된 반도체 재료로서 형성되거나, 또는 상승된 온도에서 적합한 어닐링 시 1.0 × 105 S/cm 초과인 전기 전도도를 갖는 결정질 도핑된 반도체 재료로 전환되도록 충분히 높은 원자 농도에서의 전기 도펀트를 포함하는 비정질 또는 나노결정질 도핑된 반도체 재료로서 형성될 수 있다. 제1 도핑된 반도체 재료는 p-도핑된 반도체 재료 또는 n-도핑된 반도체 재료를 포함할 수 있고, 다결정 실리콘(예컨대, 고농도로 도핑된 폴리실리콘) 또는 비정질 실리콘일 수 있다. 절연 캡 층(70)이 후속적으로 절연 층들(32) 및 반도체 재료 층들(346)의 교번하는 스택 위에 형성될 수 있다.
반도체 재료 층들(346)은 플라즈마 강화 화학 기상 퇴적에 의해 형성될 수 있다. 절연 층들(32) 및 반도체 재료 층들(346)의 두께들은 20 nm 내지 50 nm의 범위일 수 있지만, 각각의 절연 층(32) 및 각각의 전도성 재료 층(346)에 대해 더 작거나 더 큰 두께가 채용될 수 있다. 절연 층(32) 및 반도체 재료 층(346)의 쌍들의 반복 수는 2 내지 1,024, 및 전형적으로 8 내지 256의 범위일 수 있지만, 더 많은 반복 수가 또한 채용될 수 있다. 일 실시예에서, 교번하는 스택(32, 346) 내의 각각의 반도체 재료 층(346)은 각각의 개별 반도체 재료 층(346) 내에서 실질적으로 불변인 균일한 두께를 가질 수 있다.
도 39를 참조하면, 단차형 공동은 주변 회로부를 위한 적어도 하나의 반도체 디바이스를 포함하는 주변 영역(200)과 메모리 어레이 영역(100) 사이에 위치되는 컨택 영역(300) 내에 형성될 수 있다. 단차형 공동은, 단차형 공동의 수평 단면 형상이 기판(9, 10)의 상부 표면으로부터의 수직 거리의 함수로서 단계적으로 변화하도록, 다양한 단차형 표면들을 가질 수 있다. 일 실시예에서, 단차형 공동은 처리 단계들의 세트를 반복적으로 수행함으로써 형성될 수 있다. 처리 단계들의 세트는, 예를 들어, 하나 이상의 레벨만큼 공동의 깊이를 수직으로 증가시키는 제1 유형의 에칭 공정, 및 제1 유형의 후속 에칭 공정에서 수직으로 에칭될 영역을 측방향으로 확장시키는 제2 유형의 에칭 공정을 포함할 수 있다. 단차형 공동의 형성 이후에, 교번하는 스택(32, 346)의 주변 부분은 단차형 공동의 형성 이후에 단차형 표면들을 가질 수 있다.
단차형 공동의 형성에 의해 컨택 영역(300) 내에 테라스 영역이 형성된다. 교번하는 스택(32, 346) 내의 최상부 반도체 재료 층(346) 이외의 각각의 반도체 재료 층(346)은 교번하는 스택(32, 346) 내의 임의의 위에 놓인 반도체 재료 층(346)보다 더 멀리 측방향으로 연장된다. 테라스 영역은, 교번하는 스택(32, 346) 내의 최저부 층으로부터 교번하는 스택(32, 346) 내의 최상부 층까지 연속적으로 연장되는 교번하는 스택(32, 346)의 단차형 표면들을 포함한다. 반도체 재료 층들(346)은 테라스 영역에서 기판(9, 10)으로부터의 수직 거리의 함수로서 감소하는 각각의 측방향 범위를 갖는다.
컨포멀 유전체 층이 테라스 영역에서 교번하는 스택(32, 346)의 단차형 표면들 상에, 절연 캡 층(70) 위에, 그리고 주변 디바이스 영역(200) 내의 물리적으로 노출된 표면들 위에 형성된다. 컨포멀 유전체 층은 반도체 재료 층들(346)의 재료와 상이한 유전체 재료를 포함한다. 제6 실시예에서, 컨포멀 유전체 층은 실리콘 산화물, 실리콘 질화물, 또는 유전체 금속 산화물과 같은 임의의 유전체 재료를 포함할 수 있다. 컨포멀 유전체 층은 화학 기상 퇴적 또는 원자층 퇴적과 같은 컨포멀 퇴적 공정에 의해 퇴적될 수 있다. 컨포멀 유전체 층의 두께는 3 nm 내지 30 nm, 예컨대 5 nm 내지 10 nm의 범위의 두께를 가질 수 있지만, 더 작거나 더 큰 두께도 또한 채용될 수 있다.
컨포멀 유전체 층의 수평 부분들을 제거하기 위해 이방성 에칭 공정이 수행될 수 있다. 반도체 재료 층들(346)의 수평 표면들은 이방성 에칭 공정을 위한 정지 표면들로서 채용될 수 있다. 컨포멀 유전체 층의 각각의 나머지 수직 부분은 유전체 스페이서(122')를 구성한다. 유전체 스페이서들(122')은 절연 층(32) 및 위에 놓인 반도체 재료 층(346)의 수직으로 이웃하는 쌍들의 측벽들 상에 형성된다. 이와 같이, 각각의 유전체 스페이서(122')는 아래에 놓인 절연 층(32) 및 위에 놓인 반도체 재료 층(346)의 이웃하는 쌍의 수직으로 일치하는 측벽들과 접촉한다. 일 실시예에서, 테라스 영역 내의 반도체 재료 층들의 각각의 측벽의 면적의 90% 초과가 유전체 스페이서들(122') 중 각각의 하나에 의해 접촉될 수 있다. 테라스 영역 내의 절연 층들(32)의 각각의 측벽의 면적의 100%가 유전체 스페이서들(122') 중 각각의 하나에 의해 접촉될 수 있다.
도 40을 참조하면, 자가 정렬된 반도체 재료 부분들(446)이, 선택적 퇴적 공정을 채용하여 테라스 영역 내의 반도체 재료 층들(346)의 물리적으로 노출된 표면들 상에 형성된다. 반도체 재료는 반도체 재료 층들(346)의 물리적으로 노출된 표면들로부터 성장하고, 절연 층들(32)의 표면들로부터는 성장하지 않는다. 각각의 자가 정렬된 반도체 재료 부분(446)은 제1 도핑된 반도체 재료와 동일한 전도성 유형의 도핑을 갖는 제2 도핑된 반도체 재료를 포함하고/포함하거나 그로 본질적으로 이루어지는 자가 정렬된 재료 부분이다. 제2 도핑된 반도체 재료는 고농도로 도핑될 수 있다. 자가 정렬된 반도체 재료 부분들(446)의 반도체 재료는 반도체 재료 층들(346)과 동일한 조성을 가질 수 있거나 그렇지 않을 수 있다. 또한, 자가 정렬된 반도체 재료 부분들(446)의 반도체 재료의 결정 구조는 반도체 재료 층들(346)의 결정 구조와 동일할 수 있거나 상이할 수 있다.
일 실시예에서, 반도체 재료 층들(346)은 고농도로 도핑된 비정질 실리콘 또는 고농도로 도핑된 폴리실리콘을 포함할 수 있고, 유전체 스페이서들(122')은 실리콘 산화물, 실리콘 질화물, 또는 유전체 금속 산화물을 포함할 수 있고, 선택적 퇴적 공정은, 유전체 스페이서들(122')의 표면들로부터 어떠한 반도체 재료 부분도 성장시키지 않으면서, 반도체 재료 층들(346)의 표면들로부터 폴리실리콘 또는 비정질 실리콘을 성장시킨다. 이러한 경우, 선택적 퇴적 공정은, 반도체 재료를 퇴적하기 위한 반도체 전구체를 포함하는 반응물, 및 반도체 재료를 에칭하기 위한 에칭제가 공정 챔버 내로 교대로 또는 동시에 유동되는 화학 기상 퇴적 공정 또는 원자층 퇴적 공정일 수 있다. 예시적인 반도체 전구체들은 실란, 디클로로실란, 트리클로로실란, 사염화실리콘, 디실란, 및 디게르만을 포함하지만, 이로 한정되지 않는다. 예시적인 에칭제는 염화수소이다. 공정 온도는 섭씨 700도 내지 섭씨 1,050도의 범위일 수 있지만, 더 낮거나 더 높은 온도가 또한 채용될 수 있다.
반도체 재료는 (반도체 재료 층들(346)의 물리적으로 노출된 표면들과 같은) 물리적으로 노출된 반도체 표면들로부터만 성장하고, (유전체 스페이서들(122')의 표면들과 같은) 유전체 표면들로부터는 성장하지 않는다. 자가 정렬된 반도체 재료 부분들(446)의 도핑은 인시츄 도핑 또는 익스시츄 도핑에 의해 제공될 수 있다. 인시츄 도핑의 경우에, 도펀트 가스가 반도체 전구체의 유동과 동시에 공정 챔버 내로 유동될 수 있다. 익스시츄 도핑의 경우, 이온 주입 또는 플라즈마 도핑에 의해 도펀트가 자가 정렬된 반도체 재료 부분들(446) 내로 주입될 수 있다.
자가 정렬된 반도체 재료 부분들(446)은, 퇴적된 반도체 재료가 유전체 스페이서들(122')의 상부 표면 위에서 측방향으로 성장함에 따라, 유전체 스페이서들(122')의 상부 표면들 상에 형성될 수 있다. 일 실시예에서, 자가 정렬된 반도체 재료 부분들(446) 각각은 선택적으로, 유전체 스페이서들(122') 중 각각의 제1 유전체 스페이서(122')(즉, 아래에 놓인 유전체 스페이서(122'))의 상부 표면 및 유전체 스페이서들(122') 중 각각의 제2 유전체 스페이서(122')(즉, 아래에 놓인 반도체 재료 층(346)과 접촉하는 유전체 스페이서(122'))의 측벽 상에 직접 형성된다. 자가 정렬된 반도체 재료 부분들(446)의 두께는 1 nm 내지 40 nm, 예컨대 2 nm 내지 30 nm 및/또는 5 nm 내지 10 nm의 범위일 수 있지만, 더 작거나 더 큰 두께도 또한 채용될 수 있다.
도 41을 참조하면, 도 7, 도 8a, 도 8b, 및 도 9a 내지 도 9h의 처리 단계들이, 역-단차형 유전체 재료 부분(65), 메모리 개구 충전 구조물들(58)의 어레이, 및 지지 기둥 구조물들(20)을 형성하기 위해 수행될 수 있다. 역-단차형 유전체 재료 부분(65)은 유전체 스페이서들(122')의 측벽들 및 자가 정렬된 반도체 재료 부분들(446)의 상부 표면들과 접촉할 수 있다.
일 실시예에서, 선택적인 페데스탈 채널 부분들(11)은 메모리 개구 충전 구조물들(58) 및 지지 기둥 구조물들(20)의 형성 동안 생략될 수 있다. 일 실시예에서, 지지 기둥 구조물들(20) 중 적어도 하나는 자가 정렬된 반도체 재료 부분들(446) 중 하나만을 통해 수직으로 연장될 수 있다. 대안적으로 또는 추가적으로, 지지 기둥 구조물들(20) 중 적어도 하나는 자가 정렬된 반도체 재료 부분들(446)의 각각의 쌍을 통해 수직으로 연장될 수 있다.
도 42a 내지 도 42c를 참조하면, 교번하는 스택(32, 346)을 통해 연장되는 후면 트렌치들(79)이 이방성 에칭 공정에 의해 교번하는 스택(32, 346)을 통해 형성될 수 있다. 평면 뷰에서 후면 트렌치들(79)의 패턴은 제1 내지 제5 실시예에서와 동일할 수 있다.
도 43a 및 도 43b를 참조하면, 유전체 재료가 후면 트렌치들(79) 내에 퇴적되어 유전체 벽 구조물들(176)을 형성한다. 유전체 벽 구조물들(176)은, 교번하는 스택들(32, 346)을 절연 층들(32)의 스트립들 및 반도체 재료 층들(346)의 스트립들을 포함하는 교번하는 스택들로 분할하도록, 교번하는 스택(32, 346) 내의 각각의 층을 통해 수직으로 연장되고 제1 길이 방향(hd1)을 따라 측방향으로 연장되는 유전체 재료 부분들이다. 소스 영역(도시되지 않음)은, 역-단차형 유전체 재료 부분을 통해 연장되는 비아 공동의 형성 및 도펀트의 주입에 의해 메모리 어레이 영역(100) 외부의 반도체 재료 층(10)의 표면 부분에 형성될 수 있다. 수평 반도체 채널들(59)이 소스 영역들과 메모리 스택 구조물들(55) 사이의 반도체 재료 층(10)의 상부 부분들에 제공된다. 비아 공동은 절연된 전도성 재료로 충전되어 소스 컨택 비아 구조물들(도시되지 않음)을 형성할 수 있다.
대안적인 실시예에서, 소스 영역들(61), 절연 스페이서들(74), 및 후면 컨택 구조물들(76)은 제1 내지 제5 실시예들에서와 같이 후면 트렌치들(79) 내에 형성될 수 있다.
반도체 재료 층(346) 및 그에 인접한 자가 정렬된 반도체 재료 부분(446)의 각각의 조합은 전기 전도성 층(346, 446)을 구성하며, 이는 NAND 어레이들을 위한 제어 게이트 전극들, 소스 선택 게이트 전극, 또는 드레인 선택 게이트 전극과 통합된 워드 라인으로서 기능할 수 있다.
워드 라인 컨택 비아 구조물들(86)은 컨택 레벨 유전체 층(73)을 통해, 그리고 역-단차형 유전체 재료 부분(65)을 통해 전기 전도성 층들(346, 446) 상에 형성될 수 있다. 전기 전도성 층들(346, 446) 각각은 메모리 어레이 영역(100) 및 컨택 영역(300)의 각각의 세그먼트 전체에 걸쳐 각각의 제1 두께(t1)를 가질 수 있고, 테라스 영역 내에서 각각의 제1 두께(t1)보다 큰 각각의 제2 두께(t2)를 갖는 컨택 부분(CP)을 포함한다. 컨택 부분(CP)은 메모리 어레이 영역(100)으로부터 원위에 있는 각각의 전기 전도성 층(346, 446)의 원위 단부 부분이다. 일 실시예에서, 워드 라인 컨택 비아 구조물들(86)은 자가 정렬된 반도체 재료 부분들(446) 상에 직접 형성된다.
메모리 어레이 영역(100) 내에 위치된 전기 전도성 층들(346, 446)의 세그먼트들에 대한 컨택 부분(CP)들의 증가된 두께는, 컨택 비아 공동들을 형성하는 등방성 에칭 동안에 컨택 비아 공동들에 의해 전기 전도성 층들(346, 446)이 관통 에칭될 가능성을 감소시킨다. 따라서, 위에 놓인 전기 전도성 층(346, 446), 절연 층(32), 및 아래에 놓인 전기 전도성 층(346, 446)을 통해 연장되는 워드 라인 컨택 비아 구조물(86)에 의해 다수의 전기 전도성 층들을 전기적으로 단락시킬 확률은, 더 큰 두께의 적어도 하나의 금속성 재료를 갖는 컨택 부분(CP)들의 존재로 인해 감소한다. 전기 전도성 층들(346, 446)의 각각의 레벨에서의 제2 두께(t2)와 제1 두께(t1) 사이의 차이는 도 40의 처리 단계들에서 형성된 바와 같이 각각의 자가 정렬된 반도체 재료 부분(446)의 두께일 수 있다.
제6 예시적인 구조물은 3차원 메모리 디바이스를 포함할 수 있다. 3차원 메모리 디바이스는 다음을 포함할 수 있다: 기판(9, 10) 위에 위치된 도핑된 반도체 재료를 포함하는 전기 전도성 층들(346, 446) 및 절연 층들(32)의 교번하는 스택{32, (346, 446)} - 교번하는 스택{32, (346, 446)}은, 전기 전도성 층들(346, 446) 각각이 존재하는 메모리 어레이 영역(100), 및 전기 전도성 층들 (346, 446)이 기판(9, 10)으로부터의 수직 거리의 함수로서 감소하는 각각의 측방향 범위를 갖는 테라스 영역을 포함함 -; 메모리 어레이 영역(100)에 위치되고 교번하는 스택{32, (346, 446)}을 통해 수직으로 연장되는 메모리 스택 구조물들(55) - 메모리 스택 구조물들(55) 각각은 메모리 필름(50) 및 메모리 필름(50) 내부에 위치된 수직 반도체 채널(60)을 포함함 -; 테라스 영역에 위치되고 전기 전도성 층들(346, 446) 중 각각의 하나와 접촉하는 컨택 비아 구조물들(86) - 전기 전도성 층들(346, 446) 각각은 메모리 어레이 영역(100) 전체에 걸쳐 각각의 제1 두께(t1)를 갖고, 테라스 영역 내에서 각각의 제1 두께(t1)보다 큰 각각의 제2 두께(t2)를 갖는 컨택 부분(CP)을 포함함 -.
일 실시예에서, 컨택 비아 구조물들(86) 각각은 전기 전도성 층들(346, 446) 중 각각의 하나의 컨택 부분(CP)과 접촉한다. 일 실시예에서, 전기 전도성 층들(346, 446) 중 최상부 전기 전도성 층 이외의 전기 전도성 층들(346, 446) 각각은, 메모리 어레이 영역(100) 전체에 걸쳐 그리고 평면 뷰에서 전기 전도성 층들(346, 446) 중 임의의 위에 놓인 전기 전도성 층과의 면적 중첩을 갖는 테라스 영역의 각각의 부분 내에서, 각각의 제1 두께(t1)를 갖는다. 일 실시예에서, 전기 전도성 층들(346, 446) 중 최상부 전기 전도성 층 이외의 전기 전도성 층들(346, 446) 각각에 대해, 각각의 제2 두께(t2)를 갖는 부분은 평면 뷰에서 전기 전도성 층들(346, 446) 중 임의의 위에 놓인 전기 전도성 층과의 면적 중첩을 갖지 않는다.
일 실시예에서, 전기 전도성 층들(346, 446) 각각은: 전체에 걸쳐 각각의 제1 두께(t1)를 갖는 제1 도핑된 다결정 반도체 재료 부분(즉, 반도체 재료 층(346)); 및 제1 도핑된 다결정 반도체 재료 부분(336)의 상부 표면 및 컨택 비아 구조물들(86) 중 각각의 하나와 접촉하는 제2 도핑된 다결정 반도체 재료 부분(즉, 자가 정렬된 반도체 재료 부분(446))을 포함한다. 일 실시예에서, 제1 도핑된 다결정 반도체 재료 부분(336) 및 제2 도핑된 다결정 반도체 재료 부분(446)은 조성이 상이하다. 일 실시예에서, 제2 도핑된 다결정 반도체 재료 부분(446)은 각각의 제2 두께(t2)와 각각의 제1 두께(t1) 사이의 차이인 두께를 갖는다.
일 실시예에서, 3차원 메모리 디바이스는, 테라스 영역에 위치되고 교번하는 스택{32, (346, 446)} 위에 놓이고 전기 전도성 층들(346, 446)의 표면들과 접촉하는 단차형 저부 표면을 포함하는, 역-단차형 유전체 재료 부분(65)을 추가로 포함한다. 일 실시예에서, 3차원 메모리 디바이스는, 절연 층들(32) 중 각각의 하나의 측벽들 상에, 그리고 절연 층들(32) 중 각각의 하나 위에 놓이는 전기 전도성 층들(346, 446) 중 하나의 전기 전도성 층의 측벽 상에 위치되고, 역-단차형 유전체 재료 부분(65)과 접촉하는 유전체 스페이서들(122')을 포함하며, 여기서 절연 층들(32)은 유전체 스페이서들(122')에 의해 역-단차형 유전체 재료 부분(65)으로부터 측방향으로 이격된다. 일 실시예에서, 전기 전도성 층들(346, 446) 각각은 유전체 스페이서들(122') 중 각각의 제1 유전체 스페이서의 상부 표면과 접촉하고, 유전체 스페이서들(122') 중 각각의 제2 유전체 스페이서의 측벽과 접촉한다.
본 개시내용의 예시적인 구조물들 각각은 3차원 메모리 디바이스를 포함할 수 있다. 일 실시예에서, 3차원 메모리 디바이스는 모놀리식 3차원 NAND 메모리 디바이스를 포함한다. 전도성 재료 층들(46)은 모놀리식 3차원 NAND 메모리 디바이스의 각각의 워드 라인을 포함할 수 있거나, 그에 전기적으로 접속될 수 있다. 기판(9, 10)은 실리콘 기판을 포함할 수 있다. 수직 NAND 메모리 디바이스는 실리콘 기판 위에 모놀리식 3차원 NAND 스트링들의 어레이를 포함할 수 있다. 모놀리식 3차원 NAND 스트링들의 어레이의 제1 디바이스 레벨 내의 도성 재료 층의 레벨에서의 적어도 하나의 메모리 셀(전기 전도성 {46, (46, 146), (46, 246), 또는 (346, 446)}의 레벨에서 전하 저장 층(54)의 일부분으로서 구현된 바와 같음)은 모놀리식 3차원 NAND 스트링들의 어레이의 제2 디바이스 레벨 내의 다른 메모리 셀(다른 전기 전도성 층{46, (46, 146), (46, 246), 또는 (346, 446)}의 레벨에서 전하 저장 층(54)의 다른 부분으로서 구현된 바와 같음) 위에 위치될 수 있다. 실리콘 기판은 그 위에 위치된 메모리 디바이스를 위한 드라이버 회로(적어도 하나의 반도체 디바이스(700)의 서브세트로서 구현된 바와 같음)를 포함하는 집적 회로를 포함할 수 있다. 전도성 재료 층들{46, (46, 146), (46, 246), 또는 (346, 446)}은 예를 들어, 후면 트렌치들(79)의 쌍 사이에서, 기판(9, 10)의 상부 표면에 실질적으로 평행하게 연장되는 스트립 형상을 갖는 복수의 제어 게이트 전극들을 포함할 수 있다. 복수의 제어 게이트 전극들은 적어도 제1 디바이스 레벨 내에 위치된 제1 제어 게이트 전극 및 제2 디바이스 레벨 내에 위치된 제2 제어 게이트 전극을 포함한다. 모놀리식 3차원 NAND 스트링들의 어레이는 다음을 포함할 수 있다: 복수의 반도체 채널들(59, 11, 60) - 복수의 반도체 채널들(59, 11, 60) 각각의 적어도 하나의 단부 부분(60)은 기판(9, 10)의 상부 표면에 실질적으로 수직으로 연장되고, 수직 반도체 채널들(60) 중 각각의 하나를 포함함 -; 및 복수의 전하 저장 요소들(메모리 필름들(50)의 부분들, 즉 전하 저장 층(54)의 부분들로서 구현된 바와 같음). 각각의 전하 저장 요소는 복수의 반도체 채널들(59, 11, 60) 중 각각의 하나에 인접하게 위치될 수 있다.
전술한 내용이 특정 바람직한 실시예들을 언급하지만, 본 개시내용이 그렇게 제한되지 않는다는 것이 이해될 것이다. 다양한 수정들이 개시된 실시예들에 대해 이루어질 수 있고 그러한 수정들은 본 개시내용의 범주 내에 있도록 의도된다는 것이 당업자에게 떠오를 것이다. 서로 대안이 아닌 모든 실시예들 사이에서 호환성이 추정된다. 단어 "포함한다(comprise 또는 include)"는, 달리 명시적으로 언급되지 않는 한, 단어 "~로 본질적으로 이루어진다(consist essentially of)" 또는 단어 "~로 이루어진다"가 단어 "포함하다"를 대체하는 모든 실시예들을 고려한다. 특정 구조 및/또는 구성을 채용하는 실시예가 본 개시내용에 예시되어 있는 경우, 본 개시내용은, 그러한 치환이 명백히 금지되거나 달리 당업자에게 불가능하다고 알려져 있지 않다면, 기능적으로 등가인 임의의 다른 호환가능한 구조들 및/또는 구성들로 실시될 수 있음이 이해된다. 본 명세서에 인용된 모든 간행물, 특허 출원 및 특허는 전체적으로 본 명세서에 참고로 포함된다.

Claims (41)

  1. 3차원 메모리 디바이스로서,
    기판 위에 위치된 절연 층들 및 전기 전도성 층들의 교번하는 스택 - 상기 전기 전도성 층들 각각은 메모리 어레이 영역에서 각각의 제1 두께 및 단차형 테라스 영역에서 상기 각각의 제1 두께보다 큰 각각의 제2 두께를 가짐 -;
    상기 메모리 어레이 영역에 위치되고 상기 교번하는 스택을 통해 수직으로 연장되는 메모리 스택 구조물들 - 상기 메모리 스택 구조물들 각각은 메모리 필름 및 수직 반도체 채널을 포함함 -; 및
    상기 테라스 영역에 위치되고 상기 전기 전도성 층들 중 각각의 하나와 접촉하는 컨택 비아 구조물(contact via structure)들을 포함하고,
    상기 전기 전도성 층들 각각의 상기 메모리 어레이 영역과 상기 단차형 테라스 영역은 일체(一體)인, 3차원 메모리 디바이스.
  2. 제1항에 있어서,
    상기 전기 전도성 층들 각각은 상기 테라스 영역에 위치된 컨택 부분을 포함하고;
    상기 컨택 비아 구조물들 각각은 상기 전기 전도성 층들 중 각각의 하나의 상기 컨택 부분과 접촉하는, 3차원 메모리 디바이스.
  3. 제2항에 있어서,
    상기 전기 전도성 층들 각각은 상기 컨택 부분과 상기 메모리 어레이 영역 사이의 상기 테라스 영역에서 상기 각각의 제1 두께를 갖고;
    상기 전기 전도성 층들 각각은 상기 컨택 부분에서 상기 각각의 제2 두께를 갖는, 3차원 메모리 디바이스.
  4. 제3항에 있어서,
    상기 전기 전도성 층들 중 최상부 전기 전도성 층 이외의 상기 전기 전도성 층들 각각은 평면 뷰(plan view)에서 적어도 하나의 위에 놓인(overlying) 전기 전도성 층과의 면적 중첩(areal overlap)을 갖는 상기 테라스 영역의 일부분에서 상기 각각의 제1 두께를 갖고;
    상기 전기 전도성 층들 중 상기 최상부 전기 전도성 층 이외의 상기 전기 전도성 층들의 상기 컨택 부분들 각각은, 상기 평면 뷰에서 임의의 위에 놓인 전기 전도성 층들과의 면적 중첩을 갖지 않는, 3차원 메모리 디바이스.
  5. 제2항에 있어서, 상기 전기 전도성 층들 각각은 상기 컨택 부분에서 그리고 상기 메모리 어레이 영역에서 동일한 하나 이상의 금속성 재료들로 본질적으로 이루어지는, 3차원 메모리 디바이스.
  6. 제2항에 있어서, 상기 전기 전도성 층들 각각은 상기 컨택 부분에서 그리고 상기 메모리 어레이 영역에서 상기 각각의 제1 두께를 갖는 제1 금속성 재료를 포함하는, 3차원 메모리 디바이스.
  7. 제6항에 있어서, 상기 전기 전도성 층들 각각은 상기 컨택 부분들 각각에서 상기 제1 금속성 재료 위에 위치된 제2 금속성 재료를 추가로 포함하고, 상기 제2 금속성 재료는 상기 메모리 어레이 영역에 없는, 3차원 메모리 디바이스.
  8. 제7항에 있어서, 상기 제1 금속성 재료는 텅스텐을 포함하고, 상기 제2 금속성 재료는 루테늄을 포함하는, 3차원 메모리 디바이스.
  9. 제2항에 있어서,
    상기 테라스 영역에 위치되고, 상기 교번하는 스택 위에 놓이고, 상기 전기 전도성 층들의 표면들과 접촉하는 단차형 저부 표면을 포함하는 역-단차형(retro-stepped) 유전체 재료 부분; 및
    상기 절연 층들 중 각각의 하나의 측벽들 상에 위치되고, 상기 절연 층들 중 상기 각각의 하나 위에 놓이는 상기 전기 전도성 층들 중 하나의 전기 전도성 층의 레벨로 상향으로 연장되고, 상기 역-단차형 유전체 재료 부분과 접촉하는 유전체 스페이서들을 추가로 포함하며, 상기 절연 층들은 상기 유전체 스페이서들에 의해 상기 역-단차형 유전체 재료 부분으로부터 측방향으로 이격되는, 3차원 메모리 디바이스.
  10. 제9항에 있어서, 상기 전기 전도성 층들 각각은, 상기 컨택 부분에 인접하고 상기 각각의 제1 두께보다 작은 두께를 갖고 상기 유전체 스페이서들 중 각각의 하나 위에 놓이는, 측방향으로 연장되는 부분(laterally extending portion)을 포함하는, 3차원 메모리 디바이스.
  11. 제1항에 있어서, 상기 전기 전도성 층들 각각은 상기 절연 층들 중 아래에 놓인 절연 층의 측벽과 접촉하는 주변 부분을 포함하는, 3차원 메모리 디바이스.
  12. 제2항에 있어서, 상기 전기 전도성 층들 각각은,
    상기 각각의 제1 두께를 갖는 제1 금속성 재료 부분; 및
    상기 컨택 부분 내부에 위치된 제2 금속성 재료 부분을 포함하며, 상기 전기 전도성 층들 각각에 대한 상기 각각의 제2 두께와 상기 각각의 제1 두께 사이의 차이는 상기 제2 금속성 재료 부분의 수평 부분의 두께와 동일한, 3차원 메모리 디바이스.
  13. 제1항에 있어서,
    상기 3차원 메모리 디바이스는 모놀리식 3차원 NAND 메모리 디바이스를 포함하고;
    상기 컨택 비아 구조물들은 워드 라인 컨택 비아 구조물들을 포함하고;
    상기 전기 전도성 층들은 상기 3차원 메모리 디바이스의 워드 라인들을 포함하고;
    상기 컨택 비아 구조물들은 각각의 워드 라인을, 상기 교번하는 스택 아래에 위치된 드라이버 회로의 각각의 주변 디바이스에 전기적으로 접속시키는, 3차원 메모리 디바이스.
  14. 3차원 메모리 디바이스를 형성하는 방법으로서,
    기판 위에 절연 층들 및 희생 재료 층들의 교번하는 스택을 형성하는 단계 - 상기 교번하는 스택은, 상기 희생 재료 층들 각각이 존재하는 메모리 어레이 영역, 및 상기 희생 재료 층들이 상기 기판으로부터의 수직 거리의 함수로서 감소하는 각각의 측방향 범위를 갖는 테라스 영역을 포함함 -;
    재료가 상기 희생 재료 층들의 물리적으로 노출된 표면들로부터 선택적으로 성장하는 선택적 퇴적 공정을 채용하여, 상기 테라스 영역에서 상기 희생 재료 층들의 상기 물리적으로 노출된 표면들 상에, 희생 재료 부분들을 포함하는 자가 정렬된(self-aligned) 재료 부분들을 형성하는 단계;
    상기 메모리 어레이 영역에서 상기 교번하는 스택을 통해 메모리 스택 구조물들을 형성하는 단계 - 상기 메모리 스택 구조물들 각각은 메모리 필름 및 수직 반도체 채널을 포함함 -;
    적어도 상기 희생 재료 층들을 전도성 재료 층들로 대체하는 단계;
    상기 희생 재료 부분들을 상기 전도성 재료 층들의 부분들로 대체하는 단계; 및
    상기 전도성 재료 층들 중 각각의 하나와 접촉하는 컨택 비아 구조물들을 형성하는 단계를 포함하고,
    상기 전도성 재료 층들 각각의 상기 메모리 어레이 영역과 상기 테라스 영역은 일체(一體)인, 방법.
  15. 삭제
  16. 제14항에 있어서,
    상기 희생 재료 층들은 실리콘 질화물을 포함하고;
    상기 절연 층들은 실리콘 산화물을 포함하고;
    상기 선택적 퇴적 공정은, 실리콘 질화물 표면들과 실리콘 산화물 표면들 사이의 실리콘 질화물에 대한 인큐베이션(incubation) 시간 차이를 채용하여 상기 절연 층들의 상기 실리콘 산화물 표면들로부터 실리콘 질화물을 성장시키지 않으면서 상기 희생 재료 층들의 상기 실리콘 질화물 표면들로부터 자가 정렬된 실리콘 질화물 부분들을 퇴적하는, 방법.
  17. 제14항에 있어서,
    상기 자가 정렬된 재료 부분들은 금속성 재료 부분들을 포함하고;
    상기 전도성 재료 층들은 상기 금속성 재료 부분들의 표면들 상에 형성되는, 방법.
  18. 제17항에 있어서, 상기 금속성 재료 부분들은 루테늄을 포함하는, 방법.
  19. 제14항에 있어서,
    상기 자가 정렬된 재료 부분들을 형성하기 전에 상기 테라스 영역에서 절연 층 및 위에 놓인 희생 재료 층의 수직으로 이웃하는 쌍들의 측벽들 상에 유전체 스페이서들을 형성하는 단계; 및
    상기 자가 정렬된 재료 부분들을 형성한 후에 상기 테라스 영역에서 상기 교번하는 스택 및 상기 유전체 스페이서들 위에 역-단차형 유전체 재료 부분을 형성하는 단계를 추가로 포함하는, 방법.
  20. 제19항에 있어서,
    상기 자가 정렬된 재료 부분들은 상기 테라스 영역에서 상기 희생 재료 층들의 상부 표면들의 노출된 부분들 상에 선택적으로 퇴적되고, 상기 유전체 스페이서들의 측벽들 상에는 퇴적되지 않으며;
    상기 역-단차형 유전체 재료 부분은 상기 유전체 스페이서들의 측벽들 상에 형성되고;
    상기 절연 층들 및 상기 희생 재료 층들 각각은 상기 유전체 스페이서들 중 각각의 하나에 의해 상기 역-단차형 유전체 재료 부분으로부터 측방향으로 이격되는, 방법.
  21. 제14항에 있어서, 상기 자가 정렬된 재료 부분들은 상기 희생 재료 층들 각각의 상부 표면 및 측벽 표면으로부터 성장하는, 방법.
  22. 3차원 메모리 디바이스로서,
    기판 위에 위치된 도핑된 반도체 재료를 포함하는 전기 전도성 층들 및 절연 층들의 교번하는 스택 - 상기 교번하는 스택은, 상기 전기 전도성 층들 각각이 존재하는 메모리 어레이 영역, 및 상기 전기 전도성 층들이 상기 기판으로부터의 수직 거리의 함수로서 감소하는 각각의 측방향 범위를 갖는 테라스 영역을 포함함 -;
    상기 메모리 어레이 영역에 위치되고 상기 교번하는 스택을 통해 수직으로 연장되는 메모리 스택 구조물들 - 상기 메모리 스택 구조물들 각각은 메모리 필름 및 수직 반도체 채널을 포함함 -; 및
    상기 테라스 영역에 위치되고 상기 전기 전도성 층들 중 각각의 하나와 접촉하는 컨택 비아 구조물들을 포함하고,
    상기 전기 전도성 층들 각각은 상기 메모리 어레이 영역 전체에 걸쳐 각각의 제1 두께를 갖고, 상기 메모리 어레이 영역 내에서 상기 각각의 제1 두께보다 큰 각각의 제2 두께를 갖는 컨택 부분을 포함하고,
    상기 전기 전도성 층들 각각은,
    전체에 걸쳐 각각의 제1 두께를 갖는 제1 도핑된 다결정 반도체 재료 부분; 및
    상기 제1 도핑된 다결정 반도체 재료 부분의 상부 표면 및 상기 컨택 비아 구조물들 중 각각의 하나와 접촉하는 제2 도핑된 다결정 반도체 재료 부분을 포함하는, 3차원 메모리 디바이스.
  23. 제22항에 있어서, 상기 컨택 비아 구조물들 각각은 상기 전기 전도성 층들 중 각각의 하나의 상기 컨택 부분과 접촉하는, 3차원 메모리 디바이스.
  24. 제23항에 있어서, 상기 전기 전도성 층들 중 최상부 전기 전도성 층 이외의 상기 전기 전도성 층들 각각에 대해, 상기 각각의 제2 두께를 갖는 상기 컨택 부분은 평면 뷰에서 상기 전기 전도성 층들 중 임의의 위에 놓인 전기 전도성 층과의 면적 중첩을 갖지 않는, 3차원 메모리 디바이스.
  25. 제22항에 있어서, 상기 전기 전도성 층들 중 최상부 전기 전도성 층 이외의 상기 전기 전도성 층들 각각은, 상기 메모리 어레이 영역 전체에 걸쳐 그리고 평면 뷰에서 상기 전기 전도성 층들 중 임의의 위에 놓인 전기 전도성 층과의 면적 중첩을 갖는 상기 테라스 영역의 각각의 부분 내에서, 상기 각각의 제1 두께를 갖는, 3차원 메모리 디바이스.
  26. 제22항에 있어서, 상기 제1 도핑된 다결정 반도체 재료 부분 및 상기 제2 도핑된 다결정 반도체 재료 부분은 조성이 상이한, 3차원 메모리 디바이스.
  27. 제22항에 있어서, 상기 제2 도핑된 다결정 반도체 재료 부분은 상기 각각의 제2 두께와 상기 각각의 제1 두께 사이의 차이인 두께를 갖는, 3차원 메모리 디바이스.
  28. 제22항에 있어서, 상기 테라스 영역에 위치되고, 상기 교번하는 스택 위에 놓이고, 상기 전기 전도성 층들의 표면들과 접촉하는 단차형 저부 표면을 포함하는 역-단차형 유전체 재료 부분을 추가로 포함하는, 3차원 메모리 디바이스.
  29. 제28항에 있어서, 상기 절연 층들 중 각각의 하나의 측벽들 상에, 그리고 상기 절연 층들 중 상기 각각의 하나 위에 놓이는 상기 전기 전도성 층들 중 하나의 전기 전도성 층의 측벽 상에 위치되고, 상기 역-단차형 유전체 재료 부분과 접촉하는 유전체 스페이서들을 추가로 포함하며, 상기 절연 층들은 상기 유전체 스페이서들에 의해 상기 역-단차형 유전체 재료 부분으로부터 측방향으로 이격되는, 3차원 메모리 디바이스.
  30. 제29항에 있어서, 상기 전기 전도성 층들 각각은 상기 유전체 스페이서들 중 각각의 제1 유전체 스페이서의 상부 표면과 접촉하고, 상기 유전체 스페이서들 중 각각의 제2 유전체 스페이서의 측벽과 접촉하는, 3차원 메모리 디바이스.
  31. 제22항에 있어서,
    상기 3차원 메모리 디바이스는 모놀리식 3차원 NAND 메모리 디바이스를 포함하고;
    상기 전기 전도성 층들은 상기 모놀리식 3차원 NAND 메모리 디바이스의 각각의 워드 라인을 포함하거나, 그에 전기적으로 접속되고;
    상기 기판은 실리콘 기판을 포함하고;
    상기 모놀리식 3차원 NAND 메모리 디바이스는 상기 실리콘 기판 위에 모놀리식 3차원 NAND 스트링들의 어레이를 포함하고;
    상기 모놀리식 3차원 NAND 스트링들의 어레이의 제1 디바이스 레벨 내의 적어도 하나의 메모리 셀이 상기 모놀리식 3차원 NAND 스트링들의 어레이의 제2 디바이스 레벨 내의 다른 메모리 셀 위에 위치되고;
    상기 실리콘 기판은 그 위에 위치된 상기 메모리 디바이스를 위한 드라이버 회로를 포함하는 집적 회로를 포함하고;
    상기 전기 전도성 층들은 상기 기판의 상부 표면에 실질적으로 평행하게 연장되는 스트립 형상을 갖는 복수의 제어 게이트 전극들을 포함하고 - 상기 복수의 제어 게이트 전극들은 적어도 상기 제1 디바이스 레벨 내에 위치된 제1 제어 게이트 전극 및 상기 제2 디바이스 레벨 내에 위치된 제2 제어 게이트 전극을 포함함 -;
    상기 모놀리식 3차원 NAND 스트링들의 어레이는,
    복수의 반도체 채널들 - 상기 복수의 반도체 채널들 각각의 적어도 하나의 단부 부분은 상기 기판의 상부 표면에 실질적으로 수직으로 연장됨 -, 및
    복수의 전하 저장 요소들 - 각각의 전하 저장 요소는 상기 복수의 반도체 채널들 중 각각의 하나에 인접하게 위치됨 - 을 포함하는, 3차원 메모리 디바이스.
  32. 3차원 메모리 디바이스로서,
    기판 위에 위치된 도핑된 반도체 재료를 포함하는 전기 전도성 층들 및 절연 층들의 교번하는 스택 - 상기 교번하는 스택은, 상기 전기 전도성 층들 각각이 존재하는 메모리 어레이 영역, 및 상기 전기 전도성 층들이 상기 기판으로부터의 수직 거리의 함수로서 감소하는 각각의 측방향 범위를 갖는 테라스 영역을 포함함 -;
    상기 메모리 어레이 영역에 위치되고 상기 교번하는 스택을 통해 수직으로 연장되는 메모리 스택 구조물들 - 상기 메모리 스택 구조물들 각각은 메모리 필름 및 수직 반도체 채널을 포함함 -;
    상기 테라스 영역에 위치되고 상기 전기 전도성 층들 중 각각의 하나와 접촉하는 컨택 비아 구조물들;
    상기 테라스 영역에 위치되고, 상기 교번하는 스택 위에 놓이고, 상기 전기 전도성 층들의 표면들과 접촉하는 단차형 저부 표면을 포함하는 역-단차형 유전체 재료 부분; 및
    상기 절연 층들 중 각각의 하나의 측벽들 상에, 그리고 상기 절연 층들 중 상기 각각의 하나 위에 놓이는 상기 전기 전도성 층들 중 하나의 전기 전도성 층의 측벽 상에 위치되고, 상기 역-단차형 유전체 재료 부분과 접촉하는 유전체 스페이서들 - 상기 절연 층들은 상기 유전체 스페이서들에 의해 상기 역-단차형 유전체 재료 부분으로부터 측방향으로 이격됨 - 을 포함하고,
    상기 전기 전도성 층들 각각은 상기 메모리 어레이 영역 전체에 걸쳐 각각의 제1 두께를 갖고, 상기 메모리 어레이 영역 내에서 상기 각각의 제1 두께보다 큰 각각의 제2 두께를 갖는 컨택 부분을 포함하고,
    상기 전기 전도성 층들 각각은 상기 유전체 스페이서들 중 각각의 제1 유전체 스페이서의 상부 표면과 접촉하고, 상기 유전체 스페이서들 중 각각의 제2 유전체 스페이서의 측벽과 접촉하는, 3차원 메모리 디바이스.
  33. 삭제
  34. 삭제
  35. 삭제
  36. 삭제
  37. 삭제
  38. 삭제
  39. 삭제
  40. 삭제
  41. 삭제
KR1020207008531A 2017-11-15 2018-09-21 테라스 영역 내의 두꺼운 워드 라인들을 갖는 3차원 메모리 디바이스 및 그 제조 방법 KR102235246B1 (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US15/813,625 2017-11-15
US15/813,579 2017-11-15
US15/813,579 US10461163B2 (en) 2017-11-15 2017-11-15 Three-dimensional memory device with thickened word lines in terrace region and method of making thereof
US15/813,625 US10453854B2 (en) 2017-11-15 2017-11-15 Three-dimensional memory device with thickened word lines in terrace region
PCT/US2018/052227 WO2019099103A1 (en) 2017-11-15 2018-09-21 Three-dimensional memory device with thickened word lines in terrace region and method of making thereof

Publications (2)

Publication Number Publication Date
KR20200035473A KR20200035473A (ko) 2020-04-03
KR102235246B1 true KR102235246B1 (ko) 2021-04-02

Family

ID=66538741

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020207008531A KR102235246B1 (ko) 2017-11-15 2018-09-21 테라스 영역 내의 두꺼운 워드 라인들을 갖는 3차원 메모리 디바이스 및 그 제조 방법

Country Status (4)

Country Link
EP (2) EP3893277A1 (ko)
KR (1) KR102235246B1 (ko)
CN (1) CN111149206B (ko)
WO (1) WO2019099103A1 (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210126074A (ko) 2019-11-22 2021-10-19 양쯔 메모리 테크놀로지스 씨오., 엘티디. 메모리 장치 및 이의 하이브리드 스페이서
KR20210149074A (ko) 2020-05-27 2021-12-08 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 디바이스들을 형성하기 위한 방법들
KR102650204B1 (ko) 2020-05-27 2024-03-20 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 소자
CN111801799B (zh) * 2020-05-27 2021-03-23 长江存储科技有限责任公司 用于形成三维存储器件的方法
CN114743985A (zh) 2020-05-27 2022-07-12 长江存储科技有限责任公司 三维存储器件
KR20230136221A (ko) * 2021-03-22 2023-09-26 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 디바이스 및 이를 형성하기 위한 방법
WO2023028751A1 (en) * 2021-08-30 2023-03-09 Yangtze Memory Technologies Co., Ltd. Three-dimensional nand memory device and method of forming the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150287710A1 (en) 2014-04-08 2015-10-08 Tae-Hwan YUN Semiconductor devices having conductive pads and methods of fabricating the same
US20160111438A1 (en) 2014-10-20 2016-04-21 SanDisk Technologies, Inc. Batch contacts for multiple electrically conductive layers
US20170271354A1 (en) 2016-03-15 2017-09-21 SK Hynix Inc. Semiconductor device

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5915167A (en) 1997-04-04 1999-06-22 Elm Technology Corporation Three dimensional structure memory
JP3796030B2 (ja) * 1997-11-16 2006-07-12 キヤノンアネルバ株式会社 薄膜作成装置
US6782619B2 (en) * 2001-08-17 2004-08-31 Advanced Cochlear Systems, Inc. Method of making high contact density electrode array
KR100673012B1 (ko) * 2005-09-02 2007-01-24 삼성전자주식회사 이중 게이트형 수직 채널 트랜지스터들을 구비하는다이내믹 랜덤 억세스 메모리 장치 및 그 제조 방법
KR101787041B1 (ko) * 2010-11-17 2017-10-18 삼성전자주식회사 식각방지막이 구비된 반도체 소자 및 그 제조방법
KR101670116B1 (ko) * 2011-01-14 2016-10-27 텔레폰악티에볼라겟엘엠에릭슨(펍) 디블록킹 필터링
KR20140089793A (ko) * 2013-01-07 2014-07-16 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US9111591B2 (en) * 2013-02-22 2015-08-18 Micron Technology, Inc. Interconnections for 3D memory
US9401365B2 (en) 2013-12-19 2016-07-26 Texas Instruments Incorporated Epitaxial source/drain differential spacers
KR20150073251A (ko) * 2013-12-20 2015-07-01 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102168189B1 (ko) * 2014-03-07 2020-10-21 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
KR102134912B1 (ko) * 2014-03-21 2020-07-20 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US9620514B2 (en) * 2014-09-05 2017-04-11 Sandisk Technologies Llc 3D semicircular vertical NAND string with self aligned floating gate or charge trap cell memory cells and methods of fabricating and operating the same
US9515125B2 (en) * 2015-04-24 2016-12-06 Sony Corporation Socket structure for three-dimensional memory
US9520402B1 (en) * 2015-08-25 2016-12-13 Intel Corporation Provision of etch stop for wordlines in a memory device
US9754958B2 (en) * 2015-10-30 2017-09-05 Sandisk Technologies Llc Three-dimensional memory devices having a shaped epitaxial channel portion and method of making thereof
CN105470260B (zh) * 2015-12-03 2018-09-18 中国科学院微电子研究所 三维半导体器件及其制造方法
US9530790B1 (en) * 2015-12-24 2016-12-27 Sandisk Technologies Llc Three-dimensional memory device containing CMOS devices over memory stack structures
US9659956B1 (en) * 2016-01-06 2017-05-23 Sandisk Technologies Llc Three-dimensional memory device containing source select gate electrodes with enhanced electrical isolation
KR102649372B1 (ko) * 2016-01-08 2024-03-21 삼성전자주식회사 3차원 반도체 메모리 장치
US9721663B1 (en) * 2016-02-18 2017-08-01 Sandisk Technologies Llc Word line decoder circuitry under a three-dimensional memory array
US9685408B1 (en) * 2016-04-14 2017-06-20 Macronix International Co., Ltd. Contact pad structure and method for fabricating the same
US9716105B1 (en) * 2016-08-02 2017-07-25 Sandisk Technologies Llc Three-dimensional memory device with different thickness insulating layers and method of making thereof

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150287710A1 (en) 2014-04-08 2015-10-08 Tae-Hwan YUN Semiconductor devices having conductive pads and methods of fabricating the same
US20160111438A1 (en) 2014-10-20 2016-04-21 SanDisk Technologies, Inc. Batch contacts for multiple electrically conductive layers
US20170271354A1 (en) 2016-03-15 2017-09-21 SK Hynix Inc. Semiconductor device

Also Published As

Publication number Publication date
EP3711092A1 (en) 2020-09-23
EP3711092A4 (en) 2020-12-02
EP3893277A1 (en) 2021-10-13
CN111149206B (zh) 2023-08-18
WO2019099103A1 (en) 2019-05-23
CN111149206A (zh) 2020-05-12
KR20200035473A (ko) 2020-04-03

Similar Documents

Publication Publication Date Title
KR102205711B1 (ko) 환형 차단 유전체들을 갖는 3차원 메모리 디바이스 및 그 제조 방법
US10290648B1 (en) Three-dimensional memory device containing air gap rails and method of making thereof
US10741576B2 (en) Three-dimensional memory device containing drain-select-level air gap and methods of making the same
US10453854B2 (en) Three-dimensional memory device with thickened word lines in terrace region
EP3494597B1 (en) Method of making a three-dimensional memory device having drain select level isolation structure
US10529620B2 (en) Three-dimensional memory device containing word lines formed by selective tungsten growth on nucleation controlling surfaces and methods of manufacturing the same
US10461163B2 (en) Three-dimensional memory device with thickened word lines in terrace region and method of making thereof
CN109314147B (zh) 具有用于竖直沟道的电荷载流子注入阱的三维存储器器件及其制造和使用方法
CN107431071B (zh) 用于增强在三维存储器结构中的开态电流的金属-半导体合金区域
US10290647B2 (en) Three-dimensional memory device containing structurally reinforced pedestal channel portions and method of making the same
US10381372B2 (en) Selective tungsten growth for word lines of a three-dimensional memory device
KR102235246B1 (ko) 테라스 영역 내의 두꺼운 워드 라인들을 갖는 3차원 메모리 디바이스 및 그 제조 방법
US9496419B2 (en) Ruthenium nucleation layer for control gate electrodes in a memory structure
WO2018031094A1 (en) Three-dimensional memory device containing a lateral source contact and method of making the same
WO2018128712A1 (en) A three-dimensional memory device with enhanced mechanical stability semiconductor pedestal and method of making thereof
WO2017074552A1 (en) Robust nucleation layers for enhanced fluorine protection and stress reduction in 3d nand word lines
US11171150B2 (en) Three-dimensional memory device containing a channel connection strap and method for making the same
US10991718B2 (en) Three-dimensional memory device containing a vertical semiconductor channel containing a connection strap and method of making the same
US10991706B2 (en) Three-dimensional memory device having enhanced contact between polycrystalline channel and epitaxial pedestal structure and method of making the same
US10991705B2 (en) Three-dimensional memory device having enhanced contact between polycrystalline channel and epitaxial pedestal structure and method of making the same
US20230157013A1 (en) Three-dimensional memory device with word-line etch stop liners and method of making thereof

Legal Events

Date Code Title Description
A201 Request for examination
A302 Request for accelerated examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant