TWI773176B - 三維記憶體元件及其形成方法 - Google Patents

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TWI773176B
TWI773176B TW110108201A TW110108201A TWI773176B TW I773176 B TWI773176 B TW I773176B TW 110108201 A TW110108201 A TW 110108201A TW 110108201 A TW110108201 A TW 110108201A TW I773176 B TWI773176 B TW I773176B
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呂俊頡
世海 楊
林佑明
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台灣積體電路製造股份有限公司
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Abstract

一種形成三維（3D）記憶體陣列的製程，包括：形成具有由介電層分隔的多個碳系材料導電層的堆疊。在所述堆疊中蝕刻溝槽將所述導電層劃分成導電條。所得結構包括水平導電條的二維陣列。記憶體單元可沿著每個條的長度分佈，以提供3D陣列。導電條與可具有垂直或水平取向的附加導電結構一起允許記憶體單元被個別定址。用碳系材料形成導電層有利於將溝槽蝕刻至高深寬比。因此，形成碳系材料的導電層使得記憶體陣列能夠具有更多的層或具有更高的面積密度。

Description

三維記憶體元件及其形成方法
本教示是有關於一種三維記憶體元件及其形成方法。
二維(two-dimensional，2D)記憶體陣列普遍地存在於電子元件中，並且可包括例如反或型(NOR)快閃記憶體陣列、反及型(NAND)快閃記憶體陣列、動態隨機存取記憶體(dynamic random-access memory，DRAM)陣列等。然而，2D記憶體陣列接近微縮極限，且因此接近記憶體密度的極限。三維(three-dimensional，3D)記憶體陣列是有效突破記憶體密度的一種選擇，其可包括例如3D NAND快閃記憶體陣列、3D NOR快閃記憶體陣列等。
本教示的一些態樣提供一種記憶體元件，包括：記憶體單元的三維陣列，設置於金屬互連結構中的兩個相鄰的金屬互連層之間，所述記憶體單元中的每一者包括源極側、汲極側、在所 述源極側與所述汲極側之間延伸的通道、閘極、以及位於所述閘極與所述通道之間的資料儲存膜；以及堆疊的陣列，所述堆疊中的每一堆疊包括多個第一導電條及多個介電條，其中所述第一導電條水平延伸以提供多個所述記憶體單元的所述閘極；其中所述導電條包括碳系導電材料。
本教示的另一些態樣提供一種記憶體元件，包括：多個堆疊，所述堆疊中的每個堆疊包括由介電條分隔的二或更多個垂直堆疊的閘極條；源極線及汲極線，定位於所述堆疊之間並沿著所述堆疊的堆疊方向延伸；以及記憶體單元，所述記憶體單元中的每一者包括在所述源極線中的一者與所述汲極線中的一者之間延伸的通道、以及定位於所述通道與所述二或更多個垂直堆疊的閘極條中的一者之間的資料儲存結構；其中所述閘極條包括石墨。
本教示的又一些態樣提供一種形成記憶體元件的方法，包括：形成包括多個導電層及多個介電層的第一堆疊，其中所述導電層包括碳系材料；在所述第一堆疊中蝕刻第一溝槽以形成多個第二堆疊；以及在所述第一溝槽中沈積第一資料儲存膜。
100A:第一3D記憶體陣列
100B:第二3D記憶體陣列
100C:第三3D記憶體陣列
100D:第四3D記憶體陣列
101A、101B、101C、101D:記憶體單元
103A、103B:源極線
103D:垂直導電特徵
105A、105D:源極側
106A:凸起
107A:通道層
107B:通道層
107C、107D:通道層
108A、108B、108C、108D:資料儲存結構
109A、109B、109D:控制閘極
111A、111B、111C、111D:資料儲存膜
113A、113D:通道
115A、115B:單元內介電質
115D:單元內介電條
117A、117D:汲極側
119A、119B:汲極線
121A:單元間介電插塞
121B:介電插塞
121D:單元間介電插塞
123A、123B、123C:閘極條
123D:導電條
125B:閘極側壁
126B:側壁
127B:凹陷
129B:介電側壁
131A、131B:介電條
131D:單元間介電條
133A:第一側
133B:第二側
135A、135B、135D:堆疊
141A、141B、141C、141D:層級
153B、155B:上表面
161B、163B:下表面
171、171D:介電層
173:介電層
200:積體電路
201:源極線導線
203:位元線導線
205:通孔
206:階梯圖案
207:字元線導線
209:通孔
301C、301D:金屬互連層
303:導線
305:通孔
307:場效應電晶體(FET)
308:主表面
309:基板
315:金屬互連結構
317:介電層
400:等效電路圖
800A:俯視圖
800B:剖視圖
801:閘極層
803:介電層
805:寬的堆疊
900A:俯視圖
900B:剖視圖
901:遮罩
903:溝槽
1000A:俯視圖
1000B:剖視圖
1100A:俯視圖
1100B:剖視圖
1101:開口
1103:遮罩
1200A:俯視圖
1200B:剖視圖
1203:介電層
1300A:俯視圖
1300B:剖視圖
1301:遮罩
1303、1305:開口
1400A:俯視圖
1400B:剖視圖
1500A:俯視圖
1500B:剖視圖
1501:遮罩
1503:單元間介電質
1600A:俯視圖
1600B:剖視圖
1601:遮罩
1603:開口
1700A:俯視圖
1700B:剖視圖
1800A:俯視圖
1800B:剖視圖
1900A:俯視圖
1900B:剖視圖
2000A:俯視圖
2000B:剖視圖
2001:遮罩
2003:開口
2005:開口
2100A:俯視圖
2100B:剖視圖
2200:剖視圖
2201:遮罩
2203:虛設閘極層
2205:堆疊
2207:溝槽
2209:寬的堆疊
2300:剖視圖
2301:凹陷
2400:剖視圖
2401:區域
2403:碳系材料層
2405:區域
2500:剖視圖
2600:剖視圖
2601:溝槽
2603:遮罩
2700:剖視圖
2701:凹陷
2800:剖視圖
2803:第二碳系材料層
2900:剖視圖
3000A:俯視圖
3000B:剖視圖
3001:接觸層
3003:第一介電層
3005:第二介電層
3007:寬的堆疊
3015:一組層
3100A:剖面俯視圖
3100B:剖視圖
3101:溝槽
3200A:剖面俯視圖
3200B:剖視圖
3201:凹陷
3300A:剖面俯視圖
3300B:剖視圖
3400A:剖面俯視圖
3400B:剖視圖
3500A:剖面俯視圖
3500B:剖視圖
3501:開口
3600:方法
3601、3603、3607、3609、3611、3613、3615、3617、3619、3621、3623、3625、3627、3629、3631、3633:動作
3700:方法
3705:動作
3800:方法
3801、3803、3805、3807、3809:動作
3900:方法
3901、3903、3905、3907、3911、3913、3915、3917、3919、3921、3923:動作
A:線
B、C:平面
BC:線
BL0、BL1、BL2、BL3、BL4、BL5、BLM、BLM-1:位元線
D1:距離
D2:距離
D3:距離
D4:方向
D5:方向
H1、H2、H3:高度
L1:長度
L2:長度
S1:間隔
SL0、SL1、SL2、SL3、SL4、SL5、SLM、SLM-1:源極線
W1、W2、W3:寬度
WL0、WL1、WL2、WL2N、WL3、WL4、WL5、WL6、WL7、 WL8、WL9、WL10、WL11、WLKN、WLKN-1、WLKN-2、WLN、WLN+1、WLN+2:字元線
藉由結合附圖閱讀以下詳細說明，會最佳地理解本揭露的各態樣。應注意，根據行業中的標準慣例，各種特徵並非按比例繪製。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1A示出第一3D記憶體陣列的立體圖，所述第一3D記憶體陣列為根據本教示內容的一些態樣的3D記憶體陣列。
圖1B示出圖1A的3D記憶體陣列沿平面B的垂直截面。
圖1C示出圖1A的3D記憶體陣列沿平面C的水平截面。
圖2是示出具有圖1A的3D記憶體陣列的積體電路的俯視圖。
圖3示出包括圖1A的3D記憶體陣列的積體電路的截面。
圖4提供圖1A的3D記憶體陣列的等效電路圖。
圖5A與圖5B示出第二3D記憶體陣列的垂直及水平截面，所述第二3D記憶體陣列為根據本教示內容的一些其他態樣的3D記憶體陣列。
圖5C提供第二3D記憶體陣列的立體圖。
圖6A至圖6B示出第三3D記憶體陣列的垂直及水平截面，所述第三3D記憶體陣列為根據本教示內容的一些其他態樣的3D記憶體陣列。
圖7A至圖7B示出第四3D記憶體陣列的垂直及水平截面，所述第四3D記憶體陣列為根據本教示內容的一些其他態樣的3D記憶體陣列。
圖8A及圖8B至圖14A及圖14B是一系列成對的俯視圖及剖視圖，其根據本教示內容例示性地說明形成包括具有第一3D記憶體陣列的特徵的3D記憶體陣列的元件的方法。
圖15A及圖15B至圖21A及圖21B是一系列成對的俯視圖 及剖視圖，其根據本教示內容例示性地說明形成包括具有第二3D記憶體陣列的特徵的3D記憶體陣列的元件的方法。
圖22至圖29根據本教示內容的一些態樣提供示出形成介電條/閘極條堆疊的替代方法的剖視圖。
圖30A及圖30B至圖35A及圖35B是一系列成對的剖面俯視圖及剖視圖，其根據本教示內容例示性地說明形成包括具有第四3D記憶體陣列的特徵的3D記憶體陣列的元件的方法。
圖36至圖39根據本教示內容提供示出可用於形成3D記憶體陣列的各種方法的流程圖。
本揭露內容提供用於實施本揭露的不同特徵的諸多不同實施例或實例。以下闡述組件及佈置的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，在以下說明中，將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中在第一特徵與第二特徵之間可形成有附加特徵、進而使得第一特徵與第二特徵可能不直接接觸的實施例。另外，本揭露可在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡單及清晰的目的，且本身並不表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「在...之下 (beneath)」、「在...下方(below)」、「下部的(lower)」、「在...上方(above)」、「上部的(upper)」等空間相對性用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的取向外亦囊括元件在使用或操作中的不同取向。設備可具有其他取向(旋轉90度或處於其他取向)，且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
一種形成三維(3D)記憶體陣列的製程包括形成具有由介電層分隔的多個導電層的堆疊。在堆疊中蝕刻溝槽將導電層劃分成導電條。所得結構包括水平導電條的二維陣列。記憶體單元可沿著每個條的長度方向分佈，以提供3D陣列。導電條與可具有垂直或水平取向的附加導電結構一起允許記憶體單元被個別定址。
根據本教示內容，導電層由石墨或類似的碳系材料形成。當導電層為石墨時，相較於當導電層由不同的導電材料(例如，金屬)形成時，溝槽更容易被蝕刻至高深寬比。因此，形成石墨導電層使得記憶體陣列能夠具有更多的層及更高的面積密度。所得的三維記憶體陣列具有石墨導電條。
本教示內容的一些態樣是有關於以下類型的記憶體單元的三維陣列，在所述類型中：記憶體單元具有源極側、汲極側、在源極側與汲極側之間延伸的通道、控制閘極、以及位於控制閘極與通道之間的資料儲存膜。記憶體陣列內為堆疊陣列，每個堆 疊具有由介電條分隔的導電條。導電條水平延伸以連接多個記憶體單元。根據本教示內容，導電條由碳系材料形成。在一些實施例中，碳系材料包括石墨烯。在一些實施例中，石墨烯呈奈米帶的形式。在一些實施例中，石墨烯是摻硼的。在一些實施例中，碳系材料包括奈米晶石墨。
記憶體可具有任何合適的架構。所述架構可為垂直的、水平的、交叉的等、或其任意組合。在一些實施例中，導電條為水平閘極條。在一些實施例中，附加導體垂直延伸貫穿陣列。該些導體可由金屬形成。
在一些實施例中，凹陷形成於堆疊的鄰近導電條的側面中。資料儲存膜可設置於該些凹陷中。在該些凹陷內形成資料儲存膜有利於使資料儲存膜在陣列中垂直相鄰的記憶體單元之間不連續。碳系材料的蝕刻敏感性有利於形成該些凹陷。
本教示內容的一些態樣是有關於一種具有多個堆疊的記憶體元件，每個堆疊包括由介電條分隔的二或更多個垂直堆疊的閘極條。源極線及汲極線定位於堆疊之間，並且沿著堆疊的堆疊方向延伸。陣列中的記憶體單元各自具有在源極線中的一者與汲極線中的一者之間延伸的通道、以及定位於通道與閘極條中的一者之間的資料儲存結構。閘極條包括石墨。在一些實施例中，石墨為石墨烯。
本教示內容的一些態樣是有關於一種形成記憶體元件的方法。所述方法包括：形成包括多個導電層及多個介電層的寬的 堆疊；在寬的堆疊中蝕刻溝槽以形成多個窄的堆疊；以及在溝槽中沈積資料儲存膜。導電層為碳系材料，此有利於蝕刻製程。
本教示內容的一些態樣是有關於一種形成記憶體元件的方法。所述方法包括形成包括多個虛設層及多個介電層的寬的堆疊。在堆疊中形成第一組溝槽。在第一組溝槽中進行第一虛設蝕刻。第一虛設蝕刻可移除每個虛設層的約一半。進行第一沈積製程，以用碳系材料替換虛設層的藉由第一虛設蝕刻移除的部分。在一些實施例中，碳系材料包括石墨烯片材。在堆疊中形成第二組溝槽。在第二組溝槽中進行第二虛設蝕刻。第二虛設蝕刻可移除虛設層的剩餘部分。執行第二沈積製程，以用碳系材料替換虛設層的藉由第二虛設蝕刻移除的部分。藉由此種方法，無論每個堆疊中導電條的數量為何，皆可使用少至兩個沈積步驟來沈積用於導電條的碳系材料。
圖1A示出根據本教示內容一些態樣的記憶體單元101A的第一3D記憶體陣列100A的立體圖。圖1B示出第一3D記憶體陣列100A沿圖1A的平面B的垂直截面。圖1C示出沿圖1A的平面C的水平截面。圖1B及圖1C中的線BC位於平面B與平面C的交錯處。平面B是垂直的。平面C是水平的。
一列堆疊135A包括在第一3D記憶體陣列100A內。每個堆疊135A在由介電條131A分隔的多個層級141A、141B、141C、141D中具有閘極條123A。此實例示出四個層級141A、141B、141C、141D，但堆疊135A可具有更多或更少數量的層級。 資料儲存結構108A及通道層107A形成在每個堆疊135A的第一側133A及第二側133B上。資料儲存結構108A至少包括資料儲存膜111A。包括源極線103A及汲極線119A的源極/汲極連接為垂直取向並設置於堆疊135A之間。
記憶體單元101A在堆疊135A的第一側133A及第二側133B中的每一者上水平及垂直排列。記憶體單元101A的水平定位可在各側之間變化，以在第一側133A上的記憶體單元101A與第二側133B上的記憶體單元101A之間提供交錯，但記憶體單元101A的排列在各層級之間重複。
每個記憶體單元101A包括控制閘極109A、資料儲存結構108A、通道113A、源極側105A及汲極側117A。控制閘極109A由閘極條123A提供。單個閘極條123A可為多個記憶體單元101A提供控制閘極109A，所述多個記憶體單元101A包括沿著閘極條123A的長度方向水平相鄰的記憶體單元101A、以及位於閘極條123A的相對側133A、133B上的記憶體單元101A。通道113A、源極側105A及汲極側117A皆由通道層107A的一些部分提供。源極側105A是通道層107A的鄰近源極線103A的一部分。汲極側117A是通道層107A的鄰近汲極線119A的一部分。通道113A是源極側105A與汲極側117A之間的通道層107A的一部分。
通道層107A垂直延伸貫穿層級141A-141D，以為多個記憶體單元101A提供通道113A、源極側105A及汲極側117A。同樣，資料儲存結構108A可包括資料儲存膜111A，所述資料儲存 膜111A在堆疊135A的第一側133A或第二側133B上的所有記憶體單元101A上是連續的。在一些實施例中，通道層107A在堆疊135A的整個長度方向及高度方向上是連續的。通道層107A的一些部分可為堆疊135A的第一側133A或第二側133B上的所有水平及垂直分佈的記憶體單元101A提供通道113A、源極側105A及汲極側117A。
圖2示出在積體電路200中的第一3D記憶體陣列100A的俯視圖。圖3示出積體電路200的局部剖視圖。如在該些圖中所示，閘極條123A可延伸超出第一3D記憶體陣列100A的一端至逐漸變化的長度，從而形成階梯圖案206，所述階梯圖案206允許閘極條123A中的每一者經由通孔209耦合至上覆金屬互連層301D中的不同字元線導線207。源極線導線201及位元線導線203亦可形成於金屬互連層301D中。源極線導線201及位元線導線203可與閘極條123A及堆疊135A交錯。每個源極線導線201可經由通孔205耦合至多條源極線103A。每個位元線導線203可耦合至多條汲極線119A。
圖4提供第一3D記憶體陣列100A的等效電路圖400。如由等效電路圖400所示，每個記憶體單元101A可作為電晶體運作。沿著每個閘極條123A佈置有M個記憶體單元。存在K個堆疊135A，每個堆疊135A具有N個層級141A-141D，從而給出總共K*N個閘極條123A。可藉由選擇相應的字元線導線207(例如為圖4所示的字元線WL0、WL1、WL2、WL2N、WL3、WL4、WL5、 WL6、WL7、WL8、WL9、WL10、WL11、WLKN、WLKN-1、WLKN-2、WLN、WLN+1、WLN+2)、位元線導線203(例如為圖4所示的位元線BL0、BL1、BL2、BL3、BL4、BL5、BLM、BLM-1)及源極線導線201(例如為圖4所示的源極線SL0、SL1、SL2、SL3、SL4、SL5、SLM、SLM-1)來為記憶體單元101A中的每一者個別定址。連接至每個字元線導線207的閘極條123A的數量、連接至每個源極線導線201的源極線103A的數量、以及連接至每個位元線導線203的汲極線119A的數量可在保有此特徵的情況下變化。
電晶體具有臨限閘極電壓，在所述電壓下，源極至汲極連接自斷開切換至導通。在記憶體單元中，可藉由寫入及抹除操作來改變所述臨限值，以提供二或更多個不同的臨限電壓。例如，資料儲存結構可包括保持電偶極的極化的資料儲存膜111A。該些偶極的取向可改變，以調製控制閘極109A上的臨限電壓，在所述臨限電壓下，電場使通道113A導電。該些電偶極的第一取向提供可表示邏輯「1」的第一臨限電壓，且第二取向提供可表示邏輯「0」的第二臨限電壓。
在第一3D記憶體陣列100A中，記憶體單元101A中的一者的寫入操作可包括在相應的位元線導線203及相應的源極線導線201耦合至接地的同時將相應的字元線導線207設置為程式化電壓Vth。未被選擇的單元的位元線導線203及源極線導線201可保持浮動或設置為例如1/2 Vdd等電壓。Vth可為記憶體單元101A的最高可能臨限電壓。對於抹除操作而言，可在將相應的位元線 導線203及相應的源極線導線201接地、並將其他位元線導線203及源極線導線201保持在-1/2 Vdd或使其浮動的同時，將相應的字元線導線207設置為-Vth。讀取操作可包括將字元線導線207設置為第一臨限電壓與第二臨限電壓之間的中間電壓(例如，1/2 Vth)，將源極線導線201設置為Vdd，將位元線導線203設置為接地，以及判斷所得電流是高於還是低於臨限值。
圖2至圖4示出第一3D記憶體陣列100A中的記憶體單元101A可耦合在積體電路200內以實現讀取、寫入及抹除操作的方式。可使用任何其他合適的耦合，包括引起分別連接至每個源極線導線201、位元線導線203及字元線導線207的源極線103A、汲極線119A及閘極條123A的數量變化的交替耦合。圖2至圖3示出經由通孔209及通孔205進行的所有連接，其連接至設置於第一3D記憶體陣列100A上方的金屬互連層301D中的源極線導線201、位元線導線203及字元線導線207，但該些連接中的一些或全部可連接至第一3D記憶體陣列100A下方的金屬互連層301C中的導線。使用金屬互連層301C及金屬互連層301D兩者來進行該些連接可實現寄生電阻及電容的降低。
如圖3所示，第一3D記憶體陣列100A可設置於基板309上方的金屬互連結構315內的金屬互連層301C與金屬互連層301D之間。金屬互連層301C及金屬互連層301D可為金屬互連結構315中的第三及第四金屬互連層、第四及第五金屬互連層或任何其他相鄰的成對金屬互連層。基板309可為半導體基板，並且 可支撐用於操作第一3D記憶體陣列100A的場效應電晶體(field effect transistor，FET)307及其他元件。該些元件可經由金屬互連結構315內的導線303及通孔305連接至第一3D記憶體陣列100A。
基板309可為自晶圓(例如，矽晶圓等)切割的晶粒。基板309可為半導體基板，例如塊狀半導體、絕緣體上覆半導體(semiconductor-on-insulator，SOI)基板等。亦可使用其他基板，例如多層式或梯度基板。在一些實施例中，基板309的半導體材料是以下材料或包括以下材料：矽、鍺、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦、矽鍺、磷砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦、磷砷化鎵銦、其組合等。基板309可為介電材料或包括介電材料。例如，基板309可為介電基板或者可包括位於半導體基板上的介電層。介電材料可為例如氧化矽等氧化物、例如氮化矽等氮化物、例如碳化矽等碳化物、其組合(例如氮氧化矽、碳氧化矽、碳氮化矽)等，或任何其他合適的介電質。
參照圖3，基板309具有主表面308。方向D4垂直於主表面308。方向D4是在本文中被稱為垂直方向且亦被稱為堆疊135A的堆疊方向的方向。方向D5垂直於方向D4，平行於主表面308，是閘極條123A沿其延伸的方向，並且在本文中被稱為水平方向。
在本揭露的實例中，記憶體單元是具有電晶體的結構的 類型，但本揭露的概念可用於具有任何類型的記憶體單元的3D記憶體陣列。在一些實施例中，記憶體單元101A是鐵電記憶體單元，並且資料儲存膜111A是含有電偶極並保持該些偶極的極化的鐵電材料或包括所述鐵電材料。可適用的鐵電材料的實例包括氧化鉿鋯(HfZrO)、氧化鉿鋁(HfAlO)、氧化鉿鑭(HfLaO)、氧化鉿鈰(HfCeO)、氧化鉿(HfO)、氧化鉿矽(HfSiO)、氧化鉿釓(HFGdO)等。在一些實施例中，鐵電材料是經摻雜的氧化鉿。在一些實施例中，經摻雜的氧化鉿具有斜方晶相(orthorhombic phase)。在一些實施例中，摻雜劑以50%或小於50%的原子百分比存在。
在一些實施例中，資料儲存膜111A的厚度在約5奈米至約20奈米的範圍內。在一些實施例中，所述厚度為約5奈米至約10奈米。在一些實施例中，所述厚度為約10奈米至約15奈米。若資料儲存膜111A是鐵電材料並且厚度太小(例如，小於約5奈米)，則可能不能很好地保持極化，且可能降低可靠性。若所述厚度太大(例如，大於約20奈米)，則可能提高程式化及抹除電壓，並對電源效益產生不利影響。
若記憶體單元101A是鐵電記憶體單元，則資料儲存結構108A可包括在多個記憶體單元101A上連續的資料儲存膜111A。在鐵電記憶體單元中，資料儲存膜111A可在不與相鄰單元的資料儲存膜電性隔離的情況下局部儲存資訊。資料儲存結構108A可更包括在資料儲存膜111A與通道113A之間的閘極介電層(圖中未 示出)。閘極介電層可作為單獨的層沈積，或者可容許藉由例如資料儲存膜111A與通道層107A之間的反應等反應自發形成。閘極介電層可為任何合適的材料。例如，閘極介電層可為以下材料或包括以下材料：氧化矽(例如，SiO2)、氧化鋁(例如，Al2O3)、氮氧化矽(例如，SiON)、氮化矽(例如，Si3N4)、氧化鑭(例如，La2O3)、氧化鍶鈦(例如，SrTiO3)、未經摻雜的氧化鉿(例如，HfO2)、其組合等。在一些實施例中，閘極介電層是高介電常數介電質或包括高介電常數介電質，所述介電質為介電常數大於約3.9的材料。在各種實施例中，閘極介電層具有約3.9至15、約3.9至10或約10至15的介電常數。
在一些實施例中，閘極介電層的厚度小於約2.5奈米。在一些實施例中，所述厚度為約1.5奈米至約2.5奈米。在一些實施例中，所述厚度為約1.5奈米至約1.8奈米。在一些實施例中，所述厚度為約1.7奈米至約2.5奈米。若所述厚度太小(例如，約1奈米或小於1奈米)，則可能降低資料保持能力。若所述厚度太大(例如，大於約2.5奈米)，則可能提高程式化及抹除電壓，或可能縮小記憶窗口(即，高臨限電壓與低臨限電壓之間的差異)。高程式化及抹除電壓會降低電源效益。小的記憶窗口會降低可靠性。
通道層107A可為半導體或包括半導體。在一些實施例中，通道層107A為氧化物半導體或包括氧化物半導體。可適用於通道層107A的氧化物半導體包括但不限於氧化鋅(ZnO)、氧化銦鎢(InWO)、氧化銦鎵鋅(InGaZnO)、氧化銦鋅(InZnO)、氧 化銦鎵鋅錫(InGaZnSnO或IGZTO)、氧化銦錫(InSnO或ITO)或其組合等。在一些實施例中，通道層107A為多晶矽、非晶矽等或包括多晶矽、非晶矽等。在一些實施例中，通道層具有約2奈米至約30奈米的厚度。在一些實施例中，通道層具有約2奈米至約10奈米的厚度。在一些實施例中，通道層具有約5奈米至約20奈米的厚度。
在一些實施例中，記憶體單元101A是浮動閘極記憶體單元，且資料儲存結構108A是電荷儲存結構。在該些實施例中，程式化包括自兩個介電層之間的資料儲存膜111A儲存或移除電荷。兩個介電層中的每一者可為例如氧化矽等氧化物、例如氮化矽等氮化物、例如碳化矽等碳化物、其組合(例如氮氧化矽、碳氧化矽、碳氮化矽)等。資料儲存膜111A亦可為該些類型中的一種類型的介電質或某種其他類型的介電質。例如，資料儲存結構108A可為其中資料儲存結構108A為氮化物層並且夾置於兩個氧化物層之間的ONO結構。
閘極條123A是由碳系材料形成的導電結構。所述材料可為石墨。石墨烯是石墨的一種形式。在一些實施例中，碳系材料包括石墨烯。在一些實施例中，石墨烯呈奈米帶(nanoribbon)的形式。在一些實施例中，石墨烯是摻硼的。在一些實施例中，碳系材料包括奈米晶石墨。
在一些實施例中，閘極條123A包括石墨烯片材。在一些實施例中，石墨烯片材具有水平取向。在一些實施例中，石墨烯 片材在閘極條123A的中心區域中具有垂直取向，並且在鄰近下伏閘極條123A及上覆閘極條123A處過渡至水平取向，藉此提供整體的C狀結構。此結構是由下述替換閘極製程形成的閘極條123A產生的。
源極線103A及汲極線119A可由任何合適的導電材料形成。用於源極線103A及汲極線119A的合適的導電材料可包括經摻雜的多晶矽、金屬等。在一些實施例中，導電材料包括金屬。以金屬形成源極線103A及汲極線119A可提供具有低寄生電阻的緊湊設計。可使用的金屬的一些實例是鎢(W)、銅(Cu)、釕(Ru)、鉬(Mo)、鈷(Co)、鋁(Al)、鎳(Ni)、銀(Ag)、金(Au)等及其合金。在一些實施例中，源極線103A及汲極線119A更包括擴散阻擋層、膠層(glue layer)或其他此種層。可用於擴散阻擋層或膠層的材料的一些實例是氮化鈦(TiN)、氮化鉭(TaN)、氮化鉬(MoN)、氮化鋯(ZrN)、氮化鉿(HfN)等。
單元內介電質115A在對應於個別記憶體單元101A的源極線103A與汲極線119A之間提供填充及絕緣。單元間介電插塞121A在水平相鄰的記憶體單元101A的源極線103A與汲極線119A之間提供填充及絕緣。單元內介電質115A、單元間介電插塞121A及介電條131A各自可為任何合適的介電質。用於該些結構的合適的介電質可為例如氧化矽等氧化物、例如氮化矽等氮化物、例如碳化矽等碳化物、其組合(例如氮氧化矽、碳氧化矽、碳氮化矽)等。可為單元內介電質115A及單元間介電插塞121A 選擇不同的介電質，以便提供有利於製造的蝕刻選擇性。
在一些實施例中，介電條131A的高度H1及閘極條123A的高度H2各自在約15奈米至約90奈米的範圍內。在一些實施例中，高度H1在約15奈米至約45奈米的範圍內。在一些實施例中，高度H1在約45奈米至約90奈米的範圍內。在一些實施例中，高度H2在約15奈米至約30奈米的範圍內。在一些實施例中，高度H2在約30奈米至約60奈米的範圍內。在一些實施例中，高度H1大於高度H2。在一些實施例中，高度H2大於高度H1。在一些實施例中，高度H1在高度H2的三倍之內。在一些實施例中，高度H1在高度H2的兩倍之內。
介電條131A的寬度W2亦為堆疊135A的寬度。在一些實施例中，寬度W2在約20奈米至約200奈米的範圍內。在一些實施例中，寬度W2在約30奈米至約160奈米的範圍內。在一些實施例中，相鄰堆疊135A之間的距離D2為約30奈米至約200奈米。在一些實施例中，距離D2為約40奈米至約140奈米。
源極線103A及汲極線119A可具有彼此相似的大小。在一些實施例中，源極線103A及汲極線119A的寬度W1及長度L2各自在約20奈米至約100奈米的範圍內。在一些實施例中，寬度W1及長度L2各自在約30奈米至約80奈米的範圍內。在一些實施例中，源極線103A及汲極線119A在水平平面中的橫截面積在約500平方奈米至約10,000平方奈米的範圍內。在一些實施例中，所述面積在約900平方奈米至約6,000平方奈米的範圍內。
在一些實施例中，通道113A的長度L1在約30奈米至約200奈米的範圍內。在一些實施例中，長度L1在約60奈米至約150奈米的範圍內。由於存在凸起106A，源極線103A與汲極線119A之間的距離D1小於通道長度L1。通道長度L1可為自通道層107A鄰接源極線103A的點至通道層107A鄰接汲極線119A的點的距離。在一些實施例中，距離D1為長度L1的90%或小於90%。在一些實施例中，距離D1為長度L1的80%或小於80%。在一些實施例中，距離D1為長度L1的70%或小於70%。在一些實施例中，源極線103A及汲極線119A的面積較無凸起106A時大5%或多於5%。在一些實施例中，源極線103A及汲極線119A的面積較無凸起106A時大10%或多於10%。在一些實施例中，源極線103A及汲極線119A的面積較無凸起106A時大20%或多於20%。
在一些實施例中，層級141A-141D內相鄰的記憶體單元101A之間的間隔S1在約30奈米至約200奈米的範圍內。在一些實施例中，間隔S1在約30奈米至約100奈米的範圍內。在一些實施例中，間隔S1在約60奈米至約200奈米的範圍內。在一些實施例中，給定層級141A-141D中的水平相鄰的記憶體單元101A之間的間隔S1大於高度H1，所述高度H1為垂直相鄰的記憶體單元101A之間的間隔。
圖5A及圖5B示出第二3D記憶體陣列100B的截面。圖5C提供第二3D記憶體陣列100B的立體圖。第二3D記憶體陣列100B具有記憶體單元101B，並且除了下述差異之外，第二3D記 憶體陣列100B大致類似於第一3D記憶體陣列100A並且具有相應的特徵。一個此種差異是在第二3D記憶體陣列100B中，資料儲存膜111B設置於堆疊135B中的凹陷127B內。此種結構使得資料儲存膜111B在層級141A-141D之間不連續。另一個差異在於，介電插塞121B延伸跨越相鄰的堆疊135B之間的距離D2。介電插塞121B在凹陷127B之前形成，由此凹陷127B不延伸超出介電插塞121B。此種結構使得資料儲存膜111B在每個層級141A-141D內相鄰的單元之間不連續。
針對每個記憶體單元101B而言存在一個凹陷127B。資料儲存膜111B包括在凹陷127B內。因此，資料儲存膜111B在水平相鄰的記憶體單元101B之間、在垂直相鄰的記憶體單元101B之間、以及在第二3D記憶體陣列100B中任何一對記憶體單元之間是不連續的。由於資料儲存膜111B是不連續的，因此相較於資料儲存結構108A，資料儲存結構108B有更多的選擇。例如，資料儲存結構108B可為具有導電資料儲存膜111B的浮動閘極，電荷可儲存在所述導電資料儲存膜111B上以改變控制閘極109B的臨限電壓。資料儲存結構108B可包括位於資料儲存膜111B與通道層107B及控制閘極109B中的每一者之間的絕緣膜。
介電條131B具有介電側壁129B。閘極條123B具有相對於介電側壁129B凹進的閘極側壁125B，以在堆疊135B中生成凹陷127B。凹陷127B是在沿著垂直方向延伸的橫截面中自介電側壁129B向內凹的區，所述垂直方向為堆疊135B的堆疊方向。閘 極側壁125B可為凹形的，並且相對於介電側壁129B凹進距離D3。源極線103B及汲極線119B為垂直取向，並設置於堆疊135B之間。
資料儲存膜111B可填充凹陷127B。資料儲存膜111B具有分別與相鄰的閘極條123B的上表面153B及下表面163B水平對齊的上表面155B及下表面161B。在層級141B-141C內，上表面153B及上表面155B鄰接上覆介電條131B。在層級141B-141D內，下表面161B及下表面163B鄰接下伏介電條131B。資料儲存膜111B的側壁126B可與垂直相鄰的介電側壁129B水平對齊。
介電條131B的寬度W3亦為堆疊135B的寬度。在一些實施例中，寬度W3在約30奈米至約200奈米的範圍內。在一些實施例中，寬度W3在約40奈米至約160奈米的範圍內。閘極條123B可為較窄。在閘極條123B的最窄處，閘極條123B的寬度可為寬度W3減去資料儲存膜111B的厚度。在一些實施例中，距離D3在約2奈米至約20奈米的範圍內。在一些實施例中，距離D3在約2奈米至12奈米的範圍內。在一些實施例中，距離D3在約2奈米至約6奈米的範圍內。
通道層107B設置於介電側壁129B上以及資料儲存結構108B上。在一些實施例中，如圖中所示者，通道層在如圖所示的單元間介電插塞121B上延伸，並且設置於單元間介電插塞121B與源極線103A及汲極線119B之間。在一些其他實施例中，通道層107B在單元間介電插塞121B之前形成，並且不設置於單元間 介電插塞121B的側面上。
在一些實施例中，通道層107B設置於凹陷127B中。堆疊135B可被製成較寬，且凹陷127B可被製成較深，以容納通道層107B。在一些實施例中，通道層107B部分設置於凹陷127B中，且部分設置於凹陷127B外部。資料儲存結構108B可包括除資料儲存膜111B之外的層，例如介電層。在一些實施例中，資料儲存結構108B與全部或部分通道層107B一起填充凹陷127B。
圖6A及圖6B示出根據本教示內容的一些其他態樣的第三3D記憶體陣列100C的截面。第三3D記憶體陣列100C具有記憶體單元101C，並且具有對應於第一3D記憶體陣列100A的特徵。第三3D記憶體陣列100C具有設置於資料儲存膜111C與閘極條123C之間的介電層173、以及設置於資料儲存膜111C與通道層107C之間的另一介電層171。資料儲存結構108C可為例如ONO資料儲存結構。在一些實施例中，介電層173設置於介電側壁129C上以及資料儲存膜111C上方。
圖7A及圖7B示出根據本教示內容的一些其他態樣的第四3D記憶體陣列100D。圖7B是沿垂直方向的截面。圖7A是剖面俯視圖，其中所述剖面是在經由圖7B的線A的水平面上截取的。第四3D記憶體陣列100D可使用與第一3D記憶體陣列100A相同的許多材料及層厚度，但具有不同的結構及連接性。如同第一3D記憶體陣列100A，第四3D記憶體陣列100D包括一列堆疊135D，每個堆疊具有由介電條分隔的多個碳系材料水平導電條 123D。介電條包括可為單元間介電質的單元間介電條131D、以及可為單元間介電質的單元內介電條115D。導電條123D可用作源極線及汲極線。堆疊135D之間的垂直導電特徵103D可用作字元線。垂直導電特徵可具有任何合適的組成。在一些實施例中，垂直導電特徵為金屬。用碳系材料形成水平導電特徵有利於製造。
第四3D記憶體陣列100D包括記憶體單元101D。每個記憶體單元101D包括通道113D、資料儲存結構108D及控制閘極109D。通道113D在鄰近第一導電條123D的源極側105D與鄰近第二導電條123D的汲極側117D之間延伸。通道113D由設置於單元內介電條115D的側面上的通道層107D提供。控制閘極109D是垂直導電特徵103D的一部分。資料儲存結構108D包括設置於通道113D與控制閘極109D之間的垂直膜。資料儲存結構108D可包括資料儲存膜111D的一部分，並且可包括例如介電層171D等附加層。
圖8A及圖8B至圖14A及圖14B是一系列成對的俯視圖及剖視圖，其根據本教示內容例示性地說明形成包括具有第一3D記憶體陣列100A等的特徵的3D記憶體陣列的元件的方法。儘管參照方法的各種實施例描述了圖8A及圖8B至圖14A及圖14B，但應理解，圖8A及圖8B至圖14A及圖14B中所示的結構並非僅限於所述方法，而是可與所述方法分開獨立。儘管圖8A及圖8B至圖14A及圖14B被描述為一系列動作，但應理解，在其他實施例中，所述動作的順序可改變。儘管圖8A及圖8B至圖14A及圖 14B示出並闡述了一組特定的動作，但在其他實施例中可省略一些所示出及/或闡述的動作。此外，未示出及/或闡述的動作可包括在其他實施例中。儘管依據形成第一3D記憶體陣列100A闡述了圖8A及圖8B至圖14A及圖14B的方法，但所述方法可用於形成其他記憶體陣列。
如由圖8A的俯視圖800A及圖8B的剖視圖800B所示，所述方法開始於在介電層317上方形成交替的閘極層801及介電層803的寬的堆疊805。介電層317可為如圖3所示在金屬互連層301C上方形成的一或多個層，但更概括而言，可為任何合適基板的頂層。在寬的堆疊805中，頂層及底層是閘極層801，但所述頂層及底層中的任一層可為介電層803。
介電層803及閘極層801可藉由例如化學氣相沈積(chemical vapor deposition，CVD)、原子層沈積(atomic layer deposition，ALD)等任何合適的製程形成。在一些實施例中，閘極層801為稍後由碳系材料替換以提供閘極條的虛設層。在其他實施例中，閘極層801為碳系材料。
電漿增強CVD可能適用於沈積石墨烯及奈米晶石墨層。可使用10瓦(W)與500瓦之間的功率位準來產生電漿。溫度可能會升高，但通常保持在400℃以下。碳源可為甲烷(CH4)等。原料氣體(feed gas)混合物中可包括例如氬氣(Ar)等惰性氣體。在一些實施例中，每個閘極層801在介於約5分鐘至約10小時範圍內的時間段內形成。在一些實施例中，每個閘極層801在介於 約10分鐘至約60分鐘範圍內的時間段內形成。在一些實施例中，每個閘極層801在介於約1小時至約10小時範圍內的時間段內形成。
如由圖9A的俯視圖900A及圖9B的剖視圖900B所示，可形成遮罩901，並使用遮罩901來圖案化溝槽903，溝槽903將寬的堆疊805劃分成一系列堆疊135A。遮罩901可為任何合適材料的硬遮罩。遮罩901可藉由CVD製程、旋塗製程等或任何其他合適的製程形成。遮罩901可藉由蝕刻貫穿光阻遮罩(圖中未示出)來圖案化。光阻遮罩可使用微影製程來圖案化。
堆疊135A可包括由閘極層801形成的閘極條123A及由介電層1203形成的介電條131A。高度H3對寬度(距離D2)的比為溝槽903的深寬比。在一些實施例中，深寬比在約5至約15的範圍內。形成深寬比小於約5的溝槽903可能會有損於第一3D記憶體陣列100A的單元密度。形成深寬比大於約15的溝槽903可能會在處理期間使堆疊135A扭曲或塌陷。
蝕刻可用任何合適的蝕刻製程或蝕刻製程的組合來完成。蝕刻製程可為各向異性蝕刻製程。在一些實施例中，蝕刻包括電漿蝕刻。在一些實施例中，蝕刻氣體包括氧源。氧可有利於形成閘極層801的碳系材料的蝕刻。氬氣亦可為合適的。
如由圖10A的俯視圖1000A及圖10B的剖視圖1000B所示，可在溝槽903中沈積資料儲存結構108A的層及通道層107A，隨後用例如單元內介電質115A等介電質進行填充。資料儲存結構 108A可包括在每個堆疊135A的每一側上形成連續層的資料儲存膜111A。若資料儲存結構108A需要附加層，則可在資料儲存膜111A之前或之後沈積附加層。通道層107A可共形地沈積於資料儲存結構108A上。在一些實施例中，資料儲存結構108A由在沈積通道層107A期間形成的介電層完成。沈積製程可為CVD、ALD等，或任何其他合適的製程或製程組合。在一些實施例中，資料儲存膜111A藉由ALD等進行沈積。在一些實施例中，通道層107A藉由ALD等進行沈積。在一些實施例中，藉由可流動的CVD製程沈積單元內介電質115A。在沈積單元內介電質115A之後，可使用平坦化製程來移除遮罩901上方的任何單元內介電質115A或其他材料。
如由圖11A的俯視圖1100A及圖11B的剖視圖1100B所示，可形成遮罩1103，並使用遮罩1103來幫助界定用於在單元內介電質115A中選擇性蝕刻開口1101的圖案。在此蝕刻製程期間，堆疊135A可被遮罩901覆蓋。蝕刻製程可為各向異性蝕刻，例如電漿蝕刻。蝕刻可具有選擇性，以移除單元內介電質，而不移除通道層107A的材料或資料儲存結構108A的材料。作為另一選擇，蝕刻可移除通道層107A的暴露部分或通道層107A及資料儲存結構108A兩者的暴露部分。
如由圖12A的俯視圖1200A及圖12B的剖視圖1200B所示，可用單元間介電質填充開口1101，以形成單元間介電插塞121A。單元間介電插塞121A形成在記憶體單元101A的所需位置 之間。開口1101可藉由例如CVD等沈積製程用單元間介電插塞121A填充。在一些實施例中，CVD製程是可流動的CVD製程。即使開口1101具有高的深寬比，可流動的CVD製程亦可提供良好的間隙填充。遮罩1103可被剝離或者可藉由CMP製程被移除，所述CMP製程亦移除多餘的單元間介電質。
如由圖13A的俯視圖1300A及圖13B的剖視圖1300B所示，可形成具有開口1305的遮罩1301，並使用遮罩1301在單元內介電質115A中蝕刻開口1303。根據本教示內容的一些態樣，開口1305可為橢圓形的。開口1305的中心靠近單元間介電插塞121A的中心。每個開口可具有在單元間介電插塞121A的一側上在單元內介電質115A上方延伸的第一端及在單元間介電插塞121A的相對側上方延伸的第二端。此種方法可有利於使開口1303夠大而不會靠得太近。蝕刻製程可為各向異性的並且具有選擇性，以移除被暴露出的單元內介電質115A，而實質上不蝕刻單元間介電插塞121A、資料儲存膜111A或通道層107A。蝕刻製程可為電漿蝕刻等、或任何其他合適的製程。
如由圖14A的俯視圖1400A及圖14B的剖視圖1400B所示，可用導電材料填充開口1303以形成源極線103A及汲極線119A。用導電材料填充開口1303可包括CVD、電鍍、無電鍍等、或任何其他合適的製程。多餘的導電材料可藉由例如CMP等平坦化製程被移除。CMP製程亦可移除遮罩1301、遮罩901或移除所述兩者。所得結構可能與圖1A至圖1C中所示的結構相同。
圖15A及圖15B至圖21A及圖22B是一系列成對的俯視圖及剖視圖，其例示性地說明圖8A及圖8B至圖14A及圖14B所示方法的變型，所述變型可用於形成具有圖5A至圖5B所示的第二3D記憶體陣列100B的特徵的記憶體陣列、或一些其他3D記憶體陣列。所述變型開始於與由圖9A的俯視圖900A及圖9B的剖視圖900B所示的結構類似的結構，只是堆疊135B比堆疊135A寬，並且溝槽903成比例地更窄。如由圖15A的俯視圖1500A及圖15B的剖視圖1500B所示，變型可開始於用單元間介電質1503填充溝槽903。
如由圖16A的俯視圖1600A及圖16B的剖視圖1600B所示，可形成遮罩1601，並使用遮罩1601在單元間介電質1503中蝕刻開口1603。剩餘的單元間介電質1503形成單元間介電插塞121B。開口1603對應於記憶體單元101B的所需位置。
如由圖17A的俯視圖1700A及圖17B的剖視圖1700B所示，可在開口1603內進行蝕刻，以在閘極條123B中形成凹陷127B。凹陷127B由單元間介電插塞121B定界，由此為記憶體單元101B的每個所需位置形成一個凹陷127B。蝕刻使得閘極側壁125B相對於介電側壁129B內凹。蝕刻亦可使得閘極側壁125B變為凹形，如圖所示。在一些實施例中，蝕刻為各向同性的。在一些實施例中，蝕刻為濕法蝕刻。在一些實施例中，蝕刻製程為原子層蝕刻。閘極條123B的碳系材料與介電條131B的介電材料之間的反應性差異有利於選擇提供所需選擇性的蝕刻化學物質。
如由圖18A的俯視圖1800A及圖18B的剖視圖1800B所示，在凹陷127B內沈積資料儲存膜111B。資料儲存膜111B最初可共形地沈積於閘極側壁125B及介電側壁129B上。沈積製程可為CVD、ALD等、或任何其他合適的製程。若資料儲存結構108A需要附加層，則可在資料儲存膜111B之前或之後沈積附加層。可使用各向異性蝕刻製程來移除資料儲存膜111B的沈積在層級141A至141D之間以及凹陷127B外部的其他區域的部分。蝕刻製程可為電漿蝕刻。遮罩1501可將蝕刻對齊至堆疊135B。
如由圖19A的俯視圖1900A及圖19B的剖視圖1900B所示，可在堆疊135B的側面上沈積通道層107B，然後用單元內介電質115B填充開口1603。通道層107B可共形地沈積在資料儲存膜111B及介電側壁129B上。沈積製程可為CVD、ALD等、或任何其他合適的製程。通道層107B可延伸貫穿堆疊135B的高度。若需要一或多個附加層來完成資料儲存結構108B的形成，則可在通道層107B之前沈積一或多個附加層。在一些實施例中，資料儲存結構108B由在通道層107B的沈積期間形成的介電層完成。
視情況，可使全部或部分通道層107B沈積在凹陷127B內。在一些實施例中，資料儲存膜111B未完全填充凹陷127B。然後通道層107B可完成凹陷127B的填充。在一些實施例中，資料儲存膜111B被回蝕以在凹陷127B中為通道層107B提供空間。在一些實施例中，回蝕包括各向同性蝕刻，例如濕法蝕刻。在一些實施例中，回蝕包括原子層蝕刻。在一些實施例中，使用各向 異性蝕刻製程來移除通道層107B的沈積在凹陷127B外部的部分。在一些實施例中，然後沈積第二通道層107B，以提供所需的通道層厚度。
可藉由CVD等或任何其他合適的製程來沈積單元內介電質115B。在一些實施例中，沈積包括可流動的CVD製程。在沈積單元內介電質115B之後，可使用平坦化製程來移除遮罩1501上方的任何單元內介電質115B或其他材料。
如由圖20A的俯視圖2000A及圖20B的剖視圖2000B所示，可形成具有開口2005的遮罩2001，並使用遮罩2001在單元內介電質115B中蝕刻開口2003。蝕刻製程可為各向異性的且具有選擇性，以移除被暴露出的單元內介電質115B，而實質上不蝕刻單元間介電插塞121B、資料儲存膜111B或通道層107B。蝕刻製程可為電漿蝕刻等，或任何其他合適的製程。
如由圖21A的俯視圖2100A及圖21B的剖視圖2100B所示，可用導電材料填充開口2003以形成源極線103B及汲極線119B。用導電材料填充開口2003可包括CVD、電鍍、無電鍍等、或任何其他合適的製程。多餘的導電材料可藉由例如CMP等平坦化製程被移除。CMP製程亦可移除遮罩2101、遮罩1501或移除所述兩者。所得結構可能與圖5A至圖5C所示的結構相同。
圖22至圖29提供示出圖8A及圖8B至圖14A及圖14B的方法的變型的剖視圖。此替代方法可用於避免如圖9B的剖視圖900B所示使堆疊135A被孤立的製程階段。當孤立時，堆疊135A 有可能會扭曲、塌陷或以其他方式移位或變形。所述方法亦提供最初用虛設層形成閘極層且隨後用碳系材料替換所述層的機會，其優點是所有碳系材料可在兩次操作中沈積，而無論堆疊135A中的層級數量為何。
如由圖22的剖視圖2200所示，形成遮罩2201並使用遮罩2201來蝕刻溝槽2207，溝槽2207將寬的堆疊2209劃分成更小的堆疊2205。所述寬的堆疊2209可與圖8B的寬的堆疊805相同，或者可具有代替閘極層801的虛設閘極層2203。虛設閘極層2203可為具有不同於介電層803的蝕刻選擇性的介電質。作為另一選擇，虛設閘極層2203可為多晶矽等或任何其他合適的材料。溝槽2207可具有與圖9B的溝槽903相同的尺寸，但具有一半或小於一半的數密度(number density)。
如由圖23的剖視圖2300所示，可自溝槽2207回蝕虛設閘極層2203以在小的堆疊2205中形成凹陷2301。蝕刻製程可移除虛設閘極層2203的大約一半的體積。蝕刻製程可為各向同性蝕刻。例如，介電層803可為氧化矽，虛設閘極層2203可為氮化矽，並且凹陷2301可藉由用磷酸(H3PO4)進行濕法蝕刻來形成。
如由圖24的剖視圖2400所示，可藉由沈積碳系材料層2403來填充凹陷2301。碳系材料可藉由CVD、ALD、或任何其他合適的製程或製程組合來沈積。在以足以完成凹陷2301的填充的量沈積碳系材料層2403之後，可藉由各向異性蝕刻製程移除多餘的材料。
碳系材料可以石墨烯片材的形式逐層沈積。該些片材的取向取決於其所沈積的表面的取向。在與介電層1203相鄰的區域2401中，片材可具有水平取向。在與虛設閘極層2203的尚未移除的部分相鄰的區域2405中，片材可具有垂直取向。水平及垂直取向的片材的組合提供C狀片材結構。
如由圖25的剖視圖2500所示，填充溝槽2207。在此實例中，藉由圖10A及圖10B中所示的製程步驟填充溝槽。該些製程步驟形成包括資料儲存膜111A的資料儲存結構108A，形成通道層107A，並用單元內介電質115A完成溝槽2207的填充。在一些其他實施例中，溝槽2207由單元間介電質、另一種介電質、多晶矽等填充。
如由圖26的剖視圖2600所示，可形成遮罩2603，並使用遮罩2603在堆疊2205中蝕刻溝槽2601。如由圖27的剖視圖2700所示，可藉由經由溝槽2601進行蝕刻而移除虛設閘極層2203的剩餘部分。所述移除會留下凹陷2701。如由圖28的剖視圖2800所示，可藉由沈積第二碳系材料層2803來填充凹陷2701。可藉由各向異性蝕刻來移除溝槽2601中的多餘材料。然後可重複圖10A及圖10B中所示的製程步驟，並且移除遮罩2603，以提供如由圖29的剖視圖2900所示的結構。圖22至圖29等所示的方法(具有或不具有替換閘極製程步驟)可用於形成根據本文中提供的其他實施例及實例的其他結構，以提供防止扭曲、塌陷或其他變形的優點，所述扭曲、塌陷或其他變形可能發生在窄的獨立式堆疊中。
圖30A及圖30B至圖35A及圖35B提供一系列成對的剖面俯視圖說明及剖視圖，其根據本教示內容例示性地說明形成包括具有第四3D記憶體陣列100D等的特徵的3D記憶體陣列的元件的方法。「A」圖是剖面俯視圖，其中剖面是沿在「B」圖中指示的線「A」截取的。「B」圖是經由線「A」的垂直橫截面。儘管參照方法的各種實施例描述了圖30A及圖30B至圖34A及圖34B，但應理解，圖30A及圖30B至圖34A及圖34B中所示的結構並非僅限於所述方法，而是可與所述方法分開獨立。儘管圖30A及圖30B至圖34A及圖34B被描述為一系列動作，但應理解，在其他實施例中，所述動作的順序可改變。儘管圖30A及圖30B至圖34A及圖34B示出並闡述了一組特定的動作，但在其他實施例中可省略一些所示出及/或闡述的動作。此外，未示出及/或闡述的動作可包括在其他實施例中。儘管依據形成第四3D記憶體陣列100D闡述了圖30A及圖30B至圖34A及圖34B的方法，但所述方法可用於形成其他記憶體陣列。
如由圖30A的剖面俯視圖3000A及圖30B的剖視圖3000B所示，所述方法開始於在介電層317上方形成寬的堆疊3007。寬的堆疊3007包括重複的多組層3015。每組層3015對應於所得記憶體元件中的一個層級的記憶體單元。每組層3015包括兩個接觸層3001、第一介電層3003及第二介電層3005。第一介電層3003及第二介電層3005具有不同的組成，並且可具有不同的厚度。在一些實施例中，接觸層3001是稍後被碳系材料替代以 提供閘極條的虛設層。在其他實施例中，接觸層3001是碳系材料。
如由圖31A的剖面俯視圖3100A及圖31B的剖視圖3100B所示，形成溝槽3101以將寬的堆疊3007劃分成一系列堆疊135D。堆疊135D包括自接觸層3001形成的導電條123D、自第一介電層3003形成的單元內介電條115D、以及自第二介電層3005形成的單元間介電條131D。
如由圖32A的剖面俯視圖3200A及圖32B的剖視圖3200B所示，使用溝槽3101內的選擇性蝕刻製程在堆疊135D中生成凹陷3201。蝕刻具有選擇性，以移除單元間介電條131D及導電條123D的材料上方的單元內介電條115D的材料。蝕刻製程可為濕法蝕刻等、或一些其他合適類型的蝕刻。在一些實施例中，蝕刻製程是原子層蝕刻。
如由圖33A的剖面俯視圖3300A及圖33B的剖視圖3300B所示，在凹陷3201內沈積通道層107D。通道層107D最初可共形地沈積在堆疊135D上。沈積製程可為CVD、ALD等、或任何其他合適的製程。可使用各向異性蝕刻製程來移除通道層107D的位於凹陷3201外的部分。蝕刻製程可為對齊至堆疊135D的電漿蝕刻。
如由圖34A的剖面俯視圖3400A及圖34B的剖視圖3400B所示，可在堆疊135D的側面上沈積包括資料儲存膜111D的資料儲存結構108D的層，隨後用單元間介電插塞121D填充溝槽3101。資料儲存膜111D可共形地沈積在堆疊135D上。若資料 儲存結構108D需要附加層，則可在資料儲存膜111D之前或之後沈積附加層。在一些實施例中，資料儲存結構108D包括介電層，所述介電層在資料儲存膜111D的沈積期間藉由與通道層107D的材料反應而形成。沈積製程可為CVD、ALD等、或任何其他合適的製程或製程組合。在一些實施例中，資料儲存膜111D藉由ALD等沈積。在一些實施例中，藉由可流動的CVD製程來沈積單元間介電插塞121D。
如由圖35A的剖面俯視圖3500A及圖35B的剖視圖3500B所示，可在單元間介電插塞121D中蝕刻開口3501。蝕刻製程可為各向異性蝕刻，例如電漿蝕刻。然後可用導電材料填充開口3501，以產生圖7A至圖7B所示的結構。填充製程可包括CVD、電鍍、無電鍍等、或任何其他合適的製程。
圖36呈現可用於形成根據本揭露的3D記憶體陣列的方法3600的流程圖。方法3600自動作3601開始，形成包括由介電層分隔的多個碳系導電材料層的寬的堆疊。圖8B的剖視圖800B提供一個實例。
動作3603是在寬的堆疊中蝕刻溝槽，以形成交替的閘極條及介電條的一列窄的堆疊，如由圖9B的剖視圖900B所示。
動作3609是蝕刻閘極條以在窄的堆疊中形成凹陷的可選動作。圖17B的剖視圖1700B提供一個實例。
動作3611是形成資料儲存結構的頂層的可選步驟。「頂」參照在水平記憶體單元中所見的各層的順序使用。具體而言，頂 層是形成在資料儲存膜與控制閘極之間的一或多個層。圖6A及圖6B所示的介電層173為一個實例。
動作3613是沈積資料儲存膜。圖10B的剖視圖1000B及圖18B的剖視圖1800B提供實例。
動作3615是可選的蝕刻步驟，以自凹陷外部移除資料儲存膜。此動作與可選的動作3609結合使用，在可選的動作3609中形成凹陷。圖18B的剖視圖1800B提供一個實例。蝕刻可包括定向或各向異性蝕刻。蝕刻亦可包括使得資料儲存膜在凹陷內凹陷的各向同性蝕刻。
動作3617是形成資料儲存結構的底層的可選步驟。「底」參照在水平記憶體單元中所見的各層的順序使用。具體而言，底層是形成在資料儲存膜與通道之間的一或多個層。圖6A及圖6B所示的介電層171為一個實例。
動作3619是沈積通道層。圖10B的剖視圖1000B及圖18B的剖視圖1800B提供實例。
動作3621是可選的各向異性蝕刻步驟，以移除通道層的位於凹陷外的一部分。當動作3609已形成凹陷並且資料儲存結構尚未填充凹陷時，此動作是一種選擇。
動作3623是沈積另一層通道材料的可選步驟。此動作可與可選的動作3621結合使用，此可能會使通道層太薄。
動作3625是沈積單元內介電質以填充堆疊之間的溝槽。圖10B的剖視圖1000B提供一個實例。
動作3627是蝕刻以在單元內介電質中形成用於單元間介電插塞的開口。圖11B的剖視圖1100B提供一個實例。動作3629是用單元間介電質填充開口以形成單元間介電插塞。圖12B的剖視圖1200B提供一個實例。作為另一選擇，可首先用單元間介電質填充溝槽，並將單元內介電質沈積至蝕刻入單元間介電質中的開口中。所得結構可與圖12B的剖視圖1200所示的結構實質上相同，圖12B的剖視圖1200B提供一個實例。
動作3631是在單元內介電質中蝕刻開口，以在其中形成例如源極線及位元線等垂直連接件。此蝕刻可部分地藉由單元間介電插塞來對齊。圖13A的俯視圖1300A提供一個實例。
動作3633是填充開口以提供例如源極線及位元線等垂直的導電結構。圖14A的俯視圖1400A提供一個實例。
圖37呈現方法3700的流程圖，所述方法3700為可用於形成根據本揭露的3D記憶體陣列的另一種方法。方法3700包括許多與方法3600相同的動作。主要差異在於，在方法3700中，在通道層及資料儲存結構之前形成單元內介電插塞。另一種選擇是在沈積資料儲存膜之後但在沈積通道層之前形成單元內介電插塞。
方法3700開始於動作3601，動作3601形成寬的堆疊，動作3603在寬的堆疊中蝕刻溝槽以形成窄的堆疊，且動作3705用單元間介電質填充溝槽。圖15A的俯視圖1500A及圖15B的剖視圖1500B提供一個實例。
動作3607是單元區域界定蝕刻。圖16A的俯視圖1600A及圖16B的剖視圖1600B提供在此處理階段執行此蝕刻的實例。
所述方法可繼續進行可選的動作3609，動作3609為閘極條凹陷。圖17A的俯視圖1700A及圖17B的剖視圖1700B提供一個實例。
所述方法可繼續進行可選的動作3611，形成資料儲存結構頂層。
方法3700繼續進行動作3613，形成資料儲存膜。在此之後可進行可選的動作3615，蝕刻以將資料儲存膜限制在凹陷中。圖18A的俯視圖1800A及圖18B的剖視圖1800B提供一個實例。
方法3700繼續進行動作3619(通道層沈積)及動作3625(單元內介電質沈積)。圖19A的俯視圖1900A及圖19B的剖視圖1900B提供一個實例。如在方法3600中，若閘極條已凹陷且資料儲存結構未填充凹陷，則可使用動作3621移除凹陷外部的通道材料，並且可使用動作3623沈積附加的通道層。
方法3700繼續進行動作3631及動作3633。動作3631是在單元內介電質中蝕刻開口，以在其中形成例如源極線及位元線等垂直連接件。圖20A的俯視圖2000A提供一個實例。動作3633是填充開口以提供例如源極線及位元線等垂直導電結構。圖21A的俯視圖2100A提供一個實例。
圖38呈現方法3800的流程圖，所述方法3800是可用 於形成根據本揭露的3D記憶體陣列的另一種方法。方法3800包括許多與方法3600相同的動作，但使用圖22至圖29所示的處理類型。
方法3800包括動作3801，形成交替的閘極層及介電層的寬的堆疊。除了閘極層可為虛設閘極層之外，此可與動作3601相同。圖8B的剖視圖800B提供一個實例。
動作3803是形成第一組溝槽。圖22的剖視圖2200提供一個實例。相較於由動作3603形成的溝槽，該些溝槽的數量是一半或少於一半，圖9B的剖視圖900B為此提供一個實例。
動作3805及動作3807是當閘極層是虛設層時使用的可選步驟。動作3805是蝕刻掉虛設層的第一部分以形成凹陷。圖23的剖視圖2300提供一個實例。動作3807是用碳系導體填充凹陷。圖24的剖視圖2400提供一個實例。可藉由各向異性蝕刻移除沈積於凹陷2301外部的任何導電材料。
方法3800繼續進行動作3611至動作3625，除了其僅在第一組溝槽內操作之外，所述動作3611至動作3625可與方法3600中所述者相同。圖25的剖視圖2500提供一個實例。
動作3809是形成遮罩，並蝕刻第二組溝槽。圖26的剖視圖2600提供一個實例。若閘極層為虛設閘極層，則所述方法可繼續重複動作3805及動作3807，以完成閘極替換製程。圖27的剖視圖2700及圖28的剖視圖2800提供一個實例。
方法3800繼續重複動作3611至動作3625。圖29的剖 視圖2900提供一個實例。可以如結合方法3600所述的動作3627至動作3633繼續進行處理。
圖39呈現方法3900的流程圖，所述方法3900是可用於形成根據本揭露的3D記憶體陣列的另一種方法。方法3900自動作3901開始，形成寬的堆疊。在此實例中，寬的堆疊包括第一介電質層、第二介電質層及碳系導體層。圖30B的剖視圖3000B提供一個實例。視情況，可採用方法3800的程序，在此種情況下，可使用虛設層來代替碳系導體層。
動作3903是在寬的堆疊中蝕刻溝槽以形成一列窄的堆疊。圖31A的剖面俯視圖3100A及圖31B的剖視圖3100B提供一個實例。
動作3905是選擇性地蝕刻介電質中的一者以在窄的堆疊中形成凹陷。圖32A的剖面俯視圖3200A及圖32B的剖視圖3200B提供一個實例。
動作3907是在溝槽內沈積通道層。通道層可填充凹陷。動作3911是各向異性蝕刻，其移除通道層的位於凹陷外部的一部分。圖33A的剖面俯視圖3300A及圖33B的剖視圖3300B提供一個實例。
動作3913是在溝槽中沈積資料儲存結構底層的可選動作。動作3915是在溝槽中沈積資料儲存膜。動作3917是在資料儲存膜上方沈積資料儲存結構頂層的可選動作。動作3919是用單元間介電質完成溝槽填充。圖34A的剖面俯視圖3400A以及圖34B 的剖視圖3400B提供一個實例。
動作3921是在單元間介電質中蝕刻垂直的開口。圖35A的剖面俯視圖3500A及圖35B的剖視圖3500B提供一個實例。動作3923是用導電材料填充開口以形成可用作字元線的垂直連接件。圖7A及圖7B提供所得結構的實例。
儘管在本文中將圖36至圖39的方法3600、3700、3800及3900示出並闡述為一系列動作或事件，但應理解，此類動作或事件的所示順序不應被解釋為限制性的。舉例而言，一些動作可以不同的順序發生及/或與除了在本文中示出及/或闡述的動作或事件之外的其他動作或事件同時發生。此外，可能並非所有示出的動作皆為實作本文中闡述的一或多個態樣或實施例所需要的，並且本文中繪示的一或多個動作可在一或多個單獨的動作及/或階段中進行。
本教示內容的一些態樣是有關於一種具有記憶體單元的三維陣列的元件，記憶體單元的三維陣列設置於金屬互連結構中的兩個相鄰的金屬互連層之間。記憶體單元中的每一者包括源極側、汲極側、通道、控制閘極、以及資料儲存膜。通道在源極側與汲極側之間延伸。資料儲存膜位於控制閘極與通道之間。記憶體單元的三維陣列更包括堆疊的陣列，每一堆疊包括多個導電條及多個介電條。導電條水平延伸以連接多個記憶體單元，並且由碳系導電材料形成。
在一些實施例中，所述碳系導電材料為石墨烯。在一些 實施例中，所述石墨烯呈具有C狀結構的片材。在一些實施例中，所述碳系導電材料為硼摻雜石墨烯奈米帶。在一些實施例中，所述碳系導電材料為奈米晶石墨。在一些實施例中，記憶體元件更包括：第二導電條，所述第二導電條中的每一第二導電條垂直延伸以連接所述記憶體單元中的二或更多者；其中所述第二導電條為金屬。在一些實施例中，記憶體元件更包括：垂直延伸的汲極線，所述汲極線中的每一者與多個所述汲極側連接；以及垂直延伸的源極線，所述源極線中的每一者與多個所述源極側連接。在一些實施例中，在所述堆疊的側面中形成凹陷；並且所述資料儲存膜設置於所述凹陷中。
本教示內容的一些態樣是有關於包括多個堆疊的記憶體元件。每個堆疊具有由例如石墨等導電碳系材料形成的二或更多個閘極條的垂直排列。閘極條由介電條分隔。源極線及汲極線定位於所述堆疊之間並沿垂直方向延伸。記憶體單元各自具有在源極線中的一者與汲極線中的一者之間延伸的通道、以及定位於通道與一個閘極條之間的資料儲存結構。
在一些實施例中，所述石墨包括石墨烯片材。在一些實施例中，所述閘極條包括第一部分及第二部分；在所述第一部分中，所述石墨烯片材具有平行於所述閘極條及所述介電條的堆疊方向的第一取向；並且在所述第二部分中，所述石墨烯片材具有垂直於所述第一取向的第二取向。在一些實施例中，所述石墨包括石墨烯奈米帶。在一些實施例中，所述源極線及所述汲極線為 金屬。在一些實施例中，所述閘極條各自包括第一側壁；所述介電條各自包括第二側壁；所述第一側壁自所述第二側壁向內凹以在所述堆疊中形成凹陷；並且所述資料儲存結構包括設置於所述凹陷中的資料儲存膜。
本教示內容的一些態樣是有關於一種形成記憶體元件的方法，所述方法包括形成具有多個導電層及多個介電層的寬的堆疊。導電層包括碳系材料。在寬的堆疊中蝕刻溝槽以形成多個窄的堆疊。在溝槽中沈積資料儲存膜。
在一些實施例中，形成記憶體元件的方法更包括：在沈積所述第一資料儲存膜之前，選擇性地進行蝕刻以在所述第二堆疊中形成凹陷，其中所述凹陷鄰近所述導電層形成；以及在沈積所述第一資料儲存膜之後，進行蝕刻以移除所述第一資料儲存膜的位於所述凹陷外部的一部分。在一些實施例中，形成記憶體元件的方法更包括在形成所述凹陷之前，在所述第一溝槽中形成介電插塞。在一些實施例中，形成記憶體元件的方法更包括：在所述第一資料儲存膜上沈積通道層；用第二介電質填充所述第二堆疊之間的所述第一溝槽；蝕刻貫穿所述第二介電質的開口；以及用金屬填充所述開口以形成源極線及汲極線。在一些實施例中，形成記憶體元件的方法更包括：在所述多個第二堆疊中蝕刻第二溝槽；以及在所述第二溝槽中沈積第二資料儲存膜。在一些實施例中，所述碳系材料為石墨烯。
以上概述了若干實施例的特徵，以使熟習此項技術者可 更佳地理解本揭露的各態樣。熟習此項技術者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，此種等效構造並不背離本揭露的精神及範圍，且他們可在不背離本揭露的精神及範圍的條件下在本文中作出各種改變、替代及變更。
100A:第一3D記憶體陣列
101A:記憶體單元
103A:源極線
105A:源極側
107A:通道層
108A:資料儲存結構
109A:控制閘極
111A:資料儲存膜
113A:通道
115A:單元內介電質
117A:汲極側
119A:汲極線
121A:單元間介電插塞
123A:閘極條
131A:介電條
133A:第一側
133B:第二側
135A:堆疊
141A、141B、141C、141D:層級
B、C:平面

Claims (10)

  1. 一種記憶體元件，包括：記憶體單元的三維陣列，設置於金屬互連結構中的兩個相鄰的金屬互連層之間，所述記憶體單元中的每一者包括源極側、汲極側、在所述源極側與所述汲極側之間延伸的通道、閘極、以及位於所述閘極與所述通道之間的資料儲存膜；以及堆疊的陣列，所述堆疊中的每一堆疊包括多個第一導電條及多個介電條，其中所述第一導電條水平延伸以提供多個所述記憶體單元的所述閘極；其中所述第一導電條包括碳系導電材料。
  2. 如請求項1所述的記憶體元件，其中所述碳系導電材料為石墨烯。
  3. 如請求項2所述的記憶體元件，其中所述石墨烯呈具有C狀結構的片材。
  4. 如請求項1所述的記憶體元件，其中所述碳系導電材料為硼摻雜石墨烯奈米帶。
  5. 如請求項1所述的記憶體元件，其中所述碳系導電材料為奈米晶石墨。
  6. 如請求項1所述的記憶體元件，更包括：第二導電條，所述第二導電條中的每一第二導電條垂直延伸以連接所述記憶體單元中的二或更多者；其中所述第二導電條為金屬。
  7. 如請求項1所述的記憶體元件，更包括：垂直延伸的汲極線，所述汲極線中的每一者與多個所述汲極側連接；以及垂直延伸的源極線，所述源極線中的每一者與多個所述源極側連接。
  8. 如請求項7所述的記憶體元件，其中：在所述堆疊的側面中形成凹陷；並且所述資料儲存膜設置於所述凹陷中。
  9. 一種記憶體元件，包括：多個堆疊，所述堆疊中的每個堆疊包括由介電條分隔的二或更多個垂直堆疊的閘極條；源極線及汲極線，定位於所述堆疊之間並沿著所述堆疊的堆疊方向延伸；以及記憶體單元，所述記憶體單元中的每一者包括在所述源極線中的一者與所述汲極線中的一者之間延伸的通道、以及定位於所述通道與所述二或更多個垂直堆疊的閘極條中的一者之間的資料儲存結構；其中所述閘極條包括石墨。
  10. 一種形成記憶體元件的方法，包括：形成包括多個導電層及多個介電層的第一堆疊，其中所述導電層包括碳系材料，且其中所述導電層作為所述記憶體元件的閘極； 在所述第一堆疊中蝕刻第一溝槽以形成多個第二堆疊；以及在所述第一溝槽中沈積第一資料儲存膜。
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