CN113380824A - 存储器器件及其形成方法 - Google Patents

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Abstract

一种形成三维(3D)存储器阵列的方法包括形成堆叠件，该堆叠件具有由介电层分离的碳基材料的多个导电层。在该堆叠件中的蚀刻沟槽将导电层分成导电条。所得结构包括水平导电条的二维阵列。可沿着每个条的长度分布存储器单元以提供3D阵列。该等导电条与可具有竖直或水平取向的附加导电结构一起允许对存储器单元进行单独寻址。用碳基材料形成该等导电层有助于将沟槽蚀刻成高纵横比。因此，形成碳基材料的导电层使存储器阵列能够具有更多层或具有更高的面积密度。本发明的实施例还公开了存储器器件及其形成方法。

Description

存储器器件及其形成方法
技术领域
本发明的实施例涉及存储器器件及其形成方法。
背景技术
二维(2D)存储器阵列在电子器件中很普遍，并且可包括例如NOR闪存 阵列、NAND闪存阵列、动态随机存取存储器(DRAM)阵列等。然而，2D 存储器阵列已达到缩放极限，并因此也达到存储器密度的极限。三维(3D) 存储器阵列是用于增加存储器密度的有前途的候选，并且可包括例如3D NAND闪存阵列、3D NOR闪存阵列等。
发明内容
根据本发明实施例的一个方面，提供了一种存储器器件，包括：三维存储 器单元阵列，在金属互连结构中布置在两个相邻金属互连层之间，存储器单元 中的每个包括源极侧、漏极侧、在源极侧与漏极侧之间延伸的沟道、栅极以及 栅极与沟道之间的数据存储膜；以及堆叠件阵列，每个堆叠件包括多个导电条 和多个介电条，其中，导电条水平延伸以提供用于存储器单元中的多个的栅极； 其中，导电条包括碳基导电材料。
根据本发明实施例的另一个方面，提供了一种存储器器件，包括：多个堆 叠件，每个堆叠件包括两个或更多个竖直堆叠的栅极条，栅极条由介电条分离； 源极线和漏极线，位于堆叠件之间并沿堆叠件的堆叠方向延伸；以及存储器单 元，各自包括在源极线中的一个与漏极线中的一个之间延伸的沟道以及位于沟 道与两个或多个竖直堆叠的栅极条中的一个之间的数据存储结构；其中，栅极 条包括石墨。
根据本发明实施例的又一个方面，提供了一种形成存储器器件的方法，方 法包括：形成包括多个导电层和多个介电层的第一堆叠件，其中，导电层包括 碳基材料；在第一堆叠件中蚀刻沟槽以形成多个第二堆叠件；以及在沟槽中沉 积数据存储膜。
附图说明
当与附图一起阅读时，根据以下详细描述可最好地理解本发明的各方面。 应注意，根据行业中的标准实践，各种部件未按比例绘制。实际上，为论述清 楚，各种部件的尺寸可任意增加或减少。
图1A示出第一3D存储器阵列的透视图，该第一3D存储器阵列是根据 本教导的一些方面的3D存储器阵列。
图1B以平面B示出图1A的3D存储器阵列的竖直截面。
图1C以平面C示出图1A的3D存储器阵列的水平截面。
图2是示出具有图1A的3D存储器阵列的集成电路的俯视图。
图3示出包括图1A的3D存储器阵列的集成电路的截面。
图4提供图1A的3D存储器阵列的等效电路图。
图5A至图5C示出第二3D存储器阵列的竖直和水平截面，该第二3D存 储器阵列是根据本教导的一些其他方面的3D存储器阵列。
图6A至图6B示出第三3D存储器阵列的竖直和水平截面，该第三3D存 储器阵列是根据本教导的一些其他方面的3D存储器阵列。
图7A至图7B示出第四3D存储器阵列的竖直和水平截面，该第四3D存 储器阵列是根据本教导的一些其他方面的3D存储器阵列。
图8A和图8B至图14A和图14B是一系列成对的俯视图和截面图，该等 图举例说明根据本教导的形成包括具有第一3D存储器阵列的部件的3D存储 器阵列的器件的方法。
图15A和图15B至图21A和图21B是一系列成对的俯视图和截面图，该 等图举例说明根据本教导的形成包括具有第二3D存储器阵列的部件的3D存 储器阵列的器件的方法。
图22至图29提供示出根据本教导的一些方面的形成介电条/栅极条堆叠 件的替代方法的截面图。
图30A和图30B至图35A和图35B是一系列成对的剖面俯视图和截面图， 该等图举例说明根据本教导的形成包括具有第四3D存储器阵列的部件的3D 存储器阵列的器件的方法。
图36至图39提供流程图，该等流程图示出根据本教导的可用于形成3D 存储器阵列的各种方法。
具体实施方式
本发明提供了许多不同实施例或实例，用于实现本发明的不同部件。以下 将描述元件和布置的特定实例以简化本发明。当然，这些仅仅是实例，并非旨 在限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可包 括第一部件与第二部件直接接触的实施例，也可包括形成在第一部件与第二部 件之间的附加部件使得第一部件与第二部件不直接接触的实施例。此外，本发 明可在各个实例中重复参考标号和/或字符。这种重复是为了简化和清楚的目 的，并且其本身不指示所论述的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下 部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部 件与另一个(或另一些)元件或部件的关系。空间相对术语旨在包含除附图中 描绘的方向之外的在使用或操作中的器件的不同方向。可以其他方式对装置进 行取向(旋转90度或处于其他取向)，而且可相应地解释其中所使用的空间 相关描述符。
一种形成三维(3D)存储器阵列的方法包括形成堆叠件，该堆叠件具有 由介电层分离的多个导电层。在堆叠件中的蚀刻沟槽将导电层分成导电条。所 得结构包括水平导电条的二维阵列。可沿着每个条的长度分布存储器单元以提 供3D阵列。导电条与可具有竖直或水平取向的附加导电结构一起允许对存储 器单元进行单独寻址。
根据本教导，导电层由石墨或类似碳基材料形成。当导电层是石墨时，相 比于当导电层由诸如金属的不同导电材料形成时，更容易将沟槽蚀刻至高纵横 比。因此，形成石墨的导电层使存储器阵列能够具有更多层或更高的面积密度。 所得3-D存储器阵列具有导电石墨条。
本教导的一些方面涉及一种类型的存储器单元的三维阵列，其中，存储器 单元中的每个包括源极侧、漏极侧、在源极侧与漏极侧之间延伸的沟道、控制 栅极以及控制栅极与沟道之间的数据存储膜。在存储器阵列内是堆叠件阵列， 每个堆叠件具有由介电条分离的导电条。导电条水平延伸以与存储器单元中的 多个连接。根据本教导，导电条由碳基材料形成。在一些实施例中，碳基材料 包括石墨烯。在一些实施例中，石墨烯呈纳米带形式。在一些实施例中，石墨 烯是硼掺杂的。在一些实施例中，碳基材料包括纳米晶体石墨。
存储器可具有任何合适的架构。架构可以是竖直的、水平的、交叉式的、 等或其任何组合。在一些实施例中，导电条是水平栅极条。在一些实施例中， 附加导体竖直延伸穿过阵列。这些导体可由金属形成。
在一些实施例中，在堆叠件的与导电条相邻的侧面中形成凹槽。数据存储 膜可布置在这些凹槽中。在这些凹槽内形成数据存储膜有助于使数据存储膜在 阵列中的竖直相邻存储器单元之间不连续。碳基材料的蚀刻敏感性促进形成这 些凹槽。
本教导的一些方面涉及具有多个堆叠件的存储器器件，每个堆叠件包括由 介电条分离的两个或更多个竖直堆叠的栅极条。源极线和漏极线位于堆叠件之 间并沿堆叠件的堆叠方向延伸。阵列中的存储器单元各自具有在源极线中的一 个与漏极线中的一个之间延伸的沟道以及位于沟道与栅极条中的一个之间的 数据存储结构。栅极条包括石墨。在一些实施例中，石墨是石墨烯。
本教导的一些方面涉及一种形成存储器器件的方法。该方法包括形成包括 多个导电层和多个介电层的宽堆叠件；在宽堆叠件中蚀刻沟槽以形成多个窄堆 叠件；以及在沟槽中沉积数据存储膜。导电层是碳基材料，它有助于蚀刻工艺。
本教导的一些方面涉及一种形成存储器器件的方法。该方法包括形成包括 多个伪层和多个介电层的宽堆叠件。在堆叠件中形成第一组沟槽。在第一组沟 槽中进行第一伪蚀刻。第一伪蚀刻可除去每个伪层的约一半。进行第一沉积工 艺以将通过第一伪蚀刻除去的伪层的部分替换成碳基材料。在一些实施例中， 碳基材料包括石墨烯片。在堆叠件中形成第二组沟槽。在第二组沟槽中执行第 二伪蚀刻。第二伪蚀刻可除去伪层的剩余部分。进行第二沉积工艺以将通过第 二伪蚀刻除去的伪层的部分替换成碳基材料。通过此方法，可使用少至两个沉 积步骤来沉积用于导电条的碳基材料，而与每个堆叠件中的导电条的数量无 关。
图1A示出根据本教导的一些方面的存储器单元101A的第一3D存储器 阵列100A的透视图。图1B沿着图1A的平面B示出第一3D存储器阵列100A 的截面。图1C示出沿着图1A的平面C的截面。图1B和图1C中的线BC在 平面B和平面C的相交处。平面B是竖直的。平面C是水平的。
在第一3D存储器阵列100A内包括一行堆叠件135A。每个堆叠件135A 具有由介电条131A分离的多个层141A至141D中的栅极条123A。此实例示 出四个层141A至141D，但堆叠件135A可具有更大或更小的层数。数据存储 结构108A和沟道层107A形成在每个堆叠件135A的第一侧133A和第二侧 133B上。数据存储结构108A至少包括数据存储膜111A。包括源极线103A 和漏极线119A的源极/漏极连接被竖直地定向并布置在堆叠件135A之间。
存储器单元101A在堆叠件135A的第一侧133A和第二侧133B中的每个 上水平和竖直地排列。存储器单元101A的水平定位可从一侧到另一侧变化， 以在第一侧133A上的存储器单元101A与第二侧133B上的存储器单元101A 之间提供交错，但重复存储器单元101A的布置从一层到另一层。
每个存储器单元101A包括控制栅极109A、数据存储结构108A、沟道 113A、源极侧105A和漏极侧117A。控制栅109A由栅极条123A提供。单个 栅极条123A可为多个存储器单元101A提供控制栅109A，该多个存储器单元 包括沿着栅极条123A的长度水平相邻的存储器单元101A和位于栅极条123A 的相对侧133A-B上的存储器单元101A。沟道113A、源极侧105A和漏极侧 117A全部由沟道层107A的一部分提供。源极侧105A是沟道层107A的与源 极线103A相邻的部分。漏极侧117A是沟道层107A的与漏极线119A相邻的 部分。沟道113A是沟道层107A的位于源极侧105A与漏极侧117A之间的一 部分。
沟道层107A竖直延伸穿过层141A至141D，以提供用于多个存储器单元 101A的沟道113A、源极侧105A和漏极侧117A。同样，数据存储结构108A 可包括在堆叠件135A的第一侧133A或第二侧133B上跨所有存储器单元 101A连续的数据存储膜111A。在一些实施例中，沟道层107A在堆叠件135A 的长度和高度上是连续的。沟道层107A的部分可为堆叠件135A的第一侧 133A或第二侧133B上的所有水平和竖直分布的存储器单元101A提供沟道 113A、源极侧105A和漏极侧117A。
图2示出集成电路200中的第一3D存储器阵列100A的俯视图。图3示 出集成电路200的局部截面图。如这些图所示，栅极条123A可延伸超过第一 3D存储器阵列100A的一端以逐渐改变长度，从而形成阶梯图案206，该阶梯 图案允许栅极条123A中的每个在穿过通孔209的覆盖金属互连层301D中耦 合至栅极中的不同字线207。源极线201和位线203也可形成在金属互连层 301D中。源极线布线201和位线布线203可相对于栅极条123A和堆叠件135A 交叉地延伸。每个源极线导电线201可通过通孔205耦合至多个源极线103A。 每个位线203可耦合至多条漏极线119A。
图4提供用于第一3D存储器阵列100A的等效电路图400。如等效电路 图400所示，每个存储器单元101A可用作晶体管。沿着栅极条123A中的每 个布置有M个存储器单元。存在各自具有N个层141A至141D的K个堆叠 件135A，总共给出K*N个栅极条123A。通过选择对应字线导电线207、位 线导电线203和源极线导电线201，可分别对每个存储器单元101A进行寻址。 在保持该部件的同时，可改变连接至每个字线导电线207的栅极条123A的数 量、连接至每个源极线导电线201的源极线103A的数量以及连接至每个位线 导电线203的漏极线119A的数量。
晶体管具有阈值栅极电压，在该阈值栅极电压下源极至漏极的连接从打开 变为闭合。在存储器单元中，可通过写入和擦除操作改变该阈值以提供两个或 更多个不同阈值电压。例如，数据存储结构可包括保持电偶极子的极化的数据 存储膜111A。这些偶极子的取向可改变以调制控制栅极109A上的阈值电压， 在该阈值电压下电场使沟道113A导电。这些电偶极子的第一方向提供可表示 逻辑“1”的第一阈值电压，而第二方向提供可表示逻辑“0”的第二阈值电压。
在第一3D存储器阵列100A中，用于存储器单元101A中的一个的写入 操作可包括：将对应字线导电线207设置为编程电压Vth，同时将对应位线导 电线203和对应源极线导电线201接地。未选择的单元的位线203和源极线 201可浮动或设置为诸如1/2Vdd等电压。Vth可以是存储器单元101A的最高可 能阈值电压。对于擦除操作，在将对应位线导电线203和对应源极线导电线 201接地并且将其他位线导电线203和源极线导电线201保持在-1/2Vdd或使其 浮动的同时，可将对应字线导电线207设置为-Vth。读取操作可包括将字线导 电线207设置为第一阈值电压与第二阈值电压之间的中间电压，例如1/2Vth， 将源极线导电线201设置为Vdd，将位线导电线203设置为接地以及确定结果 电流是高于还是低于阈值。
图2至图4示出可将第一3D存储器阵列100A中的存储器单元101A耦 合在集成电路200内以实现读取、写入和擦除操作的一种方式。可使用任何其 他合适的耦合，包括导致分别连接至每个源极线导电线201、位线导电线203 和字线导电线207的源极线103A、漏极线119A和栅极条123A的数量变化的 交替耦合。图2至图3示出通过通孔209和通孔205进行的所有连接，该通孔 和通孔连接至在第一3D存储器阵列100A上方的金属互连层301D中布置的 源极线导电线201、位线导电线203和字线导电线207，但可将这些连接中的 一些或全部连接至第一3D存储阵列100A下方的金属互连层301C中的导电 线。使用金属互连层301C和金属互连层301D两者进行这些连接可实现寄生 电阻和电容的减小。
如图3所示，第一3D存储器阵列100A可在衬底309上方的金属互连结 构315内布置在金属互连层301C与金属互连层301D之间。金属互连层301C 和金属互连层301D可以是金属互连结构315中的第三和第四金属互连层、第 四和第五金属互连层或任何其他一对相邻的金属互连层。衬底309可以是半导 体衬底，并且可支撑场效应晶体管(FET)307和用于操作第一3D存储器阵 列100A的其他器件。这些器件可通过金属互连结构315内的导电线303和通 孔305连接至第一3D存储器阵列100A。
衬底309可以是从诸如硅晶圆等晶圆切出的冲模。衬底309可以是半导体 衬底，诸如块状半导体、绝缘体上半导体(SOI)衬底等。也可使用其他衬底， 诸如多层或梯度衬底。在一些实施例中，衬底309的半导体材料是或包括硅、 锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟、硅锗、砷化镓 磷化铝、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟、磷化砷化铟镓或其组合 等。衬底309可以是或包括介电材料。例如，衬底309可以是电介质衬底，或 可包括位于半导体衬底上的介电层。介电材料可以是氧化物，诸如氧化硅；氮 化物，诸如氮化硅；碳化物，诸如碳化硅；其组合，诸如氮氧化硅、碳氧化硅、 碳氮化硅等，或任何其他合适的电介质。
参考图3，衬底309具有主表面308。方向D4垂直于主表面308。方向 D4在此称为竖直方向，并且也称为堆叠件135A的堆叠方向。方向D5垂直于 方向D4，平行于主表面308，是栅极条123A沿着其延伸的方向，并且在本文 中称为水平方向。
在本发明的实例中，存储器单元是具有晶体管结构的类型，尽管本发明的 概念对于具有任何类型的存储器单元的3D存储阵列都是有用的。在一些实施 例中，存储器单元101A是铁电存储器单元，并且数据存储膜111A是铁电材 料或包括铁电材料，该铁电材料包含电偶极子并保持那些偶极子的极化。可能 合适的铁电材料的实例包括氧化铪锆(HfZrO)、氧化铪铝(HfAlO)、氧化 镧(HfLaO)、氧化铪锆(HfZrO)、氧化铈(HfCeO)、氧化铪(HfO)、 氧化铪硅(HfSiO)、氧化铪钆(HFGdO)等。在一些实施例中，铁电材料是 掺杂的氧化铪。在一些实施例中，掺杂的氧化铪处于正交相。在一些实施例中， 掺杂剂以50％或更少的原子百分比存在。
在一些实施例中，数据存储膜111A的厚度介于约5纳米至约20纳米的 范围内。在一些实施例中，厚度为约5至约10纳米。在一些实施例中，厚度 为约10至约15纳米。如果数据存储膜111A是铁电材料并且厚度太小(例如， 小于约5纳米)，则可能无法良好地保持极化并且可靠性可能低。如果厚度太 大(例如，大于约20纳米)，则编程和擦除电压可能很大，并且对功率效率 产生不利影响。
如果存储器单元101A是铁电存储器单元，则数据存储结构108A可包括 跨多个存储器单元101A连续的数据存储膜111A。在铁电存储器单元中，数 据存储膜111A可在不与相邻单元的数据存储膜电隔离的情况下本地存储信 息。数据存储结构108A可还包括数据存储膜111A与沟道113A之间的栅极 介电层(未示出)。栅极介电层可沉积为单独的层，或者可通过诸如数据存储 膜111A与沟道层107A之间的反应等反应而自发形成。栅极介电层可以是任 何合适的材料。例如，栅极介电层可以是或包括氧化硅(例如，SiO2)，氧化 铝(例如，Al2O3)，氮氧化硅(例如，SiON)，氮化硅(例如，Si3N4)，氧 化镧(例如，La2O3)、氧化钛锶(例如，SrTiO3)，未掺杂氧化铪(例如， HfO2)、其组合等。在一些实施例中，栅极介电层是或包括高k电介质，高k 电介质是具有大于约3.9的介电常数的材料。在各种实施例中，栅介电层具有 约3.9至15、约3.9至10或约10至15的介电常数。
在一些实施例中，栅极介电层的厚度小于约2.5纳米。在一些实施例中， 厚度为约1.5至约2.5纳米。在一些实施例中，厚度为约1.5至约1.8纳米。在 一些实施例中，厚度为约1.7至约2.5纳米。如果厚度太小(例如，约1纳米 或更小)，则数据保留可能会很低。如果厚度太大(例如，大于约2.5纳米)， 则编程和擦除电压可能太大，或存储器窗口(即，高与低阈值电压之间的差) 可能太小。高编程和擦除电压会降低电源效率。较小的存储器窗口会降低可靠 性。
沟道层107A可以是或包括半导体。在一些实施例中，沟道层107A是或 包括氧化物半导体。可适合于沟道层107A的氧化物半导体包括但不限于氧化 锌(ZnO)、氧化铟钨(InWO)、氧化铟镓锌(InGaZnO)、氧化铟锌(InZnO)、 氧化铟镓锌锡(InGaZnSnO或IGZTO)、铟锡氧化物(InSnO或ITO)、其 组合等。在一些实施例中，沟道层107A是或包括多晶硅、非晶硅等。在一些 实施例中，沟道层具有约2nm至约30nm的厚度。在一些实施例中，沟道层 具有约2nm至约10nm的厚度。在一些实施例中，沟道层具有约5nm至约 20nm的厚度。
在一些实施例中，存储器单元101A是浮置栅极存储器单元，并且数据存 储结构108A是电荷存储结构。在这些实施例中，编程涉及在两个介电层之间 从数据存储膜111A存储或除去电荷。两个介电层中的每个可以是氧化物，诸 如氧化硅；氮化物，诸如氮化硅；碳化物，诸如碳化硅；其组合，诸如氮氧化 硅、碳氧化硅、碳氮化硅等。数据存储膜111A也可以是这些类型中的一种或 某种其他类型的电介质。例如，数据存储结构108A可以是ONO结构，其中， 数据存储结构108A是氮化物层并夹在两个氧化物层之间。
栅极条123A是由碳基材料形成的导电结构。材料可以是石墨。石墨烯是 石墨的一种形式。在一些实施例中，碳基材料包括石墨烯。在一些实施例中， 石墨烯呈纳米带形式。在一些实施例中，石墨烯是硼掺杂的。在一些实施例中， 碳基材料包括纳米晶体石墨。
在一些实施例中，栅极条123A包括石墨烯片。在一些实施例中，石墨烯 片具有水平取向。在一些实施例中，石墨烯片在栅极条123A的中心区域中具 有竖直取向，并且过渡到与下面和上面的栅极条123A相邻的水平取向，从而 提供整体C形结构。此结构是由于通过以下描述的替换栅极工艺形成了栅极 条123A。
源极线103A和漏极线119A可由任何合适的导电材料形成。用于源极线 103A和漏极线119A的合适的导电材料可包括掺杂的多晶硅、金属等。在一 些实施例中，导电材料包括金属。用金属形成源极线103A和漏极线119A可 提供具有低寄生电阻的紧凑设计。可使用的金属的一些实例是钨(W)、铜 (Cu)、钌(Ru)、钼(Mo)、钴(Co)、铝(Al)、镍(Ni)、银(Ag)、 金(Au)等及其合金。在一些实施例中，源极线103A和漏极线119A还包括 扩散势垒层、胶层或其他此类层。可用于扩散势垒层或胶层的材料的一些实例 是氮化钛(TiN)、氮化钽(TaN)、氮化钼(MoN)、氮化锆(ZrN)、氮 化铪(HfN)等。
单元内电介质115A在对应于各个存储器单元101A的源极线103A与漏 极线119A之间提供填充和绝缘。单元间介电塞121A在水平相邻的存储器单 元101A的源极线103A与漏极线119A之间提供填充和绝缘。单元内电介质 115A、单元间介电塞121A和介电条131A可以各自是任何合适的电介质。用 于这些结构的合适的电介质可以是例如氧化物，诸如氧化硅、氮化物，诸如氮 化硅、碳化物，诸如碳化硅、其组合，例如氮氧化硅、碳氧化硅、碳氮化硅等。 可为单元内电介质115A和单元间介电塞121A选择不同的电介质，以便提供 有助于制造的蚀刻选择性。
在一些实施例中，介电条131A的高度H1和栅极条123A的高度H2各自 处于约15nm至约90nm的范围内。在一些实施例中，高度H1介于约15nm 至约45nm的范围内。在一些实施例中，高度H1介于约45nm至约90nm的 范围内。在一些实施例中，高度H2介于约15nm至约30nm的范围内。在一 些实施例中，高度H2介于约30nm至约60nm的范围内。在一些实施例中， 高度H1大于高度H2。在一些实施例中，高度H2大于高度H1。在一些实施例 中，高度H1在高度H2的三倍内。在一些实施例中，高度H1在高度H2的两倍 内。
介电条131A的宽度W2也是堆叠件135A的宽度。在一些实施例中，宽 度W2介于约20nm至约200nm的范围内。在一些实施例中，宽度W2介于约 30nm至约160nm的范围内。在一些实施例中，相邻堆叠件135A之间的距离 D2为约30nm至约200nm。在一些实施例中，距离D2为约40nm至约140nm。
源极线103A与漏极线119A可具有彼此类似的尺寸。在一些实施例中， 源极线103A和漏极线119A的宽度W1和长度L2分别介于约20nm至约100nm 的范围内。在一些实施例中，宽度W1和长度L2分别介于约30nm至约80nm 的范围内。在一些实施例中，源极线103A和漏极线119A在水平面中的截面 积介于约500nm2至约10,000nm2的范围内。在一些实施例中，面积介于约900 nm2至约6,000nm2的范围内。
在一些实施例中，沟道113A的长度L1介于约30nm至约200nm的范围 内。在一些实施例中，长度L1介于约60nm至约150nm的范围内。由于凸起 106A，源极线103A与漏极线119A之间的距离D1小于沟道长度L1。沟道长 度L1可以是从沟道层107A邻接源极线103A的点到沟道层107A邻接漏极线 119A的点的距离。在一些实施例中，距离D1是长度L1的90％或更小。在一 些实施例中，距离D1是长度L1的80％或更小。在一些实施例中，距离D1是 长度L1的70％或更小。在一些实施例中，源极线103A与漏极线119A的面积 比不存在凸起106A的面积大5％或更多。在一些实施例中，源极线103A与漏 极线119A的面积比不存在凸起106A的面积大10％或更多。在一些实施例中， 源极线103A与漏极线119A的面积比不存在凸起106A的面积大20％或更多。
在一些实施例中，层141A至114D内的相邻存储器单元101A之间的间 隔S1介于约30nm至约200nm的范围内。在一些实施例中，间隔S1介于约 30nm至约100nm的范围内。在一些实施例中，间隔S1介于约60nm至约200 nm的范围内。在一些实施例中，给定层141A至114D中的水平相邻的存储器 单元101A之间的间隔S1大于高度H1，高度H1是竖直相邻的存储器单元101A 之间的间隔。
图5A和图5B示出第二3D存储器阵列100B的截面。图5C提供第二3D 存储器阵列100B的透视图。第二3D存储器阵列100B具有存储器单元101B 并通常类似于第一3D存储器阵列100A，并且具有除了下面指出的差异之外 的对应部件。一个这种差异在于，在第二3D存储器阵列100B中，数据存储 膜111B布置在堆叠件135B中的凹槽127B内。这种结构使得数据存储膜111B 在层141A至141D之间不连续。另一个差异在于，介电塞121B跨相邻堆叠件135B之间的距离D2延伸。介电塞121B形成在凹槽127B之前，由此凹槽127B 不延伸经过介电塞121B。这种结构使得数据存储膜111B在每一层141A至 141D内的相邻单元之间不连续。
每个存储器单元101B具有一个凹槽127B。数据存储膜111B容纳在凹槽 127B内。结果，数据存储膜111B在水平相邻的存储器单元101B之间、竖直 相邻的存储器单元101B之间以及第二3D存储阵列100B中的任意一对存储器 单元之间不连续。因为数据存储膜111B是不连续的，所以与数据存储结构 108A相比，数据存储结构108B存在更多的选择。例如，数据存储结构108B 可以是具有导电数据存储膜111B的浮置栅极，在它上面可存储电荷以改变用 于控制栅109B的阈值电压。数据存储结构108B可包括在数据存储膜111B与 沟道层107B和控制栅极109B中的每个之间的绝缘膜。
介电条131B具有介电侧壁129B。栅极条123B具有相对于介电侧壁129B 凹进的栅极侧壁125B，以在堆叠件135B中产生凹槽127B。凹槽127B是在 沿着竖直方向延伸的截面中从介电侧壁129B向内的区，该竖直方向是堆叠件 135B的堆叠方向。栅极侧壁125B可以是凹陷的并相对于介电侧壁129B凹进 距离D1。源极线103B和漏极线119B竖直地定向并布置在堆叠件135B之间。
数据存储膜111B可填充凹槽127B。数据存储膜111B具有分别与相邻的 栅极条123B的上表面153B和下表面163B水平对准的上表面155B和下表面 161B。在层141B至141C内，上表面153B和上表面155B邻接上面的介电条 131B。在层141B至141D内，下表面161B和下表面163B邻接下面的介电条 131B。数据存储膜111B的侧壁126B可与竖直相邻的介电侧壁129B水平对 准。
介电条131B的宽度W3也是堆叠件135B的宽度。在一些实施例中，宽 度W3介于约30nm至约200nm的范围内。在一些实施例中，宽度W3介于 约40nm至约160nm的范围内。栅极条123B可更窄。栅极条123B的最窄处 的宽度可以是宽度W3减去数据存储膜111B的厚度。在一些实施例中，距离 D1介于约2nm至约20nm的范围内。在一些实施例中，距离D1介于约2nm至12nm的范围内。在一些实施例中，距离D1介于约2nm至约6nm的范围 内。
沟道层107B布置在介电侧壁129B上以及数据存储结构108B上方。在一 些所示的实施例中，沟道层如图所示在单元间介电塞121B上延伸，并布置在 单元间介电塞121B与源极线103A和漏极线119B之间。在一些其他实施例中， 沟道层107B形成在单元间介电塞121B之前，并且不布置在单元间介电塞 121B的侧面上。
在一些实施例中，沟道层107B布置在凹槽127B中。可将堆叠件135B做 得更宽并且可将凹槽127B做得更深以容纳沟道层107B。在一些实施例中，沟 道层107B的一部分布置在凹槽127B中，而部分布置在凹槽127B之外。除了 数据存储膜111B之外，数据存储结构108B还可包括诸如介电层等层。在一 些实施例中，数据存储结构108B与沟道层107B的全部或一部分一起填充凹 槽127B。
图6A和图6B示出根据本教导的一些其他方面的第三3D存储器阵列 100C的截面。第三3D存储器阵列100C具有存储器单元101C，并且具有对 应于第一3D存储器阵列100A的部件。第三3D存储器阵列100C具有布置在 数据存储膜111C与栅极条123C之间的介电层173以及布置在数据存储膜 111C与沟道层107C之间的另一介电层171。数据存储结构108C可以是例如 ONO数据存储结构。在一些实施例中，介电层173布置在介电侧壁129C上以 及数据存储膜111C上方。
图7A和图7B示出根据本教导的一些其他方面的第四3D存储器阵列 100D。图7B是沿着竖直方向的截面。图7A是剖面俯视图，其中，剖面是通 过图7B的线A在水平面上截取的。第四3D存储器阵列100D可使用与第一 3D存储器阵列100A相同的许多材料和层厚度，但具有不同的结构和连接性。 类似于第一3D存储器阵列100A，第四3D存储器阵列100D包括一行堆叠件 135D，每个堆叠件具有由介电条分离的多个碳基材料的水平导电条123D。介 电条包括单元间介电条131D和单元内介电条115D，两者都可以是单元间介 电。导电条123D用作源极线和漏极线。堆叠件135D之间的竖直导电部件103D 可作为字线操作。竖直导电部件可具有任何合适的成分。在一些实施例中，竖 直导电部件是金属。用碳基材料形成水平导电体便于制造。
第四3D存储器阵列100D包括存储器单元101D。每个存储器单元101D 包括沟道113D、数据存储结构108D和控制栅109D。沟道113D在与第一导 电条123D相邻的源极侧105D和与第二导电条123D相邻的漏极侧117D之间 延伸。沟道113D由布置在单元内介电条115D的侧面上的沟道层107D提供。 控制栅极109D是竖直导电部件103D的一部分。数据存储结构108D包括布 置在沟道113D与控制栅极109D之间的竖直膜。数据存储结构108D可包括 数据存储膜111D的一部分，并可包括诸如介电层171D等附加层。
图8A和图8B至图14A和图14B是一系列成对的俯视图和截面图，该等 图举例说明根据本教导的形成包括具有第一3D存储器阵列100A的部件的3D 存储器阵列等的器件的方法。尽管参考方法的各种实施例描述了图8A和图8B 至图14A和图14B，但应了解，图8A和图8B至图14A和图14B所示的结构 不限于该方法，而是可与该方法独立。尽管图8A和图8B至图14A和图14B 被描述为一系列行动，但应了解，在其他实施例中可改变行动的顺序。尽管图8A和图8B至图14A和图14B被示出并描述为特定行动集，但在其他实施例 中可省略所示出并描述的一些行动。此外，未示出和/或描述的行动可被包括 在其他实施例中。尽管根据形成第一3D存储器阵列100A描述了图8A和图 8B至图14A和图14B的方法，但该方法可用于形成其他存储器阵列。
如图8A的俯视图800A和图8B的截面图800B所示，该方法开始于在介 电层317上方形成交替的栅极层801和介电层803的宽堆叠件805。如图3所 示，介电层317可以是形成在金属互连层301C上方的一层或多层，但更一般 地可以是任何合适的衬底的顶层。在宽堆叠件805中，顶层和底层是栅极层 801，但任何一个都可以是介电层803。
可通过诸如化学气相沉积(CVD)、原子层沉积(ALD)等任何合适的 工艺来形成介电层803和栅极层801。在一些实施例中，栅极层801是伪层， 该伪层随后被替换成碳基材料以提供栅极条。在其他实施例中，栅极层801 是基于碳的材料。
等离子增强CVD可能适合于沉积石墨烯和纳米晶体石墨层。10W与500 W之间的功率电平可用于产生等离子。温度可升高，但通常保持在400℃以下。 碳源可以是甲烷(CH4)等。进料气体混合物中可包含惰性气体，诸如氩气(Ar)。 在一些实施例中，栅极层801中的每个在介于约5分钟至约10小时的范围内 的时间段内形成。在一些实施例中，栅极层801中的每个在介于约10分钟至 约60分钟的范围内的时间段内形成。在一些实施例中，栅极层801中的每个 在介于约1小时至约10小时的范围内的时间段内形成。
如图9A的俯视图900A和图9B的截面图900B所示，可形成掩模901并 将其用于图案化将宽堆叠件805分成一系列堆叠件135A的沟槽903。掩模901 可以是任何合适材料的硬掩模。掩模901可通过CVD工艺、旋涂工艺等或任 何其他合适的工艺形成。可通过穿过光刻胶掩模(未示出)进行蚀刻来对掩模 901进行图案化。可使用光刻法来对光刻胶掩模进行图案化。
堆叠件135A可包括由栅极层801形成的栅极条123A和由介电层1203形 成的介电条131A。高度H3与宽度D2之比是沟槽903的纵横比。在一些实施 例中，纵横比介于约5至约15的范围内。形成具有小于约5的纵横比的沟槽 903会损害第一3D存储器阵列100A的单元密度。形成具有大于约15的纵横 比的沟槽903会在处理期间引起堆叠件135A的扭曲或塌陷。
可通过任何合适的蚀刻工艺或蚀刻工艺的组合来完成蚀刻。蚀刻工艺可以 是各向异性蚀刻工艺。在一些实施例中，蚀刻包括等离子蚀刻。在一些实施例 中，蚀刻气体包括氧气源。氧气可有助于蚀刻形成栅极层801的碳基材料。氩 气也可能是合适的。
如图10A的俯视图1000A和图10B的截面图1000B所示，可在沟槽903 中沉积数据存储结构108A和沟道层107A的层，然后填充诸如单元内电介质 115A等电介质。数据存储结构108A可包括数据存储膜111A，该数据存储膜 在每个堆叠件135A的每一侧上形成连续层。如果需要数据存储结构108A， 则可在数据存储膜111A之前或之后沉积附加层。沟道层107A可共形地沉积 在数据存储结构108A上。在一些实施例中，数据存储结构108A由在沟道层107A的沉积期间形成的介电层完成。沉积工艺可以是CVD、ALD等或任何 其他合适的工艺或工艺的组合。在一些实施例中，数据存储膜111A通过ALD 等沉积。在一些实施例中，沟道层107A通过ALD等沉积。在一些实施例中， 单元内电介质115A通过可流动CVD工艺沉积。在沉积单元内电介质115A之 后，可使用平坦化工艺除去掩模901上方的任何单元内电介质115A或其他材 料。
如图11A的俯视图1100A和图11B的截面图1100B所示，可形成掩模1103 并将其用于帮助限定用于在单元内电介质115A中选择性地蚀刻开口1101的 图案。在此蚀刻工艺期间，堆叠件135A可被掩模901覆盖。蚀刻工艺可以是 各向异性蚀刻，诸如等离子蚀刻。蚀刻可选择性地除去单元内电介质而不除去 沟道层107A的材料或数据存储结构108A的材料。可选地，蚀刻可除去沟道 层107A或沟道层107A和数据存储结构108A两者的暴露部分。
如图12A的俯视图1200A和图12B的截面图1200B所示，可用单元间电 介质填充开口1101以形成单元间介电塞121A。单元间介电塞121A形成在存 储器单元101A的期望位置之间。开口1101可通过诸如CVD等沉积工艺填充 单元间介电塞121A。在一些实施例中，CVD工艺是可流动CVD工艺。即使 开口1101具有高纵横比，可流动CVD工艺也可提供良好的间隙填充。掩模 1103可被剥离或可通过也除去过多的单元间电介质的CMP工艺除去。
如图13A的俯视图1300A和图13B的截面图1300B所示，可形成具有开 口1305的掩模1301，并用于在单元内电介质115A中蚀刻开口1303。根据本 教导的一些方面，开口1305可以是椭圆形的。开口1305在单元间介电塞121A 上方大致居中。每个开口可具有在单元间介电塞121A的一侧上的在单元间内 电介质115A上延伸的第一端和在单元间介电塞121A的相对侧上延伸的第二 端。此方法可有助于使开口1303变大而不会太靠近。蚀刻工艺可以是各向异 性的并且选择性地除去暴露的单元内电介质115A而基本不蚀刻单元间介电塞121A、数据存储膜111A或沟道层107A。蚀刻工艺可以是等离子蚀刻等或任 何其他合适的工艺。
如图14A的俯视图1400A和图14B的截面图1400B所示，可用导电材料 填充开口1303以形成源极线103A和漏极线119A。用导电材料填充开口1303 可包括CVD、电镀、化学镀等或任何其他合适的工艺。可通过诸如CMP等平 坦化工艺除去过多的导电材料。CMP工艺还可除去掩模1301、掩模901或两 者。所得的结构可与图1A至图1C所示的结构相同。
图15A和图15B至图21A和图21B提供成对的俯视图和截面图，这些图 举例说明图8A和图8A至图14A和图14B的方法的变型，该变型可用于形成 具有以下部件的存储器阵列：图5A至图5B所示的第二3D存储器阵列100B 或其他一些3D存储器阵列。变化从与图9A的俯视图900A和图9B的截面图 900B所示的结构类似的结构开始，不同之处在于堆叠件135B比堆叠件135A 宽并且沟槽903成比例地变窄。如图15A的俯视图1500A和图15B的截面图1500B(堆叠件135B)所示，该变化可开始于用单元间电介质1503填充沟槽 903。
如图16A的俯视图1600A和图16B的截面图1600B所示，可形成掩模1601 并将其用于蚀刻单元间电介质1503中的开口1603。剩余的单元间电介质1503 形成单元间介电塞121B。开口1603对应于存储器单元101B的期望位置。
如图17A的俯视图1700A和图17B的截面图1700B所示，可在开口1603 内进行蚀刻以在栅极条123B中形成凹槽127B。凹槽127B由单元间介电塞 121B界定，从而对于存储器单元101B的每个期望位置形成一个凹槽127B。 蚀刻使栅极侧壁125B相对于介电侧壁129B凹进。如图所示，蚀刻还可导致 栅极侧壁125B变得凹陷。在一些实施例中，蚀刻是各向同性的。在一些实施 例中，蚀刻是湿法蚀刻。在一些实施例中，蚀刻工艺是原子层蚀刻。栅极条123B的碳基材料与介电条131B的介电材料之间的反应性差异有助于选择提 供期望的选择性的蚀刻化学。
如图18A的俯视图1800A和图18B的截面图1800B所示，数据存储膜111B 沉积在凹槽127B内。数据存储膜111B可最初共形地沉积在栅极侧壁125B和 介电侧壁129B上。沉积工艺可以是CVD、ALD等或任何其他合适的工艺。 如果需要数据存储结构108A，则可在数据存储膜111B之前或之后沉积附加 层。可使用各向异性蚀刻工艺除去数据存储膜111B的沉积在层141A至141D 与凹槽127B之外的其他区域之间的部分。蚀刻工艺可以是等离子蚀刻。掩模 1501可将蚀刻对准到堆叠件135B。
如图19A的俯视图1900A和图19B的截面图1900B所示，可在堆叠件135B 的侧面上沉积沟道层107B，然后用单元内电介质115B填充开口1603。沟道 层107B可共形地沉积在数据存储膜111B和介电侧壁129B上。沉积工艺可以 是CVD、ALD等或任何其他合适的工艺。沟道层107B可延伸穿过堆叠件135B 的高度。如果需要完成数据存储结构108B的形成，则可在沟道层107B之前 沉积一个或多个附加层。在一些实施例中，数据存储结构108B由在沟道层107B的沉积期间形成的介电层完成。
可选地，可使沟道层107B的全部或一部分沉积在凹槽127B内。在一些 实施例中，数据存储膜111B未完全填充凹槽127B。沟道层107B然后可完成 凹槽127B的填充。在一些实施例中，回蚀数据存储膜111B以在凹槽127B中 为沟道层107B提供空间。在一些实施例中，回蚀刻包括各向同性蚀刻，诸如 湿法蚀刻。在一些实施例中，回蚀包括原子层蚀刻。在一些实施例中，各向异 性蚀刻工艺用于除去沉积在凹槽127B外部的沟道层107B的部分。在一些实 施例中，然后沉积第二沟道层107B以提供期望的沟道层厚度。
可通过CVD等或任何其他合适的工艺沉积单元内电介质115B。在一些实 施例中，沉积包括可流动CVD工艺。在沉积单元内电介质115B之后，可使 用平坦化工艺除去掩模1501上方的任何单元内电介质115B或其他材料。
如图20A的俯视图2000A和图20B的截面图2000B所示，可形成具有开 口2005的掩模2001，并用于在单元内电介质115B中蚀刻开口2003。蚀刻工 艺可以是各向异性的并且选择性地除去暴露的单元内电介质115B而基本不蚀 刻单元间介电塞121B、数据存储膜111B或沟道层107B。蚀刻工艺可以是等 离子蚀刻等或任何其他合适的工艺。
如图21A的俯视图2100A和图21B的截面图2100B所示，可用导电材料 填充开口2003以形成源极线103B和漏极线119B。用导电材料填充开口2003 可包括CVD、电镀、化学镀等或任何其他合适的工艺。可通过诸如CMP等平 坦化工艺除去过多的导电材料。CMP工艺还可除去掩模2101、掩模1501或两 者。所得的结构可与图5A至图5C所示的结构相同。
图22至图29提供示出图8A和图8B至图14A和图14B的方法的变型的 截面图。如图9B的截面图900B所示，此替代方法可用于避免堆叠件135A保 持独立的处理阶段。当保持独立时，堆叠件135A可具有扭曲、塌陷或以其他 方式移位或变形的潜力。该方法还提供机会，首先形成具有伪层的栅极层，然 后利用碳基材料代替该层，其优点在于，无论堆叠件135A中的层数如何，所 有碳基材料均可通过两种操作进行沉积。
如图22的截面图2200所示，掩模2201形成并用于蚀刻沟槽2207，该沟 槽将宽堆叠件2209分成较小的堆叠件2205。宽堆叠件2209可与图8B的宽堆 叠件805相同，或可具有伪栅极层2203代替栅极层801。伪栅极层2203可以 是具有与介电层803不同的蚀刻选择性的电介质。伪栅极层2203可替代地是 多晶硅、类似物或任何其他合适的材料。沟槽2207可具有与图9B的沟槽903 相同的尺寸，但具有一半或更少的数量密度。
如图23的截面图2300所示，可从沟槽2207向后蚀刻伪栅极层2203，以 在较小的堆叠件2205中形成凹槽2301。蚀刻工艺可除去伪栅极层2203的约 一半的体积。蚀刻工艺可以是各向同性蚀刻。例如，介电层803可以是氧化硅， 伪栅极层2203可以是氮化硅，并且凹槽2301可通过用磷酸(H3PO4)湿法蚀 刻形成。
如图24的截面图2400所示，可通过沉积碳基材料层2403来填充凹槽 2301。可通过CVD、ALD或任何其他合适的工艺或工艺组合沉积碳基材料。 在以足以完成凹槽2301的填充的量沉积碳基材料层2403之后，可通过各向异 性蚀刻工艺除去过多的材料。
碳基材料可石墨烯片的形式逐层沉积。这些片的取向取决于它们在上面沉 积的表面的取向。在与介电层1203相邻的区域2401中，片可具有水平取向。 在与伪栅极层2203的尚未除去的部分相邻的区域2405中，片可具有竖直取向。 水平与竖直取向的板的组合提供C形板结构。
如图25的截面2500所示，沟槽2207被填充。在此实例中，通过图10A 和图10B所示的工艺步骤填充沟槽。这些工艺步骤形成包括数据存储膜111A 的数据存储结构108A，形成沟道层107A，并用单元内电介质115A完成对沟 槽2207的填充。在一些其他实施例中，沟槽2207被单元间电介质、另一电介 质、多晶硅等填充。
如图26的截面图2600所示，可形成掩模2603，并且掩模2603用于在堆 叠件2205中蚀刻沟槽2601。如图27的截面图2700所示，可通过蚀刻穿过沟 槽2601来除去伪栅极层2203的剩余部分。除去留下凹槽2701。如图28的截 面图2800所示，可通过沉积第二碳基材料层2803来填充凹槽2701。可通过 各向异性蚀刻除去沟槽2601中的过多材料。然后可重复图10A和图10B所示 的工艺步骤，并除去掩模2603以提供如图29的截面图2900所示的结构。具有或不具有替换栅极工艺步骤的图22至图29等的方法可用于形成根据本文提 供的其他实施方式和实例的其他结构，以提供防止可能发生在窄独立堆叠件上 的扭曲、塌陷或其他变形的优点。
图30A和图30B至图34A和图34B提供成对的剖面俯视图和截面图，该 等图举例说明根据本教导的形成包括具有第四3D存储器阵列100D的部件的 3D存储器阵列等的器件的方法。“A”图是剖面俯视图，其中，剖面沿“B”图中 指示的线“A”截取。“B”图是穿过线“A”的竖直截面。尽管参考方法的各种实施 例描述了图30A和图30B至图34A和图34B，但应了解，图30A和图30B至 图34A和图34B所示的结构不限于该方法，而是可与该方法独立。尽管图30A 和图30B至图34A和图34B被描述为一系列行动，但应了解，在其他实施例 中可改变行动的顺序。尽管图30A和图30B至图34A和图34B被示出并描述 为特定行动集，但在其他实施例中可省略所示出并描述的一些行动。此外，未 示出和/或描述的行动可被包括在其他实施例中。尽管根据形成第四3D存储器 阵列100D描述了图30A和图30B至图34A和图34B的方法，但该方法可用 于形成其他存储器阵列。
如图30A的俯视图3000A和图30B的截面图3000B所示，该方法开始于 在介电层317上方形成宽堆叠件3007。宽堆叠件3007包括重复的层集合3015。 每个层集合3015对应于所得存储器器件中的一层存储器单元。每组层3015 包括两个接触层3001、第一介电层3003和第二介电层3005。第一介电层3003 与第二介电层3005具有不同的成分并可具有不同的厚度。在一些实施例中， 接触层3001是伪层，该伪层随后被替换成碳基材料以提供栅极条。在其他实 施例中，接触层3001是碳基材料。
如图31A的剖面俯视图3100A和图31B的截面图3100B所示，形成沟槽 3101以将宽堆叠件3007分成一系列堆叠件135D。堆叠件135D包括由接触层 3001形成的导电条123D、由第一介电层3003形成的单元内介电条115D以及 由第二介电层3005形成的单元间介电条131D。
如图32A的俯视截面图3200A和图32B的截面图3200B所示，沟槽3101 内的选择性蚀刻工艺用于在堆叠件135D中产生凹陷3201。蚀刻是选择性的以 除去单元间介电条131D和导电条123D的材料上方的单元内介电条115D的 材料。蚀刻工艺可以是湿法蚀刻等或一些其他合适类型的蚀刻。在一些实施例 中，蚀刻工艺是原子层蚀刻。
如图33A的截面图3300A和图33B的截面图3300B所示，沟道层107D 沉积在凹槽3201内。沟道层107D可最初共形地沉积在堆叠件135D上。沉积 工艺可以是CVD、ALD等或任何其他合适的工艺。各向异性蚀刻工艺可用于 除去凹槽3201外部的沟道层107D的一部分。蚀刻工艺可以是与堆叠件135D 对准的等离子蚀刻。
如由图34A的截面图3400A和图34B的截面图3400B所示，可将包括数 据存储膜111D的数据存储结构108D的层沉积在堆叠件135D的侧面上，然 后用单元间介电塞121D填充沟槽3101。数据存储膜111D可共形地沉积在堆 叠件135D上。如果需要数据存储结构108D，则可在数据存储膜111D之前或 之后沉积附加层。在一些实施例中，数据存储结构108D包括介电层，该介电 层在数据存储膜111D的沉积期间通过与沟道层107D的材料反应来形成。沉 积工艺可以是CVD、DLD等或任何其他合适的工艺或工艺的组合。在一些实 施例中，数据存储膜111D通过ALD等沉积。在一些实施例中，通过可流动 CVD工艺沉积单元间介电塞121D。
如图35A的俯视图3500A和图35B的截面图3500B所示，可在单元间介 电塞121D中蚀刻开口3501。蚀刻工艺可以是各向异性蚀刻，诸如等离子蚀刻。 然后可用导电材料填充开口3501以产生图7A至图7B所示的结构。填充工艺 可包括CVD、电镀、化学镀等或任何其他合适的工艺。
图36呈现了根据本发明的可用于形成3D存储器阵列的方法3600的流程 图。方法3600以动作3601开始，形成宽堆叠件，该宽堆叠件包括由介电层分 离的多层碳基导电材料。图8B的截面图800B提供实例。
动作3603是在宽堆叠件中蚀刻沟槽，以形成由交替的栅极条与介电条构 成的一行窄堆叠件，如图9B的截面图900B所示。
动作3609是蚀刻栅极条以在窄堆叠件中形成凹槽的可选动作。图7B的 截面图1700B提供实例。
动作3611是形成数据存储结构的顶层的可选步骤。参考在水平存储器单 元中看到的层的顺序来使用“顶”。特别地，顶层是形成在数据存储膜和控制栅 之间的一层或多层。图6A和图6B所示的介电层173是一个实例。
动作3613是沉积数据存储膜。图10B的截面图1000B和图18B的截面图 1800B提供实例。
动作3615是进行蚀刻以从凹槽的外部除去数据存储膜的可选步骤。此动 作与可选的动作3609结合使用，在该动作中形成凹槽。图18B的截面图1800B 提供实例。蚀刻可包括定向或各向异性蚀刻。蚀刻还可包括各向同性蚀刻，该 各向同性蚀刻使数据存储膜在凹槽内凹进。
动作3617是形成数据存储结构的底层的可选步骤。参考在水平存储器单 元中看到的层的顺序来使用“底”。特别地，底层是形成在数据存储膜与沟道之 间的一层或多层。图6A和图6B所示的介电层171是一个实例。
动作3619是沉积沟道层。图10B的截面图1000B和图18B的截面图1800B 提供实例。
动作3621是进行各向异性蚀刻以除去凹槽之外的沟道层的一部分的可选 步骤。当动作3609已形成凹槽且数据存储结构尚未填充凹槽时，可选择此操 作。
动作3623是沉积另一层沟道材料的可选步骤。此操作可与可选动作3621 结合使用，这可能会使沟道层太薄。
动作3625是沉积单元内电介质以填充堆叠件之间的沟槽。图10B的截面 图1000B提供实例。
动作3627是进行蚀刻以在单元内电介质中形成用于单元间介电塞的开 口。图11B的截面图1100B提供实例。动作3629用单元间电介质填充开口以 形成单元间介电塞。图12B的截面图1200B提供实例。可选地，可首先用单 元间电介质填充沟槽，并且将单元内电介质沉积至被蚀刻至单元间电介质中的 开口中。所得结构可与图12B的截面图1200B所示的结构基本相同，提供一 个实例。
动作3631是在单元内电介质中蚀刻开口，其中，形成竖直连接器，诸如 源极线和位线。此蚀刻可部分地通过单元间介电塞对准。图13A的俯视图 1300A提供实例。
动作3633填充开口以提供竖直导电结构，例如源极线和位线。图14A的 俯视图1400A提供实例。
图37呈现了根据本发明方法3700的流程图，该方法是可用于形成3D存 储器阵列的另一种方法。方法3700包括与方法3600相同的许多动作。主要区 别在于，在方法3700中，在沟道层和数据存储结构之前形成单元内介电塞。 另一个选择是在沉积数据存储膜之后但在沉积沟道层之前形成单元内介电塞。
方法3700开始于动作3601(形成宽堆叠件)、动作3603(在宽堆叠件中 蚀刻沟槽以形成窄堆叠件)和动作3705(用单元间电介质填充沟槽)。图15A 的俯视图1500A和图15B的截面图1500B提供实例。
动作3607是单元区域定义蚀刻。图16A的俯视图1600A和图16B的截面 图1600B提供在此处理阶段执行此蚀刻的实例。
该方法可以使栅极条凹陷的可选动作3609继续。图17A的俯视图1700A 和图17B的截面图1700B提供实例。
该方法可以形成数据存储结构顶层的可选动作3611继续。
方法3700继续至形成数据存储膜的动作3613。这之后可以是进行蚀刻以 将数据存储膜限制在凹槽中的可选动作3615。图18A的俯视图1800A和图18B 的截面图1800B提供实例。
方法3700以动作3619(沉积沟道层)和动作3625(沉积单元内电介质) 继续。图19A的俯视图1900A和图19B的截面图1900B提供实例。如方法3600 所示，如果栅极条已凹陷并且数据存储结构未填充凹槽，则可使用动作3621 除去凹槽外部的沟道材料，并且动作3623可用于沉积附加沟道层。
方法3700以动作3631和动作3633继续。动作3631是在单元内电介质中 蚀刻开口，其中，形成竖直连接器，诸如源极线和位线。图20A的俯视图2000A 提供实例。动作3633填充开口以提供竖直导电结构，例如源极线和位线。图 21A的俯视图2100A提供实例。
图38呈现了根据本发明方法3800的流程图，该方法是可用于形成3D存 储器阵列的另一种方法。方法3800包括与方法3600相同的许多动作，但使用 图22至图29所示的处理类型。
方法3800包括形成交替的栅极层与介电层的宽堆叠件的动作3801。除了 栅极层可以是伪栅极层之外，这可与动作3601相同。图8B的截面图800B提 供实例。
动作3803是形成第一组沟槽。图22的截面图2200提供实例。与通过动 作3603形成的沟槽相比，这些沟槽的数量是一半或更少，为此图9B的截面 图900B提供一个实例。
动作3805和动作3807是在栅极层是伪层时使用的可选步骤。动作3805 是蚀刻掉伪层的第一部分以形成凹槽。图23的截面图2300提供实例。动作 3807是用碳基导体填充凹槽。图24的截面图2400提供实例。可通过各向异 性蚀刻除去沉积在凹槽2301外部的任何导电材料。
方法3800继续到动作3611到动作3625，除了它们仅在第一组沟槽内操 作之外，该等动作可与方法3600中的动作相同。图25的截面图2500提供实 例。
动作3809是形成掩模并蚀刻第二沟槽。图26的截面图2600提供实例。 如果栅极层是伪栅极层，则该方法可继续进行动作3805和动作3807，以完成 栅极替换过程。图27的截面图2700和图28的截面图2800提供实例。
方法3800以动作3611至动作3625的重复继续。图29的截面图2900提 供实例。如结合方法3600所述，处理可从动作3627至动作3633继续。
图39呈现了根据本发明方法3900的流程图，该方法是可用于形成3D存 储器阵列的另一种方法。方法3900从形成宽堆叠件的动作3901开始。在此实 例中，宽堆叠件包括第一介电层、第二介电层和碳基导体层。图30B的截面 图3000B提供实例。可选地，可采用方法3800的过程，在这种情况下，可将 碳基导体层替换成伪层。
动作3903是在宽堆叠件中蚀刻沟槽以形成一行窄堆叠件。图31A的剖面 俯视图3100A和图31B的截面图3100B提供实例。
动作3905是选择性地蚀刻电介质中的一个以在窄堆叠件中形成凹槽。图 32A的剖面俯视图3200A和图32B的截面图3200B提供实例。
动作3907是在沟槽内沉积沟道层。沟道层可填充凹槽。动作3911是除去 凹槽外部的一部分沟道层的各向异性蚀刻。图33A的剖面俯视图3300A和图 33B的截面图3300B提供实例。
动作3913是在沟槽中沉积数据存储结构底层的可选动作。动作3915是在 沟槽中沉积数据存储膜。动作3917是在数据存储膜上沉积数据存储结构顶层 的可选动作。动作3919是用单元间电介质完成沟槽填充。图34A的剖面俯视 图3400A和图34B的截面图3400B提供实例。
动作3921是在单元间电介质中蚀刻竖直开口。图35A的剖面俯视图3500A 和图35B的截面图3500B提供实例。步骤3923是用导电材料填充开口以形成 竖直连接器，该竖直连接器可用作字线。图7A和图7B提供所得结构的实例。
尽管本文将图36至图39的方法3600、3700、3800和3900示出并描述为 一系列行动或事件，但应了解，此类行动或事件的所示出的顺序不应以限制性 意义来解释。例如，除了本文示出和/或描述的那些行动或事件之外，某些行 动可以不同的顺序发生和/或与其他行动或事件同时发生。此外，可能不需要 所有所示出的行动来实现本文描述的一个或多个方面或实施例，并且本文描绘 的行动中的一个或多个可在一个或多个单独行动和/或阶段中执行。
本教导的一些方面涉及一种器件，所述器件具有布置在金属互连结构中的 两个相邻金属互连层之间的三维存储器单元阵列。每个存储器单元包括源极 侧、漏极侧、沟道、控制栅极和数据存储膜。所述沟道在所述源极侧与所述漏 极侧之间延伸。所述数据存储膜位于所述控制栅极与所述沟道之间。所述三维 存储器单元阵列还包括堆叠件阵列，每个堆叠件包括多个导电条和多个介电 条。所述导电条水平延伸以与所述存储器单元中的多个连接并由碳基导电材料 形成。
本教导的一些方面涉及一种包括多个堆叠件的存储器器件。每个堆叠件具 有由导电碳基材料(诸如石墨)形成的两个或多个栅极条的竖直布置。所述栅 极条由介电条分离。所述源极线和所述漏极线位于所述堆叠件之间并沿所述竖 直方向延伸。所述存储器单元各自具有在所述源极线中的一个与所述漏极线中 的一个之间延伸的沟道以及位于所述沟道与所述栅极条中的一个之间的数据 存储结构。
本教导的一些方面涉及一种形成存储器器件的方法，所述方法包括形成具 有多个导电层和多个介电层的宽堆叠件。所述导电层包括碳基材料。在所述宽 堆叠件中蚀刻沟槽以形成多个窄堆叠件。数据存储膜沉积在所述沟槽中。
本教导的一些方面涉及一种存储器器件，包括：三维存储器单元阵列，在 金属互连结构中布置在两个相邻金属互连层之间，存储器单元中的每个包括源 极侧、漏极侧、在源极侧与漏极侧之间延伸的沟道、栅极以及栅极与沟道之间 的数据存储膜；以及堆叠件阵列，每个堆叠件包括多个导电条和多个介电条， 其中，导电条水平延伸以提供用于存储器单元中的多个的栅极；其中，导电条 包括碳基导电材料。
在上述存储器器件中，碳基导电材料是石墨烯。
在上述存储器器件中，石墨烯呈具有C形结构的薄片。
在上述存储器器件中，碳基导电材料是掺硼的石墨烯纳米带。
在上述存储器器件中，碳基导电材料是纳米晶体石墨。
在上述存储器器件中，还包括：第二导电条，每个导电条竖直延伸以与存 储器单元中的两个或多个连接；其中，第二导电条是金属。
在上述存储器器件中，还包括：漏极线，竖直延伸，漏极线中的每个与漏 极侧中的多个连接；以及源极线，竖直延伸，源极线中的每个与源极侧中的多 个连接。
在上述存储器器件中，在堆叠件的侧面中形成凹槽；并且数据存储膜布置 在凹槽中。
本教导的一些方面涉及一种存储器器件，包括：多个堆叠件，每个堆叠件 包括两个或更多个竖直堆叠的栅极条，栅极条由介电条分离；源极线和漏极线， 位于堆叠件之间并沿堆叠件的堆叠方向延伸；以及存储器单元，各自包括在源 极线中的一个与漏极线中的一个之间延伸的沟道以及位于沟道与两个或多个 竖直堆叠的栅极条中的一个之间的数据存储结构；其中，栅极条包括石墨。
在上述存储器器件中，石墨包括石墨烯片。
在上述存储器器件中，栅极条包括第一部分和第二部分；在第一部分中， 石墨烯片具有平行于栅极条与介电条的堆叠方向的第一取向；并且在第二部分 中，石墨烯片具有垂直于第一取向的第二取向。
在上述存储器器件中，石墨烯包括石墨烯纳米带。
在上述存储器器件中，源极线和漏极线是金属。
在上述存储器器件中，栅极条各自包括第一侧壁；介电条各自包括第二侧 壁；第一侧壁从第二侧壁向内凹进以在堆叠件中形成凹槽；并且数据存储结构 包括布置在凹槽中的数据存储膜。
本教导的一些方面涉及一种形成存储器器件的方法，方法包括：形成包括 多个导电层和多个介电层的第一堆叠件，其中，导电层包括碳基材料；在第一 堆叠件中蚀刻沟槽以形成多个第二堆叠件；以及在沟槽中沉积数据存储膜。
在上述方法中，还包括：在沉积数据存储膜之前，选择性地进行蚀刻以在 第二堆叠件中形成凹槽，其中，凹槽与导电层相邻地形成；以及在沉积数据存 储膜之后，进行蚀刻以除去数据存储膜的在凹槽之外的部分。
在上述方法中，还包括：在形成凹槽之前在沟槽中形成介电塞。
在上述方法中，还包括：在数据存储膜上方沉积沟道层；用第二电介质填 充堆叠件之间的沟槽；穿过第二电介质蚀刻开口；以及用金属填充开口以形成 源极线和漏极线。
在上述方法中，还包括：在多个第二堆叠件中蚀刻第二沟槽；以及在第二 沟槽中沉积第二数据存储膜。
在上述方法中，碳基材料是石墨烯。
前述内容概述了若干实施例的特征，以使得本领域技术人员可更好地理解 本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为 基础来设计或修改用于实施与本文所介绍的实施例相同目的和/或实现相同优 势的其他工艺和结构。本领域技术人员还应该认识到，这样的等同构造不脱离 本发明的精神和范围，并且在不脱离本发明的精神和范围的情况下，它们可在 这里进行各种改变、替换和变更。

Claims (10)

1.一种存储器器件，包括：
三维存储器单元阵列，在金属互连结构中布置在两个相邻金属互连层之间，所述存储器单元中的每个包括源极侧、漏极侧、在所述源极侧与所述漏极侧之间延伸的沟道、栅极以及所述栅极与所述沟道之间的数据存储膜；以及
堆叠件阵列，每个堆叠件包括多个导电条和多个介电条，其中，所述导电条水平延伸以提供用于所述存储器单元中的多个的栅极；
其中，所述导电条包括碳基导电材料。
2.根据权利要求1所述的存储器器件，其中，所述碳基导电材料是石墨烯。
3.根据权利要求2所述的存储器器件，其中，所述石墨烯呈具有C形结构的薄片。
4.根据权利要求1所述的存储器器件，其中，所述碳基导电材料是掺硼的石墨烯纳米带。
5.根据权利要求1所述的存储器器件，其中，所述碳基导电材料是纳米晶体石墨。
6.根据权利要求1所述的存储器器件，还包括：
第二导电条，每个导电条竖直延伸以与所述存储器单元中的两个或多个连接；
其中，所述第二导电条是金属。
7.根据权利要求1所述的存储器器件，还包括：
漏极线，竖直延伸，所述漏极线中的每个与所述漏极侧中的多个连接；以及
源极线，竖直延伸，所述源极线中的每个与所述源极侧中的多个连接。
8.根据权利要求7所述的存储器器件，其中：
在所述堆叠件的所述侧面中形成凹槽；并且
所述数据存储膜布置在所述凹槽中。
9.一种存储器器件，包括：
多个堆叠件，每个堆叠件包括两个或更多个竖直堆叠的栅极条，所述栅极条由所述介电条分离；
源极线和漏极线，位于所述堆叠件之间并沿所述堆叠件的堆叠方向延伸；以及
存储器单元，各自包括所述在源极线中的一个与所述漏极线中的一个之间延伸的沟道以及位于所述沟道与所述两个或多个竖直堆叠的栅极条中的一个之间的数据存储结构；
其中，所述栅极条包括石墨。
10.一种形成存储器器件的方法，所述方法包括：
形成包括多个导电层和多个介电层的第一堆叠件，其中，所述导电层包括碳基材料；
在所述第一堆叠件中蚀刻沟槽以形成多个第二堆叠件；以及
在所述沟槽中沉积数据存储膜。
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