CN111373535A - 包括部分环绕选择栅极的三维存储器设备及其边缘场辅助编程 - Google Patents

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Abstract

一种操作三维存储器设备的方法包括：向选择的漏极选择栅极电极施加目标串偏置电压，该选择的漏极选择栅极电极部分环绕与漏极选择隔离结构直接接触的一行存储器堆叠结构；以及向与漏极选择层级隔离结构接触的未选择的漏极选择栅极电极施加相邻串偏置电压，该相邻串偏置电压具有比目标串偏置电压大的量值。

Description

包括部分环绕选择栅极的三维存储器设备及其边缘场辅助 编程
相关申请
本申请要求2018年1月9日提交的美国非临时申请序列号15/865,892的优先权的权益，其全部内容通过引用并入本文。
技术领域
本公开总体上涉及半导体设备领域，并且具体涉及三维存储器设备及其边缘场辅助编程。
背景技术
T.Endoh等人在题为“Novel Ultra High Density Memory With A Stacked-Surrounding Gate Transistor(S-SGT)Structured Cell(具有堆叠的环绕栅极晶体管(S-SGT)结构单元的新型超高密度存储器)”(IEDM Proc.(2001)33-36)的文章中公开了三维竖直NAND串在每个单元中具有一个位。
发明内容
根据本公开的一个方面，一种操作三维存储器设备的方法包含提供三维存储器设备，该三维存储器设备包含位于衬底之上的绝缘层和导电层的交替堆叠，以及延伸穿过该交替堆叠的存储器堆叠结构。存储器堆叠结构中的每一个包含环绕竖直半导体沟道的存储器膜。导电层包含位于字线导电层之上的漏极选择栅极电极。存储器堆叠结构布置成多个串，该多个串在漏极选择栅极电极的层级处通过漏极选择层级隔离结构横向间隔开。至少一行存储器堆叠结构被多个串中的每一个中的相应的漏极选择栅极电极部分环绕。至少一行存储器堆叠结构直接接触多个串中的每一个中的漏极选择层级隔离结构中的相应的一个。该方法还包含将目标串偏置电压施加到选择的漏极选择栅极电极，该选择的漏极选择栅极电极部分环绕与漏极选择隔离结构中的第一漏极选择隔离结构直接接触的第一行存储器堆叠结构，并且将具有大于目标串偏置电压的量值的相邻串偏置电压施加到与漏极选择层级隔离结构中的第一漏极选择层级隔离结构接触的第一未选择的漏极选择栅极电极。
根据本公开的另一方面，一种三维存储器设备包括：位于衬底之上的绝缘层和导电层的交替堆叠，其中导电层包含位于字线导电层之上的漏极选择栅极电极，延伸穿过该交替堆叠的存储器堆叠结构，其中存储器堆叠结构中的每一个包含环绕竖直半导体沟道的存储器膜，该存储器堆叠结构布置成多个串，该多个串在漏极选择栅极电极的层级处被漏极选择层级隔离结构横向间隔开，并且至少一行存储器堆叠结构被相应的漏极选择栅极电极部分地环绕；漏极区，其接触竖直半导体沟道中的相应的一个的顶端；以及位线，其被漏极区的相应的子集电短接，使得每个位线在每个相邻串对之间仅被电短接至一个漏极区，并且每个位线在第一存储器块中被电短接至多于一个的漏极区。
根据本公开的另一方面，提供一种三维存储器设备，其包含：位于衬底之上的绝缘层和导电层的交替堆叠，以及延伸穿过交替堆叠的存储器堆叠结构，其中存储器堆叠结构中的每一个包含环绕竖直半导体沟道的存储器膜，其中存储器堆叠结构布置成多个串，该多个串在漏极选择层级处被漏极选择层级隔离结构横向间隔开，并且其中至少一行存储器堆叠结构直接接触多个串中的每一个中的漏极选择层级隔离结构中的相应的一个；以及控制电路，该控制电路被配置为在漏极选择层级处将电荷注入到存储器膜中。该控制电路包含：目标串偏置电压源电路，其被配置为产生目标串偏置电压；相邻串偏置电压源电路，其被配置为产生相邻串偏置电压；通过偏置电压源电路，其被配置为产生通过偏置电压，其中相邻串偏置电压与通过偏置电压不同；编程漏极偏置电压电路，其被配置为产生编程漏极偏置电压；以及地址解码器和交换电路，其被配置为：将目标串偏置电压路由至选择的漏极选择栅极电极；将相邻串偏置电压路由至与漏极选择层级隔离结构中的第一漏极选择层级隔离结构接触的第一未选择的漏极选择栅极电极，该漏极选择层级隔离结构中的第一漏极选择层级隔离结构接触选择的漏极选择栅极电极；将通过偏置电压路由至第二未选择的漏极选择栅极电极，该第二未选择的漏极选择栅极电极与选择的漏极选择栅极电极通过至少一个串横向间隔开；以及将编程漏极偏置电压路由至被选择的漏极选择栅极电极横向环绕的选择的存储器堆叠结构内的竖直半导体沟道。
附图说明
图1是根据本公开的实施例的在形成至少一个外围设备、半导体材料层和栅极电介质层之后的示例性结构的示意性竖直截面图。
图2是根据本公开的实施例的在形成绝缘层和牺牲材料层的交替堆叠之后的示例性结构的示意性竖直截面图。
图3A是根据本公开的实施例的在形成阶梯平台、逆反阶梯电介质材料部分和漏极选择层级隔离结构之后的示例性结构的示意性竖直截面图。
图3B是图3A的示例性结构的俯视图。竖直平面A-A’是图3A的横截面的平面。
图4A是根据本公开的实施例的在形成存储器开口和支撑开口之后的示例性结构的示意性竖直截面图。
图4B是图4A的示例性结构的俯视图。竖直平面A-A’是图4A的横截面的平面。
图5A至图5H是根据本公开的实施例的在形成存储器堆叠结构、可选的电介质芯和其中的漏极区期间在示例性结构内的存储器开口的顺序示意性竖直截面图。
图6是根据本公开的实施例的在形成存储器堆叠结构和支柱结构之后的示例性结构的示意性竖直截面图。
图7A是根据本公开的实施例的在形成后侧沟槽之后的示例性结构的示意性竖直截面图。
图7B是图7A的示例性结构的局部透视自上而下视图。竖直平面A-A’是图7A的示意性竖直截面图的平面。
图8是根据本公开的实施例的在形成后侧凹陷之后的示例性结构的示意性竖直截面图。
图9A至图9D是根据本公开的实施例的在形成导电层期间的示例性结构的区的顺序竖直截面图。
图10是在图9D的处理步骤中的示例性结构的示意性竖直截面图。
图11是根据本公开的实施例的在从后侧沟槽内去除沉积的导电材料之后的示例性结构的示意性竖直截面图。
图12A是根据本公开的实施例的在每个后侧沟槽内形成绝缘间隔件和后侧接触结构之后的示例性结构的示意性竖直截面图。
图12B是图12A的示例性结构的区的放大图。
图13A是根据本公开的实施例的在形成附加的接触通孔结构之后的示例性结构的示意性竖直截面图。
图13B是图13A的示例性结构的俯视图。竖直平面A-A’是图13A的示意性竖直截面图的平面。
图14A是根据本公开的实施例的在形成各种接触通孔结构之上的金属互连结构之后的示例性结构的示意性竖直截面图。
图14B是图14A的示例性结构的俯视图。
图15是根据本公开的实施例的在通过场辅助编程的电荷注入期间将偏置电压施加到漏极选择栅极电极的示意图。
图16A和图16B是根据本公开的实施例的在电荷注入之前的选择的存储器堆叠结构的相应的示意性水平截面图和剖面透视图。
图17是根据本公开的实施例的示出通过场辅助编程减小的泄漏电流的图。
图18是根据本公开的实施例的用于向三维存储器设备的存储器阵列内的各个节点提供各种编程电压的电路的示意图。
具体实施方式
如上所述，本公开旨在含有部分环绕漏极选择栅极的三维存储器设备及其边缘场辅助编程的方法，在下面描述其各个方面。可以采用本公开的实施例来形成和操作包括多层级存储器结构的各种结构，其非限制性示例包括半导体设备，诸如包含多个NAND存储器串的三维单片存储器阵列设备。
附图未按比例绘制。在其中示出元件的单个实例的情况下可以重复元件的多个实例，除非明确地描述或以其他方式清楚地指出不存在元件的重复。序号诸如“第一”、“第二”和“第三”仅仅被用于标识类似的元件，并且在本公开的整个说明书和权利要求书中可以采用不同序号。相同的附图标记指代相同的元件或相似的元件。除非另有说明，否则假定具有相同附图标记的元件具有相同的组成。如本文所用，位于第二元件“上”的第一元件可以位于第二元件的表面的外侧上或者第二元件的内侧上。如本文所用，如果在第一元件的表面和第二元件的表面之间存在物理接触，则第一元件“直接”位于第二元件上。
如本文所用，“层”是指包括具有厚度的区的材料部分。层可以在下面的或上面的结构的整体之上延伸，或者可以具有比下面的或上面的结构的范围小的范围。另外，层可以是均匀或不均匀的连续结构的厚度比连续结构的厚度小的区。例如，层可以位于连续结构的顶表面和底表面之间或连续结构的顶表面和底表面处的任何一对水平平面之间。层可以水平地、竖直地和/或沿渐缩表面延伸。衬底可以是层，可以在其中包括一个或多个层，或可以在其上、在其上方和/或在其下方具有一个或多个层。
单片三维存储器阵列是在单个衬底(诸如半导体晶圆)上方形成多个存储器层级而没有居间衬底的存储器阵列。术语“单片”是指阵列的每一层级的层直接沉积在阵列的每个下面的层级的层上。相比之下，可以单独地形成二维阵列，并且然后将其封装在一起以形成非单片存储器设备。例如，通过在单独衬底上形成存储器层级并竖直地堆叠存储器层级来构造非单片堆叠存储器，如标题为“Three-dimensional Structure Memory”(三维结构存储器)的美国专利No.5,915,167中所述。可以在结合之前将衬底减薄或从存储器层级移除衬底，但是由于存储器层级最初在单独衬底之上形成，因此这种存储器不是真正的单片三维存储器阵列。本公开的各种三维存储器设备包括单片三维NAND串存储器设备，并且可以采用本文所述的各种实施例来制造。
通常，半导体管芯或半导体封装件可以包括存储器芯片。每个半导体封装件含有一个或多个管芯(例如，一个、两个或四个)。管芯是可以独立执行命令或报告状态的最小单元。每个管芯含有一个或多个平面(通常为一个或两个)。尽管有一些限制，但相同的并发操作可以在每个平面上进行。每个平面含有若干块，这些块是可以在单次擦除操作中擦除的最小单元。每个块含有若干页，这些页是可以被编程的最小单元，即，可以对其执行读取操作的最小单元。
参见图1，示出了根据本公开的实施例的示例性结构，其可以用于例如制造含有竖直NAND存储器设备的设备结构。示例性结构包括衬底(9、10)，该衬底可以是半导体衬底。衬底可以包括衬底半导体层9和可选的半导体材料层10。衬底半导体层9可以是半导体晶圆或半导体材料层，并且可以包括至少一种元素半导体材料(例如，单晶硅晶圆或层)、至少一种III-V化合物半导体材料、至少一种II-VI化合物半导体材料、至少一种有机半导体材料，或本领域已知的其他半导体材料。衬底可以具有主表面7，该主表面可以是例如衬底半导体层9的最顶表面。主表面7可以是半导体表面。在一个实施例中，主表面7可以是单晶半导体表面，诸如单晶半导体表面。
如本文所用，“半导体材料”是指具有范围为从1.0×10-6S/cm至1.0×105S/cm的电导率的材料。如本文所用，“半导体材料”是指在其中不存在电掺杂剂的情况下具有范围为从1.0×10-6S/cm至1.0×105S/cm的电导率的材料，并且能够在适当掺杂电掺杂剂时产生具有范围为从1.0S/cm至1.0×105S/cm的电导率的掺杂的材料。如本文所用，“电掺杂剂”是指将空穴添加到能带结构内的价带的p型掺杂剂，或者将电子添加到能带结构内的导带的n型掺杂剂。如本文所用，“导电材料”是指具有大于1.0×105S/cm的电导率的材料。如本文所用，“绝缘体材料”或“电介质材料”是指具有小于1.0×10-6S/cm的电导率的材料。如本文所用，“重掺杂半导体材料”是指以足够高的原子浓度掺杂有电掺杂剂以变成导电材料(即，具有大于1.0×105S/cm的电导率)的半导体材料，该导电材料或者被形成为晶体材料，或者如果通过退火工艺被转化为晶体材料(例如，从初始非晶态开始)。“掺杂半导体材料”可以是重掺杂半导体材料，或可以是包括呈提供范围为从1.0×10-6S/cm至1.0×105S/cm的电导率的浓度的电掺杂剂(即，p型掺杂剂和/或n型掺杂剂)的半导体材料。“本征半导体材料”是指不用电掺杂剂掺杂的半导体材料。因此，半导体材料可以是半导电的或导电的，并且可以是本征半导体材料或掺杂半导体材料。掺杂半导体材料可以是半导电的或导电的，这取决于在其中的电掺杂剂的原子浓度。如本文所用，“金属材料”是指其中包括至少一种金属元素的导电材料。电导率的所有测量都在标准条件下进行。
可以在衬底半导体层9的一部分上形成用于外围电路的至少一个半导体设备700。至少一个半导体设备可以包括例如场效应晶体管。例如，可以通过蚀刻衬底半导体层9的一部分并在其中沉积电介质材料来形成至少一个浅沟槽隔离结构120。可以在衬底半导体层9之上形成栅极电介质层、至少一个栅极导体层和栅极覆盖电介质层，并且可以随后对其进行图案化以形成至少一个栅极结构(150、152、154、158)，每个栅极结构可以包括栅极电介质150、栅极电极(152、154)和栅极覆盖电介质158。栅极电极(152、154)可以包括第一栅极电极部分152和第二栅极电极部分154的堆叠。可以通过沉积和各向异性蚀刻电介质衬垫，在至少一个栅极结构(150、152、154、158)周围形成至少一个栅极间隔件156。可以例如通过采用至少一个栅极结构(150、152、154、158)作为掩模结构来引入电掺杂剂而在衬底半导体层9的上部中形成有源区130。根据需要可以采用附加的掩模。有源区130可以包括场效应晶体管的源极区和漏极区。可以可选地形成第一电介质衬垫161和第二电介质衬垫162。第一电介质衬垫和第二电介质衬垫(161、162)中的每一个可以包含氧化硅层、氮化硅层和/或电介质金属氧化物层。如本文所用，氧化硅包括二氧化硅以及对于每个硅原子具有多于或少于两个氧原子的非化学计量的氧化硅。二氧化硅是优选的。在一个说明性示例中，第一电介质衬垫161可以是氧化硅层，并且第二电介质衬垫162可以是氮化硅层。用于外围电路的至少一个半导体设备可以含有用于随后要形成的存储器设备的驱动器电路，该存储器设备可以包括至少一个NAND设备。
可以将诸如氧化硅的电介质材料沉积在至少一个半导体设备之上，并且可以随后将其平坦化以形成平坦化电介质层170。在一个实施例中，平坦化电介质层170的平坦化的顶表面可以与电介质衬垫(161、162)的顶表面共面。随后，可以从一区域去除平坦化电介质层170和电介质衬垫(161、162)以物理地暴露衬底半导体层9的顶表面。如本文所使用的，如果表面与真空或气相材料(诸如空气)物理接触，则该表面被“物理地暴露”。
可选的半导体材料层10(如果存在的话)可以在形成至少一个半导体设备700之前或之后通过沉积单晶半导体材料(例如，通过选择性外延)形成在衬底半导体层9的顶表面上。沉积的半导体材料可以与衬底半导体层9的半导体材料相同或可以不同。沉积的半导体材料可以是如上所述的可以用于衬底半导体层9的任何材料。半导体材料层10的单晶半导体材料可以与衬底半导体层9的单晶结构外延对准。可以例如通过化学机械平坦化(CMP)去除沉积的半导体材料的位于平坦化电介质层170的顶表面上方的部分。在这种情况下，半导体材料层10可以具有与平坦化电介质层170的顶表面共面的顶表面。
至少一个半导体设备700的区(即，区域)在本文中被称为外围设备区200。随后在其中形成存储器阵列的区在本文中被称为存储器阵列区100。可以在存储器阵列区100和外围设备区200之间提供用于随后形成导电层的阶梯平台的接触区300。
参考图2，交替的多个第一材料层(其可以是绝缘层32)和第二材料层(其可以是牺牲材料层42)的堆叠形成在衬底(9、10)的顶表面之上。如本文所用，“材料层”是指在整个层中包括材料的层。如本文中所使用的，交替的多个第一元件和第二元件是指其中第一元件的实例和第二元件的实例交替的结构。不是交替复结构(plurality)的末端元件的第一元件的每个实例在两侧由第二元件的两个实例邻接，并且不是交替复结构的末端元件的第二元件的每个实例在两端上由第一元件的两个实例邻接。第一元件在其间可以具有相同的厚度，或者可以具有不同的厚度。第二元件在其间可以具有相同的厚度，或者可以具有不同的厚度。交替的多个第一材料层和第二材料层可以开始于第一材料层的实例或第二材料层的实例，并且可以结束于第一材料层的实例或第二材料层的实例。在一个实施例中，第一元件的实例和第二元件的实例可以形成在交替复结构内周期性地重复的单元。
每个第一材料层包括第一材料，并且每个第二材料层包括与第一材料不同的第二材料。在一个实施例中，每个第一材料层可以是绝缘层32，并且每个第二材料层可以是牺牲材料层。在这种情况下，堆叠可以包括交替的多个绝缘层32和牺牲材料层42，并且构成包含绝缘层32和牺牲材料层42的交替层的雏形堆叠。如本文所用，“雏形”结构或“加工中”结构是指瞬态结构，随后在瞬态结构中的至少一种组分的形状或组成上进行修改。
交替复结构的堆叠在本文中称为交替堆叠(32、42)。在一个实施例中，交替堆叠(32、42)可以包括由第一材料构成的绝缘层32和由不同于绝缘层32的材料的第二材料构成的牺牲材料层42。绝缘层32的第一材料可以是至少一种绝缘材料。这样，每个绝缘层32可以是绝缘材料层。可以用于绝缘层32的绝缘材料包括但不限于氧化硅(包括掺杂的或未掺杂的硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(OSG)、旋涂电介质材料、电介质金属氧化物(其通常被称为高电介质常数(高k)电介质氧化物(例如，氧化铝、氧化铪等))及其硅酸盐、电介质金属氮氧化物及其硅酸盐以及有机绝缘材料。在一个实施例中，绝缘层32的第一材料可以是氧化硅。
牺牲材料层42的第二材料是可以相对于绝缘层32的第一材料选择性地去除的牺牲材料。如本文所使用的，如果去除工艺去除第一材料的速率是第二材料的去除速率的至少两倍，则第一材料相对于第二材料“选择性地”去除。第一材料的去除速率与第二材料的去除速率之比在本文中被称为第一材料相对于第二材料的去除工艺的“选择性”。
牺牲材料层42可以包含绝缘材料、半导体材料或导电材料。牺牲材料层42的第二材料可以随后被导电电极替代，该导电电极可以用作例如竖直NAND设备的控制栅极电极。第二材料的非限制性示例包括氮化硅、非晶半导体材料(诸如非晶硅)和多晶硅半导体材料(诸如多晶硅)。在一个实施例中，牺牲材料层42可以是包含氮化硅或包括硅和锗中的至少一种的半导体材料的间隔件材料层。
在一个实施例中，绝缘层32可以包括氧化硅，并且牺牲材料层可以包括氮化硅牺牲材料层。绝缘层32的第一材料可以例如通过化学气相沉积(CVD)来沉积。例如，如果将氧化硅用于绝缘层32，则可以将原硅酸四乙酯(TEOS)用作CVD工艺的前体材料。牺牲材料层42的第二材料可以例如通过CVD或原子层沉积(ALD)来形成。
牺牲材料层42可以被适当地图案化，使得随后通过替换牺牲材料层42而形成的导电材料部分可以用作导电电极，诸如随后形成的单片三维NAND串存储器设备的控制栅极电极。牺牲材料层42可以包含具有基本上平行于衬底的主表面7延伸的条带形状的部分。
绝缘层32和牺牲材料层42的厚度可以在20nm至50nm的范围内，然而对于每个绝缘层32和每个牺牲材料层42可以采用更小和更大的厚度。成对的绝缘层32和牺牲材料层(例如，控制栅极电极或牺牲材料层)42的重复次数可以在2至1,024的范围内，并且通常在8至256的范围内，然而还可以采用更大重复次数。堆叠中的顶部和底部栅极电极可以用作选择栅极电极。在一个实施例中，在交替堆叠(32、42)中的每个牺牲材料层42可以具有在每个相应牺牲材料层42内基本不变的均匀厚度。
虽然使用其中间隔件材料层是随后被导电层替代的牺牲材料层42的实施例描述了本公开，但是本文中明确地考虑了其中牺牲材料层被形成为导电层的实施例。在这种情况下，可以省略用导电层替代间隔件材料层的步骤。
可选地，绝缘覆盖层70可以形成在交替堆叠(32，42)之上。绝缘覆盖层70包括与牺牲材料层42的材料不同的电介质材料。在一个实施例中，绝缘覆盖层70可以包括如上所述的可以用于绝缘层32的电介质材料。绝缘覆盖层70可以具有比每个绝缘层32更大的厚度。绝缘覆盖层70可以例如通过化学气相沉积来沉积。在一个实施例中，绝缘覆盖层70可以是氧化硅层。
参考图3A和图3B，可以在接触区300内形成阶梯腔，该接触区位于存储器阵列区100和含有用于外围电路的至少一个半导体设备的外围设备区200之间。阶梯腔可以具有各种阶梯表面，使得阶梯腔的水平横截面形状根据与衬底(9、10)的顶表面的竖直距离而逐步改变。在一个实施例中，可以通过重复执行一组处理步骤来形成阶梯腔。该组处理步骤可以包括例如第一类型的蚀刻工艺，其将腔的深度竖直增加一个或多个层级，以及第二类型的蚀刻工艺，其横向扩展要在随后的第一类型的蚀刻工艺中竖直蚀刻的区域。如本文所使用的，包括交替复结构的结构的“层级”被定义为该结构内的一对第一材料层和第二材料层的相对位置。
在形成阶梯腔之后，交替堆叠(32、42)的外围部分在形成阶梯腔之后可以具有阶梯表面。如本文所用，“阶梯表面”是指一组表面，其包括至少两个水平表面和至少两个竖直表面，使得每个水平表面邻接从该水平表面的第一边缘向上延伸的第一竖直表面，并且邻接从该水平表面的第二边缘向下延伸的第二竖直表面。“阶梯腔”是指具有阶梯表面的腔。
通过图案化交替堆叠(32、42)形成平台区。除了交替堆叠(32、42)内的最上面的牺牲材料层42之外，每个牺牲材料层42横向延伸得比交替堆叠(32、42)内的任何上面的牺牲材料层42更远。平台区包括交替堆叠(32、42)的阶梯表面，该阶梯表面从交替堆叠(32、42)内的最底层连续延伸到交替堆叠(32、42)内的最顶层。
可以通过在其中沉积电介质材料而在阶梯腔中形成逆反阶梯电介质材料部分65(即，绝缘填充材料部分)。例如，诸如氧化硅的电介质材料可以沉积在阶梯腔中。沉积的电介质材料的多余部分可以例如通过化学机械平坦化(CMP)从绝缘覆盖层70的顶表面上方去除。填充阶梯腔的沉积的电介质材料的剩余部分构成逆反阶梯电介质材料部分65。如本文所用，“逆反阶梯”元件是指以下元件，其具有阶梯表面并且其具有的水平横截面面积根据与存在该元件的衬底的顶表面的竖直距离而单调增加。如果将氧化硅用于逆反阶梯电介质材料部分65，则逆反阶梯电介质材料部分65的氧化硅可以掺杂或可以不掺杂有诸如B、P和/或F的掺杂剂。
穿过绝缘盖层70和位于漏极选择层级处的牺牲材料层42的子集可以形成漏极选择层级隔离结构72。如本文所使用的，“漏极选择层级”是指随后将形成激活相应的存储器堆叠结构串的漏极选择栅极电极的层级。例如通过施加和图案化光致抗蚀剂层可以形成漏极选择层级隔离结构72，以形成沿着第一水平方向hd l(例如，字线方向)延伸的细长开口，该第一水平方向与平台区中阶梯表面的高度沿其变化的大致水平方向相同。通过各向异性蚀刻工艺形成线沟槽，其在本文中称为漏极选择层级隔离沟槽，该各向异性蚀刻工艺穿过绝缘盖层70和牺牲材料层42的子集以及任何中间绝缘层32转移光致抗蚀剂层中的图案。随后可以例如通过灰化去除光致抗蚀剂层。每个漏极选择层级隔离沟槽可以在垂直于第一水平方向hd l(例如，字线方向)的竖直平面内具有均匀的竖直截面图。换句话说，在垂直于第一水平方向hd l的平面内的每个漏极选择层级隔离沟槽的竖直截面形状可以随着沿第一水平方向的平移而不变。
漏极选择层级隔离沟槽可以填充有诸如电介质氧化物(例如氧化硅)的电介质材料。可以可选地通过平坦化工艺从绝缘盖层70上方去除电介质材料的多余部分，该平坦化工艺可以采用凹陷蚀刻或化学机械平坦化。填充漏极选择层级隔离沟槽的电介质材料的每个部分构成漏极选择层级隔离结构72。每个漏极选择层级隔离结构72可以是沿第一水平方向hd l横向延伸的轨结构。如本文所使用的，“轨结构”是指沿水平方向横向延伸并且可选地在垂直于水平方向的竖直平面内具有不变的竖直横截面形状(即，竖直横截面形状，其可选地不随沿水平方向的平移改变)的结构。在一个实施例中，漏极选择层级隔离结构72可以在垂直于第一水平方向hd l的竖直平面内具有相同的竖直横截面形状。另外，漏极选择层级隔离结构72可以成组布置，使得同一组内的所有漏极选择层级隔离结构72的集合沿着垂直于第一水平方向hd l的第二水平方向hd 2(例如，位线方向)以均匀的间距彼此间隔开。
参考图4A和图4B，在绝缘盖层70和逆反阶梯电介质材料部分65之上可以形成至少包括光致抗蚀剂层的光刻材料堆叠(未示出)，并且可以对其进行光刻图案化以在其中形成开口。开口包括形成在存储器阵列区100之上的第一组开口和形成在接触区300之上的第二组开口。通过采用图案化光刻材料堆叠作为蚀刻掩膜的至少一种各向异性蚀刻，光刻材料堆叠中的图案穿过绝缘盖层70或逆反阶梯电介质材料部分65并且穿过交替堆叠(32、42)转移。蚀刻处于图案化光刻材料堆叠中的开口下面的交替堆叠(32、42)的部分，以形成存储器开口49和支撑开口19。如本文所使用的，“存储器开口”是指在其中随后形成诸如存储器堆叠结构的存储器元件的结构。如本文所使用的，“支撑开口”是指在其中随后形成机械地支撑其他元件的支撑结构(诸如支柱结构)的结构。穿过绝缘盖层70以及存储器阵列区100中的整个交替堆叠(32、42)形成存储器开口49。穿过逆反阶梯电介质材料部分65和交替堆叠(32、42)的处于接触区300中的阶梯表面下面的部分形成支撑开口19。
存储器开口49延伸穿过整个交替堆叠(32、42)。支撑开口19延伸穿过交替堆叠(32、42)内的层的子集。用于蚀刻穿过交替堆叠(32、42)的材料的各向异性蚀刻工艺的化学组成可以交替以优化交替堆叠(32、42)中的第一材料和第二材料的蚀刻。各向异性蚀刻可以是例如一系列反应离子蚀刻。存储器开口49和支撑开口19的侧壁可以是基本竖直的，或者可以是锥形的。随后可以例如通过灰化去除图案化光刻材料堆叠。
存储器开口49和支撑开口19可以从交替堆叠(32、42)的顶表面至少延伸到包括半导体材料层10的最顶表面的水平面。在一个实施例中，在半导体材料层10的顶表面在每个存储器开口49和每个支撑开口19的底部处物理暴露之后，可以可选地执行进入半导体材料层10的过蚀刻。可以在去除光刻材料堆叠之前或之后执行过蚀刻。换句话说，半导体材料层10的凹陷表面可以与半导体材料层10的未凹陷顶表面竖直地偏移凹陷深度。凹陷深度可以例如在1nm至50nm的范围内，然而也可以采用更小和更大的凹陷深度。过蚀刻是可选的，并且可以省略。如果不执行过蚀刻，则存储器开口49和支撑开口19的底表面可以与半导体材料层10的最顶表面共面。
存储器开口49可以布置成沿着第一水平方向hd l延伸的行。存储器开口49可以形成为多个簇C，使得存储器开口49的每个簇C包括存储器开口49的多个行。存储器开口49的每个簇C可以位于其中漏极选择层级隔离结构72横向间隔开均匀间距p的区域中。在一个实施例中，存储器开口49的行间间距可以在存储器开口49的每个簇中相同。换句话说，在存储器开口49的每个簇C内的存储器开口49的每对相邻行之间的中心到中心的距离可以在整个该存储器开口49的簇C内相同。
在一个实施例中，存储器开口49的行间间距与漏极选择层级隔离结构72的间距p可以是相称的。如本文所使用的，如果第一数字与第二数字的比率是有理数，则第一数字和第二数字是“相称的”。在一个实施例中，在存储器开口49的簇C内的漏极选择层级隔离结构72的间距p可以是在存储器开口49的簇C中的存储器开口49的行间间距的整数倍。在一个实施例中，在存储器开口49的簇C内的漏极选择层级隔离结构72的间距p可以是在存储器开口49的簇C中的存储器开口49的行间间距的两倍、三倍、四倍、五倍或六倍。在一个实施例中，在存储器开口49的簇C内的漏极选择层级隔离结构72的间距p可以是在存储器开口49的簇C中的存储器开口49的行间间距的两倍。
在一个实施例中，最靠近每个漏极选择层级隔离结构72的两行存储器开口49可以切穿漏极选择层级隔离结构72的长展(lengthwise)侧壁。这种配置提供的优点是消除由于形成漏极选择层级隔离结构72导致的设备尺寸的面积增加。在这种情况下，漏极选择层级隔离结构72的每个长展侧壁包括凹入的侧壁部分的平面侧壁部分的横向交替序列。每个平面侧壁部分包括在漏极选择层级隔离结构72和绝缘盖层70之间的平面(即二维)界面，并且每个凹入的侧壁部分包括在漏极选择层级隔离结构72和存储器开口49之间的凹入的圆柱形界面。不位于存储器开口49的簇C中的两个最外面的行内的每个存储器开口49可以切穿漏极选择层级隔离结构72，并且包括作为存储器开口49的侧壁的部分的漏极选择层级隔离结构72的凹入的侧壁部分。
存储器开口49和支撑开口19中的每一个可以包括基本上垂直于衬底的最顶表面延伸的侧壁(或多个侧壁)。存储器开口49的二维阵列可以形成在存储器阵列区100中。支撑开口19的二维阵列可以形成在接触区300中。衬底半导体层9和半导体材料层10共同构成衬底(9、10)，该衬底可以是半导体衬底。可替代地，半导体材料层10可以省略，并且存储器开口49和支撑开口19可以延伸到衬底半导体层9的顶表面。
图5A至图5H示出存储器开口49中的结构变化，该存储器开口是图4A和图4B的示例性结构中的存储器开口49中的一个。相同的结构变化在每个其他存储器开口49和每个支撑开口19中同时发生。
参考图5A，示出图4A和图4B的示例性设备结构中的存储器开口49。存储器开口49延伸穿过绝缘盖层70、交替堆叠(32、42)，并且可选地延伸到半导体材料层10的上部。在该处理步骤中，每个支撑开口19可以延伸穿过逆反阶梯电介质材料部分65、交替堆叠(32、42)中的层的子集，并且可选地延伸穿过半导体材料层10的上部。每个存储器开口的底表面相对于半导体材料层10的顶表面的凹陷深度可以在0nm至30nm的范围内，尽管也可以采用更大的凹陷深度。可选地，牺牲材料层42可以例如通过各向同性蚀刻部分地横向凹陷以形成横向凹陷(未示出)。
参考图5B，例如通过选择性外延在每个存储器开口49和每个支撑开口19的底部处形成可选的基座沟道部分(例如，外延基座)11。每个基座沟道部分11包括与半导体材料层10的单晶半导体材料外延对准的单晶半导体材料。在一个实施例中，可以用与半导体材料层10相同的导电类型的电掺杂剂掺杂基座沟道部分11。在一个实施例中，每个基座沟道部分11的顶表面可以形成在包括牺牲材料层42的顶表面的水平面上方。在这种情况下，通过用相应的导电材料层代替位于包括基座沟道部分11的顶表面的水平面下方的每个牺牲材料层42，可以随后形成至少一个源极选择栅极电极。基座沟道部分11可以是晶体管沟道的在随后形成在衬底(9、10)中的源极区与随后形成在存储器开口49的上部中的漏极区之间延伸的一部分。在基座沟道部分11上方的存储器开口49的未填充部分中存在存储器腔49’。在一个实施例中，基座沟道部分11可以包含单晶硅。在一个实施例中，基座沟道部分11可以具有第一导电类型的掺杂，该第一导电类型与基座沟道部分接触的半导体材料层10的导电类型相同。如果不存在半导体材料层10，则在衬底半导体层9上可以直接形成基座沟道部分11，衬底半导体层9可以具有第一导电类型的掺杂。
参考图5C，在存储器开口49中可以顺序地沉积包括阻挡电介质层52、电荷存储层54、隧穿电介质层56和可选的第一半导体沟道层601的层的堆叠。
阻挡电介质层52可以包括单个电介质材料层或多个电介质材料层的堆叠。在一个实施例中，阻挡电介质层可以包括基本上由电介质金属氧化物组成的电介质金属氧化物层。如本文所用，电介质金属氧化物是指包括至少一种金属元素和至少氧的电介质材料。电介质金属氧化物可以基本上由至少一种金属元素和氧组成，或者可以基本上由至少一种金属元素、氧和至少一种非金属元素(诸如氮)组成。在一个实施例中，阻挡电介质材料层52C可以包括电介质常数大于7.9(即，电介质常数大于氮化硅的电介质常数)的电介质金属氧化物。
电介质金属氧化物的非限制性示例包括氧化铝(Al2O3)、氧化铪(HfO2)、氧化镧(LaO2)、氧化钇(Y2O3)、氧化钽(Ta2O5)、其硅酸盐、其氮掺杂化合物、其合金及其堆叠。电介质金属氧化物层可以例如通过化学气相沉积(CVD)、原子层沉积(ALD)、脉冲激光沉积(PLD)、液体源雾化化学沉积或其组合来沉积。电介质金属氧化物层的厚度可以在1nm至20nm的范围内，然而也可以采用更小和更大的厚度。电介质金属氧化物层随后可以用作电介质材料部分，该电介质材料部分阻挡存储的电荷泄漏到控制栅极电极。在一个实施例中，阻挡电介质层52包括氧化铝。在一个实施例中，阻挡电介质层52可以包括具有不同材料组成的多个电介质金属氧化物层。
可替代地或附加地，阻挡电介质层52C可以包括电介质半导体化合物，诸如氧化硅、氮氧化硅、氮化硅或其组合。在一个实施例中，阻挡电介质层52C可以包括氧化硅。在这种情况下，可以通过诸如低压化学气相沉积、原子层沉积或其组合的保形沉积方法来形成阻挡电介质层52C的电介质半导体化合物。电介质半导体化合物的厚度可以在1nm至20nm的范围内，然而也可以采用更小和更大的厚度。可替代地，阻挡电介质层52可以省略，并且可以在随后要形成的存储器膜的表面上形成后侧凹陷之后形成后侧阻挡电介质层。
随后，可以形成电荷存储层54。在一个实施例中，电荷存储层54可以是包括电介质电荷捕获材料的电荷捕获材料的连续层或图案化的离散部分，该电介质电荷捕获材料可以是例如氮化硅。可替代地，电荷存储层54可以包括诸如掺杂的多晶硅或金属材料的导电材料的连续层或图案化的离散部分，该导电材料例如通过形成在牺牲材料层42中的横向凹陷内而被图案化成多个电绝缘部分(例如，浮栅)。在一个实施例中，电荷存储层54包括氮化硅层。在一个实施例中，牺牲材料层42和绝缘层32可以具有竖直重合的侧壁，并且电荷存储层54可以形成为单个连续层。
在另一个实施例中，牺牲材料层42可以相对于绝缘层32的侧壁横向凹陷，并且可以采用沉积工艺和各向异性蚀刻工艺的组合以将电荷存储层54形成为竖直间隔开的多个存储器材料部分。尽管采用其中电荷存储层54是单个连续层的实施例描述本公开，但是在本文中明确地设想了其中电荷存储层54被竖直间隔开的多个存储器材料部分(其可以是电荷捕获材料部分或电绝缘的导电材料部分)代替的实施例。
电荷存储层54可以形成为均质组成的单个电荷存储器层，或者可以包括多个电荷存储层的堆叠。多个电荷存储层，如果采用的话，可以包含多个间隔开的浮栅材料层，该多个间隔开的浮栅材料层含有导电材料(例如，诸如钨、钼、钽、钛、铂、钌及其合金的金属或诸如硅化钨、硅化钼、硅化钽、硅化钛、硅化镍、硅化钴或其组合的金属硅化物)和/或半导体材料(例如，包括至少一种元素半导体元素或至少一种化合物半导体材料的多晶或非晶半导体材料)。可替代地或附加地，电荷存储层54可以包含诸如一个或多个氮化硅片段的绝缘电荷捕获材料。可替代地，电荷存储层54可以包含诸如金属纳米颗粒的导电纳米颗粒，其可以是例如钌纳米颗粒。电荷存储层54可以例如通过化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)或任何合适的沉积技术形成以用于在其中存储电荷。电荷存储层54的厚度可以在2nm至20nm的范围内，但是也可以采用更小和更大的厚度。
隧穿电介质层56包括电介质材料，穿过该电介质材料可以在合适的电偏压条件下执行电荷隧穿。取决于要形成的单片三维NAND串存储器设备的操作模式，通过热载流子注入或通过海姆(Fowler-Nordheim)隧穿引起的电荷转移执行电荷隧穿。隧穿电介质层56可以包括氧化硅、氮化硅、氮氧化硅、电介质金属氧化物(诸如氧化铝和氧化铪)、电介质金属氮氧化物、电介质金属硅酸盐、其合金和/或其组合。在一个实施例中，隧穿电介质层56可以包括第一氧化硅层、氮氧化硅层和第二氧化硅层的堆叠，其通常被称为ONO堆叠。在一个实施例中，隧穿电介质层56可以包括基本上不含碳的氧化硅层或基本上不含碳的氮氧化硅层。隧穿电介质层56的厚度可以在2nm至20nm的范围内，但是也可以采用更小和更大的厚度。
可选的第一半导体沟道层601包括诸如至少一种元素半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料或本领域已知的其他半导体材料的半导体材料。在一个实施例中，第一半导体沟道层601包括非晶硅或多晶硅。通过诸如低压化学气相沉积(LPCVD)的保形沉积方法可以形成第一半导体沟道层601。第一半导体沟道层601的厚度可以在2nm至10nm的范围内，但是也可以采用更小和更大的厚度。在每个存储器开口49的未填充有沉积的材料层(52、54、56、601)的体积中形成存储器腔49’。
参考图5D，采用至少一种各向异性蚀刻工艺顺序地各向异性地蚀刻可选的第一半导体沟道层601、隧穿电介质层56、电荷存储层54、阻挡电介质层52。可以通过至少一种各向异性蚀刻工艺去除第一半导体沟道层601、隧穿电介质层56、电荷存储层54和阻挡电介质层52的位于绝缘盖层70的顶表面的上方的部分。此外，可以去除在每个存储器腔49’的底部处的第一半导体沟道层601、隧穿电介质层56、电荷存储层54和阻挡电介质层52的水平部分，以在其剩余部分中形成开口。第一半导体沟道层601、隧穿电介质层56、电荷存储层54和阻挡电介质层52中的每一个都可以通过采用相应的蚀刻化学组成的相应的各向异性蚀刻工艺蚀刻，对于各种材料层，这些化学组成可以是相同的或可以不是相同的。
第一半导体沟道层601的每个剩余部分可以具有管状配置。电荷存储层54可以包含电荷捕获材料或浮栅材料。在一个实施例中，每个电荷存储层54可以包括在编程时存储电荷的竖直堆叠的电荷存储区。在一个实施例中，电荷存储层54可以是其中与牺牲材料层42邻近的每个部分构成电荷存储区的电荷存储层。
可以在穿过第一半导体沟道层601、隧穿电介质层56、电荷存储层54和阻挡电介质层52的开口的下面物理暴露基座沟道部分11的表面(或者在不采用基座沟道部分11的情况下，半导体材料层10的表面)。可选地，在每个存储器腔49’的底部处的物理暴露的半导体表面可以竖直地凹陷，使得在存储器腔49’下面的凹陷的半导体表面与基座沟道部分11的最顶表面(或在不采用基座沟道部分11的情况下，半导体材料层10的最顶表面)竖直偏移凹陷距离。隧穿电介质层56位于电荷存储层54之上。存储器开口49中的阻挡电介质层52、电荷存储层54和隧穿电介质层56的集合构成存储器膜50，该存储器膜50包括多个电荷存储区(体现为电荷存储层54)，其通过阻挡电介质层52和隧穿电介质层56与周围材料绝缘。在一个实施例中，第一半导体沟道层601、隧穿电介质层56、电荷存储层54和阻挡电介质层52可以具有竖直重合的侧壁。
参考图5E，第二半导体沟道层602可以直接沉积在基座沟道部分11的半导体表面上，或如果基座沟道部分11被省略，则可以直接沉积在半导体材料层10的半导体表面上，并且可以直接沉积在第一半导体沟道层601上。第二半导体沟道层602包括诸如至少一种元素半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料或本领域已知的其他半导体材料的半导体材料。在一个实施例中，第二半导体沟道层602包括非晶硅或多晶硅。第二半导体沟道层602可以通过诸如低压化学气相沉积(LPCVD)的保形沉积方法形成。第二半导体沟道层602的厚度可以在2nm至10nm的范围内，但是也可以采用更小和更大的厚度。第二半导体沟道层602可以部分地填充每个存储器开口中的存储器腔49’，或者可以完全填充每个存储器开口中的腔。
第一半导体沟道层601和第二半导体沟道层602的材料统称为半导体沟道材料。换句话说，半导体沟道材料是第一半导体沟道层601和第二半导体沟道层602中所有半导体材料的集合。
参考图5F，在每个存储器开口中的存储器腔49’没有被第二半导体沟道层602完全填充的情况下，可以在存储器腔49’中沉积电介质芯层62L以填充每个存储器开口内的存储器腔49’的任何剩余部分。电介质芯层62L包括诸如氧化硅或有机硅酸盐玻璃的电介质材料。通过诸如低压化学气相沉积(LPCVD)的保形沉积方法，或者通过诸如旋涂的自平坦化沉积工艺可以沉积电介质芯层62L。
参考图5G，例如，通过从绝缘盖层70的顶表面上方进行凹陷蚀刻可以去除电介质芯层62L的水平部分。电介质芯层62L的每个剩余部分构成电介质芯62。此外，通过平坦化工艺可以去除位于绝缘盖层70的顶表面上方的第二半导体沟道层602的水平部分，该平坦化工艺可以采用凹陷蚀刻或化学机械平坦化(CMP)。第二半导体沟道层602的每个剩余部分可以完全位于存储器开口49内或完全位于支撑开口19内。
第一半导体沟道层601和第二半导体沟道层602的每个邻接对可以共同形成竖直半导体沟道60，当包括竖直半导体沟道60的竖直NAND设备导通时，电流可以流过该竖直半导体沟道60。隧穿电介质层56被电荷存储层54环绕，并且横向地环绕竖直半导体沟道60的一部分。阻挡电介质层52、电荷存储层54和隧穿电介质层56的每个邻接集合共同构成存储器膜50，该存储器膜50可以以宏观保留时间存储电荷。在一些实施例中，在该步骤处阻挡电介质层52可以不存在于存储器膜50中，并且可以在形成后侧凹陷之后随后形成阻挡电介质层。如本文所使用的，宏观保留时间是指适合于作为永久存储器设备的存储器设备的操作的保留时间(诸如超过24小时的保留时间)。
参考图5H，每个电介质芯62的顶表面可以例如通过凹陷蚀刻到位于绝缘盖层70的顶表面和绝缘盖层70的底表面之间的深度，在每个存储器开口内进一步凹陷。通过在电介质芯62上方的每个凹陷区内沉积掺杂的半导体材料可以形成漏极区63。漏极区63可以具有与第一导电类型相反的第二导电类型的掺杂。例如，如果第一导电类型是p型，则第二导电类型是n型，反之亦然。漏极区63中的掺杂剂浓度可以在从5.0×1019/cm3到2.0×102l/cm3的范围内，尽管也可以采用更小和更大的掺杂剂浓度。掺杂的半导体材料可以是例如掺杂的多晶硅。沉积的半导体材料的多余部分例如通过化学机械平坦化(CMP)或凹陷蚀刻可以从绝缘盖层70的顶表面上方去除，以形成漏极区63。
存储器开口49内的存储器膜50和竖直半导体沟道60的每个组合构成存储器堆叠结构55。存储器堆叠结构55是半导体沟道、隧穿电介质层、体现为电荷存储层54的一部分的多个存储器元件和可选的阻挡电介质层52的组合。存储器开口49内的基座沟道部分11(如果存在)、存储器堆叠结构55、电介质芯62和漏极区63的每个组合在本文中称为存储器开口填充结构(11、55、62、63)。每个支撑开口19内的基座沟道部分11(如果存在)、存储器膜50、竖直半导体沟道60、电介质芯62和漏极区63的每个组合填充相应的支撑开口19，并且构成支柱结构20。参见图6。
参考图6，示出分别在存储器开口49和支撑开口19内形成存储器开口填充结构(11、55、62、63)和支柱结构20之后的示例性结构。存储器开口填充结构(11、55、62、63)的实例可以形成在图4A和图4B的结构的每个存储器开口49内。支柱结构20的实例可以形成在图4A和图4B的结构的每个支撑开口19内。
每个存储器堆叠结构55包括竖直半导体沟道60和存储器膜50，该竖直半导体沟道60可以包含多个半导体沟道层(601、602)。存储器膜50可以包含横向环绕竖直半导体沟道60的隧穿电介质层56和横向环绕隧穿电介质层56的电荷存储区的竖直堆叠(体现为存储器材料层54)和可选的阻挡电介质层52。虽然采用示出的用于存储器堆叠结构的配置描述本公开，但是本公开的方法可以应用于可替代的存储器堆叠结构，其包括用于存储器膜50和/或竖直半导体沟道60的不同的层堆叠或结构。
参考图7A和图7B，在绝缘层32和牺牲材料层42的交替堆叠(32、42)之上和在存储器堆叠结构55和支柱结构20之上形成接触层级电介质层73。接触层级电介质层73包括与牺牲材料层42的电介质材料不同的电介质材料。例如，接触层级电介质层73可以包括氧化硅。接触层级电介质层73的厚度可以在50nm至500nm的范围内，但是也可以采用更小和更大的厚度。
在接触层级电介质层73之上可以施加光致抗蚀剂层(未示出)，并且光刻图案化该光致抗蚀剂层以在存储器堆叠结构55的簇之间的区域中形成开口。光致抗蚀剂层中的图案可以采用各向异性蚀刻穿过接触层级电介质层73、交替堆叠(32、42)和/或逆反阶梯电介质材料部分65转移，以形成后侧沟槽79，该后侧沟槽79从接触层级电介质层73的顶表面至少竖直延伸到衬底(9、10)的顶表面，并且横向延伸穿过存储器阵列区100和接触区300。在一个实施例中，后侧沟槽79可以包括源极接触开口，随后可以在该源极接触开口中形成源极接触通孔结构。例如通过灰化可以去除光致抗蚀剂层。
参考图8和图9A，例如采用蚀刻工艺可以将相对于绝缘层32的第一材料选择性地蚀刻牺牲材料层42的第二材料的蚀刻剂引入到后侧沟槽79中。图9A示出图8的示例性结构的区。从去除牺牲材料层42的体积中形成后侧凹陷43。可以相对于绝缘层32的第一材料、逆反阶梯电介质材料部分65的材料、半导体材料层10的半导体材料和存储器膜50的最外层的材料选择性地去除牺牲材料层42的第二材料。在一个实施例中，牺牲材料层42可以包括氮化硅，并且绝缘层32和逆反阶梯电介质材料部分65的材料可以选自氧化硅和电介质金属氧化物。
相对于第一材料和存储器膜50的最外层选择性地去除第二材料的的蚀刻工艺可以是采用湿蚀刻溶液的湿蚀刻工艺，或者可以是其中蚀刻剂以气相被引入后侧沟槽79中的气相(干)蚀刻工艺。例如，如果牺牲材料层42包括氮化硅，则蚀刻工艺可以是湿蚀刻工艺，在该湿蚀刻工艺中，将示例结构浸入包括磷酸的湿蚀刻槽中，该磷酸相对于氧化硅、硅和本领域中采用的各种其他材料选择性地蚀刻氮化硅。支柱结构20、逆反阶梯电介质材料部分65和存储器堆叠结构55提供结构支撑，而后侧凹陷43存在于先前被牺牲材料层42所占据的体积内。
每个后侧凹陷43可以是横向延伸的腔，其横向尺寸大于腔的竖直范围。换句话说，每个后侧凹陷43的横向尺寸可以大于后侧凹陷43的高度。在从中去除牺牲材料层42的第二材料的体积中可以形成多个后侧凹陷43。与后侧凹陷43相反，在其中形成存储器堆叠结构55的存储器开口在本文中称为前侧开口或前侧腔。在一个实施例中，存储器阵列区100包含单片三维NAND串的阵列，其具有设置在衬底(9、10)上方的多个设备层级。在这种情况下，每个后侧凹陷43可以限定用于接收单片三维NAND串的阵列的相应字线的空间。
多个后侧凹陷43中的每一个可以基本上平行于衬底(9、10)的顶表面延伸。后侧凹陷43可以由下面的绝缘层32的顶表面和上面的绝缘层32的底表面竖直地界定。在一个实施例中，每个后侧凹陷43可以始终具有均匀的高度。通过将半导体材料热转换和/或等离子体转换成电介质材料，可以将可选的基座沟道部分11和半导体材料层10的物理暴露的表面部分转换成电介质材料部分。例如，采用热转换和/或等离子体转换可以将每个基座沟道部分11的表面部分转换成管状电介质间隔件116，并且将半导体材料层10的每个物理暴露的表面部分转换成平面电介质部分616。在一个实施例中，每个管状电介质间隔件116可以是圆环拓扑同胚的，即大体上是环形的。如本文所使用的，如果元件的形状可以连续拉伸而不会破坏孔或将新的孔形成为圆环形状，则该元件是圆环拓扑同胚的。管状电介质隔离物116包括电介质材料，该电介质材料包括与基座沟道部分11相同的半导体元素，并且另外包括诸如氧和/或氮的至少一种非金属元素，使得管状电介质隔离物116的材料为电介质材料。在一个实施例中，管状电介质间隔件116可以包括基座沟道部分11的半导体材料的电介质氧化物、电介质氮化物或电介质氮氧化物。同样，每个平面电介质部分616包括电介质材料，该电介质材料包括与半导体材料层相同的半导体元素，并且另外包括诸如氧和/或氮的至少一种非金属元素，使得平面电介质部分616的材料为电介质材料。在一个实施例中，平面电介质部分616可以包括半导体材料层10的半导体材料的电介质氧化物、电介质氮化物或电介质氮氧化物。
参考图9B，可选地可以形成后侧阻挡电介质层44。如果存在后侧阻挡电介质层44，则该后侧阻挡电介质层44包含用作随后在后侧凹陷43中形成的控制栅极的控制栅极电介质的电介质材料。在每个存储器开口内存在阻挡电介质层52的情况下，后侧阻挡电介质层44是可选的。在省略阻挡电介质层52的情况下，存在后侧阻挡电介质层44。
后侧阻挡电介质层44可以形成在后侧凹陷43中和后侧沟槽79的侧壁上。后侧阻挡电介质层44可以直接形成在绝缘层32的水平表面和后侧凹陷43内的存储器堆叠结构55的侧壁上。如果形成后侧阻挡电介质层44，则在形成后侧阻挡电介质层44之前，形成管状电介质间隔件116和平面电介质部分616是可选的。在一个实施例中，通过诸如原子层沉积(ALD)的保形沉积工艺可以形成后侧阻挡电介质层44。后侧阻挡电介质层44可以基本上由氧化铝组成。后侧阻挡电介质层44的厚度可以在1nm至15nm的范围内(例如2nm至6nm)，尽管也可以采用更小和更大的厚度。
后侧阻挡电介质层44的电介质材料可以是电介质金属氧化物，诸如氧化铝；至少一种过渡金属元素的电介质氧化物；至少一种镧系元素的电介质氧化物；铝、至少一种过渡金属元素和/或至少一种镧系元素的组合的电介质氧化物。可替代地或附加地，后侧阻挡电介质层44可以包括氧化硅层。通过诸如化学气相沉积或原子层沉积的保形沉积方法可以沉积后侧阻挡电介质层44。后侧阻挡电介质层44形成在后侧沟槽79的侧壁上、绝缘层32的水平表面和侧壁上、物理暴露于后侧凹陷43的存储器堆叠结构55的侧壁表面的部分上、和平面电介质部分616的顶表面上。后侧腔79’存在于每个后侧沟槽79的未填充有后侧阻挡电介质层44的部分内。
参考图9C，可以将金属屏障层46A沉积在后侧凹陷43中。金属屏障层46A包括可以用作用于随后沉积的金属填充材料的扩散屏障层和/或粘合促进层的导电金属材料。金属屏障层46A可以包括诸如TiN、TaN、WN或其堆叠的导电金属氮化物材料，或者可以包括诸如TiC、TaC、WC或其堆叠的导电金属碳化物材料。在一个实施例中，可以通过诸如化学气相沉积(CVD)或原子层沉积(ALD)的保形沉积工艺来沉积金属屏障层46A。金属屏障层46A的厚度可以在2nm至8nm的范围内，诸如3nm至6nm，然而也可以采用更小和更大的厚度。在一个实施例中，金属屏障层46A可以基本上由诸如TiN的导电金属氮化物组成。
参考图9D和图10，金属填充材料沉积在多个后侧凹陷43中、至少一个后侧沟槽79的侧壁上以及接触层级电介质层73的顶表面之上，以形成金属填充材料层46B。可以通过保形沉积方法来沉积金属填充材料，该保形沉积方法可以是例如化学气相沉积(CVD)、原子层沉积(ALD)、化学镀、电镀或其组合。在一个实施例中，金属填充材料层46B可以基本上由至少一种元素金属组成。金属填充材料层46B的至少一种元素金属可以选自例如钨、钴、钌、钛和钽。在一个实施例中，金属填充材料层46B可以基本上由单一元素金属组成。在一个实施例中，金属填充材料层46B可以采用诸如WF6的含氟前体气体来沉积。在一个实施例中，金属填充材料层46B可以是包括残留水平的氟原子作为杂质的钨层。金属填充材料层46B通过金属屏障层46A与绝缘层32和存储器堆叠结构55间隔开，金属屏障层46A是阻挡氟原子通过其扩散的金属屏障层。
在多个后侧凹陷43中可以形成多个导电层46，并且在每个后侧沟槽79的侧壁上和在接触层级电介质层73之上可以形成连续金属材料层461。每个导电层46包括位于竖直相邻的一对电介质材料层(诸如一对绝缘层32)之间的金属屏障层46A的一部分和金属填充材料层46B的一部分。连续金属材料层46L包括位于后侧沟槽79中或接触层级电介质层73上方的金属屏障层46A的连续部分和金属填充材料层46B的连续部分。
每个牺牲材料层42可以被导电层46代替。后侧腔79’存在在每个后侧沟槽79的未被后侧阻挡电介质层44和连续金属材料层46L填充的部分中。管状电介质间隔件116横向地环绕基座沟道部分11。在形成导电层46时，最底部的导电层46横向环绕每个管状电介质间隔件116。
导电层46包括用作存储器堆叠结构55的字线的字线导电层46W和形成在字线层级上方的漏极选择层级处的漏极选择栅极电极46D。每个漏极选择栅极电极46D可以通过漏极选择层级隔离结构72或后侧沟槽79与相邻的漏极选择栅极电极46D横向间隔开。一个或多个源极选择栅极电极46S可以形成在字线层级下方的源极选择层级处。
参考图11，例如，通过各向同性湿蚀刻、各向异性干蚀刻或其组合，从每个后侧沟槽79的侧壁并从接触层级电介质层73上方回蚀(etch back)连续导电金属层46L的沉积的金属材料。在后侧凹陷43中的沉积的金属材料的每个剩余部分构成导电层46。每个导电层46可以是导线结构。因此，牺牲材料层42被导电层46替代。
每个导电层46可以用作位于同一层级的多个控制栅极电极和位于同一层级的字线的组合，该字线电互连(即电短接)多个控制栅极电极。每个导电层46内的多个控制栅极电极是用于包括存储器堆叠结构55的竖直存储器设备的控制栅极电极。换句话说，每个导电层46可以是用作用于多个竖直存储器设备的公共控制栅极电极的字线。
在一个实施例中，连续导电材料层46L的去除可以相对于后侧阻挡电介质层44的材料是选择性的。在这种情况下，后侧阻挡电介质层44的水平部分可以存在于每个后侧沟槽79的底部处。在另一个实施例中，连续导电材料层46L的去除相对于后侧阻挡电介质层44的材料可以不是选择性的，或者可以不采用后侧阻挡电介质层44。在去除连续导电材料层46L期间可以去除平面电介质部分616。后侧腔存在于每个后侧沟槽79内。
参考图12A和图12B，通过保形沉积工艺在至少一个后侧沟槽79中和接触层级电介质层73之上可以形成绝缘材料层。示例性保形沉积工艺包括但不限于化学气相沉积和原子层沉积。绝缘材料层包括诸如氧化硅、氮化硅、电介质金属氧化物、有机硅酸盐玻璃或其组合的绝缘材料。在一个实施例中，绝缘材料层可以包括氧化硅。绝缘材料层可以例如通过低压化学气相沉积(LPCVD)或原子层沉积(ALD)形成。绝缘材料层的厚度可以在1.5nm至60nm的范围内，然而也可以采用更小和更大的厚度。
如果存在后侧阻挡电介质层44，则绝缘材料层可以直接形成在后侧阻挡电介质层44的表面上和可以直接形成在导电层46的侧壁上。如果不采用后侧阻挡电介质层44，则绝缘材料层可以直接形成在绝缘层32的侧壁上和可以直接形成在导电层46的侧壁上。
执行各向异性蚀刻以从接触层级电介质层73上方和每个后侧沟槽79的底部处去除绝缘材料层的水平部分。绝缘材料层的每个剩余部分构成绝缘间隔件74。后侧腔79’存在于由每个绝缘间隔件74围绕的体积内。半导体材料层10的顶表面可以在每个后侧沟槽79的底部处物理暴露。
通过将电掺杂剂注入到半导体材料层10的物理暴露的表面部分中，可以在每个后侧腔79’下方的半导体材料层10的表面部分处形成源极区61。每个源极区61形成在衬底(9、10)的处于穿过绝缘间隔件74的相应开口下面的表面部分中。由于注入工艺期间注入的掺杂原子的散布以及在随后的激活退火工艺期间注入的掺杂原子的横向扩散，每个源极区61可以具有大于穿过绝缘间隔件74的开口的横向范围的横向范围。
半导体材料层10的在源极区61和多个基座沟道部分11之间延伸的上部构成用于多个场效应晶体管的水平半导体沟道59。水平半导体沟道59通过相应的基座沟道部分11连接到多个竖直半导体沟道60。水平半导体沟道59接触源极区61和多个基座沟道部分11。在交替堆叠(32、46)内形成导电层46时提供的最底部导电层46可以包含用于场效应晶体管的选择栅极电极。每个源极区61形成在半导体衬底(9、10)的上部中。半导体沟道(59、11、60)在每个源极区61和相应的一组漏极区63之间延伸。半导体沟道(59、11、60)包括存储器堆叠结构55的竖直半导体沟道60。
后侧接触通孔结构76可以形成在每个后侧腔79’内。每个接触通孔结构76可以填充相应后侧腔79’。可以通过将至少一种导电材料沉积在后侧沟槽79的剩余未填充体积(即，后侧腔79’)中来形成接触通孔结构76。例如，至少一种导电材料可以包括导电衬垫76A和导电填充材料部分76B。导电衬垫76A可以包括导电金属衬垫，诸如TiN、TaN、WN、TiC、TaC、WC、其合金或其堆叠。导电衬垫76A的厚度可以在3nm至30nm的范围内，然而也可以采用更小和更大的厚度。导电填充材料部分76B可以包括金属或金属合金。例如，导电填充材料部分76B可以包括W、Cu、Al、Co、Ru、Ni、其合金或其堆叠。
可以采用处于交替堆叠(32、46)上面的接触层级电介质层73作为停止层来平坦化至少一种导电材料。如果采用化学机械平坦化(CMP)工艺，则可以将接触层级电介质层73用作CMP停止层。后侧沟槽79中的至少一种导电材料的每个剩余的连续部分构成后侧接触通孔结构76。
后侧接触通孔结构76延伸穿过交替堆叠(32、46)，并且接触源极区61的顶表面。如果采用后侧阻挡电介质层44，则后侧接触通孔结构76可以接触后侧阻挡电介质层44的侧壁。
参考图13A和图13B，穿过接触层级电介质层73并且可选地穿过逆反阶梯电介质材料部分65可以形成附加的接触通孔结构(88、86、8P)。例如，漏极接触通孔结构88可以穿过接触层级电介质层73形成在每个漏极区63上。字线接触通孔结构86可以穿过接触层级电介质层73并且穿过逆反阶梯电介质材料部分65形成在导电层46上。外围设备接触通孔结构8P可以穿过逆反阶梯电介质材料部分65直接形成在外围设备的相应节点上。
如上所述，导电层46包括用作存储器堆叠结构55的字线的字线导电层46W和形成在漏极选择层级处的漏极选择栅极电极46D。每个漏极选择栅极电极46D可以通过漏极选择层级隔离结构72或后侧沟槽79与相邻的漏极选择栅极电极46D横向间隔开，该漏极选择层级隔离结构72或后侧沟槽79可以填充在绝缘间隔件74和后侧接触通孔结构76内。由同一漏极选择栅极电极46D横向环绕的每组存储器堆叠结构55在本文中称为串(S0、S1、S2、S3)或存储器堆叠结构55的串。存储器堆叠结构55的多个串(S0、S1、S2、S3)可以位于相邻的一对后侧沟槽79之间。
参考图14A、图14B和图15，在接触层级电介质层73之上可以形成附加的互连层级电介质层(90、110)和附加的金属互连结构(98、96、9P、108、106、10P)。附加的互连层级电介质层(90、110)可以包括形成在接触层级电介质层73上的通孔层级电介质层90和形成在通孔层级电介质层90上的线层级电介质层110。附加的金属互连结构(98、96、9P、108、106、10P)可以包括位线连接通孔结构98、字线连接通孔结构96、外围连接通孔结构9P、位线108、字线连接金属线106以及外围连接金属线10P。位线连接通孔结构98可以形成在通孔层级电介质层90中的漏极接触通孔结构88中的相应一个上。位线连接通孔结构98可以沿着第二水平方向hd 2伸长，并且可以相对于下面的漏极接触通孔结构88的几何中心偏心，以便于与上面的位线108中的仅一个接触。每个字线连接通孔结构96可以形成在通孔层级电介质层90中的字线接触通孔结构86中的相应一个上。每个外围接触通孔结构9P可以形成在通孔层级电介质层90中的外围设备接触通孔结构8P中的相应一个上。如图14B所示，位线108可以沿着第二水平方向hd 2(即位线方向)形成在存储器阵列区100中。
根据图15中所示的本公开的一个方面，在位于相邻的一对后侧沟槽79之间的存储器块400中，对于每个相邻的串对(S0-S3)，每个位线108可以电短接至仅一个漏极区63。例如，如果第一串S0、第二串S1、第三串S2和第四串S4存在于位于相邻的一对后侧沟槽79之间的相同存储器块400中，则位线108的第一子集内的每个位线108可以电短接(即，电连接)至相同存储器块400中的多于一个的漏极区63(诸如两个漏极区63)。例如，位线108可以电短接至第一串S0中的相应的漏极区63和第三串S2中的相应的漏极区63，并且位线108的第二子集内的每个位线108可以电短接至第二串S1中的相应的漏极区63和第四串S3中的相应的漏极区63。因此，每个位线108被连接至位于相邻的一对后侧沟槽79之间的相同存储器块400中的每隔一个串内的漏极区63，并且与每个居间串电隔离。因为在存储器块400中将串彼此分离的漏极选择层级隔离结构72没有延伸穿过字线导电层46W，所以相同的字线导电层46W位于存储器块400中的相应的字线层级中的每个串(S0、S1、S2、S3)中。
每个字线连接金属线106可以接触字线连接通孔结构96中的相应的一个，并且可以直接地或者穿过居间金属互连结构与外围连接金属线10P中的相应的一个邻接。换句话说，字线连接金属线106和外围连接金属线10P可以形成为整体结构或分离结构。每个外围连接金属线10P可以接触外围连接通孔结构9P中的相应的一个。
示例性结构的配置提供漏极选择栅极电极46D，其不完全横向地环绕每个存储器堆叠结构55。每个串(S0-S3)内的至少一行存储器堆叠结构55直接接触漏极选择层级隔离结构72，并且防止相应的漏极选择栅极电极46D完全横向地环绕至少一行存储器堆叠结构55内的存储器堆叠结构55。具体地，被一对漏极选择层级隔离结构72横向地毗邻的每个串(S1、S2)包括没有被相应的漏极选择栅极电极46D横向地包围的两行存储器堆叠结构55，并且被漏极选择层级隔离结构72和后侧沟槽79横向地毗邻的每个串(S0、S3)包括没有被相应的漏极选择栅极电极46D横向地包围的一行存储器堆叠结构55。
通过向漏极选择栅极电极46D、字线导电层46W、连接到存储器堆叠结构55的竖直半导体沟道60的源极区61和连接到接触竖直半导体沟道的顶端的漏极区63的位线108施加适当的偏置电压，对由漏极选择栅极电极46D横向包围的每个存储器堆叠结构55进行编程和读取。在这样的编程操作或诸如读取操作期间，通过相应的漏极选择栅极电极46D提供存储器堆叠结构55内的存储器膜50的位于漏极选择栅极电极46D的层级处的部分中的电荷的控制，该相应的漏极选择栅极电极46D包围存储器堆叠结构55。因此，通过漏极选择栅极电极46D的包围结构最小化泄漏电流。
然而，对于未被漏极选择栅极电极46D完全包围的存储器堆叠结构55，泄漏电流可能是显著的，并且在编程操作或读取操作期间控制存储器堆叠结构55内的存储器膜50的位于漏极选择栅极电极46D的层级处的部分中的电荷可能是困难的。换句话说，与漏极选择层级隔离结构72直接接触的每个存储器堆叠结构55遭受劣化的泄漏特性和存储器膜50的与漏极选择层级隔离结构72直接接触的部分中的降低的电荷控制。这是因为漏极选择栅极电极46D可以控制存储器膜50的与漏极选择栅极电极46D直接接触的部分的静电势，但是不能直接接触存储器膜50的与漏极选择层级隔离结构72直接接触的部分的静电势。
在存储器膜50中的捕获的电荷是电子的情况下，在每个存储器膜50的与漏极选择层级隔离结构72接触的区中所捕获电子的密度低于在每个存储器膜50的与漏极选择栅极电极46D接触的区中所捕获电子的密度。因此，用于每个存储器膜50的与漏极选择层级隔离结构72接触的区的有效阈值电压低于用于每个存储器膜50的与相应的漏极选择栅极电极46D接触的区的有效阈值电压。该机制引起更高的泄漏电流穿过竖直半导体沟道60的与漏极选择层级隔离结构72邻近的部分。此外，在读取操作期间，施加到相邻串的读取偏置电压可以引起高泄漏电流穿过竖直半导体沟道60的与漏极选择层级隔离结构72邻近的部分。
根据本公开的一个方面，提供利用步骤操作示例性结构的方法，以抑制穿过竖直半导体沟道60的与漏极选择层级隔离结构72邻近的部分的这种泄漏电流。可以采用本公开的方法，以最小化穿过竖直半导体沟道60的与存储器膜50(与漏极选择层级隔离结构72接触)的部分邻近的部分的泄露电流。此外，本公开的方法可以用于提供对穿过位于存储器堆叠结构55内的与漏极选择层级隔离结构72直接接触的竖直半导体沟道60的电流的增强控制。
参考图15，根据本公开的实施例示出用于在通过场辅助编程的电荷注入期间将偏置电压施加到漏极选择栅极电极46D的示意图。可以采用上述的示例性结构以应用该方法。具体地，可以采用三维存储器设备，其包括位于衬底(9、10)之上的绝缘层32和导电层46的交替堆叠。存储器堆叠结构55竖直地延伸穿过交替堆叠(32、46)。每个存储器堆叠结构55包括环绕竖直半导体沟道60的存储器膜50。存储器堆叠结构55布置成多个串(S0-S3)，其在漏极选择层级处被漏极选择层级隔离结构72横向间隔开，漏极选择层级可以包括导电层46的最顶层级，但不包括字线导电层46W层级。至少一行存储器堆叠结构55直接接触多个串(S0-S3)中的每一个中的漏极选择层级隔离结构72中的相应的一个。
可以选择存储器堆叠结构55S进行操作。例如，选择的存储器堆叠结构55S位于存储器块400中相邻串S0和串S2之间的串S1中。选择的存储器堆叠结构55S与漏极选择层级隔离结构72中的第一漏极选择层级隔离结构721接触，并且在漏极选择层级处被选择的漏极选择栅极电极46DS部分地横向环绕。在一个实施例中，可以选择部分地环绕选择的存储器堆叠结构55S的每个漏极选择栅极电极46DS。随后，可以将电荷注入选择的存储器堆叠结构55中的存储器膜50的位于每个漏极选择层级处的部分内。通过向选择的串S1中的选择的漏极选择栅极电极46DS施加目标串偏置电压V_tgt、向位于邻近串S0和串S2中的第一未选择的漏极选择栅极电极46D1施加相邻串偏置电压V_ns、并且向位于串S3中的第二未选择的漏极选择栅极电极46D2施加通过偏置电压V_pass，可以实现电荷的注入，其中，第一未选择的漏极选择栅极电极46D1与漏极选择层级隔离结构72的第一漏极选择层级隔离结构721接触，第二未选择的漏极选择栅极电极46D2与选择的漏极选择栅极电极46DS被至少一个串(其可以是由另一第一未选择的漏极选择栅极电极46D1横向环绕的串)横向间隔开。编程漏极偏置电压可以施加到与选择的存储器堆叠结构55S内的竖直半导体沟道60接触的漏极63。相邻串偏置电压V_ns与通过偏置电压V_pass不同。在一些实施例中，相邻串偏置电压V_ns具有比目标串偏置电压V_tgt大的量值。在选择的串S1具有两个相邻的串S0和串S2，这两个相邻的串S0和串S2被相应的漏极选择层级隔离结构72横向分离的情况下，可以将相邻串偏置电压V_ns施加到每个第一未选择的漏极选择栅极电极46D1，该每个第一未选择的漏极选择栅极电极46D1是选择的漏极选择栅极电极46DS的相邻的漏极选择栅极电极。
各个字线导电层46W可以以字线通过偏置电压被偏置，该字线通过偏置电压导通在每个字线层级处在一对后侧沟槽79之间的所有存储器堆叠结构55内的竖直半导体沟道60。编程漏极偏置电压被施加到选择的位线108S，该选择的位线108S电短接至与选择的存储器堆叠结构55S内的竖直半导体沟道60接触的漏极区63。如上所述，对于存储器堆叠结构55的每对相邻串，每个位线108电连接到一个漏极区63。因此，第一未选择的相邻串(S0、S2)内的漏极区63不被编程漏极偏置电压电偏置。每隔一个交替的串(例如，将通过偏置电压V_pass施加到相应的漏极选择栅极电极46D2的第二未选择的间隔开的串S3)内的仅单个漏极区63被编程漏极偏置电压电偏置。但是，通过偏压电压V_pass被施加到相应的漏极选择栅极电极46D2，从而截止竖直半导体沟道60，该竖直半导体沟道60与施加有编程漏极偏置电压的漏极区63邻接。因此，施加到选择的串SI中的选择的漏极选择栅极电极46DS的目标串偏置电压V_tgt、施加到每个第二未选择的漏极选择栅极电极46D2的通过偏置电压V_pass和施加到选择的位线108S的编程漏极偏置电压的组合可以仅激活选择的存储器堆叠结构55S，而不激活选择的串S1中的任何其他存储器堆叠结构55。
一般而言，可以选择目标串偏置电压V_tgt、相邻串偏置电压V_ns、通过偏置电压V_pass和编程漏极偏置电压，以使得能够将电荷注入到选择的存储器堆叠结构55S的存储器膜50的与漏极选择层级隔离结构72接触的区中。选择的存储器堆叠结构55S的存储器膜50的与漏极选择层级隔离结构72接触的区(可以向其注入电子的区)在本文中被称为边缘场辅助电荷注入区50CI。
相邻串偏置电压V_ns与通过偏置电压V_pass不同(例如，大于)。在一个实施例中，相邻串偏置电压V_ns可以具有比目标串偏置电压V_tgt大的量值，以提供足够的电场用于引起电荷注入到边缘场辅助电荷注入区50CI中。根据本公开的一个方面，与未选择的漏极选择栅极电极46DS相比，第一未选择的漏极选择栅极电极46D1采用更高的电压，以便提供足够的电场以使得电荷隧穿能够进入边缘场辅助电荷注入区50C1中。该机制在本文中被称为边缘场辅助(FFA)编程，其中，施加到第一未选择的漏极选择栅极电极46D1的相邻串偏置电压V_ns跨漏极选择层级隔离结构72和边缘场辅助电荷注入区50CI引起足够的边缘电场以引起足够的电荷隧穿进入边缘场辅助电荷注入区50CI中。在一个实施例中，相邻串偏置电压V_ns的绝对值可以在相邻的目标串偏置电压V_tgt的绝对值的101％至150％的范围内，并且相邻通过偏置电压V_pass的绝对值可以在相邻目标串偏置电压的绝对值的20％至50％的范围内。
在电子隧穿被用于在存储器膜50中存储电荷的说明性示例中，目标串偏置电压V_tgt可以在9V至30V的范围内，相邻串偏置电压V_ns可以在9.5V至45V的范围内，通过偏置电压可以在3V至22.5V的范围内，并且编程漏极偏置电压在-1V至2V的范围内(诸如0V)。
通常，三维存储器设备可以包括形成在后侧沟槽79中的电介质材料部分。这样的电介质材料部分可以是上述的绝缘间隔件74，或者可替代地，在通过形成在后侧沟槽79的外侧的接触通孔结构提供与水平半导体沟道59的电接触的情况下，填充每个后侧沟槽79的整个体积的电介质壁结构79。对于在相邻的一对后侧沟槽79之间形成的每个交替堆叠(32、46)，可以提供沿着第一水平方向hd l横向延伸并且位于交替堆叠(32、46)的任一侧上的一对电介质材料部分(诸如一对绝缘间隔件74)。导电层46可以包括字线导电层46W，字线导电层46W用作用于存储器堆叠结构55的字线并且在一对电介质材料部分74之间横向延伸。漏极选择层级隔离结构72位于一对电介质材料部分74之间，并且沿着第一水平方向hd l横向延伸，并且仅横向地分离漏极选择栅极电极46D，漏极选择栅极电极46D是处于字线导电层46上面的导电层46的子集。
每个漏极选择层级隔离结构72通常可以沿着第一水平方向hd l(例如，字线方向)延伸，并且可以包括沿着第一水平方向hd l延伸的一对长展侧壁。一对长展侧壁中的每一个可以包括平面侧壁(即，位于二维欧几里德平面内的侧壁)和凹入的竖直侧壁的交替序列。凹入的竖直侧壁中的每一个均接触存储器堆叠结构55中的相应的一个。
边缘场辅助编程的使用允许进入边缘场辅助电荷注入区50CI的电荷隧穿率相对于进入存储器膜50的直接接触选择的漏极选择栅极电极46DS的部分中的电荷隧穿率显著增加。相对于目标串偏置电压V_tgt，相邻串偏置电压V_ns越高，进入边缘场辅助电荷注入区50CI的电荷隧穿率与进入存储器膜50的直接接触选择的漏极选择栅极电极46DS的部分中的电荷隧穿率的比率越大。在一些实施例中，进入边缘场辅助电荷注入区50CI的电荷隧穿率与进入存储器膜50的直接接触选择的漏极选择栅极电极46DS的部分中的电荷隧穿率的比率可以是1.0，或者可以大于1.0。
在一个实施例中，在选择的存储器堆叠结构55S内的电荷注入期间，与进入选择的存储器堆叠结构55S内的存储器膜50的与选择的漏极选择栅极电极46DS接触的另一部分的每单位面积的电荷隧穿相比，进入选择的存储器堆叠结构55S内的存储器膜50的与漏极选择层级隔离结构72中的第一漏极选择层级隔离结构721接触的一部分的每单位面积的电荷隧穿可以以相同的速率发生或者以更高的速率发生。
三维存储器设备包括漏极区63和位线108，漏极区63与竖直半导体沟道60中的相应的一个的顶端接触，位线108在位线方向hd 2(例如，垂直于字线方向hd l)上延伸并且电短接漏极区63的相应子集，使得每个位线108被电短接至存储器堆叠结构55的每个相邻串对的仅一个漏极区63。
为了确保在位于第一未选择的相邻串的漏极选择层级处的存储器膜50中(即，在被第一未选择的漏极选择栅极电极46D1至少部分地环绕的存储器膜50中)不会发生电荷注入，相邻串抑制电压可以施加到被连接到竖直半导体沟道60的每个位线108，在电荷注入到选择的存储器堆叠结构55S内的存储器膜50期间，该竖直半导体沟道60穿过第一未选择的漏极选择栅极电极46DI。相邻串抑制电压可以在编程漏极偏置电压和相邻串偏置电压V_ns之间，并且可以在编程漏极偏置电压和目标串偏置电压V_tgt之间。在一个实施例中，相邻串抑制电压可以不小于通过偏置电压V_pass和目标串偏置电压V_tgt。在一个说明性示例中，相邻串抑制电压可以在6V至18V的范围内(诸如8V至14V)。在一个实施例中，相邻串抑制电压与通过偏置电压之间的电压差小于临界电压，该临界电压引起电荷隧穿穿过存储器堆叠结构55内的存储器膜50。
被施加相邻串抑制电压的每个位线108在本文中称为抑制的位线1081。在一个实施例中，连接到漏极区63的每个位线108可以利用相邻串抑制电压偏置，以防止任何电荷注入到(一个或多个)相邻串内的存储器膜50中，该漏极区63连接到(一个或多个)相邻串，即，连接到由(一个或多个)第一未选择的漏极选择栅极电极46D1至少部分地横向环绕的任何存储器堆叠结构55。
除非选择的漏极选择栅极电极46DS与后侧沟槽79接壤，否则选择的漏极选择栅极电极46DS可以接触漏极选择层级隔离结构72中的第二漏极选择层级隔离结构722。在这种情况下，附加的第一未选择的漏极选择栅极电极46D1接触漏极选择层级隔离结构72的第二漏极选择层级隔离结构722。在电荷注入到选择的存储器堆叠结构55S内的存储器膜50期间，相邻串抑制电压可以被施加到连接到竖直半导体沟道60的每个位线108，该竖直半导体沟道60穿过附加的第一未选择的漏极选择栅极电极46D1。
不是选择的位线108S并且连接到选择的串内的存储器堆叠结构55上的漏极区63的位线108在本文中被称为有源位线108A。在一个实施例中，针对选择的串内的所有存储器膜50执行电荷注入到位于选择的串内的存储器膜50的部分中。在这种情况下，编程漏极偏置电压可以施加到每个有源位线108A。例如，编程漏极偏置电压可以在-1V至2V的范围内(诸如0V)。通常，编程漏极偏置电压可以施加到连接到至少另一个存储器堆叠结构55的竖直半导体沟道的至少另一个位线，该至少另一个存储器堆叠结构55的竖直半导体沟道穿过选择的漏极选择栅极电极46DS。在一个实施例中，穿过选择的漏极选择栅极电极46DS的所有存储器堆叠结构55可以被选择以同时进行电荷注入。该操作模式与对选择的串内的所有存储器堆叠结构50进行选择以将电荷注入其中的存储器膜50相同。
在另一个实施例中，可以仅针对选择的存储器堆叠结构55S内的存储器膜50执行电荷注入，即，仅对选择的串S1中的单个选择的存储器堆叠结构55S的存储器膜50执行电荷注入。在这种情况下，选择的串抑制电压可以被施加到每个有源位线108A。选择的串抑制电压防止电荷注入到除选择的存储器堆叠结构55S内的存储器膜50之外的选择的串S1内的任何存储器膜50中。选择的串抑制电压大于编程漏极偏置电压，并且小于相邻串抑制电压。例如，选择的串抑制电压可以在从1V到8V的范围内，例如从1V到4V。选择的串抑制电压可以被施加到连接到未选择的存储器堆叠结构55的竖直半导体沟道60的每个位线，该未选择的存储器堆叠结构55的竖直半导体沟道60穿过选择的串S1中的选择的漏极选择栅极电极46DS。由于选择的串抑制电压大于编程漏极偏置电压，因此选择的串抑制电压防止电荷在选择的串S1中的未选择的存储器堆叠结构55内隧穿。
通常，通过将编程漏极偏置电压施加到连接到选择的存储器堆叠结构55内的竖直半导体沟道60的每个位线，可以选择穿过选择的串S1中的选择的漏极选择栅极电极46DS的任意数量的存储器堆叠结构55以进行电荷注入，而通过将选择的串抑制电压施加到连接到未选择的存储器堆叠结构55内的竖直半导体沟道60的每个位线，可以不选择穿过选择的漏极选择栅极电极46DS的存储器堆叠结构55的余集。换句话说，根据是否选择连接到每个有源位线108A的存储器堆叠结构55用于电荷注入，可以在编程漏极偏置电压和选择的串抑制电压之间选择施加到每个有源位线108A的电压。
在随后的编程或读取存储器堆叠结构55中的存储器元件期间，存储器膜50的位于漏极选择栅极电极46D的层级处的部分的边缘场辅助编程为低泄漏操作准备三维存储器设备。在边缘场辅助电荷注入区50CI中被捕获的附加的捕获电荷(例如，电子)压制穿过竖直半导体沟道60的与边缘场辅助电荷注入区50CI接触的部分的泄漏电流。
参考图16A和图16B，示出用于增强在边缘场辅助电荷注入区50CI中的电荷捕获的机制。在将目标串偏置电压V_tgt施加到选择的漏极选择栅极电极46DS时，如果将相邻串偏置电压V_ns设置为0V，因为穿过边缘场辅助电荷注入区50C1的电场是微不足道的，所以电子隧穿仅发生在选择的存储器堆叠结构55S的存储器膜50的与选择的漏极选择栅极电极46DS接触的部分中。在漏极选择栅极电极46D的层级处的电荷存储器层54的切开的透视图中示出位于存储器膜50的区50CI中并且与漏极选择层级隔离结构72邻近的电荷存储器层54的部分54C1中缺少电荷。根据本公开的一个实施例的边缘场辅助编程方法向第一未选择的漏极选择栅极电极46D1提供非零电压作为相邻串偏置电压V_ns，其可以大于目标串偏置电压V_tgt。这样的相邻串偏置电压V_ns增加电荷隧穿到电荷存储层54的与漏极选择层级隔离结构72邻接定位的部分54CI中并且增加在电荷存储层54的与漏极选择层级隔离结构72邻近定位的部分54CI内的电荷捕获。
通常，在导电层46中的字线导电层46W被电偏压为不会引起电荷隧穿穿过选择的存储器堆叠结构55S中的存储器膜50的电压(其在本文中称为字线通过电压)时，在选择的存储器堆叠结构55S的存储器膜50的位于漏极选择层级处的区50CI内引起电荷捕获。与将电荷提供到存储器膜50的位于漏极选择层级处的部分中同时和/或在其随后，可以执行编程操作和/或读取操作。例如，电荷可以被存储器在选择的存储器堆叠结构55S中的存储器膜50内的存储器元件(即，电荷存储层54的位于字线导电层46W的层级处的部分)中。可替代地或附加地，在随后的读取操作中可以读取选择的存储器堆叠结构55S中的存储器膜50内的存储器元件中的电荷。
在一个实施例中，通过将字线编程偏置电压施加到横向环绕选择的存储器堆叠结构55S的导电层46中的每个字线导电层46W，可以对选择的存储器堆叠结构55S内的存储器膜50内的存储器元件进行编程。电荷隧穿发生在每个字线层级处，在该每个字线层级处，相应的字线编程偏置电压与编程漏极偏置电压相差大于引起电荷隧穿的临界电压。通过将选择的字线读取偏置电压施加到导电层46中的字线导电层46W中的顺序选择的字线导电层，同时将通过读取偏置电压施加到未选择的字线导电层，选择的存储器堆叠结构55S内的存储器膜50内的存储器元件可以被顺序地读取。选择的存储器堆叠结构55S内的存储器膜50内的存储器元件的电荷状态可以被顺序地读取。
通常，三维存储器设备可以包括单片三维NAND存储器设备。导电层46包括或被电连接到单片三维NAND存储器设备的相应的字线46W。衬底(9、10)可以包括硅衬底。单片三维NAND存储器设备可以包括位于硅衬底之上的单片三维NAND串的阵列。单片三维NAND串的阵列的第一设备层级中的至少一个存储器单元位于单片三维NAND串的阵列的第二设备层级中的另一存储器单元之上。硅衬底可以含有集成电路，该集成电路包含位于其上的用于存储器设备的驱动器电路。导电层46包含多个控制栅极电极(体现为字线导电层46W)，该多个控制栅极电极具有基本上平行于衬底(9、10)的顶表面延伸的条带形状。多个控制栅极电极可以至少包括位于第一设备层级中的第一控制栅极电极和位于第二设备层级中的第二控制栅极电极。单片三维NAND串的阵列可以包括多个半导体沟道(59、60)和多个电荷存储元件(例如，其可以体现为电荷存储层54的位于字线导电层46W的每个层级处的部分)，其中多个半导体沟道(59、60)中的每一个的至少一个端部基本上垂直于衬底(9、10)的顶表面的延伸，每个电荷存储元件邻近多个半导体沟道(59、60)中的相应的一个定位。
在存储器膜50的未被栅极调制的(un-gated)部分中(即，在存储器膜50的与漏极选择层级隔离结构72中的相应的一个接触的部分中)的电荷捕获引起用于邻接竖直半导体沟道60的部分的局部阈值电压的增加。在一些实施例中，可以采用多个编程脉冲执行将电荷注入到边缘场辅助电荷注入区50CI中。换句话说，可以多次执行将电荷注入到边缘场辅助电荷注入区50CI中以增加捕获的电荷量。
参考图17，示出电荷捕获对穿过存储器堆叠结构55的未选择的串的泄漏电流的影响。曲线1010示出穿过存储器堆叠结构55的未选择的串的泄漏电流，该存储器堆叠结构55的未选择的串不采用本公开的实施例的边缘场辅助编程方法。换句话说，曲线1010示出将0V施加到第一相邻漏极选择栅极电极46D1的情况。在这种情况下，即使在相对低的电压下(例如，其可以在3V的范围中)，作为施加到存储器堆叠结构55的相邻串的漏极选择栅极电极偏置电压的函数的泄漏电流显著增加。
曲线1020和曲线1030示出穿过存储器堆叠结构55的未选择的串的泄漏电流，该存储器堆叠结构55的未选择的串先前经历本公开的实施例的边缘场辅助编程方法。具体地，将目标串偏置电压V_tgt施加到选择的存储器堆叠结构中的漏极选择栅极电极46DS，并且对于曲线1020，将相邻串偏置电压V_ns的单个脉冲施加到未选择的串的每个第一相邻漏极选择栅极电极46D1，并且对于曲线1030，将相邻串偏置电压V_ns的四个脉冲施加到未选择的串的每个第一相邻漏极选择栅极电极46D1。从图17中可以看出，曲线1020和曲线1030的泄漏电流低于曲线1010的泄漏电流。
电荷注入到存储器膜50中的净效果是提高了竖直半导体沟道60的与漏极选择层级隔离结构72邻近的部分的局部阈值电压，并且由于漏极选择栅极电极46D对存储器堆叠结构55的不完全环绕所造成的泄漏电流可以通过将电荷注入到边缘场辅助电荷注入区50CI中来补偿。
在一个实施例中，在选择的存储器堆叠结构55S中的存储器膜50的位于漏极选择层级处的部分中引起电荷捕获时，相邻串偏置电压V_ns可以作为多个脉冲被施加到与漏极选择层级隔离结构72的第一漏极选择层级隔离结构721接触的第一未选择的漏极选择栅极电极46D1。在一个实施例中，目标串偏置电压V_tgt可以作为多个脉冲被施加到选择的漏极选择栅极电极46DS，并且与目标串偏置电压V_tgt的多个脉冲同步，相邻串偏置电压V_ns可以作为多个脉冲被施加到第一未选择的漏极选择栅极电极46D1。
在本公开的一些实施例中，本公开的方法可以通过被配置为生成上述各种电压的电路实施。如本文所使用的，如果元件具有所有必需的结构部件和附带的软件以使得能够执行功能，则该元件被“配置”为执行该功能。
参考图18，示出用于向本公开的三维存储器设备的存储器阵列内的各个节点提供各种编程电压的电路的示意图。外围设备区200含有字线驱动器电路，该字线驱动器电路可以包括漏极选择栅极控制电压产生器电路202，该漏极选择栅极控制电压产生器电路202可以包括诸如目标串偏置电压源电路204、相邻串电压源电路206和通过电压源电路208的一个或多个电压源子单元。外围设备区200还可以包括字线偏置电压源电路210、地址解码器与交换212，地址解码器与交换212经由接触区300将电压源(204、206、208、210)连接到存储器阵列区100。
根据本公开的一个方面，三维存储器设备可以包括位于衬底(9、10)之上的绝缘层32和导电层46的交替堆叠，以及存储器堆叠结构55，其延伸穿过交替堆叠(32，42)。存储器堆叠结构55中的每一个包括环绕竖直半导体沟道60的存储器膜50。存储器堆叠结构55布置成多个串(S0-S3)，该多个串(S0-S3)在每个漏极选择层级(其可以是单个漏极选择层级或多个漏极选择层级)处被漏极选择层级隔离结构72横向间隔开。至少一行存储器堆叠结构55直接接触多个串中的每一个中的漏极选择层级隔离结构72中的相应的一个。
参考本公开的所有附图(包括图15和图18)，三维存储器设备可以包括漏极选择栅极控制电压产生器，该漏极选择栅极控制电压产生器是被配置为向(一个或多个)漏极选择层级处的存储器膜50中提供电荷注入的控制电路的一部分。漏极选择栅极控制电压产生器可以包括被配置为生成目标串偏置电压V_tgt的目标串偏置电压源电路、被配置为生成相邻串偏置电压V_ns的相邻串偏置电压源电路、以及被配置为生成通过偏置电压V_pass的通过偏置电压源电路。相邻串偏置电压V_ns与通过偏置电压V_pass不同。控制电路可以进一步包括被配置为生成编程漏极偏置电压的编程漏极偏置电压电路以及地址解码器与交换电路。地址解码器与交换电路可以被配置为将目标串偏置电压V_tgt路由至选择的漏极选择栅极电极46DS；将相邻串偏置电压V_ns路由至与漏极选择层级隔离结构72的第一漏极选择层级隔离结构721接触的第一未选择的漏极选择栅极电极46D1，漏极选择层级隔离结构72的第一漏极选择层级隔离结构721与选择的漏极选择栅极电极46DS接触；将通过偏置电压V_pass路由至第二未选择的漏极选择栅极电极46D2，该第二未选择的漏极选择栅极电极46D2与选择的漏极选择栅极电极46DS通过至少一个串(诸如，另一第一未选择的相邻串)横向间隔开；以及将编程漏极偏置电压路由至被选择的漏极选择栅极电极46DS横向环绕的选择的存储器堆叠结构55S内的竖直半导体沟道60。
在一个实施例中，相邻串偏置电压V_ns可以在编程偏置电压的101％至150％的范围内，并且通过偏置电压V_pass可以在编程偏置电压的20％至50％的范围内。
在一个实施例中，三维存储器设备可以进一步包括一对电介质材料部分(诸如绝缘间隔件74)，其沿着第一水平方向hd 1横向延伸并且位于交替堆叠(32、42)的任一侧上。导电层46可以包括在一对电介质材料部分74之间横向延伸的字线导电层46W。漏极选择层级隔离结构72位于一对电介质材料部分74之间，并且沿着第一水平方向hd l横向延伸，并且横向分离漏极选择栅极电极46D。漏极选择层级隔离结构72中的每一个总体上沿着第一水平方向hd l延伸，并且包括一对长展侧壁。一对长展侧壁中的每一个包括平面侧壁(其可以接触漏极选择栅极电极)和凹入的竖直侧壁的交替序列。凹入的竖直侧壁中的每一个接触存储器堆叠结构55中的相应的一个的凸出的竖直侧壁。
参考图14A、图14B和图15，在本公开的一个实施例中，三维存储器设备包括位于衬底(9、10)之上的绝缘层36和导电层46的交替堆叠(32、46)。导电层46包含位于字线导电层46W之上的漏极选择栅极电极46。存储器堆叠结构55延伸穿过交替堆叠(32、46)。存储器堆叠结构55中的每一个包含环绕竖直半导体沟道60的存储器膜50。存储器堆叠结构55布置成多个串(S0、S1、S2、S3)，其在漏极选择栅极电极46D层级处被漏极选择层级隔离结构72横向间隔开。至少一行存储器堆叠结构55被相应的漏极选择栅极电极46D部分地环绕。漏极区63接触竖直半导体沟道60中的相应的一个的顶端。位线108被电短接至漏极区63的相应的子集，使得每个位线108被电短接至每个相邻串对(例如，(S1，S2)、(S2，S3)等)中的仅一个漏极区63。然而，每个位线108被电短接至第一存储器块400中的多于一个的漏极区63。
在一个实施例中，一对电介质材料部分74在后侧沟槽79中沿着第一水平方向hd 1(例如，字线方向)横向延伸，并且位于交替堆叠(32、46)的任一侧上，以将第一存储器块400与邻近的存储器块分开。
在一个实施例中，每个位线108被电短接至第一存储器块400中的两个漏极区63，字线导电层46在一对电介质材料部分74之间的第一存储器块400中横向延伸。
在一个实施例中，漏极选择层级隔离结构72位于一对电介质材料部分74之间的第一存储器块400中。漏极选择层级隔离结构沿着第一水平方向hd l横向地延伸，并且横向地分离漏极选择栅极电极46D和多个串(S0-S3)，但是不分离字线导电层46。
在一个实施例中，至少一行存储器堆叠结构55直接接触多个串(S0-S3)的每一个中的漏极选择层级隔离结构72中的相应的一个，漏极选择层级隔离结构72中的每一个包括一对长展侧壁，并且一对长展侧壁中的每一个包括平面侧壁和凹入的竖直侧壁的交替序列。凹入的竖直侧壁中的每一个直接接触存储器堆叠结构55中的相应的一个。
尽管前述内容是指特定的优选实施例，但是应当理解，本公开内容不限于此。本领域普通技术人员将想到，可以对所公开的实施例进行各种修改，并且这些修改旨在落入本公开的范围内。假定在不是彼此替代的所有实施例之间具有兼容性。词“包含”或“包括”涵盖所有实施例，其中词“基本上由……组成”或词“由……组成”替代词“包含”或“包括”，除非另有明确说明。在本公开中示出采用特定结构和/或配置的实施例的情况下，应理解，本公开可以利用功能上等效的任何其他兼容结构和/或配置实践，只要没有明确禁止这种替代或本领域普通技术人员已知这种替代不可能。本文引用的所有出版物、专利申请和专利均通过引用全文并入本文。

Claims (22)

1.一种操作三维存储器设备的方法，其包含：
提供三维存储器设备，其包括位于衬底之上的绝缘层和导电层的交替堆叠，以及延伸穿过所述交替堆叠的存储器堆叠结构，其中：
所述存储器堆叠结构中的每一个包括环绕竖直半导体沟道的存储器膜；
所述导电层包括位于字线导电层之上的漏极选择栅极电极；
所述存储器堆叠结构布置成多个串，所述多个串在所述漏极选择栅极电极的层级处通过漏极选择层级隔离结构横向间隔开；
至少一行存储器堆叠结构被所述多个串中的每一个中的相应的漏极选择栅极电极部分环绕；并且
所述至少一行存储器堆叠结构直接接触所述多个串中的每一个中的所述漏极选择层级隔离结构中的相应的一个；
向选择的漏极选择栅极电极施加目标串偏置电压，所述选择的漏极选择栅极电极部分环绕第一行存储器堆叠结构，所述第一行存储器堆叠结构直接接触所述漏极选择隔离结构中的第一漏极选择隔离结构；以及
向与所述漏极选择层级隔离结构中的所述第一漏极选择层级隔离结构接触的第一未选择的漏极选择栅极电极施加相邻串偏置电压，所述相邻串偏置电压具有比所述目标串偏置电压大的量值。
2.根据权利要求1所述的方法，其中：
选择的存储器堆叠结构位于所述第一行存储器堆叠结构中，并且直接接触所述漏极选择隔离结构中的所述第一漏极选择隔离结构；
所述选择的存储器堆叠结构位于所述多个串中的选择的串中；
所述第一未选择的漏极选择栅极电极位于第一相邻串中，所述第一相邻串邻近所述选择的串并且通过所述漏极选择隔离结构中的所述第一漏极选择隔离结构与所述选择的串分离；
所述选择的漏极选择栅极电极在漏极选择层级中部分环绕所述选择的存储器堆叠结构；
通过所述目标串偏置电压，将电荷注入到所述选择的存储器堆叠结构中的存储器膜的与所述选择的漏极选择栅极电极接触的第一部分中；并且
通过所述相邻串偏置电压，将电荷注入到所述选择的存储器堆叠结构中的所述存储器膜的与所述漏极选择隔离结构中的所述第一漏极选择隔离结构接触的第二部分中。
3.根据权利要求2所述的方法，进一步包括：
向第二未选择的漏极选择栅极电极施加通过偏置电压，所述第二未选择的漏极选择栅极电极与所述选择的漏极选择栅极电极通过至少所述第一相邻串横向地间隔开；以及
向漏极区施加编程漏极偏置电压，所述漏极区与所述选择的存储器堆叠结构内的竖直半导体沟道接触，
其中所述相邻串偏置电压大于所述通过偏置电压。
4.根据权利要求3所述的方法，其中：
所述相邻串偏置电压在所述目标串偏置电压的101％至150％的范围内；并且
所述通过偏置电压在所述目标串偏置电压的20％至50％的范围内。
5.根据权利要求3所述的方法，其中：
所述目标串偏置电压在9V至30V的范围内；
所述相邻串偏置电压在9.5V至45V的范围内；
所述通过偏置电压在3V至22.5V的范围内；并且
所述编程漏极偏置电压在-1V至2V的范围内。
6.根据权利要求1所述的方法，其中：
所述三维存储器设备进一步包含一对电介质材料部分，所述一对电介质材料部分沿着第一水平方向横向延伸并且位于所述交替堆叠的任一侧上以将含有所述选择的存储器串和所述相邻存储器串的选择的存储器块与邻近的存储器块分离；
所述字线导电层在所述一对电介质材料部分之间的所述选择的存储器块中横向延伸；
所述漏极选择层级隔离结构位于所述一对电介质材料部分之间的所述选择的存储器块中；并且
所述漏极选择层级隔离结构横向分离漏极选择栅极电极和所述多个串，但是不分离所述字线导电层。
7.根据权利要求6所述的方法，其中：
所述漏极选择层级隔离结构中的每一个沿着所述第一水平方向横向延伸，并且包括一对长展侧壁；
所述一对长展侧壁中的每一个包括平面侧壁和凹入的竖直侧壁的交替序列；并且
所述凹入的竖直侧壁中的每一个直接接触所述存储器堆叠结构中的相应的一个。
8.根据权利要求2所述的方法，其中所述三维存储器设备进一步包含：
漏极区，其接触所述竖直半导体沟道中的相应的一个的顶端；以及
位线，其电短接所述漏极区的相应子集，以使得每个位线在每个相邻串对之间仅电短接至一个漏极区，并且每个位线在每个存储器块中电短接至多于一个的漏极区。
9.根据权利要求8所述的方法，进一步包含：向电连接到竖直半导体沟道的每个位线施加相邻串抑制电压，所述竖直半导体沟道在电荷注入到所述选择的存储器堆叠结构的所述存储器膜期间穿过所述第一未选择的漏极选择栅极电极，其中所述相邻串抑制电压与所述通过偏置电压之间的电压差小于引起电荷隧穿穿过所述存储器堆叠结构内的存储器膜的临界电压。
10.根据权利要求9所述的方法，其中：
所述选择的漏极选择栅极电极接触所述漏极选择层级隔离结构中的第二漏极选择层级隔离结构；
附加的第一未选择的漏极选择栅极电极接触所述漏极选择层级隔离结构中的所述第二漏极选择层级隔离结构；
所述方法进一步包含：向电连接到竖直半导体沟道的每个位线施加所述相邻串抑制电压，所述竖直半导体沟道在电荷注入到所述选择的存储器堆叠结构内的所述存储器膜期间穿过所述附加的第一未选择的漏极选择栅极电极。
11.根据权利要求9所述的方法，进一步包含向连接到未选择的存储器堆叠结构的竖直半导体沟道的每个位线施加选择的串抑制电压，所述未选择的存储器堆叠结构的所述竖直半导体沟道穿过所述选择的漏极选择栅极电极，其中所述选择的串抑制电压大于所述编程漏极偏置电压并且防止所述未选择的存储器堆叠结构内的电荷隧穿。
12.根据权利要求9所述的方法，进一步包含向连接到附加的存储器堆叠结构的竖直半导体沟道的每个位线施加所述编程漏极偏置电压，所述附加的存储器堆叠结构的所述竖直半导体沟道穿过所述选择的漏极选择栅极电极。
13.根据权利要求1所述的方法，其中：
所述目标串偏置电压作为多个脉冲被施加到所述选择的漏极选择栅极电极；并且
所述相邻串偏置电压作为多个脉冲被施加到所述第一未选择的漏极选择栅极电极。
14.根据权利要求2所述的方法，其中在所述选择的存储器堆叠结构中的所述存储器膜的位于所述漏极选择层级处的部分内引起电荷捕获，而所述导电层中的字线导电层被电偏置为不会引起电荷随穿穿过所述选择的存储器堆叠结构中的所述存储器膜的电压。
15.根据权利要求14所述的方法，进一步包含：在随后的编程操作中，将电荷存储在所述选择的存储器堆叠结构中的所述存储器膜内的存储器元件中，或者在随后的读取操作中，读取所述选择的存储器堆叠结构中的所述存储器膜内的存储器元件中的电荷。
16.根据权利要求1所述的方法，其中：
所述三维存储器设备包含单片三维NAND存储器设备；
所述导电层包含或电连接到所述单片三维NAND存储器设备的相应字线；
所述衬底包括硅衬底；
所述单片三维NAND存储器设备包括在所述硅衬底之上的单片三维NAND串的阵列；
所述单片三维NAND串的阵列的第一器件层级中的至少一个存储器单元位于所述单片三维NAND串的阵列的第二器件层级中的另一存储器单元之上；
所述硅衬底含有集成电路，所述集成电路包含位于其上的用于所述存储器设备的驱动器电路；
所述字线导电层包含多个控制栅极电极，所述多个控制栅极电极具有基本上平行于所述衬底的所述顶表面延伸的条带形状，所述多个控制栅极电极至少包含位于所述第一器件层级中的第一控制栅极电极和位于所述第二器件层级中的第二控制栅极电极；
所述单片三维NAND串的阵列包含：
多个半导体沟道，其中所述多个半导体沟道中的每一个的至少一个端部基本上垂直于所述衬底的顶表面延伸；以及
多个电荷存储元件，每个电荷存储元件邻近所述多个半导体沟道中的相应的一个定位。
17.一种三维存储器设备，其包含：
位于衬底之上的绝缘层和导电层的交替堆叠，其中所述导电层包含位于字线导电层之上的漏极选择栅极电极：
延伸穿过所述交替堆叠的存储器堆叠结构，其中所述存储器堆叠结构中的每一个包含环绕竖直半导体沟道的存储器膜，所述存储器堆叠结构布置成多个串，所述多个串在所述漏极选择栅极电极的层级处通过漏极选择层级隔离结构横向间隔开，并且至少一行存储器堆叠结构被相应的漏极选择栅极电极部分环绕；
漏极区，其接触所述竖直半导体沟道中的相应一个的顶端；以及
位线，其电短接所述漏极区的相应子集，以使得每个位线在每个相邻串对之间仅电短接至一个漏极区，并且每个位线在第一存储器块中电短接至多于一个的漏极区。
18.根据权利要求17所述的三维存储器设备，进一步包含一对电介质材料部分，所述一对电介质材料部分沿着第一水平方向横向延伸并且位于所述交替堆叠的任一侧上以将所述第一存储器块与邻近的存储器块分离。
19.根据权利要求18所述的三维存储器设备，其中：
每个位线电短接至所述第一存储器块中的两个漏极区；
所述字线导电层在所述一对电介质材料部分之间的所述第一存储器块中横向延伸；
所述漏极选择层级隔离结构位于所述一对电介质材料部分之间的所述第一存储器块中；
所述漏极选择层级隔离结构沿着所述第一水平方向横向延伸，并且横向分离漏极选择栅极电极和所述多个串，但是不分离所述字线导电层；
至少一行存储器堆叠结构直接接触所述多个串中的每一个中的所述漏极选择层级隔离结构中的相应的一个；
所述漏极选择层级隔离结构中的每一个包括一对长展侧壁；
所述一对长展侧壁中的每一个包括平面侧壁和凹入的竖直侧壁的交替序列；并且
所述凹入的竖直侧壁中的每一个直接接触所述存储器堆叠结构中的相应的一个。
20.一种三维存储器设备，其包含：
位于衬底之上的绝缘层和导电层的交替堆叠和延伸穿过所述交替堆叠的存储器堆叠结构，其中所述存储器堆叠结构中的每一个包含环绕竖直半导体沟道的存储器膜，其中所述存储器堆叠结构布置成多个串，所述多个串在漏极选择层级处通过漏极选择层级隔离结构横向间隔开，并且其中至少一行存储器堆叠结构直接接触所述多个串的每一个中的所述漏极选择层级隔离结构中的相应的一个；以及
控制电路，其被配置为在所述漏极选择层级处向所述存储器膜提供电荷注入，其中所述控制电路包含：
目标串偏置电压源电路，其被配置为产生目标串偏置电压；
相邻串偏置电压源电路，其被配置为产生相邻串偏置电压；
通过偏置电压源电路，其被配置为产生通过偏置电压，其中所述相邻串偏置电压与所述通过偏置电压不同；
编程漏极偏置电压电路，其被配置为产生编程漏极偏置电压；以及
地址解码器与交换电路，其被配置为：
将所述目标串偏置电压路由至选择的漏极选择栅极电极；
将所述相邻串偏置电压路由至与所述漏极选择层级隔离结构中的第一漏极选择层级隔离结构接触的第一未选择的漏极选择栅极电极，所述漏极选择层级隔离结构中的第一漏极选择层级隔离结构接触所述选择的漏极选择栅极电极；
将所述通过偏置电压路由至第二未选择的漏极选择栅极电极，所述第二未选择的漏极选择栅极电极与所述选择的漏极选择栅极电极通过至少一个串横向间隔开；以及
将所述编程漏极偏置电压路由至被所述选择的漏极选择栅极电极横向环绕的选择的存储器堆叠结构内的竖直半导体沟道。
21.根据权利要求20所述的三维存储器设备，其中：
所述相邻串偏置电压在所述编程偏置电压的101％至150％的范围内；并且
所述通过偏置电压在所述编程偏置电压的20％至50％的范围内。
22.根据权利要求20所述的三维存储器设备，进一步包含一对电介质材料部分，所述一对电介质材料部分沿着第一水平方向横向延伸并且位于所述交替堆叠的任一侧上，
其中：
所述导电层包含在所述一对电介质材料部分之间横向延伸的字线导电层；
所述漏极选择层级隔离结构位于所述一对电介质材料部分之间，并且沿着所述第一水平方向横向延伸，并且横向分离漏极选择栅极电极；
所述漏极选择层级隔离结构中的每一个总体上沿着所述第一水平方向延伸，并且包括一对长展侧壁；
所述一对长展侧壁中的每一个包括平面侧壁和凹入的竖直侧壁的交替序列；并且
所述凹入的竖直侧壁中的每一个接触所述存储器堆叠结构中的相应的一个。
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