DE102020133486A1 - Nichtflüchtiger speicher mit doppelter ansteuerung - Google Patents

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Abstract

Eine Speichervorrichtung weist eine Vielzahl von Speicherzellen auf. Eine erste Speicherzelle der Vielzahl von Speicherzellen weist einen ersten Schreibtransistor auf, der ein erstes Schreib-Gate, eine erste Schreib-Source und einen ersten Schreib-Drain aufweist. Ein erster Lesetransistor weist ein erstes Lese-Gate, eine erste Lese-Source, einen ersten Lese-Drain und ein erstes Körpergebiet, das die erste Lese-Source vom ersten Lese-Drain trennt, auf. Die erste Lese-Source ist mit der ersten Schreib-Source gekoppelt. Ein erster Kondensator weist eine erste obere Kondensatorplatte, die mit dem ersten Schreib-Drain gekoppelt ist, und eine erste untere Kondensatorplatte, die mit dem ersten Körpergebiet des ersten Lesetransistors gekoppelt ist, auf.

Description

  • QUERVERWEIS AUF VERWANDTE ANMELDUNG
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Anmeldung Nummer 63/031,035 , die am 28. Mai 2020 eingereicht wurde und deren Inhalte hier durch Rückbezug in ihrer Gänze aufgenommen sind.
  • STAND DER TECHNIK
  • Ein Halbleiterspeicher stellt eine elektronische Datenspeichervorrichtung dar, die häufig als Computerspeicher verwendet und auf einer Halbleiter-basierten integrierten Schaltung implementiert wird. Halbleiterspeicher werden in vielen verschiedenen Typen und Technologien hergestellt. Ein Halbleiterspeicher weist viel schnellere Zugriffszeichen auf als andere Typen von Datenspeichertechnologien. Zum Beispiel kann ein Byte von Daten oft innerhalb von wenigen Nanosekunden in einen Halbleiterspeicher geschrieben oder aus ihm gelesen werden, während Zugriffszeiten für einen rotierenden Speicher, wie z.B. Festplatten, im Bereich von Millisekunden liegen. Unter anderem aus diesen Gründen wird ein Halbleiterspeicher neben anderen Verwendungen als ein primärer Speichermechanismus für Computerspeicher verwendet, um Daten, an denen der Rechner gegenwärtig arbeitet, aufzubewahren.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten aus der nachstehenden ausführlichen Beschreibung verstanden, wenn sie zusammen mit den begleitenden Figuren gelesen wird. Es ist zu beachten, dass gemäß dem Standardverfahren in der Branche verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein
    • 1 zeigt eine schematische Darstellung einiger Ausführungsformen einer Speicherzelle mit zwei Transistoren.
    • 2 zeigt eine Querschnittsansicht einiger Ausführungsformen einer Speicherzelle, die über einem Halbleitersubstrat angeordnet ist und mit der schematischen Darstellung von 1 übereinstimmt.
    • 3 zeigt eine schematische Darstellung einiger Ausführungsformen eines Arrays, das acht Zwei-Transistor-Speicherzellen aufweist.
    • 4 zeigt eine Querschnittsansicht einiger Ausführungsformen von acht Zwei-Transistor-Speicherzellen, die über einem Halbleitersubstrat angeordnet sind und mit der schematischen Darstellung von 3 übereinstimmen.
    • 5 zeigt eine schematische Darstellung einiger Ausführungsformen eines Arrays, das sechzehn Zwei-Transistor-Speicherzellen aufweist.
    • 6 bis 8 zeigen eine Querschnittsansicht und verschiedene perspektivische Schnittansichten einiger Ausführungsformen eines Arrays von Zwei-Transistor-Speicherzellen, die mit der schematischen Darstellung von 5 übereinstimmen.
    • 9 bis 29 zeigen eine Reihe von Querschnitts- und perspektivischen Ansichten, die gemeinsam einen Herstellungsablauf zum Fertigen einer Speichervorrichtung veranschaulichen.
    • 30 zeigt ein Ablaufdiagramm, das einen Herstellungsablauf gemäß einigen Ausführungsformen zeigt.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die vorliegende Offenbarung stellt viele verschiedene Ausführungsformen, oder Beispiele, zum Implementieren verschiedener Merkmale dieser Offenbarung bereit. Konkrete Beispiele von Komponenten und Anordnungen sind nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese stellen selbstverständlich lediglich Beispiele dar und sind nicht im beschränkenden Sinne gedacht. Zum Beispiel kann das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der nachstehenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet werden, und kann ebenfalls Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet werden können, so dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt stehen. Außerdem kann die vorliegende Offenbarung Bezugsnummern und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung geschieht zum Zweck der Einfachheit und Klarheit und sie schreibt an sich keine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Ausgestaltungen vor.
  • Außerdem können hierin Begriffe, die sich auf räumliche Relativität beziehen, wie z.B. „unterhalb“, „unter“, „unterer“, „oberhalb“, „oberer“ und dergleichen, zur Erleichterung der Besprechung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen Element oder Merkmal (zu anderen Elementen oder Merkmalen), wie in den Figuren dargestellt, zu beschreiben. Die Begriffe, die räumliche Relativität betreffen, sollen verschiedene Ausrichtungen der verwendeten oder betriebenen Vorrichtung zusätzlich zu der in den Figuren dargestellten Ausrichtung umfassen. Die Vorrichtung kann auf eine andere Weise ausgerichtet sein (um 90 Grad gedreht oder anders ausgerichtet) und die hier verwendeten Bezeichnungen, die räumliche Relativität betreffen, können gleichermaßen dementsprechend ausgelegt werden.
  • 1 zeigt ein Beispiel für eine schematische Darstellung einer Speicherzelle 100 gemäß einigen Ausführungsformen. Die Speicherzelle 100 weit zwei Transistoren - nämlich einen Schreibtransistor 102 und einen Lesetransistor 104 - und einen Kondensator 106 auf, die betriebsfähig gekoppelt sind, wie dargestellt. Insbesondere weist der Schreibtransistor 102 ein Schreib-Gate (G1), eine Schreib-Source (S1), einen Schreib-Drain (D1) und ein Schreibkörpergebiet (B1), das die Schreib-Source (S1) vom Schreib-Drain (D1) trennt, auf. Der Lesetransistor 104 weist ein Lese-Gate (G2), eine Lese-Source (S2), einen Lese-Drain (D2) und ein Lesekörpergebiet (B2), das die Lese-Source (S2) vom Lese-Drain (D2) trennt, auf. Die Lese-Source (S2) ist mit der Schreib-Source (S1) gekoppelt, wobei beide mit einer Schreibbitleitung (WBL) 108 gekoppelt sind. Der Kondensator 106 weist eine obere Kondensatorplatte (C1), die mit dem Schreib-Drain (D1) gekoppelt ist, und eine untere Kondensatorplatte (C2), die mit dem Körpergebiet (B2) des Lesetransistors 104 gekoppelt ist, auf. Ein Kondensatordielektrikum (Cox) trennt die obere Kondensatorplatte (C1) von der unteren Kondensatorplatte (C2). Es versteht sich, dass die hier verwendete Namenskonvention von „Source“ und „Drain“ etwas willkürlich ist und diese Begriffe in anderen Ausführungsformen ausgetauscht und/oder alternativ als Source-/Draingebiete bezeichnet werden können.
  • Eine Schreibwortleitung (WWL) 110 ist mit dem Schreib-Gate (G1) gekoppelt. Eine Schreibvorspannungsschaltung 112 ist mit der Schreibbitleitung WBL 108 und der Schreibwortleitung WWL 110 gekoppelt. Die Schreibvorspannungsschaltung 112 ist ausgelegt, um verschiedene vorgegebene Ladungsmengen im Kondensator 106 zu schreiben/speichern, wobei die vorgegebenen Mengen gespeicherter Ladung einen Spannungsschwellenwert des Lesetransistors 104 derart einstellen, dass er einem von mindestens zwei vorgegebenen Datenzuständen entspricht. Eine Lesewortleitung (RWL) 114 ist mit dem Lese-Gate (G2) gekoppelt, und eine Lesebitleitung (RBL) 116 ist mit dem Lese-Drain (D2) gekoppelt. Eine Leseschaltung 118 ist mit der RWL 114 und der RBL 116 gekoppelt. Die Leseschaltung 118 ist ausgelegt, um einen in der Speicherzelle 110 gespeicherten Datenzustand zu bestimmen, indem bestimmt wird, ob der Spannungsschwellenwert, der durch die im Kondensator 106 gespeicherte Ladungsmenge eingestellt ist, größer oder kleiner ist als ein vorgegebener Spannungsschwellenwert.
  • In einigen Ausführungsformen (siehe Tabelle 1 unten) können die Speicherzelle 100, die Schreibvorspannungsschaltung 112 und die Leseschaltung 118 ausgelegt sein, so dass ein einzelnes Datenbit, das entweder ein „o“-Datenzustand oder ein „1“-Datenzustand ist, in der Speicherzelle 100 gespeichert wird. In anderen Ausführungsformen (siehe Tabelle 2 unten) können die Speicherzelle 100, die Schreibvorspannungsschaltung 112 und die Leseschaltung 118 ausgelegt sein, so dass mehrere Datenbits (z.B. zwei oder mehr Bits von Daten) in der Speicherzelle 100 gespeichert werden.
  • Tabelle 1 zeigt einige Ausführungsformen davon, wie die Schreibvorspannungsschaltung 112 und die Leseschaltung 118 die WBL 108, die WWL 110, die RWL 114 und die RBL 116 vorspannen können, um ein einzelnes Bit (z.B. entweder einen „o“-Zustand oder einen „1“-Zustand) in die Speicherzelle 100 zu schreiben und die verschiedenen Datenzustände aus der Speicherzelle 100 zu lesen. Tabelle 1 - Beispiele für Vorspannungsbedingungen für Einzelbit-Lese-/Schreibvorgänge
    WWL WBL RWL RBL
    Einzelbit „0“ Vdd Gnd Gnd Gnd/Float
    Einzelbit „1“ Vdd Vwrite Gnd Gnd/Float
    Lesen Gnd Gnd Vread Vdd
  • Wie vorstehend erwähnt, kann im Allgemeinen die im Kondensator 106 gespeicherte Ladungsmenge auf einen von verschiedenen vorgegebenen Ladezuständen eingestellt werden, die die Schwellenspannung des Lesetransistors 104 auf eine von verschiedenen vorgegebenen Schwellenspannungen einstellen, wobei die verschiedenen vorgegebenen Schwellenspannungen verschiedenen Datenzuständen entsprechen. Zum Beispiel kann in einigen Ausführungsformen die Speicherzelle 100 ein Einzelbit speichern, das entweder eine „0“ oder eine „1“ ist. Um daher in Tabelle 1 ein Einzelbit „0“ zu schreiben, wird die WWL 110 auf Vdd angesteuert, um den Schreibtransistor 102 zu aktivieren, und während die WWL 110 auf Vdd gehalten wird, wird die WBL 108 auf Masse gebracht, was Ladung vom Kondensator 106 entfernt und entsprechend die an den Körper (B2) des Lesetransistors 104 angelegte Körpervorspannung verringert. Die WWL 110 wird dann deaktiviert (z.B. auf Masse gebracht), so dass die Niedrigladungsbedingung am Kondensator 106 in einer nichtflüchtigen Weise verbleibt. Um dagegen ein Einzelbit „1“ in die Speicherzelle 100 zu schreiben, wird die WWL 110 auf Vdd angesteuert, um den Schreibtransistor 102 zu aktivieren, und gleichzeitig wird die WBL 108 auf Vwrite gehalten (z.B. Vdd oder eine andere geeignete Spannung), was Ladung dem Kondensator 106 hinzufügt und entsprechend die an den Körper (B2) des Lesetransistors 104 angelegte Körpervorspannung erhöht. Die WWL 110 wird dann deaktiviert (z.B. auf Masse gebracht), so dass dieser Hochladungszustand am Kondensator 106 in einer nichtflüchtigen Weise verbleibt. Da sich der Spannungsschwellenwert des Lesetransistors 104 auf der Grundlage seiner Körpervorspannung (und daher der im Kondensator 106 gespeicherten Ladung) ändert, weist der Lesetransistor 104 verschiedene Schwellenspannungen für den „o“-Datenzustand und den „1“-Datenzustand auf. Daher werden für eine Leseoperation die WWL 110 und die WBL 108 geerdet, die RWL 114 wird auf eine Vread-Spannung (z.B. eine hohe Spannung) angesteuert, um den Lesetransistor 104 selektiv zu aktivieren, und die RBL 116 wird auf VDD angesteuert. Bei diesen Vorspannungsbedingungen basiert die Source/Drainspannung über dem Lesetransistor 104 (und/oder der Betrag des durch den Lesetransistor 104 fließenden Stroms) darauf, wie die Beziehung der Vread-Spannung mit dem Spannungsschwellenwert des Lesetransistors (und daher auch mit der an den Lesetransistor 104 angelegten Körpervorspannung und der im Kondensator 106 gespeicherten Ladungsmenge) aussieht. Wenn daher eine kleine Ladungsmenge im Kondensator 106 gespeichert ist (z.B. eine logische „0“ und kleine Körpervorspannung), ist der Spannungsschwellenwert des Lesetransistors 104 größer als Vread, und es fließt kleiner oder keiner Strom über den Lesetransistor 104 während der Leseoperation. Wenn dagegen eine große Ladungsmenge im Kondensator 106 gespeichert ist (z.B. eine logische „1“ und große Körpervorspannung), ist der Spannungsschwellenwert des Lesetransistors 104 kleiner als Vread, und es fließt mehr Strom über den Lesetransistor 104 während der Leseoperation. Die Leseschaltung 118 kann die Vorspannung zwischen der Lese-Source S2 und dem Lese-Drain D2 messen (und/oder kann den Strom zwischen der Lese-Source S2 und dem Lese-Drain D2 messen), um zu bestimmen, ob ein „o“-Datenzustand oder ein „1“-Datenzustand in der Speicherzelle 100 gespeichert wurde.
  • Tabelle 1 zeigt ein Beispiel, wie die Schreibvorspannungsschaltung 112 und die Leseschaltung 118 in anderen Ausführungsformen die WBL 108, die WWL 110, die RWL 114 und die RBL 116 vorspannen können, um einen Mehrbitzustand in die Speicherzelle 100 zu schreiben und die verschiedenen Datenzustände aus der Speicherzelle 100 zu lesen. Tabelle 2- Beispiele für Vorspannungsbedingungen für Mehrbit-Lese-/Schreibvorgänge
    WWL WBL RWL RBL
    Schreiben von Doppelbit „00“ Vdd Gnd Gnd Gnd/Float
    Schreiben von Doppelbit „11“ Vdd Vwrite Gnd Gnd/Float
    Schreiben von Doppelbit „01“ Vdd Vwrite x k1 Gnd Gnd/Float
    Schreiben von Doppelbit „10“ Vdd Vwrite x k2 Gnd Gnd/Float
    Lesen Gnd Gnd Vread Vdd
  • Tabelle 2 zeigt ein anderes Beispiel für Vorspannungsbedingungen, die angewendet werden können, um mehrere Bits in der Speicherzelle zu einem gegebenen Zeitpunkt zu speichern. In diesem Beispiel speichert die Speicherzelle zwei Bits zu einem gegebenen Zeitpunkt, die vier Datenzustände repräsentieren, aber es versteht sich, dass im Allgemeinen eine beliebige Anzahl von Bits gespeichert werden kann. In diesem Beispiel kann k1 zum Beispiel 1/3 sein, und k2 kann zum Beispiel 2/3 sein, aber andere Werte sind ebenfalls möglich, um einen geeigneten Abstand zwischen verschiedenen Schreibdatenzuständen bereitzustellen.
  • Unter Bezugnahme auf 2 ist eine Querschnittsansicht einer Speicherzelle 200 zu sehen, die über einem Halbleitersubstrat 202 angeordnet ist. Die Speicherzelle 200 von 2 stimmt mit der schematischen Darstellung von 1 überein, und weist daher einen Schreibtransistor 102, einen Lesetransistor 104 und einen Kondensator 106, die betriebsfähig gekoppelt sind, wie in 1 beschrieben. Es versteht sich, dass die schematische Darstellung von 1 in verschiedenen Formen manifestieren kann und die Implementierung von 2 verschiedene Vorteile aus der Perspektive der Leistungsfähigkeit und Herstellung bietet, aber ein nicht beschränkendes Beispiel darstellt, wie die schematische Darstellung von 1 implementiert werden kann.
  • Wie in 2 gezeigt, sind diese Komponenten der Speicherzelle 200 auf einem Halbleitersubstrat 202 angeordnet. Das Halbleitersubstrat 202 kann sich als einkristallines Siliziumsubstrat, ein SOI-Substrat (Halbleiter auf einem Isolator) oder ein anderes Substrat manifestieren; und kann mehrere Substrate und/oder Interconnect-Strukturen aufweisen, die übereinander gestapelt sind.
  • Wie dargestellt, weist die Speicherzelle 200 ein Körpergebiet 204 auf, das ein Halbleitermaterial, wie z.B. Indium-Gallium-Zinkoxid (IGZO), Indium-Zinnoxid (ITO), Indium-Wolfram-Zinkoxid (IWZO) und/oder Kanalmaterialien mit niedrigem Ausschaltstrom über die Temperatur, die über einer oberen Fläche des Halbleitersubstrats 202 angeordnet sind, auf. Das Körpergebiet 204 kann dem Körper (B1) des Schreibtransistors 102, dem Körper (B2) des Lesetransistors 104 und der unteren Kondensatorplatte (C2) des Kondensators 106 entsprechen.
  • Eine Schreibwortleitung WWL 110 erstreckt sich entlang einer ersten Seite des Körpergebiets 204, aber die WWL 1010 ist von der ersten Seite des Körpergebiets 204 durch ein Schreibwortleitungs-Gatedielektrikum 206 getrennt. Eine Lesebitleitung (RBL) 116 erstreckt sich entlang einer zweiten Seite des Körpergebiets 204, die der ersten Seite gegenüberliegt, und ist mit dem Körpergebiet 204 gekoppelt. Eine Schreibbitleitung (WBL) 108 ist zwischen der oberen Fläche des Halbleitersubstrats 202 und einer unteren Fläche des Körpergebiets 204 angeordnet, und ist zwischen der WWL 110 und der RBL 116 angeordnet. Eine Lesewortleitung (RWL) 114 ist auch zwischen einer oberen Fläche des Halbleitersubstrats 202 und der unteren Fläche des Körpergebiets 204 angeordnet, und ist zwischen der WBL 108 und der RBL 116 angeordnet. Die RWL 114 ist von der unteren Fläche des Körpergebiets 204 durch ein Lesewortleitungs-Gatedielektrikum 208 getrennt.
  • In einigen Ausführungsformen können das Schreibwortleitungs-Gatedielektrikum 206 und das Lesewortleitungs-Gatedielektrikum 208 ein dielektrisches Material, wie z.B. Siliziumdioxid oder ein High-k-Dielektrikum, wie z.B. Hafniumoxid (HfO2), aufweisen. In einigen Ausführungsformen weisen die WWL 110, die RBL 116, die WBL 108 und die RWL 114 ein Metall, wie z.B. unter anderem Wolfram (W), Kupfer (Cu), Aluminium (AI), Titannitrid (TiN) oder Tantalnitrid (TaN) oder ein CMOS-Kontaktmetall; dotiertes Polysilizium; oder ein anderes leitfähiges Material auf.
  • Der Kondensator 106 ist über einer oberen Fläche des Körpergebiets 204 angeordnet und ist zwischen der WWL 110 und der RBL 116 angeordnet. Der Kondensator 106 ist ausgelegt, um variierende Ladungszustände entsprechend variierenden Datenzuständen im Körpergebiet 204 selektiv zu speichern. Insbesondere kann der Kondensator 106 eine obere Kondensatorplatte (C1) 210, die mit dem Drain (D1) 230 des Schreibtransistors 102 gekoppelt ist, eine untere Kondensatorplatte (C2), die dem Körpergebiet 204 entspricht, und ein Kondensatordielektrikum 212, das zwischen der oberen Kondensatorplatte (C1) und der unteren Kondensatorplatte (C2) angeordnet ist, aufweisen. Die obere Kondensatorplatte 210 und der Drain (D1) 230 des Schreibtransistors 102 können unter anderem ein dotiertes Halbleitermaterial (z.B. p-dotiertes oder n-dotiertes Silizium) oder ein Metall, wie z.B. Wolfram (W), Kupfer (Cu), Aluminium (Al), Titannitrid (TiN) , Tantalnitrid (TaN) oder ein CMOS-Kontaktmetall aufweisen. Das Kondensatordielektrikum 212 kann Siliziumdioxid oder ein High-k-Dielektrikum aufweisen; und in einigen Ausführungsformen kann unter anderem Aluminiumoxid (Al2O3), Hafniumoxid (HfO2), Tantaloxid (Ta2O5), Zirkoniumoxid (ZrO2), Titanoxid (TiO2), Strontiumtitanoxid (SrTiO3) oder ein anderes High-k-Dielektrikumsmaterial aufweisen.
  • Dielektrische Gebiete (214, 216, 218, 220 und 222), wie z.B. Siliziumdioxid oder ein Low-k-Dielektrikum, können elektrische Isolation zwischen den leitfähigen Merkmalen innerhalb der Speicherzelle 200 bereitstellen. Weitere dielektrische Gebiete 224 und 226 können eine elektrische Isolation zwischen der Speicherzelle 200 und dem Substrat 202 und/oder zwischen der Speicherzelle 200 und zusätzlichen Speicherzellen, die über oder unter der Speicherzelle 200 gestapelt sind, bereitstellen. In einigen Ausführungsformen können die weiteren dielektrischen Gebiete 224 und 226 ein Nitrid, wie z.B. Siliziumnitrid oder Siliziumoxidnitrid, sein, aber sie können in anderen Ausführungsformen ein anderes dielektrisches Material sein, wie z.B. Siliziumdioxid, Siliziumkohlenstoffoxid oder andere.
  • In einigen Ausführungsformen erstreckt sich die Schreibwortleitung WWL 110 vertikal und durchgehend von einer oberen Fläche des Kondensators (z.B. der oberen Fläche von 210) zu einer unteren Fläche der Schreibbitleitung WBL 106 oder zu einer unteren Fläche der Lesewortleitung RWL 114. In einigen Ausführungsformen erstreckt sich die Lesebitleitung RBL 116 ebenfalls vertikal und durchgehend von einer oberen Fläche des ersten kapazitiven Elements (z.B. der Oberseite von 210) zu einer unteren Fläche der Schreibbitleitung WBL 106 oder zu einer unteren Fläche der Lesewortleitung RWL 114.
  • Obwohl 2 lediglich eine einzelne Speicherzelle 200 darstellt, versteht es sich, dass eine beliebige Anzahl von solchen Speicherzellen über der dargestellten Speicherzelle, links oder rechts von der dargestellten Speicherzelle oder sogar zwischen der dargestellten Speicherzellen und dem Substrat 202 „gestapelt“ werden kann. Einige nicht beschränkende Beispiele dafür, wie solche Speicherzellen angeordnet werden können, werden nun in 3 bis 8 dargestellt und beschrieben.
  • 3 zeigt eine schematische Zeichnung, die acht Speicherzellen aufweist, die in einem Abschnitt eines Speicherarrays aufgenommen sind, und 4 zeigt eine Querschnittsansicht von acht Speicherzellen, die mit der schematischen Darstellung von 3 übereinstimmen. 3-4 werden nun gleichzeitig im Kontext einer ersten Speicherzelle (z.B. 200-1-1), einer zweiten Speicherzelle (z.B. 200-1-2), einer dritten Speicherzelle (z.B. 200-0-1) und einer vierten Speicherzelle (z.B. 200-2-1) besprochen; aber es versteht sich, dass „erster“, „zweiter“, „dritter“, „vierter“ und dergleichen im Allgemeinen lediglich generische Bezeichner sind und diese Bezeichner im Allgemeinen verwendet werden können, um eine beliebige von Speicherzellen von 3 zu beschreiben, und/oder die verschiedenen Bezeichner in anderen Ausführungsformen umgruppiert oder ausgetauscht werden können. Jede der Speicherzellen in 3 kann der schematischen Darstellung und Funktionalität, die unter Bezug auf 1 beschrieben wurden, entsprechen und kann dem unter Bezug auf 2 beschriebenen Querschnitt entsprechen.
  • In 3-4 weist eine erste Speicherzelle 200-1-1 auf: einen ersten Schreibtransistor 102-1-1, der ein erstes Schreib-Gate WWL1 110-1, eine erste Schreib-Source WBL1A-1 und einen ersten Schreib-Drain 230-1-1 aufweist; und einen ersten Lesetransistor 104-1-1, der ein erstes Lese-Gate RWL1-1, eine erste Lese-Source WBL1A-1, einen ersten Lese-Drain RBL1 (116-1) und ein erstes Körpergebiet 204-1-1, das die erste Lese-Source vom ersten Lese-Drain trennt, aufweist. Die erste Lese-Source WBL1A-1 ist derselbe Knoten wie die erste Schreib-Source WBL1A-1. Ein erster Kondensator 106-1-1 weist eine erste obere Kondensatorplatte 210-1-1, die mit dem ersten Schreib-Drain 230-1-1 gekoppelt ist, und eine erste untere Kondensatorplatte 204-1-1, die dem ersten Körper des ersten Lesetransistors 104-1-1 entspricht, auf.
  • Eine zweite Speicherzelle 200-1-2 ist über der ersten Speicherzelle 200-1-1 angeordnet. Die erste Schreibwortleitung WWL1 erstreckt sich entlang der ersten Speicherzelle 200-1-1 und der zweiten Speicherzelle 200-1-2. Die zweite Speicherzelle 200-1-2 weist auf: einen zweiten Schreibtransistor 102-1-2, der ein zweites Schreib-Gate, das WWLi 110-1 entspricht, eine zweite Schreib-Source WBL1A-2 und einen zweiten Schreib-Drain 230-1-2 aufweist; und einen zweiten Lesetransistor 104-1-2, der ein zweites Lese-Gate RWL1-2, eine zweite Lese-Source WBL1A-2, einen zweiten Lese-Drain RBL1 und ein zweites Körpergebiet 204-1-2, das die zweite Lese-Source vom zweiten Lese-Drain trennt, aufweist. Die zweite Lese-Source WBL1A-2 ist derselbe Knoten wie die zweite Schreib-Source WBL1A-2. Ein zweiter Kondensator 106-1-2 weist eine zweite obere Kondensatorplatte 210-1-2, die mit dem zweiten Schreib-Drain 230-1-2 gekoppelt ist, und eine zweite untere Kondensatorplatte, die dem zweiten Körper 204-1-2 des zweiten Lesetransistors entspricht, auf. Eine zweite Schreibbitleitung WBL1A-2 ist zwischen der oberen Fläche des ersten kapazitiven Elements und einer unteren Fläche des zweiten Körpergebiets 204-1-2 angeordnet, und ist zwischen der ersten Schreibwortleitung WWL1 und der ersten Lesebitleitung RBL1 angeordnet. Eine zweite Lesewortleitung RWL1-2 ist zwischen der oberen Fläche des ersten kapazitiven Elements und der unteren Fläche des zweiten Körpergebiets 204-1-2 angeordnet, und ist zwischen der ersten Schreibwortleitung WWL1 und der ersten Lesebitleitung RBL1 angeordnet. Die zweite Lesewortleitung RWL1-2 ist von der unteren Fläche des zweiten Körpergebiets 204-1-2 durch ein zweites Lesewortleitungs-Gatedielektrikum 208 getrennt. Ein zweiter Kondensator 106-1-2 ist zwischen einer oberen Fläche des zweiten Körpergebiets 204-1-2 angeordnet, und ist zwischen der ersten Schreibwortleitung WWLiund der ersten Lesebitleitung RBL1 angeordnet. Der zweite Kondensator ist ausgelegt, um variierende Ladungszustände entsprechend variierenden Datenzuständen im zweiten Körpergebiet 204-1-2 selektiv zu speichern.
  • Eine dritte Speicherzelle 200-0-1 ist entlang der ersten Speicherzelle 200-1-1 (z.B. rechts von der ersten Speicherzelle 200-1-1 - in 3-4) angeordnet. Die dritte Speicherzelle 200-0-1 weist auf: einen dritten Schreibtransistor 102-0-1, der ein drittes Schreib-Gate WWLo, eine dritte Schreib-Source 230-1-1 und einen dritten Schreib-Drain WBL0B-1 aufweist; und einen dritten Lesetransistor 104-0-1, der ein drittes Lese-Gate RWL0-1, eine dritte Lese-Source WBLoB-1, einen dritten Lese-Drain RBL1 und ein drittes Körpergebiet 204-0-1, das die dritte Lese-Source WBL1A-1 vom dritten Lese-Drain RBL1 trennt, aufweist. Die dritte Lese-Source WBL0B-1 ist derselbe Knoten wie die dritte Schreib-Source. Ein dritter Kondensator 106-0-1 weist eine dritte obere Kondensatorplatte 210-0-1, die mit dem dritten Schreib-Drain 230-0-1 gekoppelt ist, und eine dritte untere Kondensatorplatte, die dem dritten Körper 204-0-1 des dritten Lesetransistors entspricht, auf. Die erste Lesebitleitung RBL1 erstreckt sich zwischen der ersten Speicherzelle 200-1-1 und der dritten Speicherzelle 200-0-1. Die erste Lesebitleitung RBL1 ist mit dem ersten Körpergebiet 204-1-1- und dem dritten Körpergebiet 204-0-1 gekoppelt. Die erste Speicherzelle 200-1-1 und die dritte Speicherzelle 200-0-1 sind Spiegelbilder voneinander um die erste Lesebitleitung RBLi.
  • Eine vierte Speicherzelle 200-2-1 ist entlang der ersten Speicherzelle 200-1-1 (z.B. links von der ersten Speicherzelle 200-1-1- in 3-4) angeordnet. Die vierte Speicherzelle 200-2-1 weist auf: ein viertes Körpergebiet 204-2-1, das über der oberen Fläche des Halbleitersubstrats 202 und an einer Seite der ersten Schreibwortleitung WWL1 gegenüber dem ersten Körpergebiet 204-1-1 angeordnet ist; eine zweite Lesebitleitung RBL2, die sich entlang einer Seite des vierten Körpergebiets 204-2-1, die vom ersten Körpergebiet 204-1-1 am weitesten entfernt liegt, erstreckt und mit dem vierten Körpergebiet 204-2-1 gekoppelt ist. Eine vierte Schreibbitleitung WBL1B-1 ist zwischen der oberen Fläche des Halbleitersubstrats 202 und einer unteren Fläche des vierten Körpergebiets 204-2-1 angeordnet, und ist zwischen der ersten Schreibwortleitung WWL1 und der zweiten Lesebitleitung RBL2 angeordnet. Eine vierte Lesewortleitung RWL2-1 ist zwischen der oberen Fläche des Halbleitersubstrats 202 und der unteren Fläche des vierten Körpergebiets 204-2-1 angeordnet, und ist zwischen der ersten Schreibwortleitung WWL1 und der zweiten Lesebitleitung RBL2 angeordnet. Die vierte Lesewortleitung RWL2-1 ist von der unteren Fläche des vierten Körpergebiets 204-2-1 durch ein viertes Lesewortleitungs-Gatedielektrikum 208 getrennt. Ein vierter Kondensator 106-2-1 ist zwischen einer oberen Fläche des vierten Körpergebiets angeordnet, und ist zwischen der ersten Schreibwortleitung WWL1 und der zweiten Lesebitleitung RBL2 angeordnet. Der vierte Kondensator 106-2-1 ist ausgelegt, um verschiedene Ladungszustände entsprechend verschiedenen Datenzuständen im vierten Körpergebiet 204-2-1 selektiv zu speichern, und weist eine vierte obere Kondensatorelektrode 210-2-1 und eine vierte untere Kondensatorelektrode, die dem vierten Körpergebiet 204-2-1 entspricht, auf.
  • 5 zeigt eine schematische Ansicht eines dreidimensionalen Arrays, das sechzehn Speicherzellen aufweist, die in zwei Gängen von acht Speicherzellen organisiert sind, wobei jeder Gang acht Speicherzellen, die in zwei Zeilen und vier Spalten angeordnet sind, aufweist. 6 zeigt eine Querschnittsansicht eines Gangs von acht Speicherzellen, die mit der schematischen Darstellung von 5 übereinstimmen, und 7-8 zeigen verschiedene perspektivische Schnittansichten des dreidimensionalen Arrays von 5 (zusammen mit zusätzlichen Speicherzellen in zusätzlichen Gängen) mit Ausschnitten, wie in 6 angegeben. Wie in 5 bis 8 dargestellt, erstrecken sich in diesen Ausführungsformen Schreibwortleitungen (WWL) und Lesebitleitungen (RWL) vertikal und abwechselnd zwischen Stapeln von Speicherzellen. Die WWLs sind mit Gates der benachbarten Schreibtransistoren gekoppelt, und die RBLs sind mit Drains der benachbarten Lesetransistoren gekoppelt. Lesewortleitungen (RWL) und Schreibbitleitungen (WBL) erstrecken sich kontinuierlich in die Seite zwischen benachbarten Gängen von Speicherzellen, und sind betriebsfähig gekoppelt, wie dargestellt.
  • Unter Bezugnahme auf 9 bis 29 ist eine Reihe von Querschnittsansichten und entsprechenden perspektivischen Ansichten zu sehen, die ein Verfahren zum Herstellen einer Speichervorrichtung gemäß einigen Ausführungsformen zeigen.
  • In 9 werden mehrere Schichten über einem Halbleitersubstrat 202 abgeschieden. Die Schichten können mehrere Speicherstapel (z.B. einen ersten Speicherstapel 902a, einen zweiten Speicherstapel 902b, ...) aufweisen, die übereinander gestapelt sind, wobei jeder Speicherstapel eine untere dielektrische Isolationsschicht 226, eine Oxidschicht 222, eine Gatedielektrikumsschicht 208, eine Körperschicht 204, eine Kondensatordielektrikumsschicht 212, eine obere Kondensatormetallschicht 210, und eine obere dielektrische Isolationsschicht 226 (die für höhere Speicherstapel mit der unteren dielektrischen Isolationsschicht 224 vereinigt oder eine ein derselben wie diese sein kann) aufweist. In einigen Ausführungsformen ist der unterste Speicherstapel (z.B. 902a) optional vom Halbleitersubstrat 202 durch das dielektrische Isolationsgebiet 226 getrennt, das eine selbständige Schicht sein kann oder in einer Back-End-of-Line-Interconnect-Struktur (BEOL-Interconnect-Struktur) aufgenommen sein kann, die mehrere dielektrischen Schichten und horizontale Verdrahtungsschichten und vertikale Durchkontaktierungen aufweist, die mit Halbleitervorrichtungen (z.B. Transistoren) im Halbleitersubstrat 202 gekoppelt sind. Dielektrische Wände 904 werden ebenfalls in der Struktur angeordnet, um eine Isolation zwischen benachbarten Gebieten der Speicherstapel in y-Richtung bereitzustellen.
  • In 10 wird eine erste Maske (nicht dargestellt), wie z.B. eine Fotomaske, über dem obersten Speicherstapel (z.B. 902b) strukturiert, und ein erstes vertikales Ätzen wird bei angeordneter erster Maske durchgeführt. Daher kann das erste vertikale Ätzen ein Nassätzen oder Trockenätzen sein und kann zum Substrat 202 fortfahren. Von daher werden in 10 sechs Gänge von strukturierten Speicherstapelstrukturen ausgebildet und werden voneinander durch RBL-Gräben 1002 und WWL-Gräben 1004 getrennt, obwohl es sich versteht, dass im Allgemeinen eine beliebige Anzahl vom Speicherstapelstrukturen ausgebildet werden kann. Jede strukturierte Speicherstapelstruktur kann eine untere dielektrische Isolationsschicht 226, eine Oxidschicht 222, eine Gatedielektrikumsschicht 208, eine Körperschicht 204, eine Kondensatordielektrikumsschicht 212, eine oberer Kondensatormetallschicht 210, und eine obere dielektrische Isolationsschicht 226 (die für höhere Speicherstapel mit der unteren dielektrischen Isolationsschicht 224 vereinigt oder eine in derselben wie diese sein kann) aufweist. Während die Struktur in 10 vertikale Seitenwände darstellt, kann das erste vertikale Ätzen auch eine leichte seitliche Komponente aufweisen, die zu Seitenwänden führt, die geneigt sind, so dass Strukturen, die sich dem Substrat 202 näher befinden, breiter sind, und Strukturen, die weiter vom Substrat 202 entfernt sind, schmaler sind (siehe Leitungen 1006). Das gleiche gilt für andere hier vorgestellten Ätzungen.
  • In 11 wird bei der weiterhin angeordneten ersten Maske ein erstes seitliches Ätzen, wie zum Beispiel ein Nassätzen, durchgeführt, um äußerste Abschnitte des oberen Kondensatormetallgebiets in jeder Speicherstapelstruktur zu entfernen und erste Aussparungen 1102 auszubilden. In einigen Ausführungsformen kann das erste seitliche Ätzen CS1 (eine Mischung von NH4OH und H2O2), SC2 (eine Mischung von HCl und H202) und/oder SMP (eine Mischung von H2SO4 und H2O2) im Fall von TiN aufweisen. Daher kann das erste seitliche Ätzen selektiv sein, um die äußersten Abschnitte der oberen Kondensatormetallgebiete zu entfernen, während die anderen Schichten des Stapels im Wesentlichen an Ort und Stelle belassen werden.
  • In 12 wird ein Dielektrikum 1200 über einer oberen Fläche der Speicherstapelgebiete, entlang von Seitenwänden der Speicherstapelgebiete und über einer freigelegten oberen Fläche des Halbleitersubstrats zwischen den Speicherstapelgebieten ausgebildet. In einigen Ausführungsformen füllt das Dielektrikum 1200 die RBL-Gräben 1002 und WWL-Gräben 1004 vollständig. Das Dielektrikum 1200 kann in einigen Ausführungsformen Siliziumdioxid aufweisen, aber kann außerdem in anderen Ausführungsformen ein Low-k-Dielektrikum sein. Ein CMP kann durchgeführt werden, nachdem das Dielektrikum 1200 ausgebildet wurde, so dass eine obere Fläche des Dielektrikums 1200 mit der oberen Fläche der Isolationsschicht 224/226 planarisiert wird.
  • In 13 wird eine zweite Maske (nicht dargestellt), wie z.B. eine Fotomaske, über dem obersten Speicherstapel strukturiert, und ein Nass- oder Trockenätzen wird bei angeordneter zweiter Maske durchgeführt, um die RBL-Gräben 1002 erneut zu öffnen, indem das Dielektrikum 1200 aus diesen Gräben entfernt wird, während die WWL-Gräben mit dem Dielektrikum 1200 gefüllt belassen werden. Das Nassätzen oder Trockenätzen kann zum Substrat 202 fortfahren.
  • In 14 wird ein zweites seitliches Ätzen durchgeführt, um einen äußersten Abschnitt des Dielektrikums 1200 von den wieder geöffneten RBL-Gräben zu entfernen, wodurch Aussparungen 1402 in Außenrändern der wieder geöffneten RBL-Gräben ausgebildet werden. In einigen Ausführungsformen ist dieses zweite seitliche Ätzen ein Nassätzen oder ein Trockenätzen und weist ein Halogen, wie z.B. Fluor, auf.
  • In 15 wird ein leitfähiges Material 1500 derart abgeschieden, dass es die wieder geöffneten RBL-Gräben füllt und die entsprechenden Aussparungen füllt. In einigen Ausführungsformen wird das leitfähige Material 1500 durch einen physikalischen Abscheidungsprozess, wie z.B. Sputtern, Elektroplattieren, eine Atomlagenabscheidung oder eine physikalische Gasphasenabscheidung, ausgebildet. In einigen Ausführungsformen ist das leitfähige Material 1500 ein Metall und kann Ruthenium oder, wegen guter Fülleigenschaften von Wolfram und seiner Neigung, kleine Lücken ohne Bildung von Hohlräumen zu füllen, Wolfram aufweisen. Ferner wird in 15, nachdem das leitfähige Material derart ausgebildet wurde, dass es die wiedergeöffneten RBL-Gräben und entsprechende Aussparungen füllt, ein vertikales Metallätzen durchgeführt, um die RBL-Gräben wieder zu öffnen, während das leitfähige Material 1500 in den Aussparungen belassen wird, wie in 15 dargestellt.
  • In 16 wird ein drittes seitliches Ätzen durchgeführt, um einen äußersten Abschnitt des leitfähigen Materials 1500 aus den Aussparungen zu entfernen, wodurch flache Aussparungen 1602 in Außenrändern der RBL-Gräben 1002 ausgebildet werden. In einigen Ausführungsformen ist dieses dritte seitliche Ätzen ein Nassätzen oder ein Trockenätzen und weist Fluor auf.
  • In 17 wird ein Dielektrikum derart ausgebildet, dass es die wieder geöffneten RBL-Gräben 1002 und die flachen Aussparungen 1602 von 16 vollständig oder teilweise füllt. Das Dielektrikum kann in einigen Ausführungsformen Siliziumdioxid aufweisen, aber kann außerdem in anderen Ausführungsformen ein Low-k-Dielektrikum sein. Nachdem das Dielektrikum derart ausgebildet wurde, dass es die wiedergeöffneten RBL-Gräben und die flachen Aussparungen füllt, wird ein vertikales Ätzen durchgeführt, um die RBL-Gräben 1002 und die WWL-Gräben 1004 wieder zu öffnen, während das dielektrische Material 1700 in den flachen Aussparungen (1602 von 17) belassen wird und das dielektrische Material 1200 entlang anderer Seitenwänden des Speicherstapels belassen wird. In einigen Ausführungsformen können das dielektrische Material 1700 und das dielektrische Material 1200 gegenseitig die gleiche Zusammensetzung sein, aber in anderen Ausführungsformen können sie eine voneinander verschiedene Zusammensetzung aufweisen.
  • In 18 wird ein leitfähiges Material 1800 derart abgeschieden, dass es die wiedergeöffneten RBL-Gräben 1200 und die wiedergeöffneten WWL-Gräben 1004 füllt. Daher entspricht das leitfähige Material 1800 den Lesebitleitungen (z.B. 116 in 1). In einigen Ausführungsformen wird das leitfähige Material 1800 durch einen physikalischen Abscheidungsprozess, wie z.B. Sputtern, Elektroplattieren, eine Atomlagenabscheidung oder eine physikalische Gasphasenabscheidung, ausgebildet. In einigen Ausführungsformen ist das leitfähige Material 1800 ein Metall und kann aufgrund guter Fülleigenschaften von Wolfram und seiner Neigung, kleine Lücken ohne Bildung von Hohlräumen zu füllen, Wolfram aufweisen.
  • In 19 wird eine dritte Maske (nicht dargestellt), wie z.B. eine Fotomaske, über dem obersten Speicherstapel strukturiert, und ein Nass- oder Trockenätzen wird bei angeordneter dritter Maske durchgeführt, um die WWL-Gräben 1004 erneut zu öffnen, indem das leitfähige Material 1800 aus diesen WWL-Gräben 1004 entfernt wird, während das leitfähige Material 1800 in den RBL-Gräben verbleibt. Das Nassätzen oder Trockenätzen kann nach unten zum Substrat 202 fortfahren.
  • In 20 wird ein viertes seitliches Ätzen durchgeführt, um äußerste Abschnitte der Oxidschicht 222, einer Gatedielektrikumsschicht 208 und der Kondensatordielektrikumsschicht 212, die sich den WWL-Gräben 1004 am nächsten befinden, zu entfernen, wodurch Aussparungen 2002 in Außenrändern der WWL-Gräben ausgebildet werden. In einigen Ausführungsformen ist dieses vierte seitliche Ätzen ein Nassätzen oder ein Trockenätzen und weist Fluor auf. In einigen Ausführungsformen basiert das vierte Ätzen auf einem Remote-Plasma-Prozess, der zwei Hauptschritte umfasst, die als ein Ätzschritt und ein Temperschritt bezeichnet werden. Während des Ätzschritts von den zwei Hauptschritten werden Fluorsilikatsalze auf dem Wafer durch die Reaktion von NH4F-Reaktivspezies mit den äußersten Abschnitten der Oxidschicht 222 erzeugt. Dann sublimieren während des Temperschritts von den zwei Hauptschritten die Fluorsilikatsalze, um das selektive Ätzen der Oxidschicht 222 gegenüber dem Substrat 202 und weiteren dielektrischen Gebieten 224 und 226 (z.B. Nitrid) zu ermöglichen.
  • In 21 wird ein leitfähiges Material 2100 abgeschieden, das die wiedergeöffneten WWL-Gräben 1004 füllt und die entsprechenden Aussparungen 2002 von 20 füllt. In einigen Ausführungsformen wird das leitfähige Material 2100 durch einen physikalischen Abscheidungsprozess, wie z.B. Sputtern, Elektroplattieren, eine Atomlagenabscheidung oder eine physikalische Gasphasenabscheidung, ausgebildet. In einigen Ausführungsformen ist das leitfähige Material 2100 ein Metall und kann aufgrund des niedrigen Widerstands und guter Fülleigenschaften von Wolfram und seiner Neigung, kleine Lücken ohne Bildung von Hohlräumen zu füllen, Wolfram aufweisen. Das leitfähige Material 2100 kann in Abhängigkeit von der Implementierung die gleiche oder eine andere Zusammensetzung als das leitfähige Material 1800 sein.
  • In 22 wird eine vierte Maske (nicht dargestellt) ausgebildet und ein vertikales Ätzen wird bei angeordneter vierter Maske durchgeführt, um die WWL-Gräben 1004 erneut zu öffnen, während Gebiete des leitfähigen Materials 210 entlang von Seitenwänden des Speicherstapels, die den WWL-Gräben 1004 am nächsten liegen, belassen werden. Die vierte Maske deckt das leitfähige Material 1800 ab, so dass das leitfähige Material 1800 in den RBL-Gräben belassen wird.
  • In 23 wird ein fünftes seitliches Ätzen durchgeführt, um äußerste Abschnitte des leitfähigen Materials 2100, die sich den WWL-Gräben am nächsten befinden, zu entfernen, wodurch Aussparungen 2302 in Außenrändern der WWL-Gräben 1004 ausgebildet werden. In einigen Ausführungsformen ist dieses fünfte seitliche Ätzen ein Nassätzen oder ein Trockenätzen und weist Fluor auf.
  • In 24 wird ein Dielektrikum derart ausgebildet, dass es die wiedergeöffneten WLL-Gräben 1004 und die entsprechenden Aussparungen 2302 vollständig oder teilweise füllt. Das Dielektrikum kann in einigen Ausführungsformen Siliziumdioxid aufweisen, aber kann außerdem in anderen Ausführungsformen ein Low-k-Dielektrikum sein. Nachdem das Dielektrikum derart ausgebildet wurde, dass es die wiedergeöffneten WLL-Gräben 1004 und die entsprechenden Aussparungen füllt, wird ein vertikales Ätzen durchgeführt, um die WWL-Gräben wieder zu öffnen, während das dielektrische Material 2400 in den entsprechenden Aussparungen belassen wird.
  • In 25 wird ein High-k-Material 2500 über der Struktur ausgebildet. In einigen Ausführungsformen ist das high-k-Material ein konformes Dielektrikum, das untere Flächen und Seitenwände der WWL-Gräben 1004 auskleidet und sich über die oberen Flächen der Struktur erstreckt.
  • In 26 wird ein High-k-Material rückgeätzt, zum Beispiel unter Verwendung eines vertikalen Ätzens, wie z.B. eines Trockenätzens, um die seitlichen Abschnitte des High-k-Materials zu entfernen, während das High-k-Material 2602 auf Seitenwänden der WWL-Gräben 1004 belassen wird.
  • In 27 wird ein leitfähiges Material 2700 derart abgeschieden, dass es die wiedergeöffneten WWL-Gräben 1004 über dem High-k-Material 2602 füllt. In einigen Ausführungsformen wird das leitfähige Material 2700 durch einen physikalischen Abscheidungsprozess, wie z.B. Sputtern, Elektroplattieren, eine Atomlagenabscheidung oder eine physikalische Gasphasenabscheidung, ausgebildet. In einigen Ausführungsformen ist das leitfähige Material 2700 ein Metall und kann aufgrund guter Fülleigenschaften von Wolfram und seiner Neigung, kleine Lücken ohne Bildung von Hohlräumen zu füllen, Wolfram aufweisen. Ein CMP kann durchgeführt werden, nach dem das leitfähige Material 2700 ausgebildet wurde, so dass eine obere Fläche des leitfähigen Materials 2700 mit der oberen Fläche der Isolationsschicht 224/226 planarisiert wird.
  • In 28 wird ein Zellenisolationsprozess durchgeführt, um Schächte 2802 zu bilden, um die WWLs 110 der verschiedenen Speicherzellen voneinander zu isolieren. Daher wird in 28 eine fünfte Maske (nicht dargestellt) ausgebildet, und bei angeordneter fünfter Maske wird ein Ätzen durchgeführt, um die Schächte 2802 auszubilden, die das leitfähige Material 2700 in separate WWLs 110 segmentieren, wie dargestellt.
  • In 29 werden säulenförmige dielektrische Gebiete 2900 derart ausgebildet, dass sie die Schächte vollständig oder teilweise füllen. Die säulenförmigen dielektrischen Gebiete 2900 können in einigen Ausführungsformen Siliziumdioxid aufweisen, aber können außerdem in anderen Ausführungsformen ein Low-k-Dielektrikum sein. Nachdem die säulenförmigen dielektrischen Gebiete ausgebildet wurden, wird ein CMP-Prozess durchgeführt, um die obere Fläche der Struktur zu planarisieren.
  • 30 stellt eine Methodik 3000 zum Ausbilden einer Speichervorrichtung gemäß einigen Ausführungsformen dar. Obwohl dieses Verfahren und andere Verfahren, die hier dargestellt und/oder beschrieben werden, als eine Reihe von Vorgängen oder Ereignissen dargestellt sind, versteht es sich, dass die vorliegende Offenbarung nicht auf die dargestellte Reihenfolge oder die dargestellten Vorgänge beschränkt ist. Daher können in einigen Ausführungsformen die Vorgänge in anderen Reihenfolgen als dargestellt ausgeführt werden, und/oder sie können gleichzeitig ausgeführt werden. Außerdem können in einigen Ausführungsformen die dargestellten Vorgänge oder Ereignisse in mehrere Vorgänge oder Ereignisse unterteilt werden, die zu verschiedenen Zeitpunkten oder gleichzeitig mit anderen Vorgängen oder Teilvorgängen ausgeführt werden können. In einigen Ausführungsformen können einige dargestellte Vorgänge oder Ereignisse ausgelassen werden und andere nicht dargestellte Vorgänge oder Ereignisse können aufgenommen werden.
  • Bei Vorgang 3002 werden mehrere Speicherstapel über einem Halbleitersubstrat ausgebildet. Jeder Speicherstapel weist auf: eine untere dielektrische Isolationsschicht, eine Oxidschicht über der unteren dielektrischen Isolationsschicht, eine Gatedielektrikumsschicht über der Oxidschicht, eine Körperschicht über der Gatedielektrikumsschicht, eine Kondensatordielektrikumsschicht über der Körperschicht, eine obere Kondensatormetallschicht über der Kondensatordielektrikumsschicht, und eine obere dielektrische Isolationsschicht über der oberen Kondensatormetallschicht (wobei die obere dielektrische Isolationsschicht für höhere Speicherstapel mit der unteren dielektrischen Isolationsschicht vereinigt sein kann oder eine in derselben wie diese sein kann). Daher entsprechen einige Ausführungsformen von Vorgang 3002 zum Beispiel 9.
  • Bei Vorgang 3004 wird Nass- oder Trockenätzen durchgeführt, um Säulen von strukturierten Speicherstapelstrukturen auszubilden, die voneinander durch abwechselnde RBL-Gräben und WWL-Gräben getrennt sind. Daher entsprechen einige Ausführungsformen von Vorgang 3004 zum Beispiel 10.
  • Bei Vorgang 3006 wird ein erstes seitliches Ätzen durchgeführt, um äußerste Abschnitte der oberen Kondensatormetallschicht in jeder Speicherstapelstruktur zu entfernen, wodurch Aussparungen in Seitenwänden der strukturierten Speicherstapelstrukturen ausgebildet werden. Daher entsprechen einige Ausführungsformen von Vorgang 3006 zum Beispiel 11.
  • Bei Vorgang 3008 werden die RBL-Gräben und die WWL-Gräben zwischen strukturierten Säulen von Speicherstapelstrukturen mit einem dielektrischen Material gefüllt. Daher entsprechen einige Ausführungsformen von Vorgang 3008 zum Beispiel 12.
  • Bei Vorgang 3010 werden die RBL-Gräben wieder geöffnet, während das dielektrische Material in den WWL-Gräben belassen wird. Daher entsprechen einige Ausführungsformen von Vorgang 3010 zum Beispiel 13.
  • Bei Vorgang 3012 wird ein zweites seitliches Ätzen durchgeführt, um äußerste Abschnitte der Oxidschichten der Speicherstapel zu entfernen, wodurch Aussparungen in Außenrändern der Speicherstapelsäulen ausgebildet werden. Daher entsprechen einige Ausführungsformen von Vorgang 3012 zum Beispiel 14.
  • Bei Vorgang 3014 wird eine leitfähige Lesewortleitung (RWL) benachbart zu den RBL-Gräben ausgebildet und wird durch ein dielektrisches Material von den RBL-Gräben getrennt. Daher entsprechen einige Ausführungsformen von Vorgang 3014 zum Beispiel 15 bis 17.
  • Bei Vorgang 3016 wird ein leitfähiges Material ausgebildet, um leitfähige Lesebitleitungen (RBLs) in den RBL-Gräben, und Opfer-Schreibwortleitungen (WWLs) in den WWL-Gräben herzustellen. Daher entsprechen einige Ausführungsformen von Vorgang 3016 zum Beispiel 18.
  • Bei Vorgang 3018 werden die WBL-Gräben wieder geöffnet, während die RBLs in den RBL-Gräben belassen werden. Daher entsprechen einige Ausführungsformen von Vorgang 3018 zum Beispiel 19.
  • Bei Vorgang 3020 wird ein drittes seitliches Ätzen durchgeführt, um äußerste Abschnitte der Kondensatordielektrikumsgebiete, Gatedielektrikumsgebiete und Oxidgebiete der Speicherstapel zu entfernen, wodurch Aussparungen in Außenrändern der Speicherstapelsäulen ausgebildet werden. Daher entsprechen einige Ausführungsformen von Vorgang 3020 zum Beispiel 20.
  • Bei Vorgang 3022 wird eine leitfähige Schreibbitleitung (WBL) benachbart zu den WWL-Gräben ausgebildet und wird durch ein dielektrisches Material von den WWL-Gräben getrennt. Daher entsprechen einige Ausführungsformen von Vorgang 3022 zum Beispiel 21-24.
  • Bei Vorgang 3024 wird ein High-k-Gatedielektrikum über einer oberen Fläche der Speicherstapelgebiete, entlang von Seitenwänden der Speicherstapelgebiete und über einer freigelegten oberen Fläche des Halbleitersubstrats zwischen den Speicherstapelgebieten ausgebildet. Daher entsprechen einige Ausführungsformen von Vorgang 1718 zum Beispiel 25.
  • Bei Vorgang 3026 wird das High-k-Gatedielektrikum rückgeätzt, und ein leitfähiges Material wird in den WWL-Gräben ausgebildet. Daher entsprechen einige Ausführungsformen von Vorgang 3026 zum Beispiel 26-27.
  • Bei Vorgang 3028 wird ein Zellenisolationsprozess durchgeführt, um Schächte auszubilden, um das leitfähige Material in den WWL-Gräben zu segmentieren, um WWLs auszubilden, die voneinander isoliert sind; und säulenförmige dielektrische Gebiete werden derart ausgebildet, dass sie die Schächte vollständig oder teilweise füllen. Daher entsprechen einige Ausführungsformen von Vorgang 3028 zum Beispiel 28-29.
  • Daher betreffen einige Ausführungsformen eine Speichervorrichtung, die mehrere Speicherzellen aufweist. Eine erste Speicherzelle der Vielzahl von Speicherzellen weist einen ersten Schreibtransistor auf, der ein erstes Schreib-Gate, eine erste Schreib-Source und einen ersten Schreib-Drain aufweist. Ein erster Lesetransistor weist ein erstes Lese-Gate, eine erste Lese-Source, einen ersten Lese-Drain und ein erstes Körpergebiet, das die erste Lese-Source vom ersten Lese-Drain trennt, auf. Die erste Lese-Source ist mit der ersten Schreib-Source gekoppelt. Ein erster Kondensator weist eine erste obere Kondensatorplatte, die mit dem ersten Schreib-Drain gekoppelt ist, und eine erste untere Kondensatorplatte, die mit dem ersten Körpergebiet des ersten Lesetransistors gekoppelt ist, auf.
  • Andere Ausführungsformen betreffen eine Halbleiterspeicherstruktur, die auf einem Halbleitersubstrat angeordnet ist. Ein erstes Körpergebiet ist über einer oberen Fläche des Halbleitersubstrats angeordnet, und eine erste Schreibwortleitung erstreckt sich entlang einer ersten Seite des ersten Körpergebiets. Die Schreibwortleitung ist von der ersten Seite des ersten Körpergebiets durch ein erstes Schreibwortleitung-Gatedielektrikum getrennt. Eine erste Lesebitleitung erstreckt sich entlang einer zweiten Seite des ersten Körpergebiets, die gegenüber der ersten Seite liegt, und ist mit dem ersten Körpergebiet gekoppelt. Eine erste Schreibitleitung ist zwischen der oberen Fläche des Halbleitersubstrats und einer unteren Fläche des ersten Körpergebiets angeordnet, und ist zwischen der ersten Schreibwortleitung und der zweiten Lesebitleitung angeordnet. Eine erste Lesewortleitung ist zwischen der oberen Fläche des Halbleitersubstrats und der unteren Fläche des ersten Körpergebiets angeordnet, und ist zwischen der ersten Schreibbitleitung und der ersten Lesebitleitung angeordnet. Die erste Lesewortleitung ist von der unteren Fläche des ersten Körpergebiets durch ein erstes Lesewortleitungs-Gatedielektrikum getrennt; und ein erstes kapazitives Element ist über einer oberen Fläche des ersten Körpergebiets angeordnet und zwischen der ersten Schreibwortleitung und der ersten Lesebitleitung angeordnet. Das erste kapazitive Element ist ausgelegt, um variierende Ladungszustände entsprechend variierenden Datenzuständen im ersten Körpergebiet selektiv zu speichern.
  • Einige Ausführungsformen betreffen ein Verfahren. Im Verfahren werden mehrere Speicherstapel übereinander gestapelt und werden über einem Halbleitersubstrat gestapelt. Ein Ätzen wird durchgeführt, um die Speicherstapel zu mehreren Säulen von Speicherstapelstrukturen zu strukturieren, wobei sich Lesebitleitungsgräben (RBL-Gräben) und Schreibwortleitungsgräben (WWL-Gräben) auf gegenüberliegenden Seiten der Säulen von mehreren Säulen von Speicherstapelstrukturen befinden, um die mehreren Säulen von Speicherstapelstrukturen voneinander zu trennen. Ein erstes seitliches Ätzen wird durchgeführt, um äußerste leitfähige Gebiete von jeder Speicherstapelstruktur zu entfernen, wodurch erste Aussparungen in Seitenwänden jeder Speicherstapelstruktur ausgebildet werden. Die RBL-Gräben, die WWL-Gräben und die ersten Aussparungen werden mit einem dielektrischen Material gefüllt. Die RBL-Gräben werden wieder geöffnet, während die WWL-Gräben mit dem dielektrischen Material gefüllt verbleiben.
  • Das Vorstehende skizziert Merkmale mehrerer Ausführungsformen, so dass ein Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Ein Fachmann sollte erkennen, dass er die vorliegende Offenbarung als eine Grundlage zum Entwerfen oder Modifizieren anderer Prozesse und Strukturen leicht verwenden kann, um die gleichen Aufgaben durchzuführen und/oder die gleichen Vorteile der hier vorgestellten Ausführungsformen zu erzielen. Ein Fachmann sollte ebenfalls verstehen, dass derartige äquivalente Ausführungen nicht vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abweichen, und dass er verschiedene Änderungen, Ersetzungen und Modifizierungen hier vornehmen kann, ohne vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63/031035 [0001]

Claims (20)

  1. Speichervorrichtung, die eine Vielzahl von Speicherzellen aufweist, wobei eine erste Speicherzelle der Vielzahl von Speicherzellen aufweist: einen ersten Schreibtransistor, der ein erstes Schreib-Gate, eine erste Schreib-Source und einen ersten Schreib-Drain aufweist, und einen ersten Lesetransistor, der ein erstes Lese-Gate, eine erste Lese-Source, einen ersten Lese-Drain und ein erstes Körpergebiet, das die erste Lese-Source vom ersten Lese-Drain trennt, aufweist, wobei die erste Lese-Source mit der ersten Schreib-Source gekoppelt ist, und einen ersten Kondensator, der eine erste obere Kondensatorplatte, die mit dem ersten Schreib-Drain gekoppelt ist, und eine erste untere Kondensatorplatte, die mit dem ersten Körpergebiet des ersten Lesetransistors gekoppelt ist, aufweist.
  2. Speichervorrichtung nach Anspruch 1, ferner aufweisend: eine erste Schreibwortleitung, die mit dem ersten Schreib-Gate gekoppelt ist, eine Schreibbitleitung, die mit der ersten Schreib-Source und mit der ersten Lese-Source gekoppelt ist, eine Schreibvorspannungsschaltung, die mit der ersten Schreibwortleitung und der Schreibbitleitung gekoppelt ist, wobei die Schreibvorspannungsschaltung ausgelegt ist, um eine im ersten Kondensator gespeicherte Ladungsmenge einzustellen, wobei die gespeicherte Ladungsmenge einen Spannungsschwellenwert des ersten Lesetransistors derart einstellt, dass sie einem von mindestens zwei vorgegebenen Datenzuständen entspricht.
  3. Speichervorrichtung nach Anspruch 2, ferner aufweisend: eine Lesewortleitung, die mit dem ersten Lese-Gate gekoppelt ist, eine Lesebitleitung, die mit dem ersten Lese-Drain gekoppelt ist, eine Lesevorspannungsschaltung, die mit dem ersten Lese-Drain gekoppelt ist, wobei die Lesevorspannungsschaltung ausgelegt ist, um einen in der ersten Speicherzelle gespeicherten Datenzustand zu bestimmen, indem bestimmt wird, ob der Spannungsschwellenwert, der durch die im ersten Kondensator gespeicherte Ladungsmenge eingestellt ist, größer oder kleiner ist als ein vorgegebener Spannungsschwellenwert.
  4. Speichervorrichtung nach Anspruch 3, wobei sich die erste Schreibwortleitung und die erste Lesebitleitung parallel nach oben von einer oberen Fläche eines Halbleitersubstrats, auf dem die Vielzahl von Speicherzellen angeordnet ist, erstrecken, und wobei die erste Schreibwortleitung und die erste Lesebitleitung auf gegenüberliegenden Seiten der ersten Speicherzelle relativ zueinander angeordnet sind.
  5. Speichervorrichtung nach Anspruch 1, wobei eine zweite Speicherzelle der Vielzahl von Speicherzellen entlang der ersten Speicherzelle angeordnet ist und aufweist: einen zweiten Schreibtransistor, der ein zweites Schreib-Gate, eine zweite Schreib-Source und einen zweiten Schreib-Drain aufweist, und einen zweiten Lesetransistor, der ein zweites Lese-Gate, eine zweite Lese-Source, einen zweiten Lese-Drain und ein zweites Körpergebiet, das die zweite Lese-Source vom zweiten Lese-Drain trennt, aufweist, wobei die zweite Lese-Source mit der zweiten Schreib-Source gekoppelt ist, einen zweiten Kondensator, der eine zweite obere Kondensatorplatte, die mit dem zweiten Schreib-Drain gekoppelt ist, und eine zweite untere Kondensatorplatte, die mit dem zweiten Körpergebiet des zweiten Lesetransistors gekoppelt ist, aufweist, und eine erste Schreibwortleitung, die sich zwischen der ersten Speicherzelle und der zweiten Speicherzelle erstreckt, wobei die erste Schreibwortleitung mit dem ersten Schreib-Gate und dem zweiten Schreib-Gate gekoppelt ist und die erste und die zweite Speicherzelle Spiegelbilder voneinander um die erste Schreibwortleitung sind.
  6. Speichervorrichtung nach Anspruch 1, wobei eine zweite Speicherzelle der Vielzahl von Speicherzellen über der ersten Speicherzelle angeordnet ist und aufweist: einen zweiten Schreibtransistor, der ein zweites Schreib-Gate, eine zweite Schreib-Source und einen zweiten Schreib-Drain aufweist, und einen zweiten Lesetransistor, der ein zweites Lese-Gate, eine zweite Lese-Source, einen zweiten Lese-Drain und ein zweites Körpergebiet, das die zweite Lese-Source vom zweiten Lese-Drain trennt, aufweist, wobei die zweite Lese-Source mit der zweiten Schreib-Source gekoppelt ist, einen zweiten Kondensator, der eine zweite obere Kondensatorplatte, die mit dem zweiten Schreib-Drain gekoppelt ist, und eine zweite untere Kondensatorplatte, die dem zweiten Körpergebiet des zweiten Lesetransistors gekoppelt ist, aufweist, und eine erste Schreibwortleitung, die sich entlang der ersten Speicherzelle und der zweiten Speicherzelle erstreckt, wobei die erste Schreibwortleitung mit dem ersten Schreib-Gate und dem zweiten Schreib-Gate gekoppelt ist.
  7. Halbleiterspeicherstruktur, aufweisend: ein Halbleitersubstrat, ein erstes Körpergebiet, das über einer oberen Fläche des Halbleitersubstrats angeordnet ist, eine erste Schreibwortleitung, die sich entlang einer ersten Seite des ersten Körpergebiets erstreckt, wobei die erste Schreibwortleitung von der ersten Seite des ersten Körpergebiets durch ein erstes Schreibwortleitungs-Gatedielektrikum getrennt ist, eine erste Lesebitleitung, die sich entlang einer zweiten Seite des ersten Körpergebiets erstreckt, die gegenüber der ersten Seite liegt, und mit dem ersten Körpergebiet gekoppelt ist, eine erste Schreibbitleitung, die zwischen der oberen Fläche des Halbleitersubstrats und einer unteren Fläche des ersten Körpergebiets angeordnet ist, und zwischen der ersten Schreibwortleitung und der ersten Lesebitleitung angeordnet ist, eine erste Lesewortleitung, die zwischen der oberen Fläche des Halbleitersubstrats und der unteren Fläche des ersten Körpergebiets angeordnet ist, und zwischen der ersten Schreibbitleitung und der ersten Lesebitleitung angeordnet ist, wobei die erste Lesewortleitung von der unteren Fläche des ersten Körpergebiets durch ein erstes Lesewortleitungs-Gatedielektrikum getrennt ist, und ein erstes kapazitives Element, das über einer oberen Fläche des ersten Körpergebiets angeordnet ist und zwischen der ersten Schreibwortleitung und der ersten Lesebitleitung angeordnet ist, wobei das erste kapazitive Element ausgelegt ist, um variierende Ladungszustände entsprechend variierenden Datenzuständen im ersten Körpergebiet selektiv zu speichern.
  8. Halbleiterspeicherstruktur nach Anspruch 7, wobei sich die erste Schreibwortleitung vertikal und kontinuierlich von einer oberen Fläche des ersten kapazitiven Elements zu einer Position erstreckt, die auf gleicher Höhe mit einer unteren Fläche der ersten Schreibbitleitung oder auf gleicher Höhe mit einer unteren Fläche der ersten Lesewortleitung liegt.
  9. Halbleiterspeicherstruktur nach Anspruch 7, wobei sich die erste Schreibwortleitung vertikal und kontinuierlich von einer oberen Fläche des ersten kapazitiven Elements zu einer Position erstreckt, die auf gleicher Höhe mit einer unteren Fläche der ersten Schreibbitleitung oder auf gleicher Höhe mit einer unteren Fläche der ersten Lesewortleitung liegt.
  10. Halbleiterspeicherstruktur nach Anspruch 7, ferner aufweisend: ein zweites Körpergebiet, das über einer oberen Fläche des ersten kapazitiven Elements angeordnet ist, wobei sich die erste Schreibwortleitung entlang einer ersten Seite des zweiten Körpergebiets erstreckt, wobei die erste Schreibwortleitung von der ersten Seite des zweiten Körpergebiets durch das erste Schreibwortleitungs-Gatedielektrikum getrennt ist, und wobei sich die erste Lesebitleitung entlang einer zweiten Seite des zweiten Körpergebiets erstreckt, die gegenüber der ersten Seite des zweiten Körpergebiets liegt, und mit dem zweiten Körpergebiet gekoppelt ist.
  11. Halbleiterspeicherstruktur nach Anspruch 10, ferner aufweisend: eine zweite Schreibbitleitung, die zwischen der oberen Fläche des ersten kapazitiven Elements und einer unteren Fläche des zweiten Körpergebiets angeordnet ist, und zwischen der ersten Schreibwortleitung und der zweiten Lesebitleitung angeordnet ist, eine zweite Lesewortleitung, die zwischen der oberen Fläche des ersten kapazitiven Elements und der unteren Fläche des zweiten Körpergebiets angeordnet ist, und zwischen der ersten Schreibbitleitung und der ersten Lesebitleitung angeordnet ist, wobei die zweite Lesewortleitung von der unteren Fläche des zweiten Körpergebiets durch ein zweites Lesewortleitungs-Gatedielektrikum getrennt ist, ein zweites kapazitives Element, das über einer oberen Fläche des zweiten Körpergebiets angeordnet ist und zwischen der ersten Schreibwortleitung und der ersten Lesebitleitung angeordnet ist, wobei das zweite kapazitive Element ausgelegt ist, um variierende Ladungszustände entsprechend variierenden Datenzuständen im zweiten Körpergebiet selektiv zu speichern.
  12. Halbleiterspeicherstruktur nach Anspruch 7, ferner aufweisend: ein drittes Körpergebiet, das über der oberen Fläche des Halbleitersubstrats und an einer zweiten Seite der ersten Lesebitleitung angeordnet ist, wobei die erste Lesebitleitung mit einer ersten Seite des dritten Körpergebiets gekoppelt ist und das erste Körpergebiet und das dritte Körpergebiet trennt, eine zweite Schreibwortleitung, die sich entlang einer zweiten Seite des dritten Körpergebiets, die gegenüber einer ersten Seite des dritten Körpergebiets liegt, erstreckt, wobei die zweite Schreibwortleitung von der zweiten Seite des dritten Körpergebiets durch ein zweites Schreibwortleitungs-Gatedielektrikum getrennt ist.
  13. Halbleiterspeicherstruktur nach Anspruch 12, ferner aufweisend: eine dritte Schreibbitleitung, die zwischen der oberen Fläche des Halbleitersubstrats und einer unteren Fläche des dritten Körpergebiets angeordnet ist, und zwischen der dritten Lesebitleitung und der zweiten Schreibbitleitung angeordnet ist, eine dritte Lesewortleitung, die zwischen der oberen Fläche des Halbleitersubstrats und der unteren Fläche des dritten Körpergebiets angeordnet ist, und zwischen der ersten Lesebitleitung und der dritten Schreibbitleitung angeordnet ist, wobei die dritte Lesewortleitung von der unteren Fläche des dritten Körpergebiets durch ein drittes Lesewortleitungs-Gatedielektrikum getrennt ist, und ein drittes kapazitives Element, das über einer oberen Fläche des dritten Körpergebiets angeordnet ist und zwischen der ersten Lesebitleitung und der zweiten Schreibwortleitung angeordnet ist, wobei das dritte kapazitive Element ausgelegt ist, um variierende Ladungszustände entsprechend variierenden Datenzuständen im dritten Körpergebiet selektiv zu speichern.
  14. Halbleiterspeicherstruktur nach Anspruch 7, ferner aufweisend: ein viertes Körpergebiet, das über der oberen Fläche des Halbleitersubstrats und an einer Seite der ersten Schreibwortleitung, die dem ersten Körpergebiet gegenüberliegt, angeordnet ist, eine zweite Lesebitleitung, die sich entlang einer Seite des vierten Körpergebiets erstreckt, die sich vom ersten Körpergebiet am weitesten entfernt befindet, und mit dem vierten Körpergebiet gekoppelt ist.
  15. Halbleiterspeicherstruktur nach Anspruch 14, ferner aufweisend: eine vierte Schreibbitleitung, die zwischen der oberen Fläche des Halbleitersubstrats und einer unteren Fläche des vierten Körpergebiets angeordnet ist, und zwischen der ersten Schreibwortleitung und der zweiten Lesebitleitung angeordnet ist, eine vierte Lesewortleitung, die zwischen der oberen Fläche des Halbleitersubstrats und der unteren Fläche des vierten Körpergebiets angeordnet ist, und zwischen der ersten Schreibwortleitung und der zweiten Lesebitleitung angeordnet ist, wobei die vierte Lesewortleitung von der unteren Fläche des vierten Körpergebiets durch ein viertes Lesewortleitungs-Gatedielektrikum getrennt ist, und ein viertes kapazitives Element, das über einer oberen Fläche des vierten Körpergebiets angeordnet ist und zwischen der ersten Schreibwortleitung und der zweiten Lesebitleitung angeordnet ist, wobei das vierte kapazitive Element ausgelegt ist, um variierende Ladungszustände entsprechend variierenden Datenzuständen im vierten Körpergebiet selektiv zu speichern.
  16. Verfahren, umfassend: Ausbilden mehrerer Speicherstapel, die übereinander gestapelt und über einem Halbleitersubstrat gestapelt sind, Durchführen eines Ätzens, um die Speicherstapel zu mehreren Säulen von Speicherstapelstrukturen zu strukturieren, wobei sich Lesebitleitungsgräben (RBL-Gräben) und Schreibwortleitungsgräben (WWL-Gräben) auf gegenüberliegenden Seiten der Säulen von mehreren Säulen von Speicherstapelstrukturen befinden, um die mehreren Säulen von Speicherstapelstrukturen voneinander zu trennen, Durchführen eines ersten seitlichen Ätzens, um äußerste leitfähige Gebiete von jeder Speicherstapelstruktur zu entfernen, wodurch erste Aussparungen in Seitenwänden jeder Speicherstapelstruktur ausgebildet werden, und Füllen der RBL-Gräben, der WWL-Gräben und der ersten Aussparungen mit einem dielektrischen Material, und erneutes Öffnen der RBL-Gräben, während die WWL-Gräben mit dem dielektrischen Material gefüllt verbleiben.
  17. Verfahren nach Anspruch 16, ferner umfassend: bei wiedergeöffneten RBL-Gräben, Durchführen eines zweiten seitlichen Ätzens, um äußerste Oxidgebiete von jeder Speicherstapelstruktur zu entfernen, wodurch zweite Aussparungen in Seitenwänden jeder Speicherstapelstruktur ausgebildet werden, und Ausbilden einer leitfähigen Lesewortleitung (RWL) benachbart zu den RBL-Gräben und erneutes Öffnen der WWL-Gräben, wobei die leitfähige RWL von den RBL-Gräben durch ein dielektrisches Material getrennt ist.
  18. Verfahren nach Anspruch 17, ferner umfassend: Füllen der wiedergeöffneten RBL-Gräben und der wiedergeöffneten WWL-Gräben mit einem leitfähigen Material, um leitfähige Lesebitleitungen (RBLs) in den RBL-Gräben und Opfer-Schreibwortleitungen (WWLs) in den WWL-Gräben herzustellen.
  19. Verfahren nach Anspruch 18, ferner umfassend: erneutes Öffnen der WBL-Gräben, während die RBLs in den RBL-Gräben belassen werden, Durchführen eines dritten seitlichen Ätzens, um äußerste Abschnitte der Speicherstapel zu entfernen, wodurch dritte Aussparungen in Außenrändern der Speicherstapelsäulen, die sich den wiedergeöffneten WWL-Gräben am nächsten befinden, ausgebildet werden, und Ausbilden einer leitfähigen Schreibbitleitung (WBL), die zu den WWL-Gräben benachbart und durch ein dielektrisches Material von den WWL-Gräben getrennt ist.
  20. Verfahren nach Anspruch 19, ferner umfassend: Ausbilden eines High-k-Gatedielektrikums über einer oberen Fläche der Speicherstapelgebiete, entlang von Seitenwänden der Speicherstapelstrukturen und über einer freigelegten oberen Fläche des Halbleitersubstrats zwischen den Speicherstapelgebieten, und Ausbilden eines leitfähigen Wortleitungsmaterials, um die WWL zu füllen, um dadurch Schreibwortleitungen herzustellen.
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