DE102018120840B4 - Halbleiterspeichervorrichtungen mit Stapelstruktur und Datenspeicherelement - Google Patents

Halbleiterspeichervorrichtungen mit Stapelstruktur und Datenspeicherelement Download PDF

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Abstract

Halbleiterspeichervorrichtung, die Folgendes aufweist:eine Stapelstruktur (SS), welche eine Mehrzahl von Schichten (L1 - L4) aufweist, welche vertikal auf einem Substrat (100) gestapelt sind, wobei jede der Mehrzahl von Schichten (L1 - L4) Folgendes aufweist:eine erste dielektrische Schicht (ILD1), eine Halbleiterschicht (SL) und eine zweite dielektrische Schicht (ILD2), welche aufeinanderfolgend gestapelt sind, undeine erste leitfähige Leitung (CL1) in der zweiten dielektrischen Schicht (ILD2) und sich horizontal in einer ersten Richtung (D1) erstreckend, welche parallel zu einer oberen Oberfläche des Substrats (100) verläuft;eine zweite leitfähige Leitung (CL2), welche sich vertikal in eine dritte Richtung und durch die Stapelstruktur (SS) erstreckt, wobei die dritte Richtung rechtwinklig zur oberen Oberfläche des Substrats (100) verläuft; undeinen Kondensator in der Stapelstruktur (SS) und beabstandet von der zweiten leitfähigen Leitung (CL2), wobei der Kondensator eine erste Elektrode (EL1) aufweist, die sich horizontal in eine zweite Richtung (D2) erstreckt, welche die erste Richtung (D1) schneidet,wobei die Halbleiterschicht (SL) Halbleiterstrukturen (SP) aufweist, welche sich horizontal von der ersten leitfähigen Leitung (CL1) in der zweiten Richtung (D2) erstrecken,wobei die zweite leitfähige Leitung (CL2) zwischen einem Paar von Halbleiterstrukturen (SP) ist, die benachbart zueinander in der ersten Richtung (D1) sind, wobei ein Ende wenigstens einer der Halbleiterstrukturen (SP) elektrisch mit der ersten Elektrode (EL1) verbunden ist,wobei sich jede der Halbleiterstrukturen (SP) länger in die zweite Richtung (D2) erstreckt als sowohl in die erste (D1) als auch in die dritte Richtung,wobei sich die erste leitfähige Leitung (CL1) länger in die erste Richtung (D1) erstreckt als sowohl in die zweite (D2) und als auch in die dritte Richtung,wobei sich die zweite leitfähige Leitung (CL2) länger in die dritte Richtung erstreckt als sowohl in die erste (D1) als auch in die zweite (D2) Richtung.

Description

  • HINTERGRUND
  • Die erfinderischen Konzepte, welche hierin beschrieben sind, beziehen sich auf Halbleitervorrichtungen und genauer auf dreidimensionale Halbleiterspeichervorrichtungen, welche eine erhöhte Integration haben.
  • Halbleitervorrichtungen wurden in hohem Maße integriert, um ihre Leistungsfähigkeit zu verbessern und um niedrigere Herstellungskosten vorzusehen. Da die Integration von Halbleitervorrichtungen ein Faktor beim Bestimmen des Produktpreises sein kann, können in hohem Maße integrierte Halbleitervorrichtungen zunehmender gefordert werden. Eine Integration von typischen zweidimensionalen oder planaren Halbleitervorrichtungen kann auf die Fläche bezogen sein, welche durch eine Einheitsspeicherzelle der Vorrichtung besetzt wird derart, dass die Integration der Vorrichtung durch die Technologie, welche zum Bilden feiner Strukturen der Vorrichtung verwendet wird, beeinflusst werden kann. Bearbeitungsausstattung jedoch, welche verwendet wird, um die Feinheit der Struktur zu erhöhen, kann teuer sein und kann demnach eine praktische Begrenzung auf die Erhöhung der Integration der zweidimensionalen oder planaren Halbleitervorrichtungen setzen. Demnach wurden dreidimensionale Halbleitervorrichtungen, welche dreidimensional angeordnete Speicherzellen haben, vorgeschlagen.
  • Das US Patent US 7 489 003 B2 beschreibt eine Halbleiter-Speicheranordnung mit einer Stapelstruktur und einer darin vorgesehenen Mehrzahl an SpeicherzellenTransistoren und mit einer Mehrzahl von Leiterstrukturen, welche sich in eine erste Richtung und in eine zweite Richtung durch die Stapelstrukturen dort erstrecken.
  • KURZFASSUNG
  • Einige Ausführungsformen der erfinderischen Konzepte sehen dreidimensionale Halbleiterspeichervorrichtungen vor, welche eine erhöhte Integration haben.
  • Gemäß einigen Ausführungsformen der erfinderischen Konzepte kann eine Speichervorrichtung Folgendes aufweisen: eine Stapelstruktur, welche eine Mehrzahl von Schichten aufweist, welche vertikal auf einem Substrat gestapelt sind, wobei jede der Mehrzahl von Schichten eine erste dielektrische Schicht, eine Halbleiterschicht und eine zweite dielektrische Schicht aufweist, welche nacheinander folgend gestapelt sind, und eine erste leitfähige Leitung in der zweiten dielektrischen Schicht und sich in einer ersten Richtung erstreckend; eine zweite leitfähige Leitung, welche sich durch die Stapelstruktur erstreckt; und einen Kondensator in der Stapelstruktur und beabstandet von der zweiten leitfähigen Leitung, wobei der Kondensator eine erste Elektrode aufweist. Die Halbleiterschicht kann Halbleiterstrukturen aufweisen, welche sich in einer zweiten Richtung erstrecken, welche die erste Richtung zwischen der ersten leitfähigen Leitung und dem Substrat schneidet. Die zweite leitfähige Leitung kann zwischen einem Paar der Halbleiterstrukturen benachbart zueinander in der ersten Richtung zwischenliegend angeordnet sein. Ein Ende jeder der Halbleiterstrukturen kann elektrisch mit der ersten Elektrode verbunden sein.
  • Gemäß einigen Ausführungsformen der erfinderischen Konzepte kann eine Halbleitervorrichtung Folgendes aufweisen: eine Stapelstruktur, welche eine Mehrzahl von Schichten aufweist, welche vertikal auf einem Substrat gestapelt sind; und eine zweite leitfähige Leitung, welche die Stapelstruktur durchdringt und sich vertikal erstreckt. Jede der Mehrzahl von Schichten der Stapelstruktur kann Folgendes aufweisen: eine Halbleiterstruktur, welche sich in einer zweiten Richtung erstreckt, wobei die Halbleiterstruktur einen ersten Störstellenbereich, einen zweiten Störstellenbereich und einen Kanalbereich zwischen dem ersten und dem zweiten Störstellenbereich aufweist; eine erste leitfähige Leitung, welche elektrisch mit dem ersten Störstellenbereich verbunden ist und sich in einer ersten Richtung erstreckt, welche die zweite Richtung schneidet; und ein Datenspeicherelement, welches elektrisch mit dem zweiten Störstellenbereich verbunden ist. Die zweite leitfähige Leitung kann benachbart zu dem Kanalbereich der Halbleiterstruktur sein.
  • Gemäß einigen Ausführungsformen der erfinderischen Konzepte kann eine Halbleiterspeichervorrichtung Folgendes aufweisen. eine Stapelstruktur, welche eine Mehrzahl von Schichten aufweist, welche vertikal auf einem Substrat gestapelt sind, wobei jede der Mehrzahl von Schichten eine Mehrzahl von Speicherzelltransistoren aufweist; eine Wortleitung, welche sich vertikal von einer oberen Oberfläche des Substrats erstreckt und mit Gates der Speicherzelltransistoren verbunden ist, welche vertikal gestapelt sind; eine Bitleitung, welche sich in einer ersten Richtung parallel zu der oberen Oberfläche des Substrats erstreckt und mit Sources von jeweiligen einen der Speicherzelltransistoren in einer Schicht der Mehrzahl von Schichten verbunden ist; und einen Kondensator, welcher mit einer Drain von jeweiligen einen der Speicherzelltransistoren verbunden ist.
  • Figurenliste
    • 1 veranschaulicht ein vereinfachtes Schaltbild, welches eine Zellanordnung einer dreidimensionalen Halbleitervorrichtung gemäß einigen Ausführungsformen der erfinderischen Konzepte zeigt.
    • 2 veranschaulicht eine perspektivische Ansicht, welche eine dreidimensionale Halbleiterspeichervorrichtung gemäß einigen Ausführungsformen der erfinderischen Konzepte zeigt.
    • 3 veranschaulicht eine perspektivische Ansicht, welche eine Einheitszelle der dreidimensionalen Halbleitervorrichtung zeigt, die in 2 dargestellt ist.
    • 4A bis 4C veranschaulichen Querschnittsansichten, welche Beispiele von Datenspeicherelementen gemäß einigen beispielhaften Ausführungsformen der erfinderischen Konzepte zeigen.
    • 5 bis 9 veranschaulichen perspektivische Ansichten, welche Beispiele einer Einheitszelle der dreidimensionalen Halbleiterspeichervorrichtung zeigen, welche in 2 gezeigt ist.
    • 10A und 10B veranschaulichen Querschnittsansichten, welche Beispiele der Sektion M zeigen, welche in 9 gezeigt ist.
    • 11 veranschaulicht eine perspektivische Ansicht, welche eine dreidimensionale Halbleitervorrichtung gemäß einigen Ausführungsformen der erfinderischen Konzepte zeigt.
    • 12 und 13 veranschaulichen perspektivische Ansichten, welche eine dreidimensionale Halbleiterspeichervorrichtung gemäß einigen Ausführungsformen des vorliegenden erfinderischen Konzepts zeigen.
    • 14 veranschaulicht eine perspektivische Ansicht, welche eine dreidimensionale Halbleiterspeichervorrichtung gemäß einigen Ausführungsformen der erfinderischen Konzepte zeigt.
    • 15 veranschaulicht eine Draufsicht, welche die dreidimensionale Halbleiterspeichervorrichtung der 14 zeigt.
    • 16A bis 16E veranschaulichen Querschnittsansichten, jeweils aufgenommen entlang Linien A-A', B-B', C-C', D-D' und E-E' der 15.
    • 17 veranschaulicht eine Draufsicht, welche einen horizontalen Querschnitt zeigt, welcher entlang Sektion N der 14 aufgenommen ist.
    • 18, 20, 22, 24, 26, 28, 30, 32 und 34 veranschaulichen Draufsichten, welche ein Verfahren zum Herstellen von dreidimensionalen Halbleiterspeichervorrichtungen gemäß einigen Ausführungsformen der erfinderischen Konzepte zeigen.
    • 19, 21, 23A, 25A, 27A, 29A, 31A, 33A und 35A veranschaulichen Querschnittsansichten, jeweils aufgenommen entlang einer Linie A-A' der 18, 20, 22, 24, 26, 28, 30, 32 und 34.
    • 23B, 25B, 27B, 29B, 31B, 33B und 35B veranschaulichen Querschnittsansichten, jeweils aufgenommen entlang einer Linie B-B' der 22, 24, 26, 28, 30, 32 und 34.
    • 27C, 29C, 31C, 33C, 35C veranschaulichen Querschnittsansichten, aufgenommen jeweils entlang einer Linie C-C' der 26, 28, 30, 32 und 34.
    • 27D, 29D, 31D, 33D, 35D veranschaulichen Querschnittsansichten, aufgenommen jeweils entlang einer Linie D-D' der 26, 28, 30, 32 und 34.
    • 31E, 33E und 35E veranschaulichen Querschnittsansichten, aufgenommen jeweils entlang einer Linie E-E' der 30, 32 und 34.
  • DETAILLIERTE BESCHREIBUNG VON AUSFÜHRUNGSFORMEN
  • 1 veranschaulicht ein vereinfachtes Schaltbild, welches eine Zellanordnung einer dreidimensionalen Halbleiterspeichervorrichtung gemäß einigen Ausführungsformen der erfinderischen Konzepte zeigt.
  • Bezug nehmend auf 1 kann eine dreidimensionale Halbleiterspeichervorrichtung gemäß einigen Ausführungsformen der erfinderischen Konzepte eine Zellanordnung aufweisen, welche aus einer Mehrzahl von Unterzellanordnungen SCA besteht. Die Unterzellanordnungen SCA können entlang einer zweiten Richtung D2 angeordnet sein.
  • Jede der Unterzellanordnungen SCA kann eine Mehrzahl von Bitleitungen BL, eine Mehrzahl von Wortleitungen WL und eine Mehrzahl von Speicherzelltransistoren MCT aufweisen. Ein Speicherzelltransistor MCT kann zwischen einer Wortleitung WL und einer Bitleitung BL angeordnet sein.
  • Die Bitleitungen BL können sein oder aufweisen leitfähige Strukturen (beispielsweise Metallleitungen), welche angeordnet sind auf und beabstandet sind von einem Substrat. Die Bitleitungen BL können sich in einer ersten Richtung D1 erstrecken. Die Bitleitungen BL in einer Unterzellanordnung SCA können voneinander in einer vertikalen Richtung oder einer dritten Richtung D3 beabstandet sein.
  • Die Wortleitungen WL können sein oder aufweisen leitfähige Strukturen (beispielsweise Metallleitungen), welche sich in einer vertikalen Richtung hinsichtlich des Substrats (beispielsweise in der dritten Richtung D3) erstrecken. Die Wortleitungen WL in einer Unterzellanordnung SCA können voneinander in der ersten Richtung D1 beabstandet sein.
  • Ein Gate des Speicherzelltransistors MCT kann mit der Wortleitung WL verbunden sein, und ein erster Anschluss (beispielsweise eine Source) des Speicherzelltransistors MCT kann mit der Bitleitung BL verbunden sein. Jeder der Speicherzelltransistoren MCT kann mit einem Datenspeicherelement DS verbunden sein. Beispielsweise kann das Datenspeicherelement DS sein oder aufweisen einen Kondensator, und ein zweiter Anschluss (beispielsweise ein Drain) des Speicherzelltransistors MCT kann mit dem Kondensator verbunden sein.
  • 2 veranschaulicht eine perspektivische Ansicht, welche eine dreidimensionale Halbleiterspeichervorrichtung gemäß einigen Ausführungsformen der erfinderischen Konzepte zeigt. 3 veranschaulicht eine perspektivische Ansicht, welche eine Einheitszelle der dreidimensionalen Halbleiterspeichervorrichtung, welche in 2 gezeigt ist, zeigt.
  • Bezug nehmend auf 1, 2 und 3 kann ein Substrat 100 mit einer der Mehrzahl von Unterzellanordnungen SCA, welche obenstehend unter Bezugnahme auf 1 diskutiert sind, darauf vorgesehen sein. Das Substrat 100 kann sein oder aufweisen ein Siliziumsubstrat, ein Germaniumsubstrat oder ein Silizium-Germanium-Substrat, obwohl die erfinderischen Konzepte nicht darauf beschränkt sind.
  • Beispielsweise kann das Substrat 100 mit einer Stapelstruktur SS vorgesehen sein, welche eine erste, zweite und dritte Schicht L1, L2 und L3 darauf aufweist. Die erste bis dritte Schicht L1 bis L3 der Stapelstruktur SS kann in einer vertikalen Richtung angeordnet (beispielsweise gestapelt) sein (beispielsweise der dritten Richtung D3). Jede der ersten bis dritten Schicht L1 bis L3 kann eine Mehrzahl von Halbleiterstrukturen SP, eine Mehrzahl von Datenspeicherelementen DS und eine erste leitfähige Leitung CL1 aufweisen.
  • Die Halbleiterstrukturen SP können sich in der zweiten Richtung D2 erstrecken. In einigen Ausführungsformen können die Halbleiterstrukturen SP eine lineare, stabförmige oder säulenförmige Form haben, obwohl die erfinderischen Konzepte nicht darauf beschränkt sind. Beispielsweise können die Halbleiterstrukturen SP Silizium, Germanium, Silizium-Germanium und/oder Indium-Gallium-Zinkoxid (IGZO) aufweisen. Jede der Halbleiterstrukturen SP kann einen Kanalbereich CH, einen ersten Störstellenbereich SD1 und einen zweiten Störstellenbereich SD2 aufweisen. Der Kanalbereich CH kann zwischen dem ersten und dem zweiten Störstellenbereich SD1 und SD2 zwischenliegend angeordnet sein. Der Kanalbereich CH kann einem Kanal des Speicherzelltransistors MCT entsprechen, welcher obenstehend unter Bezugnahme auf 1 diskutiert ist. Der erste und der zweite Störstellenbereich SD1 und SD2 können der Source und der Drain des Speicherzelltransistors MCT entsprechen, welcher obenstehend unter Bezugnahme auf 1 diskutiert ist.
  • Die Datenspeicherelemente DS können mit einem jeweiligen Ende der Halbleiterstrukturen SP verbunden sein. Die Datenspeicherelemente DS können mit jeweiligen Störstellenbereichen SD2 der Halbleiterstrukturen SP verbunden sein. Die Datenspeicherelemente DS können sein oder aufweisen Speicherelemente, welche in der Lage sind, Daten zu speichern. Jedes der Datenspeicherelemente DS kann ein Speicherelement sein, welches eines eines Kondensators, einer magnetischen Tunnelübergangs-Struktur und/oder eines Körpers variablen Widerstandes verwendet, welcher ein Phasenübergangsmaterial aufweist. Beispielsweise kann jedes der Datenspeicherelemente DS einen Kondensator haben, welcher untenstehend im Detail unter Bezugnahme auf 4A bis 4C diskutiert werden wird.
  • Jede der ersten leitfähigen Leitungen CL1 kann sich in der ersten Richtung D1 erstrecken. In einigen Ausführungsformen können die ersten leitfähigen Leitungen CL1 eine lineare Form und/oder eine Stabform haben, obwohl die erfinderischen Konzepte nicht darauf beschränkt sind. Die ersten leitfähigen Leitungen CL1 können entlang der dritten Richtung D3 angeordnet sein (beispielsweise gestapelt). Die ersten leitfähigen Leitungen CL1 können ein leitfähiges Material aufweisen. Beispielsweise kann das leitfähige Material eines oder mehrere eines dotierten Halbleiters (dotiertes Silizium, dotiertes Germanium etc.), eines leitfähigen Metallnitrids (Titannitrid, Tantalnitrid etc.), eines Metalls (Wolfram, Titan, Tantal etc.) und/oder einer Metall-Halbleiterverbindung (Wolfram-Silizid, Kobalt-Silizid, Titan-Silizid etc.) aufweisen. Die ersten leitfähigen Leitungen CL1 können den Bitleitungen BL entsprechen, welche obenstehend unter Bezugnahme auf 1 diskutiert sind.
  • Von der ersten bis dritten Schicht L1 bis L3 wird die erste Schicht L1 repräsentativ im Detail beschrieben werden. Die Halbleiterstrukturen SP der ersten Schicht L1 können voneinander beabstandet in der ersten Richtung D1 angeordnet sein. Die Halbleiterstrukturen SP der ersten Schicht L1 können auf im Wesentlichen derselben ersten Ebene platziert sein. Die erste leitfähige Leitung CL1 der ersten Schicht L1 kann auf den Halbleiterstrukturen SP der ersten Schicht L1 angeordnet sein. Die erste leitfähige Leitung CL1 kann auf oberen Oberflächen der Halbleiterstrukturen SP angeordnet sein. Die erste leitfähige Leitung CL1 kann auf oberen Oberflächen der ersten Störstellenbereiche SD1 der Halbleiterstrukturen SP angeordnet sein. Die erste leitfähige Leitung CL1 kann auf einer zweiten Ebene höher (weiter von dem Substrat 100) als die erste Ebene platziert sein, auf welcher die Halbleiterstrukturen SP platziert sind. In einigen Ausführungsformen kann die erste leitfähige Leitung CL1 direkt mit den ersten Störstellenbereichen SD 1 verbunden sein. In einigen Ausführungsformen kann die erste leitfähige Leitung CL1 mit den ersten Störstellenbereichen SD1 über Kontakte, welche Metallsilizid aufweisen, verbunden sein. Die obigen detaillierten Beschreibungen der ersten Schicht L1 können ebenso im Wesentlichen auf die zweite und dritte Schicht L2 und L3 anwendbar sein.
  • Zweite leitfähige Leitungen CL2, welche die Stapelstruktur SS durchdringen, können auf dem Substrat 100 sein. Jede der zweiten leitfähigen Leitungen CL2 kann sich in der dritten Richtung D3 erstrecken. In einigen Ausführungsformen können die zweiten leitfähigen Leitungen CL2 eine lineare Form und/oder eine Stabform haben, obwohl die erfinderischen Konzepte nicht darauf beschränkt sind. Die zweiten leitfähigen Leitungen CL2 können in der ersten Richtung D1 angeordnet sein. Wenn in einer Draufsicht betrachtet, kann jede der zweiten leitfähigen Leitungen CL2 zwischen einem Paar der Halbleiterstrukturen SP, die benachbart zueinander sind, vorgesehen sein. Jede der zweiten leitfähigen Leitungen CL2 kann sich vertikal (beispielsweise in der dritten Richtung D3) auf Seitenwänden von jeweiligen einen einer Mehrzahl der Halbleiterstrukturen SP erstrecken, welche vertikal gestapelt sind.
  • Beispielsweise kann eine erste eine der zweiten leitfähigen Leitungen CL2 benachbart zu einer ersten einen der Halbleiterstrukturen SP der ersten Schicht L1, einer erste einen der Halbleiterstrukturen SP der zweiten Schicht L2 und einer ersten einen der Halbleiterstrukturen SP der dritten Schicht L3 sein. Eine zweite eine der zweiten leitfähige Leitungen CL2 kann benachbart zu einer zweiten einen der Halbleiterstrukturen SP der ersten Schicht L1, einer zweiten einen der Halbleiterstrukturen SP der zweiten Schicht L2 und einer zweiten einen der Halbleiterstrukturen SP der dritten Schicht L3 sein.
  • Die zweiten leitfähigen Leitungen CL2 können ein leitfähiges Material wie beispielsweise eines eines dotierten Halbleitermaterials, eines leitfähigen Metallnitrids, eines Metalls und/oder einer Metallhalbleiterverbindung aufweisen. Die zweiten leitfähigen Leitungen CL2 können den Wortleitungen WL entsprechen, welche obenstehend unter Bezugnahme auf 1 diskutiert sind.
  • Eine gemeinsame Sourceleitung CSL, welche sich in der ersten Richtung D1 entlang einer lateralen Oberfläche der Stapelstruktur SS erstreckt, kann auf dem Substrat 100 vorgesehen sein. In einigen Ausführungsformen kann die gemeinsame Sourceleitung CSL mit anderen Enden der Halbleiterstrukturen SP gekoppelt sein. Die gemeinsame Sourceleitung CSL kann mit einem Körper jedes der Speicherzelltransistoren MCT verbunden sein, welche obenstehend unter Bezugnahme auf 1 diskutiert sind. Die gemeinsame Sourceleitung CSL kann ein leitfähiges Material wie beispielsweise eines eines dotierten Halbleitermaterials, eines leitfähigen Metallnitrids, eines Metalls und/oder einer Metall-Halbleiterverbindung aufweisen.
  • Obwohl nicht gezeigt kann ein isolierendes Material andere Räume in der Stapelstruktur SS füllen. Beispielsweise kann das isolierende Material eines oder mehrere einer Siliziumoxidschicht, einer Siliziumnitridschicht und/oder einer Siliziumoxinitridschicht aufweisen.
  • Einer der Speicherzelltransistoren der 2 wird untenstehend im Detail unter Bezugnahme auf 3 diskutiert werden. Der erste und der zweite Störstellenbereich SD1 und SD2 können störstellendotierte Abschnitte der Halbleiterstruktur SP sein. Der erste und der zweite Störstellenbereich SD1 und SD2 können eine n-Typ- oder p-Typ-Leitfähigkeit haben. Der erste Störstellenbereich SD 1 kann einen oberen Abschnitt der Halbleiterstruktur SP besetzen. Der erste Störstellenbereich SD 1 kann eine untere Oberfläche SD1b höher als eine untere Oberfläche SPb der Halbleiterstruktur SP haben. Die Halbleiterstruktur SP kann einen unteren Abschnitt haben, welcher unter dem ersten Störstellenbereich SD1 ist, verbunden mit der gemeinsamen Sourceleitung CSL, welche obenstehend unter Bezugnahme auf 2 diskutiert ist. Die erste leitfähige Leitung CL1 kann auf einer oberen Oberfläche SD1t des ersten Störstellenbereichs SD1 angeordnet sein, wodurch sie elektrisch mit dem ersten Störstellenbereich SD1 verbunden ist.
  • Die zweite leitfähige Leitung CL2 kann benachbart zu dem Kanalbereich CH der Halbleiterstruktur SP sein. Die zweite leitfähige Leitung CL2 kann auf einer Seitenwand des Kanalbereichs CH vorgesehen sein, während sie sich in die dritte Richtung D3 erstreckt. Ein Gate der dielektrischen Schicht GI kann zwischen der zweiten leitfähigen Leitung CL2 und dem Kanalbereich CH zwischenliegend angeordnet sein. Die dielektrische Gateschicht GI kann beispielsweise eine dielektrische Schicht mit hohem k aufweisen, eine Siliziumoxidschicht, eine Siliziumnitridschicht, eine Siliziumoxinitridschicht oder eine Kombination davon. Beispielsweise kann die dielektrische Schicht mit hohem k eines oder mehrere von Hafniumoxid, Hafniumsiliziumoxid, Lanthanoxid, Zirkonoxid, Zirkonsililziumoxid, Tantaloxid, Titanoxid, Barium-Strontium-Titanoxid, Barium-Titanoxid, Strontium-Titanoxid, Lithiumoxid, Aluminiumoxid, Bleiskandium-Tantaloxid und Blei-Zink-Niobat aufweisen.
  • 4A bis 4C veranschaulichen Querschnittsansichten, welche Beispiele eines Datenspeicherelements gemäß einigen Ausführungsformen der erfinderischen Konzepte veranschaulichen. Beispielsweise veranschaulichen 4A bis 4C Querschnittsansichten, welche eine Vielzahl von Beispielen von Kondensatoren zeigen.
  • Bezug nehmend auf 2, 3 und 4A kann das Datenspeicherelement DS eine erste Elektrode EL1, eine dielektrische Schicht DL und eine zweite Elektrode EL2 aufweisen. Die erste Elektrode EL1 kann mit dem zweiten Störstellenbereich SD2 der Halbleiterstruktur SP verbunden sein.
  • Die erste Elektrode EL1 kann einen ersten Teil P1 in Kontakt mit dem zweiten Störstellenbereich SD2 und einen zweiten Teil P2 aufweisen, welcher sich in der zweiten Richtung D2 vom ersten Teil P1 erstreckt. Die erste Elektrode EL1 kann eine zylindrische Form haben, obwohl die erfinderischen Konzepte nicht darauf beschränkt sind. Der erste und der zweite Teil P1 und P2 der ersten Elektrode EL1 können im Wesentlichen dieselbe Dicke haben. Eine erste Isolierschicht IL1 kann den zweiten Störstellenbereich SD2 und den zweiten Teil P2 der ersten Elektrode EL1 bedecken.
  • Die erste Elektrode EL1 kann beispielsweise eines oder mehrere von Metall, Metallnitrid und Metallsilizid aufweisen. Beispielsweise kann die erste Elektrode EL1 eine Metallschicht mit hohem Schmelzpunkt wie beispielsweise Kobalt, Titan, Nickel, Wolfram und/oder Molybdän aufweisen. Die erste Elektrode EL1 kann beispielsweise eine Metallnitridschicht wie beispielsweise eine Titannitridschicht, eine Titan-Siliziumnitridschicht, eine Titan-Aluminiumnitridschicht, eine Tantalnitridschicht, eine Tantal-Siliziumnitridschicht, eine Tantal-Aluminiumnitridschicht und/oder eine Wolframnitridschicht aufweisen. Die erste Elektrode EL1 kann beispielsweise eine Edelmetallschicht aufweisen, welche wenigstens eines ausgewählt aus der Gruppe aufweist, die aus Platin (Pt), Ruthenium (Ru) und Iridium (Ir) besteht. Die erste Elektrode EL1 kann beispielsweise eine leitfähige Edelmetalloxidschicht wie beispielsweise PtO, RuO2 und/oder IrO2 aufweisen. Die erste Elektrode EL1 kann beispielsweise eine leitfähige Oxidschicht wie beispielsweise SRO(SrRuO3), BSRO((Ba,Sr)RuO3) und CRO(CaRuO3), und/oder LSCo aufweisen.
  • Die dielektrische Schicht DL kann zwischen der ersten Elektrode EL1 und der zweiten Elektrode EL2 zwischenliegend angeordnet sein. Die dielektrische Schicht DL kann bedecken und in einigen Ausführungsformen direkt kontaktieren eine innere Seitenwand ISW der ersten Elektrode EL1. Die dielektrische Schicht DL kann eine im Wesentlichen einheitliche Dicke auf der inneren Seitenwand ISW der ersten Elektrode EL1 haben. Beispielsweise kann die dielektrische Schicht DL eines oder mehrere eines Metalloxids wie beispielsweise Hafniumoxid, Zirkonoxid, Aluminiumoxid, Lantanoxid, Tantaloxid und/oder Titanoxid aufweisen, und ein Perowskit-strukturiertes Dielektrikum wie beispielsweise SrTiO3(STO), (Ba,Sr)TiO3(BST), BaTiO3, PZT, and/or PLZT.
  • Die zweite Elektrode EL2 kann auf der dielektrischen Schicht DL vorgesehen sein. Die zweite Elektrode EL2 kann innerhalb sein und in einigen Ausführungsformen einen inneren Abschnitt (beispielsweise einen inneren Zylinder) der ersten Elektrode EL1 füllen. Die zweite Elektrode EL2 kann aufweisen beispielsweise eines oder mehrere eines störstellendotierten Siliziums, eines Metalls, eines Metallnitrids und eines Metallsilizids. Eine detaillierte Beschreibung eines bildenden beziehungsweise konstituierenden Materials der zweiten Elektrode EL2 kann ähnlich zu demjenigen sein, welches hinsichtlich der ersten Elektrode EL1 diskutiert ist.
  • Bezug nehmend auf 2, 3 und 4B zeigt 4B ein Beispiel eines Kondensators, welcher unterschiedlich geformt ist von demjenigen, welcher in 4A veranschaulicht ist. Die erste isolierende Schicht IL1 kann auf Abschnitten des zweiten Störstellenbereichs SD2 sein, aber nicht auf Abschnitten der ersten Elektrode EL1. In einigen Ausführungsformen kann die dielektrische Schicht DL die inneren und äußeren Seitenwände ISW und OSW der ersten Elektrode EL1 bedecken. Die zweite Elektrode EL2 kann auf der äußeren Seitenwand OSW der ersten Elektrode EL1 vorgesehen sein, während sie einen inneren Abschnitt der ersten Elektrode EL1 füllt.
  • Bezug nehmend auf 2, 3 und 4C zeigt 4C ein Beispiel eines Kondensators, welcher unterschiedlich geformt ist von demjenigen, welcher in 4A veranschaulicht ist. Die erste Elektrode EL1 kann eine Säulenform haben. Beispielsweise kann die erste Elektrode EL1 eine massive interne Struktur haben. Die erste Elektrode EL1 kann eine Säulenform haben, deren interne Struktur aus einem leitfähigen Material gebildet ist (beispielsweise vollständig damit gefüllt ist). Die dielektrische Schicht DL kann auf der äußeren Seitenwand OSW der ersten Elektrode EL sein. Die zweite Elektrode EL2 kann auf der äußeren Seitenwand OSW der ersten Elektrode EL1 vorgesehen sein.
  • Eine dreidimensionale Halbleiterspeichervorrichtung gemäß einigen Ausführungsformen der erfinderischen Konzepte kann die Speicherzelltransistoren MCT und die Datenspeicherelemente DS aufweisen, welche dreidimensional auf dem Substrat 100 gestapelt sind. Diese Konfiguration kann zu einer erhöhten Integration der Speichervorrichtung führen, verglichen mit einer herkömmlichen Speichervorrichtung, welche Speicherzelltransistoren und Datenspeicherelemente aufweist, welche zweidimensional auf einem Substrat angeordnet sind. Eine dreidimensionale Halbleiterspeichervorrichtung gemäß einigen Ausführungsformen der erfinderischen Konzepte kann auf kryogenes Computing anwendbar sein, welches bei einer Temperatur unterhalb 100 K durchgeführt wird. Die Speicherzelltransistoren der erfinderischen Konzepte können als übergangslose Transistoren erreicht werden.
  • 5 bis 9 veranschaulichen perspektivische Ansichten, welche Beispiele einer Einheitszelle der dreidimensionalen Halbleiterspeichervorrichtung zeigen, welche in 2 gezeigt ist. In den Ausführungsformen, welche folgen, wird eine detaillierte Beschreibung von technischen Merkmalen, welche diejenigen wiederholen, welche obenstehend unter Bezugnahme auf 1, 2 und 3 diskutiert sind, ausgelassen werden, und ein Unterschied davon wird im Detail diskutiert werden.
  • Bezug nehmend auf 1, 2 und 5 kann die gemeinsame Sourceleitung CSL nicht vorgesehen sein, und anstelle dessen kann eine zweite Isolierschicht IL2 vorgesehen sein. Der erste Störstellenbereich SD 1 kann nicht nur einen oberen, sondern auch einen unteren Abschnitt der Halbleiterstruktur SP besetzen. Beispielsweise kann die unteren Oberfläche SD1b des ersten Störstellenbereichs SD 1 koplanar mit der unteren Oberfläche SPb der Halbleiterstruktur SP sein. In einigen Ausführungsformen kann der erste Störstellenbereich SD 1 der Halbleiterstruktur SP in direktem Kontakt mit der zweiten Isolierschicht IL2 sein. Die Abwesenheit der gemeinsamen Sourceleitung CLS, welche obenstehend diskutiert ist, kann die Speicherzelltransistoren MCT in die Lage versetzen, einen potentialfreien Körper zu haben.
  • Bezug nehmend auf 1, 2 und 6 kann die zweite leitfähige Leitung CL2 auf einer Seite der Halbleiterstruktur SP vorgesehen sein, und eine dritte leitfähige Leitung CL3 kann auf einer entgegengesetzten Seite der Halbleiterstruktur SP vorgesehen sein. Die dritte leitfähige Leitung CL3 kann sich parallel zu der zweiten leitfähigen Leitung CL2 in der dritten Richtung D3 erstrecken. Beispielsweise kann ein Paar von vertikalen leitfähigen Leitungen CL2 und CL3 benachbart zueinander auf entgegengesetzten Seiten jeder der Halbleiterstrukturen SP benachbart sein, welche vertikal gestapelt sind.
  • Eine erste dielektrische Gateschicht GI1 kann zwischen der zweiten leitfähigen Leitung CL2 und der Halbleiterstruktur SP zwischenliegend angeordnet sein, und eine zweite dielektrische Gateschicht GI2 kann zwischen der dritten leitfähigen Leitung CL3 und der Halbleiterstruktur SP zwischenliegend angeordnet sein. Beispielsweise kann die dritte leitfähige Leitung CL3 ein Backgate des Speicherzelltransistors MCT sein. Für ein anderes Beispiel kann die dritte leitfähige Leitung CL3 eine Wortleitung WL zusammen mit der zweiten leitfähigen Leitung CL2 bilden. Wenn die Wortleitung WL aus zwei leitfähigen Leitungen CL2 und CL3 aufgebaut ist, können entgegengesetzte Seiten des Kanalbereichs CH mit den zwei leitfähigen Leitungen CL2 und CL3 bedeckt sein, und demnach kann der Speicherzelltransistor MCT in elektrischen Charakteristiken zunehmen.
  • Bezug nehmend auf 1, 2 und 7 kann die dritte leitfähige Leitung CL3 wie obenstehend unter Bezugnahme auf 6 diskutiert vorgesehen sein. Keine dielektrische Gateschicht kann zwischen der dritten leitfähigen Leitung CL3 und der Halbleiterstruktur SP vorgesehen sein. Beispielsweise kann die dritte leitfähige Leitung CL3 in direktem Kontakt mit der Halbleiterstruktur SP sein. Die dritte leitfähige Leitung CL3 kann elektrisch mit der Halbleiterstruktur SP verbunden sein. In diesem Fall kann die dritte leitfähige Leitung CL3 als ein Körperkontakt des Speicherzelltransistors MCT dienen.
  • Bezug nehmend auf 1, 2 und 8 kann sich die zweite leitfähige Leitung LC2 vertikal erstrecken, während sie Abschnitte des Kanalbereichs CH der Halbleiterstruktur SP umgibt. Die zweite leitfähige Leitung CL2 kann auf einer oberen Oberfläche, einer unteren Oberfläche und entgegengesetzten Seitenwänden des Kanalbereichs CH sein. Die dielektrische Gateschicht GI kann zwischen der zweiten leitfähigen Leitung CL2 und dem Kanalbereich CH zwischenliegend angeordnet sein. Beispielsweise kann der Speicherzelltransistor MCT ein Gate-All-Around-Transistor sein.
  • 10A und 10B veranschaulichen Querschnittsansichten, welche Beispiele einer Sektion M zeigen, welche in 9 gezeigt ist. Bezug nehmend auf 1, 2, 9 und 10A kann die Halbleiterstruktur SP einen U-förmigen Querschnitt haben. Beispielsweise kann die Halbleiterstruktur SP einen ersten Teil PO1 aufweisen, welcher sich in der dritten Richtung D3 erstreckt, einen zweiten Teil PO2, welcher sich in der ersten Richtung D1 von einem oberen Abschnitt des ersten Teils PO1 erstreckt, und einen dritten Teil PO3, welcher sich in der ersten Richtung D1 von einem unteren Abschnitt des ersten Teils PO1 erstreckt. Der erste, zweite und dritte Teil PO1, PO2 und PO3 können eine innere Seitenwand ISW der Halbleiterstruktur SP definieren beziehungsweise begrenzen.
  • Die dielektrische Gateschicht GI kann sein auf und in einigen Ausführungsformen direkt kontaktieren die innere Seitenwand ISW der Halbleiterstruktur SP. Die zweite leitfähige Leitung CL2 kann auf der dielektrischen Gateschicht GI vorgesehen sein. Die zweiten leitfähigen Leitungen CL2 können einen Vorsprungsteil PP aufweisen. Der erste, zweite und dritte Teil PO1, PO2 und PO3 können einen Innenbereich der Halbleiterstruktur SP begrenzen, und der Vorsprungsteil PP der zweiten leitfähigen Leitung CL2 kann sein innerhalb und in einigen Ausführungsformen füllen den inneren Bereich der Halbleiterstruktur SP.
  • Der Kanalbereich CH des Speicherzelltransistors MCT kann den ersten bis dritten Teil PO1 bis PO3 der Halbleiterstruktur SP aufweisen, welche benachbart zu der zweiten leitfähigen Leitung CL2 sind. In dieser Konfiguration kann ein Kanal in der Dicke abnehmen und in einer Fläche, welche einem Gate zugewandt ist, zunehmen derart, dass der Speicherzelltransistor MCT in den elektrischen Charakteristiken zunehmen kann.
  • Bezug nehmend auf 1, 2, 9 und 10B kann, anders als in 10A veranschaulicht ist, die zweite leitfähige Leitung CL2 den inneren Bereich der Halbleiterstruktur SP nicht vollständig füllen. In anderen Worten gesagt kann ein Abschnitt des inneren Bereichs der Halbleiterstruktur SP eine Fläche aufweisen, welche durch die zweite leitfähige Leitung CL2 nicht besetzt ist. In einigen Ausführungsformen kann, wie in 8 veranschaulicht ist, die zweite leitfähige Leitung CL2 den Kanalbereich CH vollständig umgeben. Obwohl nicht gezeigt, kann die zweite leitfähige Leitung CL2 die innere Seitenwand ISW und eine äußere Seitenwand der Halbleiterstruktur SP bedecken. Beispielsweise kann der Speicherzelltransistor MCT als ein Gate-All-Around-Transistor erlangt werden.
  • 11 veranschaulicht eine perspektivische Ansicht, welche eine dreidimensionale Halbleiterspeichervorrichtung gemäß einigen Ausführungsformen der erfinderischen Konzepte zeigt. Beispielsweise veranschaulicht 11 eine erste Schicht einer dreidimensionalen Halbleiterspeichervorrichtung. In der Ausführungsform, welche folgt, wird eine detaillierte Beschreibung von technischen Merkmalen, welche diejenigen wiederholt, welche obenstehend unter Bezugnahme auf 1, 2 und 3 diskutiert sind, ausgelassen werden, und ein Unterschied davon wird im Detail diskutiert werden.
  • Bezug nehmend auf 2 und 11 können die Halbleiterstrukturen SP der ersten Schicht L1 der Stapelstruktur SS eine erste, zweite, dritte und vierte Halbleiterstruktur SP1, SP2, SP3 und SP4 aufweisen. Die erste bis vierte Halbleiterstruktur SP1 bis SP4 können beabstandet voneinander in der ersten Richtung D1 angeordnet sein. Ein Paar der zweiten leitfähigen Leitungen CL2 kann zwischen der ersten Halbleiterstruktur SP1 und der zweiten Halbleiterstruktur SP2 vorgesehen sein. Ein anderes Paar der zweiten leitfähigen Leitungen CL2 kann zwischen der dritten Halbleiterstruktur SP3 und der vierten Halbleiterstruktur SP4 vorgesehen sein. Im Gegensatz dazu kann keine zweite leitfähige Leitung CL2 zwischen der zweiten Halbleiterstruktur SP2 und der dritten Halbleiterstruktur SP3 vorgesehen sein.
  • Die erste Halbleiterstruktur SP1 und ihre nächste benachbarte zweite leitfähige Leitung CL2 können eine erste Struktur bilden. Die zweite Halbleiterstruktur SP2 und ihre nächste benachbarte zweite leitfähige Leitung CL2 können eine zweite Struktur bilden. Die erste Struktur und die zweite Struktur können spiegelsymmetrisch zueinander um eine imaginäre Ebene sein, welche dazwischen verläuft. In einigen Ausführungsformen sind zwei Objekte „spiegelsymmetrisch“ oder haben „Spiegelsymmetrie“ wenn die zwei Objekte symmetrisch um die imaginäre Ebene sind, welche die zwei Objekte in zwei gegenseitige Spiegelbilder trennt.
  • Die dritte Halbleiterstruktur SP3 und ihre nächste benachbarte zweite leitfähige Leitung CL2 können eine dritte Struktur bilden. Die vierte Halbleiterstruktur SP4 und ihre nächste benachbarte zweite leitfähige Leitung CL2 können eine vierte Struktur bilden. Die dritte Struktur und die vierte Struktur können spiegelsymmetrisch zueinander um eine imaginäre Ebene sein, welche dazwischen verläuft. Die zweite Struktur und die dritte Struktur können ebenso spiegelsymmetrisch zueinander um eine imaginäre Ebene sein, welche dazwischen verläuft. Die erste Struktur und die vierte Struktur können ebenso spiegelsymmetrisch zueinander um eine imaginäre Ebene sein, welche dazwischen verläuft.
  • 12 und 13 veranschaulichen perspektivische Ansichten, welche eine dreidimensionale Halbleiterspeichervorrichtung gemäß einigen Ausführungsformen der erfinderischen Konzepte zeigen. In der Ausführungsform, welche folgt, wird eine detaillierte Beschreibung von technischen Merkmalen, welche diejenigen wiederholen, welche obenstehend unter Bezugnahme auf 1, 2 und 3 diskutiert sind, ausgelassen werden, und ein Unterschied davon wird im Detail diskutiert werden.
  • Bezug nehmend auf 12 können zwei einer Mehrzahl der Unterzellanordnungen SCA, welche obenstehend unter Bezugnahme auf 1 diskutiert sind, auf dem Substrat 100 vorgesehen sein. Beispielsweise können eine erste Stapelstruktur SS1 und eine zweite Stapelstruktur SS2 auf dem Substrat 100 vorgesehen sein. Die erste Stapelstruktur SS1 kann eine erste Unterzellanordnung bilden, und die zweite Stapelstruktur SS2 kann eine zweite Unterzellanordnung bilden. Die erste Struktur SS1 und die zweite Stapelstruktur SS2 können entlang der zweiten Richtung D2 angeordnet sein. Die erste Stapelstruktur SS1 und die zweite Stapelstruktur SS2 können im Wesentlichen dieselben strukturellen Merkmale haben. Beispielsweise müssen die erste Stapelstruktur SS1 und die zweite Stapelstruktur SS2 nicht spiegelsymmetrisch zueinander sein.
  • Bezugnehmend auf 13 können die erste Stapelstruktur SS1, welche die erste Unterzellanordnung bildet, und die zweite Stapelstruktur SS2, welche die zweite Unterzellanordnung bildet, auf dem Substrat 100 vorgesehen sein. Eine gemeinsame Sourceleitung CSL kann zwischen der ersten Stapelstruktur SS1 und der zweiten Stapelstruktur SS2 zwischenliegend angeordnet sein. Die Halbleiterstrukturen SP der ersten Stapelstruktur SS1 und die Halbleiterstrukturen SP der zweiten Stapelstruktur SS2 können alle mit der gemeinsamen Sourceleitung CSL verbunden sein.
  • Die erste Stapelstruktur SS1 und die zweite Stapelstruktur SS2 können spiegelsymmetrisch zueinander um eine imaginäre Ebene sein, welche dazwischen verläuft. Die imaginäre Ebene kann sich in der ersten Richtung D1 erstecken. Beispielsweise können die erste Stapelstruktur SS1 und die zweite Stapelstruktur SS2 spiegelsymmetrisch zueinander um die gemeinsame Sourceleitung CSL sein.
  • 14 veranschaulicht eine perspektivische Ansicht, welche eine dreidimensionale Halbleiterspeichervorrichtung gemäß einigen Ausführungsformen der erfinderischen Konzepte zeigt. 15 veranschaulicht eine Draufsicht, welche die dreidimensionale Halbleiterspeichervorrichtung der 14 zeigt. 16A bis 16E veranschaulichen Querschnittsansichten, jeweils aufgenommen entlang Linien A-A', B-B', C-C', D-D' und E-E' der 15. 17 veranschaulicht eine Draufsicht, welche einen horizontalen Querschnitt zeigt, welcher entlang der Sektion N der 14 aufgenommen ist. In der Ausführungsform, welche folgt, wird eine detaillierte Beschreibung von technischen Merkmalen, welche jene wiederholen, welche voranstehend unter Bezugnahme auf 1, 2 und 3 diskutiert sind, ausgelassen werden, und ein Unterschied davon wird im Detail diskutiert werden.
  • Bezugnehmend auf 14, 15, 16A bis 16E und 17 kann eine Mehrzahl von Stapelstrukturen SS1 und SS2 auf einem Substrat 100 vorgesehen sein. Die Stapelstrukturen SS1 und SS2 können eine erste Stapelstruktur SS1 und eine zweite Stapelstruktur SS2 aufweisen. Die erste und die zweite Stapelstruktur SS1 und SS2 können sich in einer ersten Richtung D1 erstrecken. Die erste und die zweite Stapelstruktur SS1 und SS2 können beabstandet voneinander in einer zweiten Richtung D2 angeordnet sein.
  • Jede der ersten und zweiten Stapelstruktur SS1 und SS2 kann mit gemeinsamen Sourceleitungen CSL auf entgegengesetzten Seiten vorgesehen sein. Eine gemeinsame Sourceleitung CSL kann zwischen der ersten und zweiten Stapelstruktur SS1 und SS2 zwischenliegend angeordnet sein. Die gemeinsamen Sourceleitungen CSL können sich in der ersten Richtung D1 entlang der ersten und zweiten Stapelstruktur SS1 und SS2 erstrecken. Ein Oxidationsmaterial OM kann zwischen der gemeinsamen Sourceleitung CSL und dem Substrat 100 und zwischen der gemeinsamen Sourceleitung CSL und einer Halbleiterstruktur SP, welche untenstehend diskutiert werden wird, zwischenliegend angeordnet sein.
  • Jede der ersten und zweiten Stapelstrukturen SS1 und SS2 kann eine erste, eine zweite, eine dritte und eine vierte Schicht L1, L2, L3 und L4 aufweisen, welche nacheinander folgend auf dem Substrat 100 gestapelt sind. Jede der ersten bis vierten Schicht L1 bis L4 kann eine erste dielektrische Schicht ILD1, eine Halbleiterschicht SL und eine zweite dielektrische Schicht ILD2 aufweisen. Die erste dielektrische Schicht ILD1, die Halbleiterschicht SL und die zweite dielektrische Schicht ILD2 können nacheinander folgend gestapelt sein. Die erste dielektrische Schicht ILD1 und die zweite dielektrische Schicht ILD2 können die Halbleiterschicht SL dazwischen von anderen Halbleiterschichten SL vertikal trennen.
  • Jede der ersten bis vierten Schicht L1 bis L4 kann ferner eine erste leitfähige Leitung CL1 aufweisen, welche sich in der ersten Richtung D1 erstreckt. Beispielsweise kann jede der ersten bis vierten Schichten L1 bis L4 zwei erste leitfähige Leitungen CL1 aufweisen, welche voneinander in der zweiten Richtung D2 beabstandet sind. Die erste leitfähige Leitung CL1 kann auf derselben Ebene platziert sein wie diejenige der zweiten dielektrischen Schicht ILD2. Die zweite dielektrische Schicht ILD2 kann Seitenwände der ersten leitfähigen Leitung CL1 bedecken. Die erste leitfähige Leitung CL1 kann auf einer oberen Oberfläche der Halbleiterschicht SL angeordnet sein. Die erste leitfähige Leitung CL1 kann benachbart zu der gemeinsamen Sourceleitung CSL angeordnet sein. Die ersten leitfähigen Leitungen CL1 können den Bitleitungen BL entsprechen, welche obenstehend unter Bezugnahme auf 1 diskutiert sind.
  • Die Halbleiterschicht SL kann ein Halbleitermaterial, beispielsweise Silizium, Germanium, Silizium-Germanium und/oder Indium-Gallium-Zinkoxid (IGZO) aufweisen. Die erste dielektrische Schicht ILD1 und die zweite dielektrische Schicht ILD2 können unterschiedliche isolierende Materialien voneinander aufweisen. Die erste dielektrische Schicht ILD1 und die zweite dielektrische Schicht ILD2 können beispielsweise eine Siliziumoxidschicht, eine Siliziumnitridschicht, eine Siliziumoxinitridschicht, eine Kohlenstoff enthaltende Siliziumoxidschicht, eine Kohlenstoff enthaltende Siliziumnitridschicht und/oder eine Kohlenstoff enthaltende Siliziumoxinitridschicht aufweisen. Beispielsweise kann die erste dielektrische Schicht ILD1 eine Kohlenstoff enthaltende Siliziumoxidschicht (beispielsweise SiOC) aufweisen, und die zweite dielektrische Schicht ILD2 kann eine Siliziumnitridschicht (beispielsweise SiN) aufweisen.
  • Jede der ersten bis vierten Schicht L1 bis L4 kann ein erstes Ende und ein zweites Ende entgegengesetzt zu dem ersten Ende in einer Richtung haben, in welcher die erste bis vierte Schicht L1 bis L4 sich erstrecken (beispielsweise der ersten Richtung D1). Jede der ersten und zweiten Stapelstrukturen SS1 und SS2 kann derart konfiguriert sein, dass das erste Ende jeder der zweiten und dritten Schicht L2 und L3 in der ersten Richtung D1 mehr hervorstehen kann als das erste Ende der vierten Schicht L4. Das erste Ende der zweiten Schicht L2 und das erste Ende der dritten Schicht L3 können vertikal miteinander ausgerichtet sein. Das erste Ende der ersten Schicht L1 kann in der ersten Richtung D1 mehr hervorstehen als das erste Ende jeder der zweiten und dritten Schicht L2 und L3. Das zweite Ende jeder der ersten und zweiten Schicht L1 und L2 kann in einer entgegengesetzten Richtung zu der ersten Richtung D1 mehr hervorstehen als das zweite Ende jeder der dritten und vierten Schicht L3 und L4. Das zweite Ende der ersten Schicht L1 und das zweite Ende der zweiten Schicht L2 können vertikal miteinander ausgerichtet sein. Das zweite Ende der dritten Schicht L3 und das zweite Ende der vierten Schicht L4 können vertikal miteinander ausgerichtet sein.
  • Ein Loch HO kann vorgesehen sein, um jede der ersten und zweiten Stapelstruktur SS1 und SS2 zu durchdringen. Jede der Halbleiterschichten SL kann Halbleiterstrukturen SP aufweisen, welche durch das Loch HO definiert beziehungsweise begrenzt sind. Beispielsweise kann jede der Halbleiterschichten SL einen Erweiterungsteil EP beziehungsweise einen Erstreckungsteil EP aufweisen, welcher sich in der ersten Richtung D1 erstreckt, und die Halbleiterstrukturen SP, welche sich in der zweiten Richtung D2 von dem Erstreckungsteil EP erstrecken (siehe 17). Das Loch HO kann zwischen den Halbleiterstrukturen SP positioniert sein.
  • Jede der Halbleiterstrukturen SP kann einen Kanalbereich CH, einen ersten Störstellenbereich SD1 und einen zweiten Störstellenbereich SD2 aufweisen. Der Kanalbereich CH kann zwischen dem ersten und dem zweiten Störstellenbereich SD1 und SD2 zwischenliegend angeordnet sein. Der Erstreckungsteil EP jeder der Halbleiterschichten SL kann elektrisch mit der gemeinsamen Sourceleitung CSL verbunden sein. Die erste leitfähige Leitung CL1 kann auf dem Erstreckungsteil EP der Halbleiterschicht SL angeordnet sein. Die erste leitfähige Leitung CL1 kann auf den ersten Störstellenbereichen SD 1 der Halbleiterstrukturen SP angeordnet sein. In einigen Ausführungsformen können die Halbleiterstrukturen SP von verschiedenen Schichten (beispielsweise erste bis vierte Schicht L1 bis L4) einander vertikal überlappen.
  • Zweite leitfähige Leitungen CL2 können vorgesehen sein, um sich in einer vertikalen Richtung (beispielsweise einer dritten Richtung D3) in den Löchern HO, welche die Stapelstrukturen SS1 und SS2 durchdringen, zu erstrecken. Beispielsweise können die zweiten leitfähigen Leitungen CL2 die erste und zweite Stapelstruktur SS1 und SS2 durchdringen. Ein Paar der zweiten leitfähigen Leitungen CL2 kann auf entgegengesetzten Seiten jeder der Halbleiterstrukturen SP vorgesehen sein. Beispielsweise kann ein Paar der zweiten leitfähigen Leitungen CL2 eine Wortleitung WL bilden. In einigen Ausführungsformen kann eine eines Paars der zweiten leitfähigen Leitungen CL2 eine Wortleitung WL sein, und die andere eines Paars der zweiten leitfähigen Leitungen CL2 kann ein Backgate sein.
  • Jede der zweiten leitfähigen Leitungen CL2 kann eine Sperrstruktur BA und einen leitfähigen Körper CB aufweisen. Der leitfähige Körper CB kann eine lineare Form haben, welche sich in der dritten Richtung D3 erstreckt. Die Sperrstruktur BA kann sein auf und in einigen Ausführungsformen bedecken eine Seitenwand und Bodenoberfläche des leitfähigen Körpers CB. Der leitfähige Körper CB kann ein Metall (beispielsweise Wolfram, Titan, Tantal etc.) aufweisen, und die Sperrstruktur BA kann ein leitfähiges Metallnitrid (beispielsweise Titannitrid, Tantalnitrid etc.) aufweisen. Die Sperrstruktur BA kann unterbinden und/oder verhindern, dass ein metallisches Material in dem leitfähigen Körper CB in die Halbleiterstruktur SP eindiffundiert.
  • Eine dielektrische Gateschicht GI kann auf einer inneren Seitenwand jeder der ersten und zweiten Stapelstruktur SS1 und SS2, welche zu dem Loch HO freiliegend ist, vorgesehen sein. Demzufolge kann die dielektrische Gateschicht GI zwischen jeder der Halbleiterstrukturen SP und jeder der zweiten leitfähigen Leitungen CL2 zwischenliegend angeordnet sein. Die Sperrstruktur BA jeder der zweiten leitfähigen Leitungen CL2 kann in direktem Kontakt mit der dielektrischen Gateschicht GI sein.
  • Jedes der Löcher HO kann darin vorgesehen sein mit vertikalen Isolierstrukturen VIP auf und in einigen Ausführungsformen bedeckend die zweiten leitfähigen Leitungen CL2. Die vertikale Isolierstruktur VIP kann zwischen einem Paar der zweiten leitfähigen Leitungen CL2, welches benachbart zueinander ist, zwischenliegend angeordnet sein. Die vertikale Isolierstruktur VIP kann zwischen einem Paar der Halbleiterstrukturen SP, welches benachbart zueinander ist, zwischenliegend angeordnet sein. In einigen Ausführungsformen kann die vertikale Isolierstruktur VIP eine Säulenform haben, welche sich in der dritten Richtung D3 erstreckt. Beispielsweise können die vertikalen Isolierstrukturen VIP ein oder mehreres einer Siliziumoxidschicht, einer Siliziumnitridschicht und einer Siliziumoxinitridschicht aufweisen.
  • Jedes der Löcher HO kann darin mit Datenspeicherelementen DS vorgesehen sein. Die Datenspeicherelemente DS können in einem verbleibenden Abschnitt des Lochs HO vorgesehen sein. Der verbleibende Abschnitt des Lochs HO kann einen Raum anzeigen, welcher durch die dielektrische Gateschicht GI, die zweiten leitfähigen Leitungen CL2 und die vertikalen Isolierstrukturen VIP nicht besetzt ist.
  • Jedes der Datenspeicherelemente DS kann eine Elektrode EL1, eine dielektrische Schicht DL und eine zweite Elektrode EL2 aufweisen. Die Datenspeicherelemente DS in einer der Stapelstrukturen SS1 und SS2 können eine dielektrische Schicht DL und eine zweite Elektrode EL2 gemeinsam verwenden. Beispielsweise kann in einer der Stapelstrukturen SS1 und SS2 eine Mehrzahl der ersten Elektroden EL1 vorgesehen sein, und eine dielektrische Schicht DL kann Oberflächen der Mehrzahl von ersten Elektrode EL1 bedecken. Eine dielektrische Schicht DL kann arauf mit einer zweiten Elektrode EL2 vorgesehen sein.
  • Die Datenspeicherelemente DS können mit entsprechenden zweiten Störstellenbereichen SD2 der Halbleiterstrukturen SP verbunden sein. Beispielsweise können die ersten Elektroden EL1 mit entsprechenden zweiten Störstellenbereichen SD2 der Halbleiterstrukturen SP verbunden sein. Die Datenspeicherelemente DS gemäß den einigen Ausführungsformen können im Wesentlichen identisch oder ähnlich zu dem Kondensator konfiguriert sein, welcher obenstehend unter Bezugnahme auf 4A oder 4B diskutiert ist. In einigen Ausführungsformen kann eine obere Oberfläche der zweiten Elektrode EL2 zu dem Loch HO freiliegend sein. In einigen Ausführungsformen kann die obere Oberfläche der zweiten Elektrode EL2 koplanar mit einer oberen Oberfläche des Lochs HO sein.
  • Eine dielektrische Zwischenschicht 110 kann vorgesehen sein, um auf zu sein und/oder zu bedecken die erste und zweite Stapelstruktur SS1 und SS2. Beispielsweise kann die dielektrische Zwischenschicht 110 eines oder mehrere einer Siliziumoxidschicht, einer Siliziumnitridschicht und/oder einer Siliziumoxinitridschicht aufweisen. Eine dritte dielektrische Schicht ILD3 kann auf jeder der ersten und zweiten Stapelstruktur SS1 und SS2 vorgesehen sein. In einigen Ausführungsformen können die dielektrische Zwischenschicht 110, die dritten dielektrischen Schichten ILD3, die zweiten leitfähigen Leitungen CL2, die zweiten Elektroden EL2 und die gemeinsamen Sourceleitungen CSL ihre oberen Oberflächen koplanar miteinander haben.
  • Wenigstens ein erster Kontakt CNT1 kann vorgesehen sein, um die dielektrische Zwischenschicht 110 zu durchdringen, um in Verbindung mit wenigstens einer ersten leitfähigen Leitung CL1 zu gelangen. Wenigstens ein zweiter Kontakt CNT2 kann vorgesehen sein, um die dielektrische Zwischenschicht 110 zu durchdringen, um in Verbindung mit wenigstens einer zweiten leitfähigen Leitung CL2 zu gelangen. Der erste Kontakt CNT1 kann auf der ersten leitfähigen Leitung CL1 angeordnet sein, welche an einem Ende (beispielsweise einem ersten oder zweiten Ende) einer der Stapelstrukturen SS1 und SS2 freiliegend ist. Der zweite Kontakt CNT2 kann auf der zweiten leitfähigen Leitung CL2 angeordnet sein, welche an einer oberen Oberfläche einer der Stapelstrukturen SS1 und SS2 freiliegend ist.
  • In einigen Ausführungsformen können die erste Stapelstruktur SS1 und die zweite Stapelstruktur SS2 spiegelsymmetrisch zueinander um eine imaginäre Ebene sein, welche dazwischen verläuft. Die imaginäre Ebene kann sich in der ersten Richtung D1 erstrecken. Beispielsweise können die erste Stapelstruktur SS1 und die zweite Stapelstruktur SS2 spiegelsymmetrisch zueinander um die gemeinsame Sourceleitung CSL herum sein.
  • 18, 20, 22, 24, 26, 28, 30, 32 und 34 veranschaulichen Draufsichten, welche ein Verfahren zum Herstellen von dreidimensionalen Halbleiterspeichervorrichtungen gemäß einigen Ausführungsformen der erfinderischen Konzepte zeigen. 19, 21, 23A, 25A, 27A, 29A, 31A, 33A und 35A veranschaulichen Querschnittsansichten, aufgenommen jeweils entlang einer Linie A-A' der 18, 20, 22, 24, 26, 28, 30, 32 und 34. 23B, 25B, 27B, 29B, 31B, 33B und 35B veranschaulichen Querschnittsansichten, welche jeweils entlang einer Linie B-B' der 22, 24, 26, 28, 30, 32 und 34 aufgenommen sind. 27C, 29C, 31C, 33C, 35C veranschaulichen Querschnittsansichten, welche jeweils entlang einer Linie C-C' der 26, 28, 30, 32 und 34 aufgenommen sind. 27D, 29D, 31D, 33D und 35D veranschaulichen Querschnittsansichten, welche jeweils entlang einer Linie D-D' der 26, 28, 30, 32 und 34 aufgenommen sind. 31E, 33E und 35E veranschaulichen Querschnittsansichten, welche jeweils entlang einer Linie E-E' der 30, 32 und 34 aufgenommen sind.
  • Bezug nehmend auf 18 und 19 kann eine Formstruktur MS Auf einem Substrat 100 gebildet werden. Die Bildung der Formstruktur MS kann ein Bilden einer ersten, einer zweiten, einer dritten und einer vierten Schicht L1, L2, L3 und L4, welche nacheinander folgend gestapelt werden, aufweisen. Die Formstruktur MS kann gebildet werden, um stufenweise Strukturen an ihren entgegengesetzten Enden zu haben.
  • Jede der ersten bis vierten Schicht L1 bis L4 kann eine erste dielektrische Schicht ILD1, eine Halbleiterschicht SL und eine zweite dielektrische Schicht ILD2 aufweisen. Die erste dielektrische Schicht ILD1, die Halbleiterschicht SL und die zweite dielektrische Schicht ILD2 können nacheinander folgend gebildet werden. Die Halbleiterschicht SL kann ein Halbleitermaterial, beispielsweise Silizium, Germanium, Silizium-Germanium und/oder Indium-Gallium-Zink-Oxid (IGZO) aufweisen. Die erste dielektrische Schicht ILD1 und die zweite dielektrische Schicht ILD2 können unterschiedliche isolierende Materialien voneinander aufweisen. Eine der ersten und zweiten dielektrischen Schicht ILD1 und ILD2 können eine Ätzselektivität zu der anderen der ersten und zweiten dielektrischen Schicht ILD1 und ILD2 haben. Die erste dielektrische Schicht ILD1 und die zweite dielektrische Schicht ILD2 können aus einer Siliziumoxidschicht, einer Siliziumnitridschicht, einer Siliziumoxinitridschicht, einer Kohlenstoff enthaltenden Siliziumoxidschicht, einer Kohlenstoff enthaltenden Siliziumnitridschicht und/oder einer Kohlenstoff enthaltenden Siliziumoxinitridschicht gebildet werden. Beispielsweise kann die erste dielektrische Schicht ILD1 aus einer Kohlenstoff enthaltenden Siliziumoxidschicht (beispielsweise SiOC) gebildet werden, und die zweite dielektrische Schicht ILD2 kann aus einer Siliziumnitridschicht (beispielsweise SiN) gebildet werden.
  • Eine dritte dielektrische Schicht ILD3 und eine vierte dielektrische Schicht ILD4 können auf der Formstruktur MS gebildet werden. Eine der dritten und vierten dielektrischen Schicht ILD3 und ILD4 kann eine Ätzselektivität zu der anderen der dritten und vierten dielektrischen Schicht ILD3 und ILD4 haben. Eine dielektrische Zwischenschicht 110 kann gebildet werden, um auf zu sein und/oder zu bedecken die Formstruktur MS. Eine obere Oberfläche der dielektrischen Zwischenschicht 110 kann koplanar zu einer oberen Oberfläche der vierten dielektrischen Schicht ILD4 sein. Die dielektrische Zwischenschicht 110 kann beispielsweise unter Verwendung einer oder mehrerer einer Siliziumoxidschicht, einer Siliziumnitridschicht und einer Siliziumoxinitridschicht gebildet werden.
  • Die Formstruktur MS kann strukturiert werden, um Löcher HO zu bilden, welche die Formstruktur MS durchdringen. Die Löcher HO können die erste dielektrische Schicht ILD1, welche an dem Boden der Formstruktur MS vorgesehen ist, nicht durchdringen. Die erste dielektrische Schicht ILD1 an dem Boden der Formstruktur MS kann es nicht erlauben, dass die Löcher HO eine obere Oberfläche des Substrats 100 freilegen.
  • Jedes der Löcher HO kann sich in einer zweiten Richtung D2 erstrecken. In einigen Ausführungsformen kann jedes der Löcher HO eine lineare Form und/oder eine Stabform haben, obwohl die erfinderischen Konzepte nicht darauf beschränkt sind. Die Löcher HO können beabstandet voneinander entlang einer ersten Richtung D1 angeordnet sein. Jede der Halbleiterschicht SL kann Halbleiterstrukturen SP haben, welche durch die Löcher HO begrenzt sind. Beispielsweise kann die Halbleiterstruktur SP zwischen einem Paar der Löcher HO benachbart zueinander begrenzt sein.
  • Bezug nehmend auf 20 und 21 kann eine dielektrische Gateschicht GI winkelgetreu auf einer inneren Seitenwand gebildet werden, welche zu den Löchern HO der Formstruktur MS freiliegend ist. Beispielsweise kann ein dielektrisches Material mit hohem k verwendet werden, um die dielektrische Gateschicht GI winkelgetreu zu bilden.
  • Vorläufige leitfähige Leitungen pCL können gebildet werden, um die Löcher HO teilweise zu füllen. Die vorläufigen leitfähigen Leitungen pCL können auf der inneren Seitenwand gebildet werden, welche zu den Löchern HO der Formstruktur MS freiliegend ist. Die Bildung der vorläufigen leitfähigen Leitungen pCL kann ein winkelgetreues Bilden einer Sperrschicht auf der dielektrischen Gateschicht GI aufweisen, ein winkelgetreues Bilden einer leitfähigen Schicht auf der Sperrschicht und ein anisotropes Ätzen der Sperrschicht und der leitfähigen Schicht, um eine Sperrstruktur BA und einen leitfähigen Körper CB zu bilden. Die Sperrschicht kann unter Verwendung von einem leitfähigen Metallnitrid (beispielsweise Titannitrid, Tantalnitrid etc.) gebildet werden und die leitfähige Schicht kann unter Verwendung eines Metalls (beispielsweise Wolfram, Titan, Tantal etc.) gebildet werden.
  • Nachdem die vorläufigen leitfähigen Leitungen pCL gebildet sind, kann ein isolierendes Material IM abgeschieden werden. Das isolierende Material IM kann gebildet werden, um zu sein innerhalb und in einigen Ausführungsformen, um vollständig zu füllen die Löcher HO. Das isolierende Material IM kann beispielsweise eines oder mehrere von Siliziumoxid, Siliziumnitrid und Siliziumoxinitrid aufweisen.
  • Bezug nehmend auf 22, 23A und 23B kann ein Planarisierungsprozess auf dem isolierenden Material IM und der dielektrischen Gateschicht GI durchgeführt werden, bis die oberen Oberflächen der dielektrischen Zwischenschicht 110 und der vierten dielektrischen Schicht ILD4 freiliegend sind.
  • Eine erste Maskenstruktur MAI, welche erste Öffnungen OP1 und zweite Öffnungen OP2 aufweist, kann auf der dielektrischen Zwischenschicht 110 und der vierten dielektrischen Schicht ILD4 gebildet werden. Wenn in Draufsicht betrachtet, können die ersten Öffnungen OP1 und die zweiten Öffnungen OP2 die Löcher HO überlappen. Jede der ersten Öffnungen OP1 kann sich in der zweiten Richtung D2 erstrecken. In einigen Ausführungsformen kann jede der ersten Öffnungen OP1 eine lineare Form und/oder Stabform haben, obwohl die erfinderischen Konzepte nicht darauf beschränkt sind. Die ersten Öffnungen OP1 können beabstandet voneinander entlang der ersten Richtung D1 angeordnet sein. Die zweiten Öffnungen OP2 können beabstandet voneinander entlang der ersten Richtung D1 angeordnet sein. Jede der zweiten Öffnungen OP2 kann von ihrer benachbarten ersten Öffnung OP1 in der zweiten Richtung D2 oder in einer Richtung entgegengesetzt zu der zweiten Richtung D2 beabstandet sein.
  • Die erste Maskenstruktur MA1 kann geschlossene Bereiche CR aufweisen. Jeder der geschlossenen Bereiche CR kann ein Abschnitt zwischen der ersten Öffnung OP1 und der zweiten Öffnung OP2 benachbart zueinander sein. Jeder der geschlossenen Bereiche CR kann sich in der ersten Richtung D1 erstrecken. Die geschlossenen Bereiche CR können Positionen begrenzen, an denen zweite leitfähige Leitungen CL2 gebildet sind, wie untenstehend diskutiert wird.
  • Ein Entfernungsprozess kann auf dem isolierenden Material IM, welches zu den ersten und zweiten Öffnungen OP1 und OP2 freiliegend ist, durchgeführt werden. Das isolierende Material IM kann durch einen anisotropen Ätzprozess entfernt werden. Demzufolge kann das isolierende Material IM nicht vollständig entfernt werden, sondern kann unter den geschlossenen Abschnitten CR der ersten Maskenstruktur MA1 verbleiben. Während der Entfernung des isolierenden Materials IM kann der anisotrope Ätzprozess die erste dielektrische Schicht ILD1, welche zu den Löchern HO freiliegend ist, welche an dem Boden der Formstruktur MS vorgesehen sind, ätzen. Als solches können erste Aussparungen RS1 gebildet werden, um die obere Oberfläche des Substrats 100 teilweise freizulegen.
  • Die vorläufigen leitfähigen Leitungen pCL, welche zu den ersten und zweiten Öffnungen OP1 und OP2 freiliegend sind, können entfernt werden, um zweite leitfähige Leitungen CL2 zu bilden. Die vorläufigen leitfähigen Leitungen pCL können durch einen anisotropen Ätzprozess entfernt werden. Demzufolge können die vorläufigen leitfähigen Leitungen pCL nicht vollständig entfernt werden, sondern können unter den geschlossenen Abschnitten CR der ersten Maskenstruktur MA1 verbleiben. Die verbleibenden vorläufigen leitfähigen Leitungen pCL können die zweiten leitfähigen Leitungen CL2 bilden. Der anisotrope Ätzprozess kann die zweiten leitfähigen Leitungen CL2 beabstandet voneinander bilden. Jede der zweiten leitfähigen Leitungen CL2 kann eine lineare Form haben, welche sich in einer vertikalen Richtung erstreckt oder in einer dritten Richtung D3. Das verbleibende isolierende Material IM kann zwischen einem Paar der zweiten leitfähigen Leitungen CL2 benachbart zueinander zwischenliegend angeordnet sein.
  • Bezug nehmend auf 24, 25A und 25B kann die erste Maskenstruktur MA1 entfernt werden. Ein isolierendes Material kann zusätzlich in einem leeren Raum jedes der Löcher HO abgeschieden werden derart, dass eine vertikale Isolierstruktur VIP gebildet werden kann, um jedes der Löcher HO zu füllen. Ein Planarisierungsprozess kann durchgeführt werden, um das isolierende Material zu entfernen, welches auf der dielektrischen Zwischenschicht 110 und der vierten dielektrischen Schicht ILD4 abgeschieden ist. Beispielsweise kann das zusätzlich abgeschiedene isolierende Material dasselbe Material wie dasjenige des verbleibenden isolierenden Materials IM aufweisen. In einigen Ausführungsformen kann das zusätzlich abgeschiedene isolierende Material ein unterschiedliches Material von demjenigen des verbleibenden isolierenden Materials IM aufweisen, die erfinderischen Konzepte sind jedoch nicht darauf beschränkt.
  • Die vertikale Isolierstruktur VIP kann zwischen einem Paar der Halbleiterstrukturen SP benachbart zueinander zwischenliegend angeordnet sein. Die vertikale Isolierstruktur VIP kann zwischen einem Paar der zweiten leitfähigen Leitungen CL2 benachbart zueinander zwischenliegend angeordnet sein.
  • Bezug nehmend auf 26 und 27A bis 27D kann eine zweite Maskenstruktur MA2 auf der Formstruktur MS gebildet werden. Die zweite Maskenstruktur MA2 kann lineare Öffnungen aufweisen, welche sich entlang der ersten Richtung D1 erstrecken.
  • Die zweite Maskenstruktur MA2 kann als eine Ätzmaske verwendet werden, um die Formstruktur MS zu strukturieren, welche eine Mehrzahl von Stapelstrukturen SS1 und SS2 bilden kann. Beispielsweise kann die Formstruktur MS strukturiert werden, um eine erste Stapelstruktur SS1 und eine zweite Stapelstruktur SS2 zu bilden. Der Strukturierungsprozess kann zu einem Definieren beziehungsweise Begrenzen von Gräben TR zwischen den Stapelstrukturen SS1 und SS2 führen. Jeder der Gräben TR kann teilweise die obere Oberfläche des Substrats 100 freilegen. Wenn in einer Draufsicht betrachtet, kann jeder der Gräben TR eine lineare Form haben, welche sich in der ersten Richtung D1 erstreckt.
  • Die Gräben TR können Seitenwände der ersten und zweiten Stapelstruktur SS1 und SS2 freilegen. Ein Oxidationsprozess kann auf der freiliegenden oberen Oberfläche des Substrats 100 und den freiliegenden Seitenwänden der ersten und zweiten Stapelstruktur SS1 und SS2, welche Oxidationsmaterialien OM bilden können, durchgeführt werden. Beispielsweise können die Oxidationsmaterialien OM teilweise auf den Halbleiterstrukturen SP und dem Substrat 100, welche zu den Gräben TR freiliegend sind, gebildet werden.
  • Die zweiten dielektrischen Schichten ILD2, welche zu den Gräben TR freiliegend sind, können geätzt werden, um zweite Aussparungen RS2 zu bilden. Die zweiten dielektrischen Schichten ILD2 können durch einen isotropen Ätzprozess unter Verwendung eines Ätzmittels geätzt werden, welches die zweiten dielektrischen Schichten ILD2 selektiv ätzen kann. Der isotrope Ätzprozess kann verursachen, dass jede der zweiten dielektrischen Schichten ILD2 eine verringerte Breite in der zweiten Richtung D2 hat. Jede der zweiten Aussparungen RS2 kann durch eine untere Oberfläche der ersten dielektrischen Schicht ILD1, eine Seitenwand der zweiten dielektrischen Schicht ILD2 und eine obere Oberfläche der Halbleiterstruktur SP begrenzt sein. In einigen Ausführungsformen können die zweiten Aussparungen RS2 ebenso zum Teil durch einen Abschnitt der dielektrischen Gateschicht GI auf der vertikalen Isolierstruktur VIP begrenzt sein (siehe 27D).
  • Bezug nehmend auf 28 und 29A bis 29D können die Halbleiterstrukturen SP obere Abschnitte haben, welche zu den Gräben TR und den zweiten Aussparungen RS2 freiliegend sind (siehe beispielsweise 27C) und Störstellen können in die freiliegenden oberen Abschnitte der Halbleiterstrukturen SP dotiert werden, wodurch erste Störstellenbereiche SD1 gebildet werden.
  • Erste leitfähige Leitungen CL1 können in den zweiten Aussparungen RS2 gebildet werden. Die ersten leitfähigen Leitungen CL1 können gebildet werden, um teilweise entsprechende zweite Aussparungen RS2 zu füllen. Die ersten leitfähigen Leitungen CL1 können auf oberen Oberflächen der ersten Störstellenbereiche SD1 gebildet werden. Jede der ersten leitfähigen Leitungen CL1 kann eine lineare Form haben, welche sich in der ersten Richtung D1 erstreckt. Beispielsweise kann die Bildung der ersten leitfähigen Leitungen CL1 ein Bilden einer leitfähigen Schicht (beispielsweise Metall) aufweisen, um die zweiten Aussparungen RS2 zu füllen, und ein Durchführen eines isotropen Ätzprozesses, um die leitfähige Schicht selektiv zu ätzen.
  • Ein isolierendes Material kann abgeschieden werden, um innerhalb zu sein und in einigen Ausführungsformen vollständig zu füllen die verbleibenden Abschnitte der zweiten Aussparungen RS2. Das abgeschiedene isolierende Material kann die zweite dielektrische Schicht ILD2 bilden. Die zweite dielektrische Schicht ILD2 kann sein auf und/oder bedecken entgegengesetzte Seitenwände der ersten leitfähigen Leitung CL1.
  • Gemeinsame Sourceleitungen CSL können gebildet werden, um innerhalb zu sein und in einigen Ausführungsformen die Gräben TR zu füllen. Die gemeinsame Sourceleitung CSL kann zwischen der ersten und der zweiten Stapelstruktur SS1 und SS2 zwischenliegend angeordnet sein. Jede der gemeinsamen Sourceleitungen CSL kann eine lineare Form haben, welche sich in der ersten Richtung D1 erstreckt.
  • Bezug nehmend auf 30 und 31A bis 31E kann eine dritte Maskenstruktur MA3, welche dritte Öffnungen OP3 hat, auf der ersten und zweiten Stapelstruktur SS1 und SS2 gebildet werden. Jede der dritten Öffnungen OP3 kann sich in der ersten Richtung D1 erstrecken. In einigen Ausführungsformen kann jede der dritten Öffnungen OP3 eine lineare Form und/oder eine Stabform haben, obwohl die erfinderischen Konzepte nicht darauf beschränkt sind. Wenn in einer Draufsicht betrachtet, können die dritten Öffnungen OP3 über die Löcher HO, welche die Stapelstrukturen SS1 und SS2 durchdringen, verlaufen.
  • Die dritte Maskenstruktur MA3 kann als eine Ätzmaske verwendet werden, um die erste und die zweite Stapelstruktur SS1 und SS2 zu ätzen. Der Ätzprozess kann dazu führen, dass eine Mehrzahl der Löcher HO, welche eine der Stapelstrukturen SS1 und SS2 durchdringen, zusammen in ein einzelnes Loch HO verbracht werden. Das Loch HO, welches durch den Ätzprozess gebildet wird, kann Seitenwände der Halbleiterstrukturen SP freilegen. Das Loch HO, welches durch den Ätzprozess gebildet wird, kann Seitenwände der vertikalen Isolierstrukturen VIP freilegen.
  • Die Halbleiterstrukturen SP, welche zu dem Loch HO freigelegt sind, können selektiv geätzt werden, um dritte Aussparungen RS3 zu bilden. Die Halbleiterstrukturen SP können durch einen isotropen Ätzprozess unter Verwendung eines Ätzmittels geätzt werden, welches selektiv die Halbleiterstrukturen SP ätzen kann. Der isotrope Ätzprozess kann verursachen, dass jede der zweiten Strukturen SP eine verringerte Breite in der zweiten Richtung D2 hat. Jede der dritten Aussparungen RS3 kann durch eine untere Oberfläche der zweiten dielektrischen Schicht ILD2, eine Seitenwand der Halbleiterstruktur SP und eine Oberfläche der ersten dielektrischen Schicht ILD 1 begrenzt werden. Der dritte Vorsprung RS3 kann zwischen einem Paar der vertikalen Isolierstrukturen VIP, welche zueinander benachbart sind, liegen (siehe 31C).
  • Die Seitenwände der Halbleiterstrukturen SP, welche zu dem Loch HO und den dritten Aussparungen RS3 freiliegend sind, können mit Störstellen dotiert werden, um zweite Störstellenbereiche SD2 zu bilden. In jeder der Halbleiterstrukturen SP kann ein Kanalbereich CH zwischen dem ersten Störstellenbereich SD1 und dem zweiten Störstellenbereich SD2 begrenzt werden.
  • Bezug nehmend auf 32 und 33A bis 33E kann ein teilweises Ätzen auf den vertikalen Isolierstrukturen VIP und den dielektrischen Gateschichten Gl, welche zu dem Loch HO und den dritten Aussparungen RS3 freiliegend sind, durchgeführt werden. Die vertikalen Isolierstrukturen VIP und die dielektrischen Gateschichten GI können durch einen isotropen Ätzprozess unter Verwendung eines Ätzmittels geätzt werden, welches die vertikalen Isolierstrukturen VIP und die dielektrischen Gateschichten GI selektiv ätzen kann. Wenn die vertikalen Isolierstrukturen VIP und die dielektrischen Gateschichten GI teilweise geätzt sind, können sich die dritten Aussparungen RS3 ausdehnen. Beispielsweise können die dritten Aussparungen RS3 zwischen einem Paar von benachbarten vertikalen Isolierstrukturen VIP eine erhöhte Breite in der ersten Richtung D1 haben (siehe 33C).
  • Eine erste Elektrodenschicht ELL kann winkelgetreu auf einer oberen Oberfläche des Substrats 100 gebildet werden. In einigen Ausführungsformen kann die erste Elektrodenschicht ELL über die gesamte obere Oberfläche des Substrats 100 gebildet werden. Die erste Elektrodenschicht ELL kann die dritten Aussparungen RS3 teilweise füllen. Die erste Elektrodenschicht ELL kann sein auf und in einigen Ausführungsformen bedecken die zweiten Störstellenbereiche SD2. In einigen Ausführungsformen kann die erste Elektrodenschicht ELL die zweiten Störstellenbereiche SD2 direkt kontaktieren.
  • Bezugnehmend auf 34 und 35A bis 35E kann die erste Elektrodenschicht ELL strukturiert werden, um erste Elektroden EL1 zu bilden, welche die dritten Aussparungen RS3 füllen. Beispielsweise kann die Bildung der ersten Elektroden EL1 ein Bilden von Isolierstrukturen zum Füllen der dritten Aussparungen RS3 und zum Verwenden der Isolierstrukturen als einer Ätzmaske zum Entfernen von Abschnitten der ersten Elektrodenschicht ELL aufweisen, welche nicht mit den isolierenden Strukturen bedeckt sind.
  • Ein isotroper Ätzprozess kann auf den vertikalen Isolierstrukturen VIP und den dielektrischen Gateschichten Gl, welche zu dem Loch HO freiliegend sind, durchgeführt werden, welcher vierte Aussparungen RS4 bilden kann. Der isotrope Ätzprozess kann fortdauern bis die vertikalen Isolierstrukturen VIP und die dielektrischen Gateschichten GI von zwischen den ersten Elektroden EL1 entfernt sind. Der isotrope Ätzprozess kann verursachen, dass jede der vertikalen Isolierstrukturen VIP eine verringerte Breite in der zweiten Richtung D2 hat.
  • Zurückverweisend auf 14, 15 und 16A bis 16E kann eine dielektrische Schicht DL winkelgetreu auf den ersten Elektroden EL1 gebildet werden. Eine zweite Elektrode EL2 kann auf der dielektrischen Schicht DL gebildet werden derart, dass das Loch HO enthalten kann und in einigen Ausführungsformen vollständig gefüllt sein kann mit der zweiten Elektrode EL2. Ein Planarisierungsprozess kann durchgeführt werden bis eine obere Oberfläche der dritten dielektrischen Schicht ILD3 freiliegend ist. Erste und zweite Kontakte CNT1 und CNT2 können gebildet werden, um jeweils mit der ersten und der zweiten leitfähigen Leitung CL1 und CL2 verbunden zu sein.
  • Gemäß einigen Ausführungsformen der erfinderischen Konzepte kann eine dreidimensionale Halbleiterspeichervorrichtung die Speicherzelltransistoren und die Datenspeicherelemente (Kondensatoren) aufweisen, welche dreidimensional auf dem Substrat gestapelt sind. Diese Konfiguration kann die Integration der Speichervorrichtung erhöhen. Eine dreidimensionale Halbleiterspeichervorrichtung gemäß einigen Ausführungsformen der erfinderischen Konzepte kann auf kryogenes Computing anwendbar sein, welches bei einer Temperatur unterhalb 100 K durchgeführt wird.
  • Es wird verstanden werden, dass, obwohl die Begriffe „erster/erste/erstes“, „zweiter/zweite/zweites“ etc. hierin verwendet werden, um Teile, Bereiche, Schichten, Abschnitte, Sektionen, Komponenten und/oder Elemente in beispielhaften Ausführungsformen der erfinderischen Konzepte zu beschreiben, die Teile, Bereiche, Schichten, Abschnitte, Sektionen, Komponenten und/oder Elemente nicht durch diese Begriffe begrenzt werden sollten. Diese Begriffe werden nur verwendet, um ein Teil, einen Bereich, einen Abschnitt, eine Sektion, eine Komponente oder ein Element von einem anderen Teil, einem anderen Bereich, einem anderen Abschnitt, einer anderen Sektion, einer anderen Komponente oder einem anderen Element zu unterscheiden. Demnach könnte auf ein erstes Teil, einen ersten Bereich, einen ersten Abschnitt, eine erste Sektion, eine erste Komponente oder ein erstes Element, welches untenstehend beschrieben ist, auch Bezug genommen werden als ein zweites Teil, zweiter Bereich, zweiter Abschnitt, zweite Sektion, zweite Komponente oder zweites Element, ohne von dem Umfang des erfinderischen Konzepts abzuweichen. Beispielsweise kann auf ein erstes Element ebenso Bezug genommen werden als ein zweites Element und ähnlich kann auf ein zweites Element ebenso Bezug genommen werden als ein erstes Element ohne vom Umfang der erfinderischen Konzepte abzuweichen.
  • Räumliche relative Begriffe wie beispielsweise „unterhalb“, „unter“, „unterer“, „über“, „oberer“ und dergleichen können hierin verwendet werden zur Erleichterung der Beschreibung, um die Beziehung eines Elements oder Merkmals zu einem anderen Element (anderen Elementen) oder Merkmal (Merkmalen) zu beschreiben, wie in den Figuren veranschaulicht ist. Es wird verstanden werden, dass die räumlich relativen Begriffe vorgesehen sind, um unterschiedliche Orientierungen der Vorrichtung in Verwendung oder Betrieb zusätzlich zu der Orientierung welche in den Figuren abgebildet ist, zu umfassen. Beispielsweise werden, wenn die Vorrichtung in den Figuren umgedreht wird, Elemente, welche als Anfangszeiten auf „unter“ oder „unterhalb“ anderen Elementen oder Merkmalen beschrieben sind, dann „über“ den anderen Elementen oder Merkmalen orientiert. Demnach kann der beispielhafte Begriff „unter“ sowohl eine Orientierung von über als auch unter umfassen. Die Vorrichtung kann anderweitig orientiert sein (um 90 Grad gedreht oder unter anderen Orientierungen) und die räumlich relativen Deskriptoren, welche hierin verwendet werden, können demzufolge interpretiert werden.
  • Die Terminologie, welche hierin verwendet wird, ist für den Zweck des Beschreibens bestimmter Ausführungsformen ausschließlich und ist nicht vorgesehen, um für beispielhafte Ausführungsformen beschränkend zu sein. Wenn hierin verwendet, sind die Singularformen „einer/eine/eines“ und „der/die/das“ vorgesehen, um die Mehrzahlformen ebenso einzuschließen, solange der Zusammenhang nicht deutlich Anderweitiges anzeigt. Es wird ferner verstanden werden, dass die Begriffe "weist auf'', „aufweisend“, „schließt ein“ und/oder „einschließlich“, wenn sie hierin verwendet werden, die Anwesenheit von genannten Merkmalen, ganzen Zahlen, Schritten, Operationen, Elementen und/oder Komponenten spezifizieren, jedoch die Anwesenheit oder Hinzufügung eines oder mehrerer anderer Merkmale, ganzer Zahlen, Schritte, Operationen, Elemente, Komponenten und/oder Gruppen davon nicht ausschließen.
  • Solange nicht anderweitig definiert, haben alle Begriffe (einschließlich technischer und wissenschaftlicher Begriffe), welche hierin verwendet werden, dieselbe Bedeutung wie allgemein durch Fachleute, auf deren Fachgebiet sich die erfinderischen Konzepte erstrecken, verstanden wird. Es wird ebenso verstanden werden, dass Begriffe, wie diejenigen, welche in allgemein verwendeten Wörterbüchern definiert sind, als eine Bedeutung habend interpretiert werden sollen, welche konsistent mit ihrer Bedeutung in dem Kontext dieser Beschreibung und dem relevanten Fachgebiet ist und nicht in einem idealisierten oder übermäßig formalen Sinne interpretiert werden werden, solange nicht ausdrücklich hierin so definiert.
  • Wenn eine bestimmte beispielhafte Ausführungsform unterschiedlich implementiert werden kann, kann eine spezifische Prozessreihenfolge unterschiedlich von der beschriebenen Reihenfolge durchgeführt werden. Beispielsweise können zwei nacheinander folgend beschriebene Prozesse im Wesentlichen zu derselben Zeit durchgeführt werden oder in einer Reihenfolge entgegengesetzt zu der beschriebenen Reihenfolge.
  • In den beigefügten Zeichnungen sind Variationen von den veranschaulichten Formen als ein Ergebnis von beispielsweise Herstellungstechniken und/oder Toleranzen zu erwarten. Demnach sollten die beispielhaften Ausführungsformen der erfinderischen Konzepte nicht als beschränkt auf die bestimmten Formen von Bereichen, welche hierin veranschaulicht sind, betrachtet werden, sondern können betrachtet werden, um Abweichungen in Formen aufzuweisen, welche beispielsweise von einem Herstellungsprozess resultieren. Beispielsweise kann ein geätzter Bereich, welcher als eine rechtwinklige Form veranschaulicht ist, abgerundet sein oder eine bestimmte Kurvenform haben. Demnach sind die Bereiche, welche in den Figuren veranschaulicht sind, in der Natur schematisch und die Formen der Bereiche, welche in den Figuren veranschaulicht sind, sind vorgesehen, um besondere Formen von Bereichen von Vorrichtungen zu veranschaulichen und nicht vorgesehen, um den Umfang der vorliegenden erfinderischen Konzepte zu beschränken. Wenn hierin verwendet, umfasst der Begriff „und/oder“ eine beliebige und alle Kombinationen von einem oder mehreren der zugeordneten aufgelisteten Gegenstände. Ausdrücke wie beispielsweise „wenigstens einer von“ modifizieren, wenn sie einer Liste von Elementen voranstehen, die gesamte Liste von Elementen und modifizieren nicht die individuellen Elemente der Liste.
  • Es wird verstanden werden, dass, wenn auf ein Element Bezug genommen wird als „verbunden“ oder „gekoppelt“ mit einem anderen Element, es direkt verbunden oder gekoppelt mit dem anderen Element sein kann oder zwischenliegende Elemente gegenwärtig sein können. Im Gegensatz dazu gibt es, wenn auf ein Element Bezug genommen wird als „direkt verbunden“ oder „direkt gekoppelt“ mit einem anderen Element keine anderen zwischenliegenden Elemente. Andere Worte, welche verwendet werden, um die Beziehung zwischen Elementen oder Schichten zu beschreiben, sollten in einer ähnlichen Art und Weise interpretiert werden (beispielsweise „zwischen“ gegenüber „direkt zwischen“, „benachbart“ gegenüber „direkt benachbart“, „auf“ gegenüber „direkt auf“).
  • Ähnliche Ziffern beziehen sich durchgehend auf ähnliche Elemente. Demnach können dieselben oder ähnliche Ziffern unter Bezugnahme auf andere Zeichnungen beschrieben werden, auch wenn sie in der entsprechenden Zeichnung weder erwähnt noch beschrieben sind. Ebenso können Elemente, welche nicht durch eine Bezugsziffer bezeichnet sind, unter Bezugnahme auf andere Zeichnungen beschrieben werden.

Claims (19)

  1. Halbleiterspeichervorrichtung, die Folgendes aufweist: eine Stapelstruktur (SS), welche eine Mehrzahl von Schichten (L1 - L4) aufweist, welche vertikal auf einem Substrat (100) gestapelt sind, wobei jede der Mehrzahl von Schichten (L1 - L4) Folgendes aufweist: eine erste dielektrische Schicht (ILD1), eine Halbleiterschicht (SL) und eine zweite dielektrische Schicht (ILD2), welche aufeinanderfolgend gestapelt sind, und eine erste leitfähige Leitung (CL1) in der zweiten dielektrischen Schicht (ILD2) und sich horizontal in einer ersten Richtung (D1) erstreckend, welche parallel zu einer oberen Oberfläche des Substrats (100) verläuft; eine zweite leitfähige Leitung (CL2), welche sich vertikal in eine dritte Richtung und durch die Stapelstruktur (SS) erstreckt, wobei die dritte Richtung rechtwinklig zur oberen Oberfläche des Substrats (100) verläuft; und einen Kondensator in der Stapelstruktur (SS) und beabstandet von der zweiten leitfähigen Leitung (CL2), wobei der Kondensator eine erste Elektrode (EL1) aufweist, die sich horizontal in eine zweite Richtung (D2) erstreckt, welche die erste Richtung (D1) schneidet, wobei die Halbleiterschicht (SL) Halbleiterstrukturen (SP) aufweist, welche sich horizontal von der ersten leitfähigen Leitung (CL1) in der zweiten Richtung (D2) erstrecken, wobei die zweite leitfähige Leitung (CL2) zwischen einem Paar von Halbleiterstrukturen (SP) ist, die benachbart zueinander in der ersten Richtung (D1) sind, wobei ein Ende wenigstens einer der Halbleiterstrukturen (SP) elektrisch mit der ersten Elektrode (EL1) verbunden ist, wobei sich jede der Halbleiterstrukturen (SP) länger in die zweite Richtung (D2) erstreckt als sowohl in die erste (D1) als auch in die dritte Richtung, wobei sich die erste leitfähige Leitung (CL1) länger in die erste Richtung (D1) erstreckt als sowohl in die zweite (D2) und als auch in die dritte Richtung, wobei sich die zweite leitfähige Leitung (CL2) länger in die dritte Richtung erstreckt als sowohl in die erste (D1) als auch in die zweite (D2) Richtung.
  2. Vorrichtung nach Anspruch 1, wobei die Halbleiterschicht (SL) ferner einen Erstreckungsteil (EP) aufweist, welcher sich in der ersten Richtung (D1) zwischen der ersten leitfähigen Leitung (CL1) und dem Substrat (100) erstreckt, wobei die Halbleiterstrukturen (SP) sich in der zweiten Richtung (D2) von dem Erstreckungsteil (EP) erstrecken.
  3. Vorrichtung nach Anspruch 2, wobei die Stapelstruktur (SS) eine erste Stapelstruktur (SS1) und eine zweite Stapelstruktur (SS2) benachbart zueinander aufweist, wobei eine gemeinsame Sourceleitung (CSL) zwischen der ersten Stapelstruktur (SS1) und der zweiten Stapelstruktur (SS2) ist, wobei die gemeinsame Sourceleitung (CSL) elektrisch mit dem Erstreckungsteil (EP) der Halbleiterschichten (SL) der ersten Stapelstruktur (SS1) und der zweiten Stapelstruktur (SS2) jeweils verbunden ist.
  4. Vorrichtung nach Anspruch 1, wobei jede der Halbleiterstrukturen (SP) einen ersten Störstellenbereich (SD1), einen zweiten Störstellenbereich (SD2) und einen Kanalbereich (CH) zwischen dem ersten (SD1) und dem zweiten (SD2) Störstellenbereich aufweist, wobei die erste leitfähige Leitung (CL1) elektrisch mit dem ersten Störstellenbereich (SD1) der wenigstens einen der Halbleiterstrukturen (SP) verbunden ist, und wobei die erste Elektrode (EL1) elektrisch mit dem zweiten Störstellenbereich (SD2) der wenigstens einen der Halbleiterstrukturen (SP) verbunden ist.
  5. Vorrichtung nach Anspruch 1, wobei der Kondensator folgendes aufweist: eine Mehrzahl von ersten Elektroden (EL1); eine dielektrische Schicht (ILD1, ILD2) auf der Mehrzahl von ersten Elektroden (EL1); und eine zweite Elektrode (EL2) auf der dielektrischen Schicht (ILD1, ILD2).
  6. Vorrichtung nach Anspruch 1, wobei die zweite leitfähige Leitung (CL2) eine Mehrzahl von zweiten leitfähigen Leitungen (CL2) aufweist, und wobei ein Paar von der Mehrzahl von zweiten leitfähigen Leitungen (CL2) benachbart zu entgegengesetzten Seiten der wenigstens einen der Halbleiterstrukturen (SP) ist.
  7. Vorrichtung nach Anspruch 1, wobei die Halbleiterstrukturen (SP) der Mehrzahl von Schichten (L1 - L4) einander vertikal überlappen, und wobei die zweite leitfähige Leitung (CL2) sich vertikal erstreckt und benachbart zu Seitenwänden der Halbleiterstrukturen (SP) der Mehrzahl von Schichten (L1 - L4) ist.
  8. Halbleiterspeichervorrichtung, die Folgendes aufweist: eine Stapelstruktur (SS), welche eine Mehrzahl von Schichten (L1 - L4) aufweist, welche vertikal auf einem Substrat (100) gestapelt sind, und eine zweite leitfähige Leitung (CL2), welche die Stapelstruktur (SS) durchdringt und sich vertikal in eine dritte Richtung erstreckt, welche rechtwinklig zu einer oberen Oberfläche des Substrats (100) verläuft, wobei jede der Mehrzahl von Schichten (L1 - L4) der Stapelstruktur (SS) Folgendes aufweist: eine Halbleiterstruktur (SP), welche sich horizontal in einer zweiten Richtung (D2) erstreckt, welche parallel zu der oberen Oberfläche des Substrats (100) verläuft, wobei die Halbleiterstruktur (SP) einen ersten Störstellenbereich (SD1), einen zweiten Störstellenbereich (SD2) und einen Kanalbereich (CH) zwischen dem ersten (SD1) und dem zweiten (SD2) Störstellenbereich aufweist; eine erste leitfähige Leitung (CL1), welche elektrisch mit dem ersten Störstellenbereich (SD1) verbunden ist und sich horizontal in einer ersten Richtung (D1) erstreckt, welche die zweite Richtung (D2) schneidet; und ein Datenspeicherelement (DS), welches elektrisch mit dem zweiten Störstellenbereich (SD2) verbunden ist, wobei die zweite leitfähige Leitung (CL2) benachbart zu dem Kanalbereich (CH) der Halbleiterstruktur (SP) ist, wobei sich die Halbleiterstruktur (SP) länger in die zweite Richtung (D2) erstreckt als sowohl in die erste (D1) als auch in die dritte Richtung, wobei sich die erste leitfähige Leitung (CL1) länger in die erste Richtung (D1) erstreckt als sowohl in die zweite (D2) als auch in die dritte Richtung, wobei sich die zweite leitfähige Leitung (CL2) länger in die dritte Richtung erstreckt als sowohl in die erste (D1) als auch in die zweite (D2) Richtung.
  9. Vorrichtung nach Anspruch 8, wobei die Halbleiterstruktur (SP) jeder der Mehrzahl von Schichten (L1-L4) eine Mehrzahl von Halbleiterstrukturen (SP) aufweist, und wobei die Mehrzahl von Halbleiterstrukturen (SP) in jeder der Mehrzahl von Schichten (L1 - L4) entlang der ersten Richtung (D1) angeordnet ist.
  10. Vorrichtung nach Anspruch 8, wobei die Halbleiterstrukturen (SP) der Mehrzahl von Schichten (L1- L4) einander vertikal überlappen, und wobei die zweite leitfähige Leitung (CL2) sich vertikal erstreckt und benachbart zu dem Kanalbereich (CH) der Halbleiterstrukturen (SP) der Mehrzahl von Schichten (L1 - L4) ist.
  11. Vorrichtung nach Anspruch 8, wobei das Datenspeicherelement (DS) Folgendes aufweist: eine erste Elektrode (EL1), welche mit dem zweiten Störstellenbereich (SD2) verbunden ist; eine zweite Elektrode (EL2) benachbart zu der ersten Elektrode (EL1); und eine dielektrische Schicht (ILD1, ILD2) zwischen der ersten (EL1) und der zweiten (EL1) Elektrode.
  12. Vorrichtung nach Anspruch 8, wobei die Stapelstruktur (SS) eine erste Stapelstruktur (SS1) und eine zweite Stapelstruktur (SS2) aufweist, wobei die erste (SS1) und die zweite (SS2) Stapelstruktur entlang der zweiten Richtung (D2) angeordnet sind, und wobei die erste (SS1) und die zweite (SS2) Stapelstruktur spiegelsymmetrisch zueinander um eine imaginäre Ebene sind, welche zwischen der ersten (SS1) und der zweiten (SS2) Stapelstruktur verläuft.
  13. Vorrichtung nach Anspruch 12, ferner aufweisend eine gemeinsame Sourceleitung (CSL) zwischen der ersten (SS1) und zweiten (SS2) Stapelstruktur, wobei die Halbleiterstrukturen (SP) der ersten (SS1) und der zweiten (SS2) Stapelstruktur mit der gemeinsamen Sourceleitung (CSL) verbunden sind.
  14. Vorrichtung nach Anspruch 8, wobei die zweite leitfähige Leitung (CL2) eine Mehrzahl von zweiten leitfähigen Leitungen (CL2) aufweist, wobei eine eines Paars von zweiten leitfähigen Leitungen (CL2), die benachbart zueinander sind, benachbart zu einer Seite des Kanalbereichs (CH) der Halbleiterstruktur (SP) ist, und wobei die andere des Paars von zweiten leitfähigen Leitungen (CL2), die benachbart zueinander sind, benachbart zu einer entgegengesetzten Seite des Kanalbereichs (CH) der Halbleiterstruktur (SP) ist.
  15. Vorrichtung nach Anspruch 8, wobei die zweite leitfähige Leitung (CL2) auf einer oberen Oberfläche, einer unteren Oberfläche und Seitenwänden des Kanalbereichs (CH) der Halbleiterstruktur (SP) ist.
  16. Vorrichtung nach Anspruch 8, wobei die Halbleiterstruktur (SP) einen ersten Teil aufweist, welcher sich vertikal erstreckt, und einen zweiten Teil, welcher sich in der ersten Richtung (D1) von dem ersten Teil erstreckt, und wobei die zweite leitfähige Leitung (CL2) benachbart zu dem ersten und zweiten Teil ist.
  17. Halbleiterspeichervorrichtung, die Folgendes aufweist: eine Stapelstruktur (SS), welche eine Mehrzahl von Schichten (L1 - L4) aufweist, welche vertikal auf einem Substrat (100) gestapelt sind, wobei jede der Mehrzahl von Schichten (L1 - L4) eine Mehrzahl von Speicherzelltransistoren (MCT) aufweist; eine Wortleitung (WL), welche sich vertikal von einer oberen Oberfläche des Substrats (100) in einer dritten Richtung erstreckt und mit Gates der Speicherzelltransistoren (MCT) verbunden ist, welche vertikal gestapelt sind, wobei die dritte Richtung rechtwinklig zu der oberen Oberfläche des Substrats (100) verläuft; eine Bitleitung (BL), welche sich horizontal in einer ersten Richtung (D1) parallel zu der oberen Oberfläche des Substrats (100) erstreckt und mit einer Source von jeweiligen einen der Speicherzelltransistoren (MCT) in einer Schicht der Mehrzahl von Schichten (L1 - L4) verbunden ist; und einen Kondensator, welcher mit einer Drain von jeweiligen einen der Speicherzelltransistoren (MCT) verbunden ist, wobei jede der Speicherzellentransistoren (MCT) eine Halbleiterstruktur (SP) aufweist, welche einen Kanalbereich (CH) einschließt, wobei sich die Halbleiterstruktur (SP) horizontal von der Bitleitung (BL) in eine zweite Richtung (D2) erstreckt, welche parallel zur oberen Oberfläche des Substrats (100) verläuft und die erste Richtung (D1) schneidet, wobei sich die Halbleiterstruktur (SP) länger in die zweite Richtung (D2) erstreckt als sowohl in die erste (D1) als auch in die dritte Richtung, wobei sich die Bitleitung (BL) länger in die erste Richtung (D1) erstreckt als sowohl in die zweite (D2) als auch in die dritte Richtung, und wobei sich die Wordeitung (WL) länger in die dritte Richtung erstreckt als sowohl in die erste (D1) als auch in die zweite (D2) Richtung.
  18. Vorrichtung nach Anspruch 17, wobei die Halbleiterstrukturen (SP) der Speicherzelltransistoren (MCT) in der einen Schicht der Mehrzahl von Schichten (L1 - L4) auf einer ersten Ebene platziert sind, und wobei die Bitleitung (BL) auf einer zweiten Ebene höher als der ersten Ebene platziert ist.
  19. Vorrichtung nach Anspruch 17, wobei der Kondensator Folgendes aufweist: eine erste Elektrode (EL1), welche mit der Drain jedes der Speicherzelltransistoren (MCT) verbunden ist; eine dielektrische Schicht (ILD1, ILD2) auf der ersten Elektrode (EL1); und eine zweite Elektrode (EL2) auf der dielektrischen Schicht (ILD1, ILD2).
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