KR20220055513A - 반도체 메모리 장치 - Google Patents
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Abstract
반도체 메모리 장치가 제공된다. 반도체 메모리 장치는 기판의 상면에 대해 수직한 제 1 방향으로 적층된 제 1 도전 라인들; 상기 제 1 방향으로 연장되며, 상기 제 1 도전 라인들을 가로지르는 제 2 도전 라인들; 상기 제 1 도전 라인들과 상기 제 2 도전 라인들 사이의 교차점들에 각각 제공된 메모리 셀들을 포함하되, 상기 메모리 셀들 각각은: 상기 기판의 상면과 나란하며, 제 1 도전형의 소오스 영역, 제 2 도전형의 드레인 영역, 및 상기 소오스 영역과 상기 드레인 영역 사이의 채널 영역을 포함하는 반도체 패턴; 상기 반도체 패턴의 상기 채널 영역을 둘러싸는 제 1 및 제 2 게이트 전극들; 및 상기 반도체 패턴과 상기 제 1 및 제 2 게이트 전극들 사이의 전하 저장 패턴을 포함할 수 있다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 휘발성 및 비휘발성 메모리 모드로 동작 가능한 반도체 메모리 장치에 관한 것이다.
반도체 메모리 소자들은 플래쉬 메모리(flash memory)와 같은 비휘발성 메모리 소자와 디램(DRAM)과 같은 휘발성 메모리 소자를 포함한다.
비휘발성 메모리 소자는 전원 공급이 차단되더라도 메모리 셀에 저장된 데이터를 유지할 수 있으나, 데이터를 쓰거나 지우는데(writing or erasing) 많은 시간이 소모된다. 비휘발성 메모리 소자는 데이터를 쓰거나 지우는 횟수가 제한된다.
휘발성 메모리 소자는 전원 공급이 차단된 경우에 기억 셀에 저장된 데이터를 유지할 수 없다. 그러나, 휘발성 메모리 소자는 데이터를 재쓰기(rewriting)하는데 짧은 시간이 소모되기 때문에, 데이터를 재쓰는 횟수에 제한이 없다.
따라서, 비휘발성 메모리 특성과 휘발성 메모리 특성을 모두 갖는 반도체 메모리 소자들이 제안되고 있다.
본원 발명이 해결하고자 하는 과제는 휘발성 및 비휘발성 메모리 모드로 동작 가능하며 집적도가 보다 향상된 반도체 메모리 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 메모리 장치는 기판의 상면에 대해 수직한 제 1 방향으로 적층된 제 1 도전 라인들; 상기 제 1 방향으로 연장되며, 상기 제 1 도전 라인들을 가로지르는 제 2 도전 라인들; 상기 제 1 도전 라인들과 상기 제 2 도전 라인들 사이의 교차점들에 각각 제공된 메모리 셀들을 포함하되, 상기 메모리 셀들 각각은: 상기 기판의 상면과 나란하며, 제 1 도전형의 소오스 영역, 제 2 도전형의 드레인 영역, 및 상기 소오스 영역과 상기 드레인 영역 사이의 채널 영역을 포함하는 반도체 패턴; 상기 반도체 패턴의 상기 채널 영역을 둘러싸는 제 1 및 제 2 게이트 전극들; 및 상기 반도체 패턴과 상기 제 1 및 제 2 게이트 전극들 사이의 전하 저장 패턴을 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 메모리 장치는 기판의 상면에 대해 수직한 제 1 방향을 따라 적층된 반도체 패턴들로서, 상기 반도체 패턴들 각각은 제 1 도전형의 소오스 영역, 제 2 도전형의 드레인 영역, 및 상기 소오스 영역과 상기 드레인 영역 사이의 채널 영역을 포함하는 것; 상기 반도체 패턴들의 상기 채널 영역들을 둘러싸며 상기 제 1 방향으로 연장되는 제 1 및 제 2 워드 라인들; 상기 제 1 및 제 2 워드 라인들과 상기 반도체 패턴들 사이에서, 상기 반도체 패턴들의 상기 채널 영역들을 각각 둘러싸는 전하 저장 패턴들; 상기 제 1 방향을 따라 적층되며, 상기 반도체 패턴들의 상기 드레인 영역들에 각각 연결되는 제 1 도전 라인들; 및 상기 제 1 방향으로 연장되며, 상기 반도체 패턴들의 상기 소오스 영역들에 공통으로 연결되는 제 2 도전 라인을 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 메모리 장치는 기판의 상면과 나란한 제 1 방향으로 연장되며, 상기 기판에 대해 수직한 제 2 방향으로 적층된 제 1 비트 라인들; 상기 제 1 방향으로 연장되며, 상기 제 2 방향으로 적층된 제 2 비트 라인들로서, 상기 제 2 비트 라인들은 상기 제 1 및 제 2 방향들과 교차하는 제 3 방향으로 이격되는 제 2 비트 라인들; 상기 제 1 및 제 2 비트 라인들 사이에서 상기 제 2 방향으로 연장되며, 서로 상기 제 1 방향으로 이격되는 소스 라인들; 상기 제 1 비트 라인들과 상기 소스 라인들의 교차점들에 각각 제공되는 제 1 메모리 셀들로서, 상기 제 1 메모리 셀들 각각은 제 1 도전형의 제 1 소오스 영역, 제 2 도전형의 제 1 드레인 영역, 및 상기 제 1 소오스 영역과 상기 제 1 드레인 영역 사이의 제 1 채널 영역을 포함하는 제 1 반도체 패턴을 포함하는 것; 상기 제 2 비트 라인들과 상기 소스 라인들의 교차점들에 각각 제공되는 제 2 메모리 셀들로서, 상기 제 2 메모리 셀들 각각은 제 1 도전형의 제 2 소오스 영역, 제 2 도전형의 제 2 드레인 영역, 및 상기 제 2 소오스 영역과 상기 제 2 드레인 영역 사이의 제 2 채널 영역을 포함하는 제 2 반도체 패턴을 포함하는 것; 상기 제 1 반도체 패턴들의 상기 제 1 채널 영역들을 둘러싸며, 상기 제 1 방향 및 상기 제 2 방향으로 연장되는 제 1 및 제 2 워드 라인들; 상기 제 1 및 제 2 워드 라인들과 상기 제 1 반도체 패턴들 사이에서, 상기 제 1 반도체 패턴들의 상기 제 1 채널 영역들을 각각 둘러싸는 제 1 전하 저장 패턴들; 상기 제 2 반도체 패턴들의 상기 제 2 채널 영역들을 둘러싸며, 상기 제 1 방향 및 상기 제 2 방향으로 연장되는 제 3 및 제 4 워드 라인들; 및 상기 제 3 및 제 4 워드 라인들과 상기 제 2 반도체 패턴들 사이에서, 상기 제 2 반도체 패턴들의 상기 제 2 채널 영역들을 각각 둘러싸는 제 2 전하 저장 패턴들을 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 별도의 데이터 저장 요소가 없는 메모리 셀들을 기판 상에 3차원적으로 구현할 수 있다. 또한, 각 메모리 셀에서 전압 조건에 따라 선택적으로 휘발성 또는 비휘발성 메모리 모드로 동작 가능할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 장치의 블록도이다.
도 2는 본 발명의 실시예들에 따른 반도체 메모리 장치를 간략히 나타내는 사시도이다.
도 3은 본 발명의 실시예들에 따른 반도체 메모리 장치의 메모리 셀 어레이를 나타내는 사시도이다.
도 4는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단위 메모리 셀을 나타내는 단면도로서, 도 3의 P부분을 확대한 도면이다.
도 5는 본 발명의 실시예들에 따른 반도체 메모리 장치의 평면도이다.
도 6은 본 발명의 실시예들에 따른 반도체 메모리 장치를 나타내는 단면도로서, 도 5의 A-A’ 선을 따라 자른 단면이다.
도 7은 본 발명의 실시예들에 따른 반도체 메모리 장치를 나타내는 단면도로서, 도 5의 B-B’ 선을 따라 자른 단면이다.
도 8은 본 발명의 실시예들에 따른 반도체 메모리 장치를 나타내는 단면도로서, 도 5의 C-C’선을 따라 자른 단면이다.
도 9는 본 발명의 실시예들에 따른 반도체 메모리 장치의 평면도이다.
도 10은 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도로서, 도 9의 A-A’ 선을 따라 자른 단면이다.
도 11은 본 발명의 실시예들에 따른 반도체 메모리 장치의 평면도이다.
도 12는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도로서, 도 11의 A-A’ 선을 따라 자른 단면이다.
도 13, 도 14, 및 도 15는 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작을 설명하기 위한 도면들이다.
도 16은 본 발명의 실시예들에 따른 반도체 메모리 장치의 쓰기 동작, 및 읽기 동작에 따른 전압을 나타내는 타이밍도이다.
도 17은 본 발명의 실시예들에 따른 반도체 메모리 장치의 드레인 전압 및 게이트 전압 조건에 따른 동작 특성을 보여주는 그래프이다.
도 18은 본 발명의 실시예들에 따른 반도체 메모리 장치의 드레인 전압에 따른 드레인 전류를 나타내는 그래프이다.
도 2는 본 발명의 실시예들에 따른 반도체 메모리 장치를 간략히 나타내는 사시도이다.
도 3은 본 발명의 실시예들에 따른 반도체 메모리 장치의 메모리 셀 어레이를 나타내는 사시도이다.
도 4는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단위 메모리 셀을 나타내는 단면도로서, 도 3의 P부분을 확대한 도면이다.
도 5는 본 발명의 실시예들에 따른 반도체 메모리 장치의 평면도이다.
도 6은 본 발명의 실시예들에 따른 반도체 메모리 장치를 나타내는 단면도로서, 도 5의 A-A’ 선을 따라 자른 단면이다.
도 7은 본 발명의 실시예들에 따른 반도체 메모리 장치를 나타내는 단면도로서, 도 5의 B-B’ 선을 따라 자른 단면이다.
도 8은 본 발명의 실시예들에 따른 반도체 메모리 장치를 나타내는 단면도로서, 도 5의 C-C’선을 따라 자른 단면이다.
도 9는 본 발명의 실시예들에 따른 반도체 메모리 장치의 평면도이다.
도 10은 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도로서, 도 9의 A-A’ 선을 따라 자른 단면이다.
도 11은 본 발명의 실시예들에 따른 반도체 메모리 장치의 평면도이다.
도 12는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도로서, 도 11의 A-A’ 선을 따라 자른 단면이다.
도 13, 도 14, 및 도 15는 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작을 설명하기 위한 도면들이다.
도 16은 본 발명의 실시예들에 따른 반도체 메모리 장치의 쓰기 동작, 및 읽기 동작에 따른 전압을 나타내는 타이밍도이다.
도 17은 본 발명의 실시예들에 따른 반도체 메모리 장치의 드레인 전압 및 게이트 전압 조건에 따른 동작 특성을 보여주는 그래프이다.
도 18은 본 발명의 실시예들에 따른 반도체 메모리 장치의 드레인 전압에 따른 드레인 전류를 나타내는 그래프이다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 따른 반도체 메모리 장치에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 장치의 블록도이다.
도 1을 참조하면, 반도체 메모리 장치는 메모리 셀 어레이(1), 로우 디코더(2), 감지 증폭기(3), 컬럼 디코더(4), 및 제어 로직(5)을 포함할 수 있다.
메모리 셀 어레이(1)는 3차원적으로 배열되는 복수의 메모리 셀들(MC)을 포함한다. 메모리 셀 어레이(1)는 서로 교차하는 제 1 도전 라인들(SL) 및 제 2 도전 라인들(BL), 제 1 및 제 2 도전 라인들(SL, BL)의 교차점들에 각각 배치되는 복수 개의 메모리 셀들(MC)을 포함할 수 있다.
실시예들에 따르면, 각각의 메모리 셀들(MC)은 전압 조건에 따라 휘발성 메모리 모드 또는 비휘발성 메모리 모드로 동작할 수 있다. 각각의 메모리 셀(MC)은 제 1 및 제 2 게이트 전극들, 소오스 전극, 및 드레인 전극을 포함할 수 있다. 각 메모리 셀(MC)의 드레인 전극은 제 1 도전 라인(일 예로, 비트 라인(BL))에 연결될 수 있으며, 소오스 전극은 제 2 도전 라인(일 예로, 소오스 라인(SL))에 연결될 수 있다. 각 메모리 셀(MC)의 제 1 게이트 전극은 제 1 워드 라인(WL1)에 연결될 수 있으며, 제 2 게이트 전극은 제 2 워드 라인(WL2)에 연결될 수 있다.
로우 디코더(2)는 외부에서 입력된 어드레스를 디코딩하여, 메모리 셀 어레이(1)의 소오스 라인들(SL) 중 어느 하나를 선택할 수 있다. 로우 디코더(2)에서 디코딩된 어드레스는 로우 드라이버(미도시)로 제공될 수 있으며, 로우 드라이버는 제어 회로들의 제어에 응답하여 소정의 전압을 소오스 라인들(SL)로 각각 제공할 수 있다.
감지 증폭기(3)는 컬럼 디코더(4)로부터 디코딩된 어드레스에 따라 선택된 비트 라인(BL)과 기준 비트 라인 사이의 전압 차이를 감지 및 증폭하여 출력할 수 있다.
컬럼 디코더(4)는 감지 증폭기(3)와 외부 장치(예를 들면, 메모리 컨트롤러) 사이에 데이터 전송 경로를 제공할 수 있다. 컬럼 디코더(4)는 외부에서 입력된 어드레스를 디코딩하여, 비트 라인들(BL) 중 어느 하나를 선택할 수 있다.
제어 로직(5)은 메모리 셀 어레이(1)로 데이터를 기입(write) 또는 독출(read)하는 동작들 제어하는 제어신호들을 생성할 수 있다.
도 2는 본 발명의 실시예들에 따른 반도체 메모리 장치를 간략히 나타내는 사시도이다.
도 2를 참조하면, 반도체 메모리 장치는 셀 어레이 구조체(CS) 및 셀 어레이 구조체(CS) 상의 주변 회로 구조체(PS)를 포함할 수 있다.
주변 회로 구조체(PS)는 반도체 기판 상에 형성된 코어 및 주변 회로들을 포함할 수 있다. 코어 및 주변 회로들은 도 1을 참조하여 설명된 로우 및 칼럼 디코더들(도 1의 2, 4), 센스 앰프(도 1의 3) 및 제어 로직들(도 1의 5)을 포함할 수 있다.
셀 어레이 구조체(CS)는 주변 회로 구조체(PS) 상에 배치될 수 있으며, 주변 회로 구조체(PS) 상에 3차원적으로 배열된 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다. 메모리 셀 어레이는 기판 상에 차례로 적층된 수평 패턴들, 수평 패턴들을 수직하게 가로지르는 수직 패턴들, 수평 및 수직 패턴들의 사이에 개재되는 메모리 요소들을 포함할 수 있다.
일부 실시예들에서, 주변 회로 구조체(PS)는 제 1 반도체 기판 상에 형성될 수 있으며, 셀 어레이 구조체(CS)는 제 2 반도체 기판 상에 형성될 수 있다. 이러한 경우, 제 1 반도체 기판의 금속 패드들과 제 2 반도체 기판의 금속 패드들을 본딩(bonding) 방식으로 서로 연결함으로써, 주변 회로 구조체(PS)와 셀 어레이 구조체(CS)가 전기적으로 연결될 수 있다.
도 3은 본 발명의 실시예들에 따른 반도체 메모리 장치의 메모리 셀 어레이를 나타내는 사시도이다. 도 4는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단위 메모리 셀을 나타내는 단면도로서, 도 3의 P부분을 확대한 도면이다.
도 3을 참조하면, 서로 교차하는 제 1 도전 라인들 및 제 2 도전 라인들이 기판(100) 상에 제공될 수 있다. 실시예들에서, 제 1 도전 라인들은 비트 라인들(BL)이고, 제 2 도전 라인들은 소오스 라인들(SL)인 것으로 설명된다. 다른 예에서, 제 1 도전 라인들이 소오스 라인들이고, 제 2 도전 라인들이 비트 라인들일 수도 있다.
기판(100)은 반도체 물질을 포함하는 반도체 기판일 수 있다. 일 예로, 반도체 기판은 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판일 수 있다.
비트 라인들(BL1, BL2)은 기판(100)의 상면과 평행한 제 1 방향(D1)을 따라 연장될 수 있으며, 기판(100)의 상면에 대해 수직한 제 3 방향(D3)을 따라 적층될 수 있다. 실시예들에 따르면, 비트 라인들(BL1, BL2)은 소오스 라인들(SL) 일측의 제 1 비트 라인들(BL1) 및 소오스 라인들(SL) 타측의 제 2 비트 라인들(BL2)을 포함할 수 있다. 다시 말해, 제 2 비트 라인들(BL)은 소오스 라인들(SL)을 사이에 두고 제 1 비트 라인들(BL)과 제 2 방향(D2)으로 이격될 수 있다.
소오스 라인들(SL)은 제 1 및 제 2 비트 라인들(BL1, BL2)을 가로지르며, 기판(100)의 상면에 대해 수직한 제 3 방향(D3)을 따라 연장될 수 있다. 소오스 라인들(SL)은 기판(100) 상에서 제 1 방향(D1)으로 서로 이격될 수 있다.
제 1 및 제 2 비트 라인들(BL1, BL2) 및 소오스 라인들(SL)은, 예를 들어, 도핑된 반도체 물질(예를 들어, 도핑된 실리콘, 도핑된 게르마늄 등), 도전성 금속질화물(예를 들어, 질화티타늄, 질화탄탈륨 등), 금속(예를 들어, 텅스텐, 티타늄, 탄탈륨 등), 및 금속-반도체 화합물(예를 들어, 텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 중 어느 하나일 수 있다.
메모리 셀들(MC1, MC2)은 제 1 및 제 2 비트 라인들(BL1, BL2)과 소오스 라인들(SL)의 교차점들에 각각 제공될 수 있다. 즉, 메모리 셀들(MC1, MC2)은 기판(100) 상에 3차원적으로 배열될 수 있다. 실시예들에 따르면, 메모리 셀들(MC1, MC2)은 제 1 비트 라인들(BL)(WL1)과 소오스 라인들(SL)의 교차점들에 각각 제공되는 제 1 메모리 셀들(MC1) 및 제 2 비트 라인들(BL)과 소오스 라인들(SL)의 교차점들에 각각 제공되는 제 2 메모리 셀들(MC2)을 포함할 수 있다. 제 2 방향(D2)으로 인접하는 제 1 및 제 2 메모리 셀들(MC1, MC2)은 소오스 라인들(SL)을 공유할 수 있다. 제 1 및 제 2 메모리 셀들(MC1, MC2) 중 어느 하나는 제 1 및 제 2 비트 라인들(BL1, BL2) 중 선택된 어느 하나와 소오스 라인들(SL) 중 선택된 어느 하나에 의해 선택될 수 있다.
제 1 및 제 2 메모리 셀들(MC1, MC2) 각각은 반도체 패턴(SP)을 포함할 수 있다. 반도체 패턴(SP)은 제 2 방향(D2)으로 장축을 갖는 바(bar) 형태를 가질 수 있다. 제 1 메모리 셀들(MC1) 각각은 제 1 반도체 패턴(SP1)을 포함할 수 있으며, 제 2 메모리 셀들(MC2) 각각은 제 2 반도체 패턴(SP2)을 포함할 수 있다.
제 1 및 제 2 메모리 셀들(MC1, MC2)의 제 1 및 제 2 반도체 패턴들(SP1, SP2)은 제 1 방향(D1), 제 2 방향(D2), 및 제 3 방향(D3)으로 서로 이격될 수 있다. 즉, 제 1 및 제 2 반도체 패턴들(SP1, SP2)은 기판(100) 상에 3차원적으로 배열될 수 있다. 제 1 및 제 2 반도체 패턴들(SP1, SP2)은 실리콘 및 게르마늄 중 적어도 하나를 포함할 수 있다. 이와 달리, 제 1 및 제 2 반도체 패턴들(SP1, SP2)은 산화물 반도체 물질을 포함할 수도 있다.
상세하게, 도 4를 참조하면, 제 1 및 제 2 반도체 패턴들(SP1, SP2) 각각은 제 1 도전형(예를 들어, n형)의 소오스 영역(SR), 제 2 도전형(예를 들어, p형)의 드레인 영역(DR), 및 이들 사이에 진성(intrinsic) 상태의 채널 영역(CR)을 포함할 수 있다. 소오스 영역(SR)은 n형 도펀트로 도핑될 수 있으며, 드레인 영역(DR)은 p형 도펀트로 도핑될 수 있다. 제 2 방향(D2)으로, 소오스 영역(SR)의 길이는 드레인 영역(DR)의 길이와 다를 수 있다.
제 1 반도체 패턴(SP1)의 드레인 영역(DR)은 제 1 비트 라인(BL1)에 전기적으로 연결될 수 있으며, 제 2 반도체 패턴(SP2)의 드레인 영역(DR)은 제 2 비트 라인(BL2)에 전기적으로 연결될 수 있다. 제 2 방향(D2)으로 인접한 제 1 및 제 2 반도체 패턴들(SP1, SP2)의 소오스 영역들(SR)은 하나의 소오스 라인(SL)에 전기적으로 연결될 수 있다. 제 1 및 제 2 반도체 패턴들(SP1, SP2)은 소오스 라인들(SL)을 기준으로 서로 거울 대칭적으로 배치될 수 있다.
다시 도 3을 참조하면, 각각의 제 1 비트 라인들(BL1)은 제 1 방향(D1)을 따라 배열된 제 1 반도체 패턴들(SP1)의 드레인 영역들(DR)에 연결될 수 있다. 각각의 제 2 비트 라인들(BL2)은 제 1 방향(D1)을 따라 배열된 제 2 반도체 패턴들(SP2)의 드레인 영역들(DR)에 연결될 수 있다. 각각의 소오스 라인들(SL)은 제 3 방향(D3)을 따라 배열된 제 1 및 제 2 반도체 패턴들(SP1, SP2)의 소오스 영역들(SR)에 연결될 수 있다.
제 1 및 제 2 워드 라인들(WL1a, WL2a)이 제 1 비트 라인들(BL1)과 소스 라인들(SL) 사이에서 제 1 방향(D1) 및 제 3 방향(D3)으로 연장될 수 있다. 제 1 및 제 2 워드 라인들(WL1a, WL2a)은 제 2 방향(D2)으로 서로 이격될 수 있다. 제 1 및 제 2 워드 라인들(WL1a, WL2a)이 제 1 반도체 패턴들(SP1) 각각을 둘러쌀 수 있다. 제 1 및 제 2 워드 라인들(WL1a, WL2a)은 제 1 반도체 패턴들(SP1) 각각의 채널 영역들(CH)과 인접할 수 있다.
제 3 및 제 4 워드 라인들(WL1b, WL2b)이 제 2 비트 라인들(BL2)과 소스 라인들(SL) 사이에서 제 1 방향(D1) 및 제 3 방향(D3)으로 연장될 수 있다. 제 3 및 제 4 워드 라인들(WL1b, WL2b)은 제 2 방향(D2)으로 서로 이격될 수 있다. 제 3 및 제 4 워드 라인들(WL1b, WL2b)이 제 2 반도체 패턴들(SP2) 각각을 둘러쌀 수 있다. 제 3 및 제 4 워드 라인들(WL1b, WL2b)은 제 2 반도체 패턴들(SP2) 각각의 채널 영역들(CH)과 인접할 수 있다.
제 1, 제 2, 제 3, 및 제 4 워드 라인들(WL1a, WL2a, WL1b, WL2b)은 예를 들어, 도핑된 반도체 물질(예를 들어, 도핑된 실리콘, 도핑된 게르마늄 등), 도전성 금속질화물(예를 들어, 질화티타늄, 질화탄탈륨 등), 금속(예를 들어, 텅스텐, 티타늄, 탄탈륨 등), 및 금속-반도체 화합물(예를 들어, 텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 중 어느 하나일 수 있다.
전하 저장 패턴들(CSP)이 제 1 및 제 2 워드 라인들(WL1a, WL2a)과 제 1 반도체 패턴들(SP1) 사이에 그리고, 제 3 및 제 4 워드 라인들(WL1b, WL2b)과 제 2 반도체 패턴들(SP2) 사이에 개재될 수 있다. 전하 저장 패턴들(CSP)은 제 1 및 제 2 반도체 패턴들(SP1, SP2)의 측벽들을 각각 둘러쌀 수 있다. 전하 저장 패턴들(CSP)은 양단이 오픈된(opened) 파이프 형태 또는 마카로니 형태일 수 있다. 전하 저장 패턴들(CSP)은 하나의 박막 또는 복수의 박막들로 구성될 수 있다.
본 발명의 실시예들에서, 전하 저장 패턴들(CSP)은 제 1 및 제 2 반도체 패턴들(SP1, SP2)의 측벽 상에 차례로 적층된 터널 절연막(TIL), 전하 트랩막(CTL), 및 블록킹 절연막(BIL)을 포함할 수 있다.
전하 트랩막(CTL)은 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부 질화막(Si-rich nitride), 나노크리스탈 실리콘(nanocrystalline Si) 또는 박층화된 트랩막(laminated trap layer) 중의 적어도 하나를 포함할 수 있다. 터널 절연막(TIL)은 전하 트랩막(CTL)보다 큰 밴드 갭을 갖는 물질들 중의 한가지일 수 있다. 예를 들면, 터널 절연막(TIL)은 실리콘 산화막일 수 있다. 블록킹 절연막(BIL)은 터널 절연막(TIL)보다 작고 전하 트랩막(CTL)보다 큰 밴드 갭을 갖는 물질들 중의 한가지를 포함할 수 있다. 예를 들면, 블록킹 절연막(BIL)은 알루미늄 산화막 및 하프늄 산화막 등과 같은 고유전막들 중의 하나를 포함할 수 있다.
제 1 전극(EP1)이 제 1 및 제 2 반도체 패턴들(SP1, SP2)과 소오스 라인(SL) 사이에 개재될 수 있으며, 제 2 전극(EP2)이 제 1 및 제 2 반도체 패턴들(SP1, SP2)과 제 1 및 제 2 비트 라인들(BL1, BL2) 사이에 개재될 수 있다. 제 1 및 제 2 전극들(EP1, EP2)은, 예를 들어, W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, 또는 TaSiN 중 적어도 하나를 포함할 수 있다.
도 5는 본 발명의 실시예들에 따른 반도체 메모리 장치의 평면도이다. 도 6은 본 발명의 실시예들에 따른 반도체 메모리 장치를 나타내는 단면도로서, 도 5의 A-A’ 선을 따라 자른 단면이다. 도 7은 본 발명의 실시예들에 따른 반도체 메모리 장치를 나타내는 단면도로서, 도 5의 B-B’ 선을 따라 자른 단면이다. 도 8은 본 발명의 실시예들에 따른 반도체 메모리 장치를 나타내는 단면도로서, 도 5의 C-C’선을 따라 자른 단면이다.
도 5, 도 6, 도 7, 및 도 8을 참조하면, 기판(100) 상에 적층 구조체들(ST)이 배치될 수 있다. 적층 구조체들(ST)은 제 1 방향(D1) 및 제 2 방향(D2)을 따라 서로 이격되어 기판(100) 상에 배치될 수 있다.
기판(100)은, 예를 들어, 실리콘 단결정 기판 또는 SOI(Silicon On Insulator) 기판일 수 있다. 기판(100)은 반도체 기판 상에 형성된 박막을 더 포함할 수 있으나, 본 발명의 개념은 이에 한정되지 않는다.
적층 구조체들(ST) 각각은 기판(100)의 상면에 수직한 제 3 방향(D3)을 따라 교대로 적층되는 층간 절연막들(ILD) 및 제 1 또는 제 2 반도체 패턴들(SP1, SP2)을 포함할 수 있다. 적층 구조체들(ST) 각각은 제 3 방향(D3)을 따라 교대로 적층되는 층간 절연막들(ILD) 및 제 1 도전 라인들을 포함할 수 있다. 실시예들에서, 제 1 도전 라인들은 제 1 비트 라인들(BL1) 및 제 2 비트 라인들(BL2)을 포함할 수 있다.
적층 구조체들(ST)은 제 1 비트 라인들(BL)과 소오스 라인들(SL)의 교차점들에 각각 제공되는 제 1 반도체 패턴들(SP1), 및 제 2 비트 라인들(BL)과 소오스 라인들(SL)의 교차점들에 각각 제공되는 제 2 반도체 패턴들(SP2)을 포함할 수 있다.
제 1 반도체 패턴들(SP1)은 제 1 비트 라인들(BL)과 소오스 라인들(SL) 사이에서 제 1 방향(D1) 및 제 3 방향(D3)을 따라 서로 이격될 수 있다. 제 1 반도체 패턴들(SP1) 중 동일한 레벨에 위치하는 제 1 반도체 패턴들(SP1)은 소오스 라인들(SL)에 각각 연결될 수 있고, 제 1 비트 라인들(BL) 중 대응하는 하나에 공통적으로 연결될 수 있다. 동일한 레벨에 위치하는 제 1 반도체 패턴들(SP1)은 이들 사이에 개재되는 제 1 분리 절연 패턴들(110)에 의해 제 1 방향(D1)으로 서로 분리될 수 있다. 제 1 반도체 패턴들(SP1) 중, 제 3 방향(D3)으로 서로 이격되는 제 1 반도체 패턴들(SP1)은 제 1 비트 라인들(BL1)에 각각 연결될 수 있고, 소오스 라인들(SL) 중 대응하는 하나에 공통적으로 연결될 수 있다. 제 3 방향(D3)으로 서로 이격되는 제 1 반도체 패턴들(SP1)은 이들 사이에 개재되는 층간 절연막들(ILD)에 의해 서로 분리될 수 있다.
제 2 반도체 패턴들(SP2)은 제 2 비트 라인들(BL2)과 소오스 라인들(SL) 사이에서 제 1 방향(D1) 및 제 3 방향(D3)을 따라 서로 이격될 수 있다. 제 2 반도체 패턴들(SP2) 중, 동일한 레벨에 위치하는 제 2 반도체 패턴들(SP2)은 소오스 라인들(SL)에 각각 연결될 수 있고, 제 2 비트 라인들(BL2) 중 대응하는 하나에 공통적으로 연결될 수 있다. 동일한 레벨에 위치하는 제 2 반도체 패턴들(SP2)은 이들 사이에 개재되는 제 1 분리 절연 패턴들(110)에 의해 서로 분리될 수 있다. 제 2 반도체 패턴들(SP2) 중, 제 3 방향(D3)으로 서로 이격되는 제 2 반도체 패턴들(SP2)은 제 2 비트 라인들(BL2)에 각각 연결될 수 있고, 소오스 라인들(SL) 중 대응하는 하나에 공통적으로 연결될 수 있다. 제 3 방향(D3)으로 서로 이격되는 제 2 반도체 패턴들(SP2)은 이들 사이에 개재되는 층간 절연막들(ILD)에 의해 서로 분리될 수 있다. 제 2 반도체 패턴들(SP2)은 제 2 방향(D2)을 따라 제 1 반도체 패턴들(SP1)로부터 이격될 수 있다.
제 1 및 제 2 반도체 패턴들(SP1, SP2)은 다결정 실리콘막 또는 단결정 실리콘막을 포함할 수 있다. 층간 절연막들(ILD)은 실리콘 산화막, 실리콘 산질화막, 및 실리콘 질화막 중의 적어도 한가지일 수 있다. 각 적층 구조체(ST)에서, 제 1 및 제 2 반도체 패턴들(SP1, SP2) 각각은, 앞서 설명한 바와 같이, 제 2 방향(D2)으로 장축을 갖는 바 형태를 가질 수 있다. 제 1 및 제 2 반도체 패턴들(SP1, SP2) 각각은 서로 이격된 소오스 및 드레인 영역들(SR, DR) 및 이들 사이의 채널 영역(CR)을 포함할 수 있다. 여기서, 소오스 및 드레인 영역들(SR, DR)은 서로 반대의 도전형을 가질 수 있다. 제 1 및 제 2 반도체 패턴들(SP1, SP2) 각각은 제 1 방향(D1)으로 서로 이웃하는 한 쌍의 제 1 분리 절연 패턴들(110) 사이, 및 제 3 방향(D3)으로 서로 이웃하는 한 쌍의 층간 절연막들(ILD) 사이에 국소적으로 제공될 수 있다.
제 1 및 제 2 반도체 패턴들(SP1, SP2)은 소오스 라인들(SL)을 사이에 두고 서로 대칭적으로 배치될 수 있다. 즉, 제 2 방향(D2)으로 인접하는 반도체 패턴들(SP)의 소오스 영역(SR)들은 해당하는 소오스 라인(SL)에 공통적으로 연결될 수 있다. 제 2 방향(D2)으로 인접하는 제 1 및 제 2 반도체 패턴들(SP1, SP2)의 드레인 영역들(DR)은 제 1 및 제 2 비트 라인들(BL1, BL2)에 각각 연결될 수 있다.
나아가, 제 1 및 제 2 반도체 패턴들(SP1, SP2)의 소오스 영역들(SR)과 소오스 라인들(SL) 사이에 각각 제 1 전극(EP1)이 개재될 수 있으며, 제 1 및 제 2 반도체 패턴들(SP1, SP2)의 드레인 영역들(DR)과 제 1 및 제 2 비트 라인들(BL1, BL2) 사이에 각각 제 2 전극(EP2)이 개재될 수 있다.
제 1 및 제 2 비트 라인들(BL1, BL2)은 제 1 방향(D1)으로 연장될 수 있다. 제 1 및 제 2 비트 라인들(BL1, BL2)은 층간 절연막들(ILD) 각각의 상에서 제 2 방향(D2)으로 서로 이격될 수 있고, 층간 절연막들(ILD) 중 제 3 방향(D3)으로 서로 이웃하는 층간 절연막들(ILD) 사이에 개재될 수 있다. 층간 절연막들(ILD) 중 최하층 층간 절연막은 제 1 및 제 2 비트 라인들(BL1, BL2) 중 최하층의 제 1 및 제 2 비트 라인들(BL1, BL2)과 기판(100) 사이에 개재될 수 있으나, 본 발명의 개념은 이에 한정되지 않는다.
제 1 및 제 2 비트 라인들(BL1, BL2)은 각 적층 구조체(ST)의 층간 절연막들(ILD)에 의해 제 3 방향(D3)으로 이격되어 배치될 수 있다.
각 적층 구조체(ST)는 제 1 비트 라인들(BL)과 제 2 비트 라인들(BL) 사이에 배치되는 제 2 도전 라인들(즉, 소오스 라인들(SL))을 포함할 수 있다. 소오스 라인들(SL)은 기판(100)의 상면으로부터 제 3 방향(D3)을 따라 연장될 수 있고, 제 1 방향(D1)으로 서로 이격될 수 있다. 소오스 라인들(SL)은 제 1 및 제 2 비트 라인들(BL1, BL2)을 가로지를 수 있다. 소오스 라인들(SL)은 제 3 방향(D3)으로 실질적으로 동일한 길이를 가질 수 있다. 소오스 라인들(SL) 각각은 층간 절연막들(ILD)을 관통할 수 있다. 소오스 라인들(SL)은 제 1 반도체 패턴들(SP1)과 제 2 반도체 패턴들(SP2) 사이에 배치될 수 있다.
제 1 및 제 2 비트 라인들(BL1, BL2) 및 소오스 라인들(SL)은 금속(예를 들어, 구리, 텅스텐, 또는 알루미늄) 및/또는 금속 질화물(예를 들어, 탄탈륨 질화물, 티타늄 질화물, 또는 텅스텐 질화물)을 포함할 수 있다. 층간 절연막들은 일 예로, 실리콘 질화물을 포함할 수 있다.
제 1 분리 절연 패턴들(110)이 제 1 방향(D1)으로 인접하는 적층 구조체들(ST) 사이에 각각 배치될 수 있다. 제 1 분리 절연 패턴들(110)은 기판(100)의 상면으로부터 제 3 방향(D3)을 따라 연장될 수 있고, 제 1 방향(D1)으로 서로 이격될 수 있다. 제 1 분리 절연 패턴들(110) 각각은 제 2 방향(D2)으로 연장되어 제 1 및 제 2 반도체 패턴들(SP1, SP2)의 측면들과 접촉할 수 있다. 제 1 분리 절연 패턴들(110) 각각은 제 1 방향(D1)으로 인접하는 소오스 라인들(SL)의 측면들과 접촉할 수 있다. 소오스 라인들(SL) 각각은 제 1 분리 절연 패턴들(110) 중, 제 1 방향(D1)으로 서로 이웃하는 제 1 분리 절연 패턴들(110) 사이에 개재될 수 있다. 제 1 분리 절연 패턴들(110)은 일 예로, 산화물, 질화물, 및/또는 산질화물을 포함할 수 있다.
제 2 분리 절연 패턴들(120)이 기판(100) 상에서 적층 구조체들(ST)의 양 측에 각각 제공될 수 있다. 제 2 분리 절연 패턴들(120)은 적층 구조체(ST)의 양 측면들을 각각 덮을 수 있다. 제 2 분리 절연 패턴들(120)은 제 1 방향(D1)으로 연장될 수 있으며, 제 2 분리 절연 패턴들(120)은 기판(100)의 상면에 평행하고 제 1 방향(D1)에 교차하는 제 2 방향(D2)을 따라 서로 이격될 수 있다. 제 2 분리 절연 패턴들(120)은 적층 구조체(ST)를 사이에 두고 제 2 방향(D2)으로 서로 이격될 수 있다. 제 2 분리 절연 패턴들(120)은 일 예로, 산화물, 질화물, 및/또는 산질화물을 포함할 수 있다.
제 1 및 제 2 워드 라인들(WL1a, WL2a) 및 제 3 및 제 4 워드 라인들(WL1b, WL2b)이 제 1 방향(D1)을 따라 배치된 적층 구조체들(ST)을 가로질러 제 1 방향(D1)으로 연장될 수 있다. 제 1 및 제 2 워드 라인들(WL1a, WL2b)은 제 1 비트 라인들(BL1)과 소오스 라인들(SL) 사이에 제공될 수 있다. 제 3 및 제 4 워드 라인들(WL1b, WL2b)은 제 2 비트 라인들(BL2)과 소오스 라인들(SL) 사이에 제공될 수 있다.
제 1 및 제 2 워드 라인들(WL1a, WL2a) 및 제 3 및 제 4 워드 라인들(WL1b, WL2b)은 제 3 방향(D3)으로 실질적으로 동일한 길이를 가질 수 있다.
제 1 및 제 2 워드 라인들(WL1a, WL2a)은 제 1 반도체 패턴들(SP1)의 채널 영역들(CR)을 완전히 둘러싸면서 제 1 방향(D1) 및 제 3 방향(D3)으로 연장될 수 있다. 즉, 제 1 및 제 2 워드 라인들(WL1a, WL2a) 게이트-올-어라운드(GAA) 구조를 가질 수 있다.
제 1 워드 라인(WL1a)은 제 1 반도체 패턴들(SP1)의 소오스 영역(SR)과 드레인 영역(DR) 사이에 배치될 수 있으며, 제 2 워드 라인(WL2a)은 제 1 워드 라인(WL1a)과 제 1 반도체 패턴들(SP1)의 드레인 영역(DR) 사이에 배치될 수 있다.
제 3 및 제 4 워드 라인들(WL1b, WL2b)은 제 2 반도체 패턴들(SP1)의 채널 영역들(CR)을 완전히 둘러싸면서 제 1 방향(D1) 및 제 3 방향(D3)으로 연장될 수 있다. 즉, 제 3 및 제 4 워드 라인들(WL1b, WL2b) 게이트-올-어라운드(GAA) 구조를 가질 수 있다.
제 3 워드 라인(WL1b)은 제 2 반도체 패턴들(SP2)의 소오스 영역(SR)과 드레인 영역(DR) 사이에 배치될 수 있으며, 제 4 워드 라인(WL2b)은 제 3 워드 라인(WL1b)과 제 2 반도체 패턴들(SP2)의 드레인 영역(DR) 사이에 배치될 수 있다.
앞서 설명한 것처럼, 제 1 반도체 패턴들(SP1)의 채널 영역들(CR)과 제 1 및 제 2 워드 라인들(WL1a, WL2a) 사이, 그리고 제 2 반도체 패턴들(SP2)의 채널 영역들(CR)과 제 3 및 제 4 워드 라인들(WL1b, WL2b) 사이에 전하 저장 패턴들(CSP)이 각각 개재될 수 있다. 전하 저장 패턴들(CSP)은 반도체 패턴들(SP)의 채널 영역들을 완전히 둘러쌀 수 있다. 전하 저장 패턴들(CSP)은 제 1 및 제 2 반도체 패턴들(SP1, SP2)처럼, 제 1, 제 2, 및 제 3 방향들(D1, D2, D3)을 따라 서로 이격될 수 있다. 전하 저장 패턴(CSP)들 각각은 터널 절연막(TIL), 전하 트랩막(CTL), 및 블록킹 절연막(BIL)을 포함할 수 있다.
제 1 및 제 2 워드 라인들(WL1a, WL2a) 및 제 3 및 제 4 워드 라인들(WL1b, WL2b) 상에 상부 절연막(130)이 제공될 수 있다.
도 9는 본 발명의 실시예들에 따른 반도체 메모리 장치의 평면도이다. 도 10은 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도로서, 도 9의 A-A’ 선을 따라 자른 단면이다. 설명의 간략함을 위해 도 5 내지 도 8을 참조하여 설명된 반도체 메모리 장치와 동일한 기술적 특징들에 대한 설명은 생략될 수 있다.
도 9 및 도 10을 참조하면, 제 1 반도체 패턴들(SP1)이 제 1 소오스 라인들(SL1)과 비트 라인들(BL)의 교차점들에 각각 제공될 수 있으며, 제 2 반도체 패턴들(SP2)이 제 2 소오스 라인들(SL)과 비트 라인들(BL)의 교차점들에 각각 제공될 수 있다. 여기서, 제 2 방향(D2)으로 인접하는 제 1 및 제 2 반도체 패턴들(SP1, SP2)은 비트 라인들(BL)을 공유할 수 있다.
제 1 및 제 2 소오스 라인들(SL1, SL2)은 제 2 방향(D2)으로 서로 인접할 수 있으며, 이들 사이에 제 2 분리 절연 패턴(120)이 제공될 수 있다. 제 1 소오스 라인들(SL1)은 제 3 방향(D3)으로 연장될 수 있으며, 제 1 분리 절연 패턴들(110)에 의해 제 1 방향(D1)으로 서로 이격될 수 있다. 마찬가지로, 제 2 소오스 라인들(SL2)은 제 3 방향(D3)으로 연장될 수 있으며, 제 1 분리 절연 패턴들(110)에 의해 제 1 방향(D1)으로 서로 이격될 수 있다.
도 11은 본 발명의 실시예들에 따른 반도체 메모리 장치의 평면도이다. 도 12는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도로서, 도 11의 A-A’ 선을 따라 자른 단면이다. 설명의 간략함을 위해 도 5 내지 도 8을 참조하여 설명된 반도체 메모리 장치와 동일한 기술적 특징들에 대한 설명은 생략될 수 있다.
도 11 및 도 12를 참조하면, 제 1 반도체 패턴들(MC1)이 제 1 비트 라인들(BL1)과 제 1 소오스 라인들(SL1)의 교차점들에 각각 제공될 수 있으며, 제 2 반도체 패턴들(SP2)이 제 2 비트 라인들(BL2)과 제 2 소오스 라인들(SL2)의 교차점들에 각각 제공될 수 있다.
제 1 및 제 2 비트 라인들(BL1, BL2)은 제 2 방향(D2)으로 서로 인접할 수 있으며, 이들 사이에 제 1 방향(D1)으로 연장되는 제 2 분리 절연 패턴(120)이 제공될 수 있다.
제 1 및 제 2 소오스 라인들(SL1, SL2)은 제 2 방향(D2)으로 서로 인접할 수 있으며, 이들 사이에 제 3 분리 절연 패턴(125)이 제공될 수 있다. 제 1 소오스 라인들(SL1)은 제 3 방향(D3)으로 연장될 수 있으며, 제 1 분리 절연 패턴들(110)에 의해 제 1 방향(D1)으로 서로 이격될 수 있다. 마찬가지로, 제 2 소오스 라인들(SL2)은 제 3 방향(D3)으로 연장될 수 있으며, 제 1 분리 절연 패턴들(110)에 의해 제 1 방향(D1)으로 서로 이격될 수 있다.
제 3 분리 절연 패턴(125)을 기준으로 제 1 반도체 패턴들(SP1)은 제 2 반도체 패턴들(SP2)과 거울 대칭으로 배치될 수 있다. 즉, 한 쌍의 제 2 및 제 3 분리 절연 패턴들(120, 125) 사이에 제 1 적층 구조체들(ST)이 제 1 방향(D1)으로 서로 이격되어 배치될 수 있으며, 한 쌍의 제 2 및 제 3 분리 절연 패턴들(120, 125) 사이에 제 2 적층 구조체들(ST)이 제 1 방향(D1)으로 서로 이격되어 배치될 수 있다. 제 1 적층 구조체들(ST)은 제 3 방향(D3)으로 번갈아 적층된 층간 절연막들 및 제 1 반도체 패턴들(SP1)을 포함할 수 있으며, 제 2 적층 구조체들(ST)은 제 3 방향으로 번갈아 적층된 층간 절연막들(ILD) 및 제 2 반도체 패턴들(SP2)을 포함할 수 있다.
도 13, 도 14, 및 도 15는 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작을 설명하기 위한 도면들이다. 도 16은 본 발명의 실시예들에 따른 반도체 메모리 장치의 쓰기 동작, 및 읽기 동작에 따른 전압 조건을 나타내는 타이밍도이다.
도 13은 반도체 메모리 장치의 열적 평형 상태에서 에너지 레벨을 보여준다.
도 13을 참조하면, 소오스 영역(SR), 드레인 영역(DR), 및 제 1 및 제 2 게이트 전극들(WL1, WL2)에 바이어스가 인가되지 않은 상태, 즉, 열적 평형(thermal equilibrium) 상태에서, 드레인 영역(DR)의 p형 페르미 준위와 소오스 영역(SR)의 n형 페르미 준위가 다르기 때문에, 가전자 대역 및 전자 대역의 에너지 레벨이 소오스 영역(SR)에서보다 드레인 영역(DR)에서 높을 수 있다. 즉, 드레인 영역(DR)의 에너지 레벨이 채널 영역(CR)의 에너지 레벨보다 높고, 소오스 영역(SR)의 에너지 레벨은 채널 영역(CR)의 에너지 레벨보다 낮을 수 있다.
도 14는 휘발성 메모리 모드에서 쓰기 동작 상태를 나타내는 도면이다.
도 14 및 도 16를 참조하면, 제 1 및 제 2 게이트 전극들(WL1, WL2)에 서로 상보적인 제 1 게이트 전압(VG1) 및 제 2 게이트 전압(VG2)이 각각 인가될 수 있다. 휘발성 메모리 모드로 동작시, 제 1 및 제 2 게이트 전압들(VG1, VG2)은 예를 들어 약 -3V 및 3V일 수 있다.
휘발성 메모리 모드에서, 서로 상보적인 제 1 및 제 2 게이트 전압들(VG1, VG2)이 인가됨에 따라, 제 1 게이트 전극(WL1)과 인접한 제 1 채널 영역(CR1)의 에너지 레벨과 제 2 게이트 전극(WL2)과 인접한 제 2 채널 영역(CR2)의 에너지 레벨이 달라질 수 있다.
제 1 게이트 전압(VG1)이 제 2 게이트 전압(VG2)보다 큰 경우, 제 1 게이트 전압(VG1)에 의해 제 1 채널 영역(CR1)은 제 1 도전형의 불순물이 도핑된 것처럼 에너지 레벨이 달라질 수 있으며, 제 2 게이트 전압(VG2)에 의해 제 2 채널 영역(CR2)은 제 2 도전형의 불순물이 도핑된 것처럼 에너지 레벨이 달라질 수 있다. 이에 따라, 진성 상태의 채널 영역 내에 에너지 장벽이 형성될 수 있다. 다시 말해, p-i-n 구조의 반도체 패턴(SP)은 p-n-p-n 구조로 변경될 수 있다. 즉, 반도체 패턴(SP)의 제 1 채널 영역(CR1) 내에 전자들이 저장되고, 제 2 채널 영역(CR2) 내에 정공들이 저장될 수 있다. 이와 같이, p-n-p-n 구조의 에너지 레벨을 갖는 상태에서 비트 라인(BL)에 드레인 전압(VD, 예를 들어, 약 1V)을 인가하면, 드레인 영역(DR)과 제 1 채널 영역(CR1) 사이의 에너지 장벽이 증가하여 반도체 패턴(SP)을 통한 드레인 전류는 거의 흐르지 않을 수 있다. (데이터 0 상태)
데이터 0 상태를 읽기 위해, 제 1 및 제 2 게이트 전극들(WL1, WL2)에 서로 상보적인 제 1 및 제 2 게이트 전압들(VG1, VG2)이 인가되고, 비트 라인(BL)에 읽기 동작을 위한 드레인 전압(VD)이 인가될 수 있다. 이 경우에도, 제 1 및 제 2 채널 영역들(CR1, CR2) 사이의 에너지 장벽에 의해 드레인 전류는 거의 흐르지 않으며, 이에 따라, 데이터 0 상태임을 판별할 수 있다.
제 1 게이트 전압(VG1) 이 제 2 게이트 전압(VG2)보다 작은 경우, 제 1 및 제 2 게이트 전압들(VG1, VG2)이 인가된 상태에서 비트 라인(BL)에 드레인 전압(VD, 예를 들어, 약 1V)을 인가하면, 드레인 영역(DR)과 제 1 채널 영역(CR1) 사이의 에너지 장벽이 감소하고 이로 인해 소오스 영역(SR)과 제 2 채널 영역(CR2) 사이의 에너지 장벽도 감소하여 반도체 패턴(SP)을 통한 드레인 전류가 흐를 수 있다. (쓰기 1 상태) 다시 말해, 제 1 및 제 2 채널 영역들(CR1, CR2)에 전하들이 주입되면서 소오스 및 드레인 영역들(SR, DR) 사이의 에너지 장벽이 급격히 소멸함과 동시에 반도체 패턴(SP)은 내부 포워드 바이어스 상태의 다이오드처럼 동작할 수 있다. 이러한 현상은 도 18에 도시된 바와 같이 휘발성 메모리 모드로 동작시 메모리 윈도우 특성(MW1)을 발생시킬 수 있다. (데이터 1 상태)
데이터 1 상태를 읽기 위해, 제 1 및 제 2 게이트 전극들(WL1, WL2)에 서로 상보적인 제 1 및 제 2 게이트 전압들(VG1, VG2)이 인가되고, 비트 라인(BL에 읽기 전압이 인가될 수 있다. 이 경우에도, 제 1 및 제 2 채널 영역들(CR1, CR2) 사이의 에너지 장벽이 감소하므로 드레인 전류가 흐를 수 있으며, 이에 따라, 데이터 1 상태임을 판별할 수 있다.
도 15는 비휘발성 메모리 모드에서 쓰기 동작 상태를 나타내는 도면이다.
도 15 및 도 16을 참조하면, 비휘발성 메모리 모드로 동작시 제 1 및 제 2 게이트 전압들(VG1, VG2)은 휘발성 메모리 모드에서보다 비휘발성 메모리 모드에서 클 수 있다. 비휘발성 메모리 모드로 동작시 제 1 및 제 2 게이트 전압들(VG1, VG2)은, 예를 들어 -11 V 및 11V일 수 있다. 비휘발성 메모리 모드에서, 서로 상보적인 제 1 및 제 2 게이트 전압들(VG1, VG2)이 인가됨에 따라, 제 1 게이트 전극(WL1)과 인접한 제 1 채널 영역(CR1)의 에너지 레벨과 제 2 게이트 전극(WL2)과 인접한 제 2 채널 영역(CR2)의 에너지 레벨이 달라질 수 있다.
제 1 게이트 전압(VG1)이 제 2 게이트 전압(VG2)보다 큰 경우, 제 1 게이트 전압(VG1)에 의해 제 1 채널 영역(CR1)은 제 1 도전형의 불순물이 도핑된 것처럼 에너지 레벨이 달라질 수 있으며, 제 2 게이트 전압(VG2)에 의해 제 2 채널 영역(CR2)은 제 2 도전형의 불순물이 도핑된 것처럼 에너지 레벨이 달라질 수 있다. 이에 따라, 진성 상태의 채널 영역 내에 에너지 장벽이 형성될 수 있다. 다시 말해, p-i-n 구조의 반도체 패턴(SP)은 p-n-p-n 구조로 변경될 수 있다.
이와 같이, p-n-p-n 구조의 에너지 레벨을 갖는 상태에서 비트 라인(BL)에 드레인 전압(VD, 예를 들어, 약 1V)을 인가하면, 드레인 영역(DR)과 제 1 채널 영역(CR1) 사이의 에너지 장벽이 증가하여 반도체 패턴(SP)을 통한 드레인 전류는 거의 흐르지 않을 수 있다. (쓰기 0 상태)
나아가, 제 1 및 제 2 게이트 전압들(VG1, VG2)의 절대값이 휘발성 메모리 모드에서보다 비휘발성 메모리 모드에서 크기 때문에, 반도체 패턴(SP)의 제 1 및 제 2 채널 영역들(CR1, CR2)에 전하들이 축적됨과 동시에, 핫 캐리어 주입(Hot Carrier Injection) 현상에 의해 전하 트랩층(CTL)에 전하들이 트랩되거나, 전하 트랩층(CTL)에 저장된 전하들이 제 1 및 제 2 채널 영역(CR1, CR2)으로 방출될 수 있다.
구체적으로, 소오스 영역(SR)에 접지 전압을 인가하고, 제 1 및 제 2 게이트 전극들(WL1, WL2)에 서로 상보적인 제 1 및 제 2 게이트 전압들(VG1, VG2)을 인가하고, 비트 라인(BL)에 소정의 드레인 전압(VD)을 인가한다. 제 1 및 제 2 게이트 전압들(VG1, VG2)은 예를 어, -11V 및 11V일 수 있으며, 드레인 전압(VD)은 약 2V일 수 있다. 이러한 경우 제 1 채널 영역(CR1)과 인접한 전하 트랩층(CTL)에 전자들이 트랩될 수 있으며, 제 2 채널 영역(CR2)과 인접한 전하 트랩층들(CTL)에 홀들이 트랩될 수 있다. 이러한 현상은 도 18에 도시된 바와 같이 비휘발성 메모리 모드로 동작시 메모리 윈도우 특성(MW2)을 발생시킬 수 있다.
도 17은 본 발명의 실시예들에 따른 반도체 메모리 장치의 드레인 전압 및 게이트 전압 조건에 따른 동작 특성을 보여주는 그래프이다. 도 18은 본 발명의 실시예들에 따른 반도체 메모리 장치의 드레인 전압에 따른 드레인 전류를 나타내는 그래프이다.
도 17 및 도 18을 참조하면, 드레인 전압에 따른 드레인 전류는 히스테리시스를 보이며, 소정의 드레인 전압 조건에 따라 휘발성 메모리 특성 또는 비휘발성 메모리 특성을 가질 수 있다.
휘발성 메모리 모드에서 제 1 메모리 윈도우(MW1) 특성을 갖는 것을 확인할 수 있으며, 비휘발성 메모리 모드에서 제 2 메모리 윈도우(MW2) 특성을 갖는 것을 확일할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (20)
- 기판의 상면에 대해 수직한 제 1 방향으로 적층된 제 1 도전 라인들;
상기 제 1 방향으로 연장되며, 상기 제 1 도전 라인들을 가로지르는 제 2 도전 라인들;
상기 제 1 도전 라인들과 상기 제 2 도전 라인들 사이의 교차점들에 각각 제공된 메모리 셀들을 포함하되,
상기 메모리 셀들 각각은:
상기 기판의 상면과 나란하며, 제 1 도전형의 소오스 영역, 제 2 도전형의 드레인 영역, 및 상기 소오스 영역과 상기 드레인 영역 사이의 채널 영역을 포함하는 반도체 패턴;
상기 반도체 패턴의 상기 채널 영역을 둘러싸는 제 1 및 제 2 게이트 전극들; 및
상기 반도체 패턴과 상기 제 1 및 제 2 게이트 전극들 사이의 전하 저장 패턴을 포함하는 반도체 메모리 장치. - 제 1 항에 있어서,
상기 제 1 및 제 2 게이트 전극들은 상기 제 1 방향으로 연장되는 반도체 메모리 장치. - 제 1 항에 있어서,
상기 전하 저장 패턴은:
상기 반도체 패턴과 상기 제 1 및 제 2 게이트 전극들 사이의 전하 트랩막;
상기 전하 트랩막과 상기 제 1 및 제 2 게이트 전극들 사이의 블록킹 절연막; 및
상기 전하 트랩막과 상기 반도체 패턴 사이의 터널 절연막을 포함하는 반도체 메모리 장치. - 제 1 항에 있어서,
상기 제 1 도전 라인들은 상기 기판의 상면과 평행한 제 2 방향으로 연장되고,
상기 반도체 패턴은 상기 기판의 상면과 평행하며 상기 제 2 방향과 다른 제 3 방향으로 연장되되,
상기 제 1 및 제 2 게이트 전극들은 상기 제 1 방향으로 인접하는 메모리 셀들의 상기 반도체 패턴들 및 상기 제 2 방향으로 인접하는 상기 반도체 패턴들을 둘러싸는 반도체 메모리 장치. - 제 1 항에 있어서,
상기 메모리 셀들의 상기 반도체 패턴들과 상기 제 1 도전 라인들 사이에 각각 배치되는 제 1 전극들; 및
상기 메모리 셀들의 상기 반도체 패턴들과 상기 제 2 도전 라인들 사이에 각각 배치되는 제 2 전극들을 더 포함하는 반도체 메모리 장치. - 제 1 항에 있어서,
상기 반도체 패턴은 상기 기판의 상면과 평행하며 상기 제 2 방향과 다른 제 3 방향으로 연장되되
상기 제 3 방향으로, 상기 소오스 영역의 길이는 상기 드레인 영역의 길이와 다른 반도체 메모리 장치. - 제 1 항에 있어서,
상기 반도체 패턴의 상기 채널 영역은 불순물이 도핑되지 않은 진성 반도체인 반도체 메모리 장치. - 제 1 항에 있어서,
상기 제 1 방향으로 인접하는 상기 제 1 도전 라인들 사이와 상기 제 1 방향으로 인접하는 상기 메모리 셀들의 상기 반도체 패턴들 사이에 각각 제공되는 층간 절연막들을 더 포함하는 반도체 메모리 장치. - 기판의 상면에 대해 수직한 제 1 방향을 따라 적층된 반도체 패턴들로서, 상기 반도체 패턴들 각각은 제 1 도전형의 소오스 영역, 제 2 도전형의 드레인 영역, 및 상기 소오스 영역과 상기 드레인 영역 사이의 채널 영역을 포함하는 것;
상기 반도체 패턴들의 상기 채널 영역들을 둘러싸며 상기 제 1 방향으로 연장되는 제 1 및 제 2 워드 라인들;
상기 제 1 및 제 2 워드 라인들과 상기 반도체 패턴들 사이에서, 상기 반도체 패턴들의 상기 채널 영역들을 각각 둘러싸는 전하 저장 패턴들;
상기 제 1 방향을 따라 적층되며, 상기 반도체 패턴들의 상기 드레인 영역들에 각각 연결되는 제 1 도전 라인들; 및
상기 제 1 방향으로 연장되며, 상기 반도체 패턴들의 상기 소오스 영역들에 공통으로 연결되는 제 2 도전 라인을 포함하는 반도체 메모리 장치. - 제 9 항에 있어서,
상기 제 1 도전 라인들은 상기 기판의 상면과 나란한 제 2 방향으로 연장되며,
상기 반도체 패턴들은 상기 기판의 상면과 나란하며, 상기 제 2 방향과 교차하는 제 3 방향으로 장축을 갖는 반도체 메모리 장치. - 제 9 항에 있어서,
상기 전하 저장 패턴들 각각은:
상기 반도체 패턴과 상기 제 1 및 제 2 워드 라인들 사이의 전하 트랩막;
상기 전하 트랩막과 상기 제 1 및 제 2 워드 라인들 사이의 블록킹 절연막; 및
상기 전하 트랩막과 상기 반도체 패턴 사이의 터널 절연막을 포함하는 반도체 메모리 장치. - 제 9 항에 있어서,
상기 반도체 패턴들의 상기 채널 영역들은 불순물이 도핑되지 않은 진성 반도체인 반도체 메모리 장치. - 제 9 항에 있어서,
상기 반도체 패턴들의 상기 드레인 영역들과 상기 제 1 도전 라인들 사이에 각각 배치되는 제 1 전극들; 및
상기 제 2 도전 라인과 상기 반도체 패턴들의 상기 소오스 영역들 사이에 각각 배치되는 제 2 전극들을 더 포함하는 반도체 메모리 장치. - 제 9 항에 있어서,
상기 제 1 방향으로 인접하는 상기 반도체 패턴들 사이와 상기 제 1 방향으로 인접하는 상기 제 1 도전 라인들 사이에 제공되는 층간 절연막들을 더 포함하는 반도체 메모리 장치. - 기판의 상면과 나란한 제 1 방향으로 연장되며, 상기 기판에 대해 수직한 제 2 방향으로 적층된 제 1 비트 라인들;
상기 제 1 방향으로 연장되며, 상기 제 2 방향으로 적층된 제 2 비트 라인들로서, 상기 제 2 비트 라인들은 상기 제 1 및 제 2 방향들과 교차하는 제 3 방향으로 이격되는 제 2 비트 라인들;
상기 제 1 및 제 2 비트 라인들 사이에서 상기 제 2 방향으로 연장되며, 서로 상기 제 1 방향으로 이격되는 소오스 라인들;
상기 제 1 비트 라인들과 상기 소오스 라인들의 교차점들에 각각 제공되는 제 1 메모리 셀들로서, 상기 제 1 메모리 셀들 각각은 제 1 도전형의 제 1 소오스 영역, 제 2 도전형의 제 1 드레인 영역, 및 상기 제 1 소오스 영역과 상기 제 1 드레인 영역 사이의 제 1 채널 영역을 포함하는 제 1 반도체 패턴을 포함하는 것;
상기 제 2 비트 라인들과 상기 소오스 라인들의 교차점들에 각각 제공되는 제 2 메모리 셀들로서, 상기 제 2 메모리 셀들 각각은 제 1 도전형의 제 2 소오스 영역, 제 2 도전형의 제 2 드레인 영역, 및 상기 제 2 소오스 영역과 상기 제 2 드레인 영역 사이의 제 2 채널 영역을 포함하는 제 2 반도체 패턴을 포함하는 것;
상기 제 1 반도체 패턴들의 상기 제 1 채널 영역들을 둘러싸며, 상기 제 1 방향 및 상기 제 2 방향으로 연장되는 제 1 및 제 2 워드 라인들;
상기 제 1 및 제 2 워드 라인들과 상기 제 1 반도체 패턴들 사이에서, 상기 제 1 반도체 패턴들의 상기 제 1 채널 영역들을 각각 둘러싸는 제 1 전하 저장 패턴들;
상기 제 2 반도체 패턴들의 상기 제 2 채널 영역들을 둘러싸며, 상기 제 1 방향 및 상기 제 2 방향으로 연장되는 제 3 및 제 4 워드 라인들; 및
상기 제 3 및 제 4 워드 라인들과 상기 제 2 반도체 패턴들 사이에서, 상기 제 2 반도체 패턴들의 상기 제 2 채널 영역들을 각각 둘러싸는 제 2 전하 저장 패턴들을 포함하는 반도체 메모리 장치. - 제 15 항에 있어서,
상기 제 1 방향으로 인접하는 상기 제 1 메모리 셀들 사이와 상기 제 1 방향으로 인접하는 상기 제 2 메모리 셀들 사이에 각각 제공되는 제 1 분리 절연 패턴들을 더 포함하되,
상기 제 1 분리 절연 패턴들은 상기 제 2 방향 및 상기 제 3 방향으로 연장되는 반도체 메모리 장치. - 제 15 항에 있어서,
상기 제 1 전하 저장 패턴들 각각은 상기 제 1 반도체 패턴과 상기 제 1 및 제 2 워드 라인들 사이의 제 1 전하 트랩막, 상기 제 1 전하 트랩막과 상기 제 1 및 제 2 워드 라인들 사이의 제 1 블록킹 절연막, 및 상기 제 1 전하 트랩막과 상기 제 1 반도체 패턴 사이의 제 1 터널 절연막을 포함하고,
상기 제 2 전하 저장 패턴들 각각은 상기 제 2 반도체 패턴과 상기 제 3 및 제 4 워드 라인들 사이의 제 2 전하 트랩막, 상기 제 2 전하 트랩막과 상기 제 3 및 제 4 워드 라인들 사이의 제 2 블록킹 절연막, 및 상기 제 2 전하 트랩막과 상기 제 2 반도체 패턴 사이의 제 2 터널 절연막을 포함하는 반도체 메모리 장치. - 제 15 항에 있어서,
상기 제 2 방향으로 인접하는 상기 제 1 반도체 패턴들 사이와 상기 제 2 방향으로 인접하는 상기 제 2 반도체 패턴들 사이에 각각 제공되는 층간 절연들을 더 포함하되,
상기 제 1 비트 라인들 각각은 서로 인접하는 상기 층간 절연막들 사이에 배치되고,
상기 제 2 비트 라인들 각각은 서로 인접하는 상기 층간 절연막들 사이에 배치되는 반도체 메모리 장치. - 제 15 항에 있어서,
상기 기판 상에서 상기 제 1 방향 및 상기 제 2 방향으로 연장되는 한 쌍의 제 2 분리 절연 패턴들을 더 포함하되,
상기 제 1 비트 라인들과 상기 제 2 비트 라인들은 상기 한 쌍의 제 2 분리 절연 패턴들 사이에 배치되는 반도체 메모리 장치. - 제 15 항에 있어서,
상기 제 1 및 제 2 반도체 패턴들은 상기 기판의 상면과 나란하며 상기 제 3 방향으로 장축을 갖는 반도체 메모리 장치.
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