KR20200091737A - 가변 저항 메모리 소자 - Google Patents

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KR20200091737A
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memory
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심규리
나태희
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삼성전자주식회사
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Abstract

본 발명의 실시예들에 따른 가변 저항 메모리 소자는 제1 방향을 따라 배열되는 메모리 셀 스택들을 포함하고, 상기 메모리 셀 스택들 각각은: 상기 제1 방향과 교차하는 제2 방향으로 연장되고 상기 제1 방향 및 상기 제2 방향과 교차하는 제3 방향을 따라 배열되는 복수의 워드라인들; 및 상기 워드라인들에 연결되는 메모리 셀들, 상기 메모리 셀들은 각각 스위칭 소자 및 가변 저항 요소를 포함하고, 상기 메모리 셀 스택들은 제1 메모리 셀 스택과 제2 메모리 셀 스택을 포함한다. 상기 제2 메모리 셀 스택의 제2 워드라인들의 상기 제1 방향으로의 제2 두께는 상기 제1 메모리 셀 스택의 제1 워드라인들의 상기 제1 방향으로의 제1 두께보다 크다.

Description

가변 저항 메모리 소자 {Variable resistance memory Device}
본 발명은 반도체에 관한 것으로, 보다 상세하게는 가변 저항 메모리 소자에 관한 것이다.
반도체 소자들은 메모리 소자 및 논리 소자로 구분될 수 있다. 메모리 소자는 데이터를 저장하는 소자이다. 일반적으로, 반도체 메모리 소자는 크게 휘발성(volatile) 메모리 소자와, 비휘발성(nonvolatile) 메모리 소자로 구분될 수 있다. 휘발성 메모리 소자는 전원의 공급이 중단되면, 저장된 데이터가 소멸하는 메모리 소자로서, 예를 들어 DRAM(Dynamic Random Access Memory) 및 SRAM(Static Random Access Memory) 등이 있다. 그리고 비휘발성 메모리 소자는 전원의 공급이 중단되더라도 저장된 데이터가 소멸되지 않는 메모리 소자로서, 예를 들어, PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리 소자(Flash Memory Device) 등이 있다.
본 발명이 해결하고자 하는 과제는 가변 저항 메모리 소자의 전기적 특성을 향상시키는 방법을 제공하는데 있다.
본 발명의 개념에 따른 가변 저항 메모리 소자는 제1 방향을 따라 배열되는 메모리 셀 스택들을 포함하고, 상기 메모리 셀 스택들 각각은: 상기 제1 방향과 교차하는 제2 방향으로 연장되고 상기 제1 방향 및 상기 제2 방향과 교차하는 제3 방향을 따라 배열되는 복수의 워드라인들; 및 상기 워드라인들에 연결되는 메모리 셀들, 상기 메모리 셀들은 각각 스위칭 소자 및 가변 저항 요소를 포함하고, 상기 메모리 셀 스택들은 제1 메모리 셀 스택과 제2 메모리 셀 스택을 포함하고, 상기 제2 메모리 셀 스택의 제2 워드라인들의 상기 제1 방향으로의 제2 두께는 상기 제1 메모리 셀 스택의 제1 워드라인들의 상기 제1 방향으로의 제1 두께보다 클 수 있다.
본 발명의 개념에 따른 가변 저항 메모리 소자는 기판 상의 메모리 셀 스택들을 포함하고, 상기 메모리 셀 스택들은: 제2 방향으로 연장되고 상기 제2 방향과 교차하는 제3 방향을 따라 배열되는 복수의 워드라인들; 상기 제3 방향으로 연장되고 상기 제2 방향을 따라 배열되는 복수의 비트라인들; 및 상기 워드라인들과 상기 비트라인들이 교차하는 위치에 제공되고 스위칭 소자 및 가변 저항 요소를 포함하는 메모리 셀들을 포함하고, 상기 메모리 셀 스택들 중 적어도 하나의 워드라인들은 상기 제2 방향 및 상기 제3 방향과 교차하는 제1 방향으로의 두께가 다른 메모리 셀 스택들의 워드라인들과 다를 수 있다.
본 발명의 개념에 따른 가변 저항 메모리 소자는 기판 및 상기 기판의 상면에 배치되는 적층 구조체들을 포함하고, 상기 적층 구조체들 각각은: 상기 기판의 상면에 평행한 제2 방향으로 연장되고 상기 기판의 상면에 수직한 제3 방향을 따라 배열되는 워드라인들, 상기 워드라인들은 제1 서브 워드라인들 및 상기 제1 서브 워드라인들로부터 상기 제2 방향 및 상기 제3 방향과 교차하는 제1 방향으로 이격되는 제2 서브 워드라인들을 포함하고; 상기 제1 서브 워드라인들과 상기 제2 서브 워드라인들 사이에 배치되고 상기 제2 방향으로 배열되는 비트라인들; 및 상기 제1 서브 워드라인들과 상기 비트라인들이 교차하는 위치 및 상기 제2 서브 워드라인들과 상기 비트라인들이 교차하는 위치에 배치되는 메모리 셀들, 상기 메모리 셀들은 각각 스위칭 소자 및 가변 저항 요소를 포함하고, 상기 적층 구조체들 중 적어도 하나는 상기 워드라인들의 상기 제1 방향으로의 두께가 다른 적층 구조체들과 다를 수 있다.
본 발명의 개념에 따른 가변 저항 메모리 소자는 본 발명의 실시예들에 따르면, 메모리 셀 스택들의 워드라인들의 두께를 조절하여 스냅백 현상을 조절할 수 있다. 즉, 워드라인들의 두께를 증가시켜 스냅백 현상을 완화하거나, 두께를 감소시켜 스냅백 현상을 강화할 수 있다. 이에 따라, 가변 저항 메모리 소자의 전기적 특성을 개선할 수 있다.
도 1은 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 블록도이다.
도 2는 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 평면도이다.
도 3는 도 2의 I- I' 선 및 Ⅱ-Ⅱ'선에 따른 단면도이다.
도 4는 본 발명의 실시예들에 따른 가변 저항 메모리 소자를 설명하기 위한 도면으로, 도 2의 I- I' 선 및 Ⅱ-Ⅱ'선에 따른 단면도이다.
도 5 및 도 6은 본 발명의 실시예들에 따른 가변 저항 메모리 소자를 설명하기 위한 도면들로, 도 2의 I- I' 선 및 Ⅱ-Ⅱ'선에 따른 단면도들이다.
도 7 내지 도 10은 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 도면들로, 도 2의 I-I'선 및 II-II'선에 따른 단면도들이다.
도 11 및 도 12는 본 발명의 실시예들에 따른 가변 저항 메모리 소자를 설명하기 위한 도면들로, 도 2의 I- I' 선 및 Ⅱ-Ⅱ'선에 따른 단면도들이다.
도 13 및 도 14는 도 11의 Q영역의 확대도들이다.
도 15는 본 발명의 실시예들에 따른 가변 저항 메모리 소자를 개략적으로 나타내는 사시도이다.
도 16a 내지 도 16d는 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 단위 메모리 셀들을 각각 나타내는 개념도들이다.
도 17은 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 평면도이다.
도 18는 도 17의 I-I'에 따라 자른 단면도이다,
도 19는 도 17의 II-II'에 따라 자른 단면도이다.
도 20은 도 17의 워드라인들(CL1), 비트라인들(CL2), 및 메모리 셀들(MC)의 배치를 나타내는 평면도이다.
도 21a 내지 도 25a는 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 제조방법을 나타내는 평면도들이다.
도 21b 내지 도 25b는 각각 도 21a 내지 도 25a의 I-I'에 따라 자른 단면도들이고, 도 21c 내지 도 25c는 각각 도 21a 내지 도 25a의 II-II'에 따라 자른 단면도들이다.
도 26은 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 평면도이다.
도 1은 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 블록도이다. 가변 저항 메모리 소자(20)는 메모리 셀 어레이(21), 행 디코더(22), 쓰기 드라이버들(26) 및 감지 증폭기들(23) 그리고 열 디코더(25)를 포함할 수 있다.
상기 메모리 셀 어레이(21)는 워드라인들(WL), 및 비트라인들(BL)에 연결되는 메모리 셀들을 포함할 수 있다. 예를 들어, 메모리 셀들의 각 행은 하나의 워드라인에 연결될 수 있다. 메모리 셀들의 각 열은 하나의 비트라인에 연결될 수 있다. 상기 메모리 셀 어레이(21)는 이하 설명될 메모리 셀 스택들 중 적어도 하나에 대응될 수 있다. 메모리 셀 어레이(21)는 가변 저항 메모리 셀들, 일 예로 상 변화 메모리 셀들을 포함할 수 있다.
행 디코더(22)는 감지 증폭기들(23) 및 워드라인들(WL)을 통해 메모리 셀 어레이(21)에 연결될 수 있다. 행 디코더(22)는 행 주소(RA)를 수신할 수 있다. 행 디코더(22)는 행 주소(RA)에 따라 워드라인들(WL) 중 하나의 워드라인을 선택할 수 있다. 행 디코더(22)는 선택된 워드라인에 선택 전압 또는 선택 전류를 인가하고, 비선택된 워드라인들에 비선택 전압 또는 비선택 전류들을 인가할 수 있다.
감지 증폭기들(23)은 전압들 또는 전류들을 감지함으로써 선택된 메모리 셀들로부터 데이터를 읽을 수 있다. 예를 들어, 감지 증폭기들(23)은 선택된 메모리 셀들에 대해 읽기 동작을 수행하여 선택된 메모리 셀들의 저항값들의 범위들을 판단함으로써, 데이터를 읽을 수 있다.
쓰기 드라이버들(26)은 비트라인들(BL)을 통해 메모리 셀 어레이(21)에 연결될 수 있다. 쓰기 드라이버들(26)은 비트라인들(BL)에 전압들 또는 전류들을 인가함으로써 선택된 메모리 셀들에 데이터를 기입할 수 있다. 예를 들어, 쓰기 드라이버들(26)은 선택된 메모리 셀들에 대해 셋 동작 또는 리셋 동작을 수행하여 선택된 메모리 셀들의 저항값들을 변경함으로써, 데이터를 기입(또는 소거)할 수 있다.
열 디코더(25)는 열 주소(CA)를 수신할 수 있다. 열 디코더(25)는 열 주소(CA)에 따라 비트라인들(BL)들 중 적어도 하나의 비트라인(BL)을 선택할 수 있다. 이를 위하여, 열 디코더(25)는 일부 쓰기 드라이버들(26)을 선택 및 제어할 수 있다.
도 2는 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 평면도이다. 도 3는 도 2의 I- I' 선 및 Ⅱ-Ⅱ'선에 따른 단면도이다.
도 2 및 도 3을 참조하여, 기판(100) 상에 메모리 셀 스택들(MCA)이 제공될 수 있다. 일 예로, 상기 메모리 셀 스택들(MCA)은 상기 기판(100)의 상면에 수직한 제1 방향(D1)을 따라 배열되는 제1 메모리 셀 스택(MCA1) 및 제2 메모리 셀 스택(MCA2)을 포함할 수 있다. 설명의 간소화를 위하여 2개의 메모리 셀 스택들(MCA)이 도시되었으나, 3개 이상의 메모리 셀 스택들(MCA)이 제공될 수 있다.
상기 메모리 셀 스택들(MCA) 각각은 상기 기판(100) 상에 차례로 제공되는 워드라인들(CL1) 및 비트라인들(CL2)을 포함할 수 있다. 일 예로, 상기 제1 메모리 셀 스택(MCA1)은 제1 워드라인들(CL1_1)과 제1 비트라인들(CL2_1) 및 이들 사이의 메모리 셀들(MC)을 포함할 수 있다. 상기 워드라인들(CL1)은 도 1을 참조하여 설명된 것과 같이, 상기 행 디코더(22)에 연결되는 배선들일 수 있다. 일 예로, 상기 워드라인들(CL1)은 상기 감지 증폭기들(23)을 통하여 상기 행 디코더(22)에 연결될 수 있다. 상기 비트라인들(CL2)은 열 디코더(25)에 연결되는 배선들일 수 있다. 일 예로, 상기 비트라인들(CL2)는 쓰기 드라이버들(26)을 통하여 상기 열 디코더(25)에 연결될 수 있다.
이하, 상기 제1 메모리 셀 스택(MCA1)이 보다 상세히 설명된다. 상기 제1 워드라인들(CL1_1)은 상기 제1 방향(D1)에 교차하는 제2 방향(D2)으로 연장되고 상기 제1 방향(D1) 및 상기 제2 방향(D2)에 교차하는 제3 방향(D3)을 따라 배열될 수 있다. 상기 제2 방향(D2) 및 상기 제3 방향(D3)은 상기 기판(100)의 상면에 평행한 방향들일 수 있다. 상기 제1 비트라인들(CL2_1)은 상기 제3 방향(D3)으로 연장되고 상기 제2 방향(D2)을 따라 배열될 수 있다.
상기 제1 워드라인들(CL1_1)과 제1 비트라인들(CL2_1)은 구리 또는 알루미늄과 같은 도전성 물질을 포함할 수 있다. 상기 제1 워드라인들(CL1_1)과 제1 비트라인들(CL2_1)은 TiN 또는 WN과 같은 도전성 금속 질화물을 더 포함할 수 있다.
상기 제1 워드라인들(CL1_1) 및 상기 제1 비트라인들(CL2_1)의 교차점들에 메모리 셀들(MC)이 배치될 수 있다. 상기 메모리 셀들(MC) 각각은 가변 저항 요소(CR) 및 스위칭 소자(SW)를 포함할 수 있다. 상기 메모리 셀들(MC) 각각은 상기 가변 저항 요소(CR) 및 상기 스위칭 소자(SW) 사이에 중간 전극(ME)을 포함할 수 있다. 상기 가변 저항 요소(CR)는 상기 스위칭 소자(SW)와 상기 기판(100) 사이에 제공될 수 있다. 이와는 달리, 상기 스위칭 소자(SW)는 상기 가변 저항 요소(CR)와 상기 기판(100) 사이에 제공될 수 있다. 이하, 설명의 간소화를 위하여 상기 가변 저항 요소(CR)가 상기 제1 워드라인들(CL1_1)과 상기 스위칭 소자(SW) 사이에 제공되는 것으로 설명되나 이에 한정되지 않는다.
상기 제1 워드라인들(CL1_1)은 하부 층간 절연막(107) 내에 제공될 수 있다. 상기 가변 저항 요소들(CR)은 상기 워드라인들(CL1) 상의 제1 내지 제3 층간 절연막들(111, 113, 115) 내에 형성된 리세스 영역들(RS) 내에 제공될 수 있다. 일 예로, 상기 제1 내지 제3 층간 절연막들(111, 113, 115)은 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다. 평면적 관점에서, 상기 리세스 영역(RS)들은 상기 제1 워드라인들(CL1_1)과 상기 제1 비트라인들(CL2_1)의 교차점들 각각에 배치되어 2차원적 배열을 이룰 수 있다. 이와는 달리, 상기 가변 저항 요소들(CR)은 제2 방향(D2) 또는 제3 방향(D3)을 따라 연장하는 복수의 라인 형상을 가질 수 있다.
상기 가변 저항 요소들(CR)은 정보저장을 가능하게 하는 물성을 갖는 물질들 중의 적어도 하나로 형성될 수 있다. 본 발명의 실시예들에 따른 가변 저항 메모리 소자가 상변화 메모리 소자(Phase change memory device)인 경우, 상기 가변 저항 요소들(CR)은 온도에 따라 결정질과 비정질 사이의 가역적 상변화가 가능한 물질을 포함할 수 있다. 일 예로, 상기 가변 저항 요소들(CR)의 결정질-비정질간의 상전이 온도는 약 250℃ 내지 약 350℃일 수 있다. 상기 가변 저항 요소들(CR)은 칼코게나이드(chalcogenide)계 원소인 Te 및 Se 중의 적어도 하나와, Ge, Sb, Bi, Pb, Sn, Ag, As, S, Si, In, Ti, Ga, P, O 및 C 중에서 선택된 적어도 하나가 조합된 화합물로 형성될 수 있다. 일 예로, 상기 가변 저항 요소들(CR)은 GeSbTe, GeTeAs, SbTeSe, GeTe, SbTe, SeTeSn, GeTeSe, SbSeBi, GeBiTe, GeTeTi, InSe, GaTeSe, 및 InSbTe 중 적어도 하나를 포함할 수 있다. 다른 예로, 상기 가변 저항 요소들(CR)은 Ge를 포함하는 층과 Ge를 포함하지 않는 층이 반복적층된 초격자 구조를 가질 수 있다. 일 예로, 상기 가변 저항 요소들(CR)은 GeTe층과 SbTe층이 반복 적층된 구조를 가질 수 있다.
상기 제1 워드라인들(CL1_1)과 상기 가변 저항 요소들(CR) 사이에 히터 전극들(HE)이 제공될 수 있다. 상기 히터 전극들(HE) 각각은 제2 방향(D2)으로 인접한 한 쌍의 가변 저항 요소들(CR)을 상기 제1 워드라인들(CL1_1)과 연결할 수 있다. 일 예로, 상기 히터 전극들(HE)은 상기 제1 워드라인들(CL1_1)과 연결되는 수평부 및 상기 수평부의 양 단부들로부터 상기 한 쌍의 가변 저항 요소들(CR)로 연장되는 한 쌍의 수직부들을 포함할 수 있다. 이와는 달리, 상기 히터 전극들(HE)은 상기 제1 워드라인들(CL1_1)과 상기 제1 비트라인들(CL2_1)의 교차점들 각각에 배치되어 2차원적 배열을 이룰 수 있다.
상기 히터 전극들(HE)은 상기 가변 저항 요소들(CR)을 가열하여 상변화시키는 전극들일 수 있다. 상기 히터 전극들(HE)은 상기 제1 워드라인들(CL1_1)보다 비저항이 큰 물질로 형성될 수 있다. 일 예로, 상기 히터 전극들(HE)은 W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, TaSiN, 또는 TiO 중 적어도 하나를 포함할 수 있다.
상기 히터 전극들(HE)과 제2 층간 절연막(113) 사이에 스페이서 패턴(127)이 제공될 수 있다. 상기 스페이서 패턴(127)은 상기 히터 전극들(HE)의 수평부 및 수직부들을 따라 연장될 수 있다. 일 예로, 상기 스페이서 패턴(127)은 실리콘 산화물 및/또는 실리콘 산질화물을 포함할 수 있다.
상기 리세스 영역들(RS)의 하부는 상기 가변 저항 요소들(CR)에 의하여 점유되고, 상기 리세스 영역들(RS)의 상부는 중간 전극들(ME)에 의하여 점유될 수 있다. 상기 중간 전극들(ME)은 상기 가변 저항 요소들(CR)과 상기 스위칭 소자들(SW)을 전기적으로 연결하며, 상기 가변 저항 요소들(CR)과 상기 스위칭 소자들(SW)의 직접적인 접촉을 방지할 수 있다. 상기 중간 전극들(ME)은 W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, 또는 TaSiN 중 적어도 하나를 포함할 수 있다. 상기 제1 내지 제3 층간 절연막들(111, 113, 115)의 상면은 상기 중간 전극들(ME)의 상면과 공면을 이룰 수 있다. 이와는 달리, 상기 중간 전극들(ME)은 상기 제1 내지 제3 층간 절연막들(111, 113, 115) 상에 제공될 수 있다.
상기 스위칭 소자들(SW)은 양방향(bi-directional) 특성을 갖는 OTS(Ovonic Threshold Switch) 소자일 수 있다. 일 예로, 상기 스위칭 소자들(SW)은 비선형적(일 예로, S자형) I-V 커브를 갖는 쓰레숄드(threshold) 스위칭 현상에 기초한 소자들일 수 있다. 상기 스위칭 소자들(SW)은 상기 가변 저항 요소들(CR)보다 높은 결정질-비정질간의 상전이 온도를 가질 수 있다. 일 예로, 상기 스위칭 소자들(SW)의 상전이 온도는 약 350℃내지 약450℃일 수 있다. 따라서, 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 동작 시, 상기 가변 저항 요소들(CR)은 동작 전압 하에서 결정질과 비정질 사이에서 가역적으로 상변화가 이루어지나, 상기 스위칭 소자들(SW)은 상기 동작 전압 하에서 상변화 없이 실질적으로 비정질 상태를 유지할 수 있다. 본 명세서에서, 실질적으로 비정질 상태란 대상의 일부에 국소적으로(locally) 결정 입계가 존재하거나 국소적으로 결정화된 부분이 존재하는 것을 배제하지 않는다.
상기 스위칭 소자들(SW)은 칼코게나이드(chalcogenide)계 원소인 Te 및 Se 중의 적어도 하나와, Ge, Sb, Bi, Al, Pb, Sn, Ag, As, S, Si, In, Ti, Ga 및 P 중에서 선택된 적어도 하나가 조합된 화합물로 형성될 수 있다. 상기 스위칭 소자들(SW)은 상기 화합물에 추가하여 열적 안정화 원소를 더 포함할 수 있다. 상기 열적 안정화 원소는 C, N, 및 O 중 적어도 하나일 수 있다.
상기 스위칭 소자들(SW)과 상기 중간 전극들(ME) 사이에 하부 탄소 전극 패턴들(142)이 제공될 수 있다. 일 예로, 상기 하부 탄소 전극 패턴들(142)은 탄소를 포함하는 도전 물질을 포함할 수 있다.
상기 스위칭 소자들(SW)과 상기 제1 비트라인들(CL2_1) 사이에 상부 전극들(TE)이 제공될 수 있다. 상기 상부 전극들(TE)은 상기 스위칭 소자들(SW) 각각 상에서 서로 분리된 2차원적 형태로 배열될 수 있다. 이와는 달리, 상기 상부 전극들(TE) 각각은 제3 방향(D3)을 따라 배열된 상기 스위칭 소자들(SW)과 공통적으로 연결될 수 있다.
상기 상부 전극들(TE) 상에 상기 제1 비트라인들(CL2_1)이 제공될 수 있다. 상기 제1 비트라인들(CL2_1)은 제2 절연막(117)에 의하여 제2 방향(D2)으로 서로 이격될 수 있다. 일 예로, 상기 제2 절연막(117)은 실리콘 산화물 또는 실리콘 산질화물을 포함할 수 있다. 상기 제2 절연막(117)은 상기 제1 비트라인들(CL2_1)에 의하여 분리되는 복수개의 절연 패턴들을 포함할 수 있다. 상기 스위칭 소자들(SW) 사이를 채우는 제1 절연막(161)이 제공될 수 있다. 상기 제1 절연막(161)은 실리콘 산화물 또는 실리콘 산질화물을 포함할 수 있다.
상기 상부 전극(TE)은 차례로 적층된 제1 탄소 전극 패턴(152), 금속 패턴(154), 및 제2 탄소 전극 패턴(156)을 포함할 수 있다. 상기 제1 탄소 전극 패턴(152) 및 상기 제2 탄소 전극 패턴(156)은 탄소를 포함하는 도전 물질을 포함할 수 있다. 상기 금속 패턴(154)은 W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, 또는 TaSiN 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 제1 탄소 전극 패턴(152)의 두께는 상기 제2 탄소 전극 패턴(156) 보다 두꺼울 수 있다. 이와는 달리, 상기 상부 전극(TE)은 제1 탄소 전극 패턴(152), 금속 패턴(154), 및 제2 탄소 전극 패턴(156) 중 적어도 하나를 포함하지 않을 수 있다.
상기 스위칭 소자들(SW)과 상기 제1 절연막(161) 사이에 측벽 절연막(146)이 제공될 수 있다. 상기 측벽 절연막(146)은 상기 제1 절연막(161)의 하면 아래로 연장될 수 있다. 일 예로, 상기 측벽 절연막(146)은 상기 제1 절연막(161)과 상기 제1 내지 제3 층간 절연막들(111, 113, 115) 사이로 연장될 수 있다. 상기 측벽 절연막(146)은 상기 상부 전극들(TE)의 측벽 상으로 연장될 수 있다. 일 예로, 상기 측벽 절연막(146)의 상면은 상기 상부 전극들(TE)의 상면과 공면을 이룰 수 있다. 상기 측벽 절연막(146)은 산소를 포함하지 않을 수 있다. 상기 측벽 절연막(146)은 상기 제1 절연막(161)보다 유전 상수가 큰 물질을 포함할 수 있다. 일 예로, 상기 측벽 절연막(146)은 실리콘 질화막을 포함할 수 있다.
상기 제2 메모리 셀 스택(MCA2)은 제3 절연막(119)을 사이에 두고 상기 제1 메모리 셀 스택(MCA1)과 이격될 수 있다. 상기 제3 절연막(119)은 실리콘 산화물을 포함할 수 있다. 상기 제2 메모리 셀 스택(MCA2)은 상기 제1 메모리 셀 스택(MCA1)과 실질적으로 동일한 구조를 가질 수 있다. 일 예로, 상기 제2 메모리 셀 스택(MCA2)은 제2 워드라인들(CL1_2)과 제2 비트라인들(CL2_2) 및 이들 사이의 메모리 셀들(MC)을 포함할 수 있다. 상기 제2 워드라인들(CL1_2)은 하부 층간 절연막(108) 내에 배치될 수 있다. 상기 메모리 셀들(MC)은 제1 내지 제3 층간 절연막들(112, 114, 116) 및 제1 절연막(162) 내에 배치될 수 있다. 상기 제2 비트라인들(CL2_2) 제2 절연막(118) 내에 배치될 수 있다.
상기 메모리 셀 스택들(MCA) 중 적어도 하나의 워드라인들의 제1 방향(D1)으로의 두께는 다른 메모리 셀 스택들의 워드라인들과 다를 수 있다. 일 예로, 상기 제2 메모리 셀 스택(MCA2)의 상기 제2 워드라인들(CL1_2)의 제1 방향(D1)으로의 제2 두께(t2)는 상기 제1 메모리 셀 스택(MCA1)의 상기 제1 워드라인들(CL1_1)의 제1 방향(D1)으로의 제1 두께(t1) 보다 클 수 있다. 일 예로, 상기 제2 두께(t2)는 상기 제1 두께(t1) 보다 약 1.3배 내지 약 3배 클 수 있다.
상기 제1 비트라인들(CL2_1)의 두께와 상기 제2 비트라인들(CL2_2)의 두께는 실질적으로 동일할 수 있다. 일 예로, 상기 제1 비트라인들(CL2_1)의 두께와 상기 제2 비트라인들(CL2_2)의 두께는 상기 제1 워드라인들(CL1_1)의 제1 두께(t1)와 동일할 수 있다.
도 4는 본 발명의 실시예들에 따른 가변 저항 메모리 소자를 설명하기 위한 도면으로, 도 2의 I- I' 선 및 Ⅱ-Ⅱ'선에 따른 단면도이다. 본 실시예에 있어서, 상기 제2 메모리 셀 스택(MCA2)의 상기 제2 워드라인들(CL1_2)의 제1 방향(D1)으로의 두께(t2)는 상기 제1 메모리 셀 스택(MCA1)의 상기 제1 워드라인들(CL1_1)의 제1 방향(D1)으로의 제1 두께(t1) 보다 작을 수 있다. 일 예로, 상기 제1 두께(t1)는 상기 제2 두께(t2) 보다 약 1.3배 내지 약 3배 클 수 있다.
상기 워드라인들(CL1)의 두께는 해당 메모리 셀 스택(MCA)의 워드라인들(CL1) 사이의 커패시턴스와 비례할 수 있다. 실시예들에 따른 가변 저항 메모리 소자는 동작 시에 스냅 백(snap back) 현상이 발생될 수 있다. 스냅 백 현상은 특정 조건에서 갑작스러운 부저항(negative resistance)을 발생시킬 수 있다. 본 발명의 가변 저항 메모리 소자는 임계 전압 보다 낮은 전압에서 오프(off) 상태를 유지할 수 있고, 임계 전압 보다 높은 전압에 반응하여 온(on) 상태로 스냅백 될 수 있다. 온(on) 상태의 가변 저항 메모라 소자는 이른바 홀딩 전압((holding voltage) 레벨로 일정한 전압을 유지하는 특성을 이용하여 전류를 빠르게 흘릴 수 있다. 이에 따라, 일정 전압을 빠른 속도로 전압 강하시킬 수 있다.
스냅백 현상은 가변 저항 요소(CR)에 과전류를 흘려 읽기 디스터브(read disturb)를 초래할 수 있다. 즉, 셋(Set), 상태의 가변 저항 요소(CR)를 읽을 때, 순간적으로 과전류가 흘러 리셋 쓰기(Reset Write)가 발생할 수 있다. 이와 같은 스냅백 현상은 해당 메모리 셀 스택(MCA)의 워드라인들(CL1) 사이의 커패시턴스에 영향을 받을 수 있다. 즉, 워드라인들(CL1) 사이의 커패시턴스가 큰 경우, 스냅백 현상이 완화될 수 있으며, 커패시턴스가 작은 경우 스냅백 현상이 강화될 수 있다.
본 발명의 실시예들에 따르면, 메모리 셀 스택들의 워드라인들의 두께를 조절하여 스냅백 현상을 조절할 수 있다. 즉, 워드라인들의 두께를 증가시켜 스냅백 현상을 완화하거나, 두께를 감소시켜 스냅백 현상을 강화할 수 있다. 이에 따라, 가변 저항 메모리 소자의 전기적 특성을 개선할 수 있다.
도 5 및 도 6은 본 발명의 실시예들에 따른 가변 저항 메모리 소자를 설명하기 위한 도면들로, 도 2의 I- I' 선 및 Ⅱ-Ⅱ'선에 따른 단면도들이다. 설명의 간소화를 위하여 중복되는 구성에 대한 설명은 생략될 수 있다.
도 5를 참조하면, 본 실시예에 따른 가변 저항 메모리 소자는 기판(100) 상에 차례로 적층된 제1 내지 제4 메모리 셀 스택들(MCA1-MCA4)을 포함할 수 있다. 상기 제1 내지 제4 메모리 셀 스택들(MCA1-MCA4)은 제3 절연막들(194)을 사이에 두고 서로 이격될 수 있다. 상기 제1 내지 제4 메모리 셀 스택들(MCA1-MCA4) 각각은 절연막들(191,192, 193)을 포함할 수 있다.
4개의 메모리 셀 스택들이 도시되었으나, 이에 한정되지 않으며 5개 이상의 메모리 셀 스택들이 제공될 수 있다. 상기 제1 내지 제4 메모리 셀 스택들(MCA1-MCA4)은 각각 제1 내지 제4 워드라인들(CL1_1-CL1_4) 및 제1 내지 제4 비트라인들(CL2_1-CL2_4)을 포함할 수 있다.
상기 제2 워드라인들(CL1_2)의 제2 두께(t2)는 다른 메모리 셀 스택들(MCA1, MCA3, MCA4)의 워드라인들의 제1 두께(t1) 보다 클 수 있다. 상기 제2 두께(t2)는 다른 워드라인들의 두께들의 평균 보다 클 수 있다. 제1 내지 제4 비트라인들(CL2_1-CL2_4)의 두께는 서로 동일할 수 있다. 제1 내지 제4 비트라인들(CL2_1-CL2_4)의 두께는 상기 제1 두께(t1)와 실질적으로 동일할 수 있다. 상기 제2 두께(t2)를 갖는 메모리 셀 스택들이 두 개 이상 제공될 수 있으며, 상기 제1 두께(t1)를 갖는 메모리 셀 스택들이 두 개 이상 제공될 수 있다.
도 6을 참조하면, 제2 워드라인들(CL1_2)의 제2 두께(t2)는 다른 메모리 셀 스택들(MCA1, MCA3)의 워드라인들의 제1 두께(t1) 보다 클 수 있다. 제4 워드라인들(CL1_4)의 제3 두께(t3)는 상기 제1 두께(t1) 보다 작을 수 있다. 상기 제2 워드라인들(CL1_2)의 제2 두께(t2)는 다른 워드라인들의 두께들의 평균보다 클 수 있고, 상기 제4 워드라인들(CL1_4)의 제3 두께(t3)는 다른 워드라인들의 두께들의 평균보다 작을 수 있다. 상기 제2 두께(t2)를 갖는 메모리 셀 스택은 복수 개일 수 있으며, 상기 제3 두께(t3)를 갖는 메모리 셀 스택은 복수 개일 수 있다.
도 7 내지 도 10은 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 도면들로, 도 2의 I-I'선 및 II-II'선에 따른 단면도들이다.
도 2 및 도 7을 참조하여, 기판(100) 상에 제1 워드라인들(CL1_1)이 형성될 수 있다. 상기 제1 워드라인들(CL1_1)은 하부 층간 절연막(107) 내에 제공될 수 있다. 상기 제1 워드라인들(CL1_1) 상에 제1 층간 절연막(111)을 형성한 후, 상기 제1 층간 절연막(111)에 트렌치들(TC)을 형성할 수 있다. 상기 트렌치들(TC)의 형성은 이방성 식각 공정을 포함할 수 있다. 상기 트렌치들(TC) 각각은 복수의 제1 워드라인들(CL1_1)과 교차할 수 있다. 일 예로, 상기 제1 층간 절연막(111)은 실리콘 질화물 또는 실리콘 산질화물로 형성될 수 있다.
상기 트렌치들(TC)이 형성된 상기 제1 층간 절연막(111) 상에 전극막(121) 및 스페이서막(126)을 차례로 형성할 수 있다. 상기 전극막(121) 및 상기 스페이서막(126)은 상기 트렌치들(TC)의 형상을 따라 콘포멀하게 형성될 수 있다. 상기 전극막(121)은 W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, TaSiN, 또는 TiO 중 적어도 하나를 포함할 수 있다. 상기 스페이서막(126)은 실리콘 산화물 및/또는 실리콘 산질화물을 포함할 수 있다. 상기 스페이서막(126) 상에 상기 트렌치들(TC)을 채우는 제2 층간 절연막(113)이 형성될 수 있다. 일예로, 상기 제2 층간 절연막(113)은 제1 층간 절연막(111)과 동일한 물질로 형성될 수 있다.
도 2 및 도 8을 참조하여, 상기 제1 층간 절연막(111)이 노출될 때까지 평탄화 공정이 수행될 수 있다. 그 후, 상기 제2 층간 절연막(113), 상기 스페이서막(126) 및 상기 전극막(121)을 차례로 식각하여 오프닝 영역들(OP)이 형성될 수 있다. 그 결과, 상기 전극막(121)으로부터 히터 전극들(HE)이 형성되고, 상기 스페이서막(126)으로부터 스페이서 패턴들(127)이 형성될 수 있다. 이 후, 상기 오프닝 영역들(OP)을 채우는 제3 층간 절연막(115)이 형성될 수 있다. 상기 제3 층간 절연막(115)은 상기 제1 층간 절연막(111)과 동일한 물질로 형성될 수 있다.
상기 히터 전극들(HE)의 상부를 노출하는 리세스 영역들(RS)이 형성될 수 있다. 상기 리세스 영역들(RS)의 형성은 상기 스페이서 패턴들(127)의 상부를 식각하는 것 및 상기 히터 전극들(HE)의 상부를 식각하는 것을 포함할 수 있다. 이 후, 등방성 습식 식각 공정을 수행하여 상기 히터 전극들(HE)의 상부와 상기 스페이서 패턴들(127)의 상부가 제거되어 생긴 빈 공간을 확장할 수 있다. 일 예로, 상기 등방성 습식 식각 공정은 인산을 포함하는 에천트로 수행될 수 있다.
도 2 및 도 9를 참조하여, 상기 리세스 영역들(RS) 내에 가변 저항 요소들(CR) 및 중간 전극들(ME)이 차례로 형성될 수 있다. 상기 리세스 영역들(RS)을 채우는 가변 저항막을 형성한 후, 상기 가변 저항막의 상부를 식각하여 상기 가변 저항 요소들(CR)이 형성될 수 있다. 상기 가변 저항 막은 물리적 기상 증착(Physical Vapor Deposition) 또는 화학적 기상 증착(Chemical Vapor Deposition) 방법으로 형성될 수 있다.
상기 리세스 영역들(RS)의 상부에 중간 전극들(ME)이 형성될 수 있다. 상기 중간 전극들(ME)은 상기 가변 저항 요소들(CR)이 형성된 결과물 상에, 전극막을 형성한 후 평탄화하여 형성될 수 있다. 이와는 달리 상기 중간 전극들(ME)의 형성 공정은 생략될 수 있다. 상기 중간 전극들(ME)은 W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, 또는 TaSiN 중 적어도 하나를 포함할 수 있다.
상기 중간 전극들(ME)이 형성된 결과물 상에, 하부 탄소 전극막(141), 스위칭막(143), 및 상부 전극막(151, 153, 155)이 차례로 형성될 수 있다. 상기 상부 전극막(151, 153, 155) 상에 마스크막(157)이 형성될 수 있다. 상기 상부 전극막(151, 153, 155)은 제1 탄소 전극막(151), 금속막(153), 및 제2 탄소 전극막(155)을 포함할 수 있다. 상기 제1 탄소 전극막(151) 및 상기 제2 탄소 전극막(155)은 탄소를 포함하는 도전 물질로 형성될 수 있다. 상기 금속막(153)은 W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, 또는 TaSiN 중 적어도 하나로 형성될 수 있다. 상기 스위칭막(143)은 칼코게나이드(chalcogenide)계 원소인 Te 및 Se 중의 적어도 하나와, Ge, Sb, Bi, Al, Pb, Sn, Ag, As, S, Si, In, Ti, Ga 및 P 중에서 선택된 적어도 하나가 조합된 화합물로 형성될 수 있다. 상기 스위칭막(143)은 상기 화합물에 추가하여 열적 안정화 원소를 더 포함할 수 있다.
도 2 및 도 10을 참조하여, 상기 마스크막(157)으로부터 마스크 패턴들)을 형성한 후, 상기 마스크 패턴들을 이용하여 상기 상부 전극막(151, 153, 155), 상기 스위칭막(143), 및 상기 하부 탄소 전극막(141)이 차례로 식각될 수 있다. 그 결과, 하부 탄소 전극 패턴들(142), 스위칭 소자들(SW), 상부 전극들(TE)을 포함하는 상부 구조체들이 형성될 수 있다. 상기 상부 전극들(TE)은 제1 탄소 전극 패턴(152), 금속 패턴(154), 및 제2 탄소 전극 패턴(156)을 포함할 수 있다. 상기 상부 구조체들은 제3 방향(D3) 및 제2 방향(D2)을 따라 이격되어 2차원적으로 배치될 수 있다.
상기 상부 구조체들을 덮는 측벽 절연막(146)이 형성될 수 있다. 일 예로, 상기 측벽 절연막(146)은 화학 기상 증착으로 형성될 수 있다. 상기 측벽 절연막(146)은 산소를 포함하지 않는 물질로 형성될 수 있다. 일 예로, 상기 측벽 절연막(146)은 실리콘 질화막을 포함할 수 있다.
도 2 및 도 3을 다시 참조하여, 상기 상부 구조체들 사이에 제1 절연막(161)이 형성될 수 있다. 이후 평탄화 공정이 수행될 수 있다. 상기 평탄화 공정 도중, 상기 마스크 패턴들이 함께 제거될 수 있다. 또한, 상기 제2 탄소 전극 패턴(156)의 일부 및 상기 측벽 절연막(146)의 일부가 함께 제거될 수 있다. 그 결과, 평탄화 공정 후의 제2 탄소 전극 패턴(156)의 두께는 상기 제1 탄소 전극 패턴(152)의 두께보다 얇아질 수 있다.
상기 상부 전극들(TE) 상에 제1 비트라인들(CL2_1)을 형성할 수 있다. 상기 제1 비트라인들(CL2_1)을 형성하는 것은 상기 상부 전극들(TE) 상에 도전층을 형성한 후, 이를 패터닝하는 것을 포함할 수 있다. 이 후, 상기 비트라인들(CL2) 사이를 채우는 제2 절연막(117)이 형성될 수 있다. 일 예로, 상기 제1 절연막(161) 및 상기 제2 절연막(117)은 실리콘 산화막 및/또는 실리콘 산질화막을 포함할 수 있다.
이상의 공정들을 통하여 제1 메모리 셀 스택(MCA1)의 형성이 완료될 수 있다. 이후, 상기 제1 메모리 셀 스택(MCA1) 상에 제3 절연막(119)을 형성한 후, 도 7 내지 도 10, 및 도 3을 참조하여 설명된 공정을 반복하여 제2 메모리 셀 스택(MCA2)이 형성될 수 있다.
도 11 및 도 12는 본 발명의 실시예들에 따른 가변 저항 메모리 소자를 설명하기 위한 도면들로, 도 2의 I- I' 선 및 Ⅱ-Ⅱ'선에 따른 단면도들이다. 도 13 및 도 14는 도 11의 Q영역의 확대도들이다.
도 2 및 도 11를 참조하면, 본 실시예에 따른 가변 저항 메모리 소자는 기판(100) 상에 차례로 적층된 제1 내지 제5 메모리 셀 스택들(MCA1-MCA5)을 포함할 수 있다. 인접한 메모리 셀 스택들은 비트라인들을 공유할 수 있다. 일 예로, 상기 제2 메모리 셀 스택(MCA2)과 제3 메모리 셀 스택(MCA3)은 제2 비트라인들(CL2_2)을 공유할 수 있고, 상기 제4 메모리 셀 스택(MCA4)과 제5 메모리 셀 스택(MCA5)은 제3 비트라인들(CL2_3)을 공유할 수 있다. 상기 제2 워드라인들(CL1_2)의 제2 두께(t2)는 다른 메모리 셀 스택들의 워드라인들의 제1 두께(t1) 보다 클 수 있다.
도 12를 참조하면, 제2 워드라인들(CL1_2)의 제2 두께(t2)는 다른 메모리 셀 스택들의 워드라인들의 제1 두께(t1) 보다 클 수 있다. 제4 워드라인들(CL1_4)의 제3 두께(t3)는 상기 제1 두께(t1) 보다 작을 수 있다.
도 11 및 도 12의 메모리 셀은 도 13 및 도 14의 구조를 가질 수 있다. 일 예로, 도 13과 같이 하부 전극(BE), 스위칭 소자(SW), 중간 전극(ME), 및 가변 저항 요소(CR)가 차례로 배치될 수 있다. 이와는 달리, 도 14와 같이 가변 저항 요소(CR), 히터 전극(HE), 중간 전극(ME), 스위칭 소자(SW), 및 상부 전극(TE)이 차례로 배치될 수 있다.
도 15는 본 발명의 실시예들에 따른 가변 저항 메모리 소자를 개략적으로 나타내는 사시도이다.
도 15를 참조하면, 워드라인들(CL1), 및 상기 워드라인들(CL1)을 가로지르는 비트라인들(CL2)이 제공될 수 있다. 상기 워드라인들(CL1)은 제2 방향(D2)으로 연장될 수 있다. 상기 워드라인들(CL1)은 상기 비트라인들(CL2)의 일 측에 제공되는 제1 서브 워드라인들(CL1a), 및 상기 비트라인들(CL2)의 타 측에 제공되는 제2 서브 워드라인들(CL1b)을 포함할 수 있다. 상기 제2 서브 워드라인들(CL1b)은 제2 방향(D2)에 교차하는 제1 방향(D1)을 따라 상기 제1 서브 워드라인들(CL1a)로부터 이격될 수 있다. 상기 제1 서브 워드라인들(CL1a)은 제1 방향(D1) 및 제2 방향(D2)에 수직한 제3 방향(D3)으로 서로 이격될 수 있고, 상기 제2 서브 워드라인들(CL1b)도 제3 방향(D3)으로 서로 이격될 수 있다. 상기 비트라인들(CL2)은 제3 방향(D3)으로 연장될 수 있고, 제2 방향(D2)으로 서로 이격될 수 있다.
상기 워드라인들(CL1)과 상기 비트라인들(CL2)의 교차점들에 메모리 셀들(MC)이 제공될 수 있다. 상기 메모리 셀들(MC)은 상기 제1 서브 워드라인들(CL1a)과 상기 비트라인들(CL2)의 교차점들에 각각 제공되는 제1 메모리 셀들(MC1), 및 상기 제2 서브 워드라인들(CL1b)과 상기 비트라인들(CL2)의 교차점들에 각각 제공되는 제2 메모리 셀들(MC2)을 포함할 수 있다. 상기 제1 메모리 셀들(MC1)은 제3 방향(D3)을 따라 서로 이격될 수 있다. 상기 제2 메모리 셀들(MC2)은 제3 방향(D3)을 따라 서로 이격될 수 있다.
상기 메모리 셀들(MC)의 각각은 가변 저항 요소(CR) 및 스위칭 소자(SW)를 포함할 수 있다. 상기 메모리 셀들(MC)의 각각은 상기 가변 저항 요소(CR)와 상기 스위칭 소자(SW) 사이에 개재되는 전극(E1)을 더 포함할 수 있다. 상기 전극(E1)에 대한 구체적인 설명은 도 16a 내지 도 16d를 참조하여 후술한다.
상기 제1 서브 워드라인들(CL1a)의 제1 방향(D1)으로의 제1 두께(t1)는 상기 제2 서브 워드라인들(CL1b)의 제1 방향(D1)으로의 제2 두께(t2) 보다 클 수 있다. 상기 비트라인들(CL2)의 제1 방향(D1)으로의 두께는 상기 제2 두께(t2)와 실질적으로 동일할 수 있으나, 이에 한정되지 않는다. 상기 서브 워드라인들(CL1a, CL1b)의 두께들은, 이에 한정되지 않으며, 상술한 도 2 내지 도 14를 참조하여 설명된 실시예들의 내용이 동일하게 적용될 수 있다.
상기 제1 메모리 셀들(MC1)의 각각은 대응하는 비트라인(CL2)을 대칭축으로 하여 상기 제2 메모리 셀들(MC2)의 각각과 대칭될 수 있다. 일 예로, 상기 제1 메모리 셀들(MC1)의 각각의 상기 가변 저항 요소(CR), 및 상기 제2 메모리 셀들(MC2)의 각각의 상기 가변 저항 요소(CR)는 상기 대응하는 비트라인(CL2)에 공통으로 연결될 수 있고, 상기 제1 메모리 셀들(MC1)의 각각의 상기 스위칭 소자(SW), 및 상기 제2 메모리 셀들(MC2)의 각각의 상기 스위칭 소자(SW)는 대응하는 제1 서브 워드라인(CL1a) 및 대응하는 제2 서브 워드라인(CL1b)에 각각 연결될 수 있다.
도 16a 내지 도 16d는 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 단위 메모리 셀들을 각각 나타내는 개념도들이다. 도 16a 내지 도 16d를 참조하면, 서로 교차하는 워드라인(CL1)과 비트라인(CL2) 사이에 메모리 셀(MC)이 제공될 수 있다. 일부 실시예들에 따르면, 도 16a에 도시된 바와 같이, 상기 메모리 셀(MC)은 상기 가변 저항 요소(CR) 및 상기 스위칭 소자(SW) 사이의 제1 전극(E1)을 더 포함할 수 있다. 다른 실시예들에 따르면, 도 16b에 도시된 바와 같이, 상기 메모리 셀(MC)은 상기 가변 저항 요소(CR) 및 상기 스위칭 소자(SW) 사이의 상기 제1 전극(E1), 및 상기 가변 저항 요소(CR)와 상기 비트라인(CL2) 사이의 제2 전극(E2)을 더 포함할 수 있다. 다른 실시예들에 따르면, 도 16c에 도시된 바와 같이, 상기 메모리 셀(MC)은 상기 가변 저항 요소(CR) 및 상기 스위칭 소자(SW) 사이의 상기 제1 전극(E1), 및 상기 스위칭 소자(SW)와 상기 워드라인(CL1) 사이의 제3 전극(E3)을 더 포함할 수 있다. 상기 제3 전극(E3)은 상기 스위칭 소자(SW)를 사이에 두고 상기 제1 전극(E1)으로부터 이격될 수 있다. 다른 실시예들에 따르면, 도 16d에 도시된 바와 같이, 상기 메모리 셀(MC)은 상기 가변 저항 요소(CR) 및 상기 스위칭 소자(SW) 사이의 상기 제1 전극(E1), 상기 가변 저항 요소(CR)와 상기 비트라인(CL2) 사이의 상기 제2 전극(E2), 및 상기 스위칭 소자(SW)와 상기 워드라인(CL1) 사이의 상기 제3 전극(E3)을 더 포함할 수 있다.
도 17은 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 평면도이다. 도 18는 도 17의 I-I'에 따라 자른 단면도이고, 도 19는 도 17의 II-II'에 따라 자른 단면도이다. 도 20은 도 17의 워드라인들(CL1), 비트라인들(CL2), 및 메모리 셀들(MC)의 배치를 나타내는 평면도이다. 도 17 내지 도 20은 도 15의 구체화된 실시예로, 중복된 구성에 대한 설명은 생략될 수 있다.
도 17 내지 도 20을 참조하면, 기판(100) 상에 적층 구조체(SS)가 제공될 수 있다. 상기 적층 구조체(SS)는 상기 제1 메모리 셀 스택(MCA1) 및 상기 제2 메모리 셀 스택(MCA2)을 포함할 수 있다. 복수 개의 적층 구조체들(SS)이 제공될 수 있으며 분리 절연 패턴들(130)을 사이에 두고 서로 제1 방향(D1)으로 분리될 수 있다.
상기 적층 구조체(SS)는 상기 기판(100)의 상면(100u)에 평행한 제2 방향(D2)으로 연장될 수 있다. 상기 분리 절연 패턴들(130)은 상기 적층 구조체(SS)의 양 측면들(SS_S)을 각각 덮을 수 있다. 상기 분리 절연 패턴들(130)은 일 예로, 산화물, 질화물, 및/또는 산질화물을 포함할 수 있다.
상기 적층 구조체(SS)는 상기 상면(100u)에 수직한 제3 방향(D3)을 따라 교대로 적층되는 절연막들(110) 및 워드라인들(CL1)을 포함할 수 있다. 상기 워드라인들(CL1) 중 한 쌍의 워드라인들(CL1)이 상기 절연막들(110)의 각각 상에 배치될 수 있다. 상기 한 쌍의 워드라인들(CL1)은 상기 절연막들(110)의 각각 상에서 제1 방향(D1)으로 서로 이격될 수 있다. 상기 워드라인들(CL1)은 제1 서브 워드라인들(CL1a) 및 제2 서브 워드라인들(CL1b)을 포함할 수 있다. 상기 한 쌍의 워드라인들(CL1)은 상기 제1 서브 워드라인들(CL1a) 중 하나, 및 상기 제2 서브 워드라인들(CL1b) 중 하나를 포함할 수 있다.
상기 적층 구조체(SS)는 상기 제1 서브 워드라인들(CL1a)과 상기 제2 서브 워드라인들(CL1b) 사이에 배치되는 비트라인들(CL2)을 포함할 수 있다. 상기 비트라인들(CL2)은 제3 방향(D3)을 따라 연장될 수 있고, 제2 방향(D2)으로 서로 이격될 수 있다. 상기 워드라인들(CL1) 및 상기 비트라인들(CL2)은 금속(예를 들어, 구리, 텅스텐, 또는 알루미늄) 및/또는 금속 질화물(예를 들어, 탄탈륨 질화물, 티타늄 질화물, 또는 텅스텐 질화물)을 포함할 수 있다. 상기 절연막들(110)은 일 예로, 실리콘 질화물을 포함할 수 있다.
상기 적층 구조체(SS)는 상기 제1 서브 워드라인들(CL1a)과 상기 제2 서브 워드라인들(CL1b) 사이에 배치되는 매립 절연 패턴들(120)을 포함할 수 있다. 상기 매립 절연 패턴들(120)은 제3 방향(D3)을 따라 연장될 수 있고, 제2 방향(D2)으로 서로 이격될 수 있다. 상기 비트라인들(CL2) 및 상기 매립 절연 패턴들(120)은 제2 방향(D2)을 따라 교대로 배열될 수 있다. 상기 매립 절연 패턴들(120)은 일 예로, 산화물, 질화물, 및/또는 산질화물을 포함할 수 있다.
상기 적층 구조체(SS)는 상기 워드라인들(CL1)과 상기 비트라인들(CL2)의 교차점들에 각각 제공되는 제1 메모리 셀들(MC1) 및 제2 메모리 셀들(MC2)을 포함할 수 있다. 상기 메모리 셀들(MC)의 각각은 가변 저항 요소(CR), 스위칭 소자(SW), 및 이들 사이에 개재되는 제1 전극(E1)을 포함할 수 있다. 실시예들에 따르면, 상기 스위칭 소자(SW)는 다이오드일 수 있다. 이 경우, 상기 스위칭 소자(SW)는 서로 다른 도전형을 갖는 제1 접합패턴(175a) 및 제2 접합패턴(175b)을 포함할 수 있다. 상기 제1 접합패턴(175a)은 제1 도전형을 가질 수 있고, 상기 제2 접합패턴(175b)은 상기 제1 도전형과 다른 제2 도전형을 가질 수 있다. 일 예로, 상기 제1 도전형이 P형인 경우 상기 제2 도전형은 N형일 수 있고, 이와 달리, 상기 제1 도전형이 N형인 경우 상기 제2 도전형은 P형일 수 있다. 상기 제2 접합패턴(175b)은 상기 제2 도전형의 불순물을 포함할 수 있다. 상기 제1 접합패턴(175a)은 상기 제1 도전형의 불순물 및 상기 제2 도전형의 불순물을 포함하되, 상기 제1 접합패턴(175a) 내에서 상기 제1 도전형의 불순물 농도는 상기 제2 도전형의 불순물 농도보다 클 수 있다. 일 예로, 상기 스위칭 소자(SW)는 정류 특성을 갖는 실리콘 다이오드 또는 산화물 다이오드일 수 있다. 상기 스위칭 소자(SW)는 P-Si과 N-Si이 접합된 실리콘 다이오드로 구성되거나, 또는, P-NiOx와 N-TiOx가 접합되거나 P-CuOx와 N-TiOx가 접합된 산화물 다이오드로 구성될 수 있다. 다른 실시예에 있어서, 상기 스위칭 소자들(SW)은 양방향(bi-directional) 특성을 갖는 OTS(Ovonic Threshold Switch) 소자일 수 있다.
상기 제1 서브 워드라인들(CL1a), 상기 제1 메모리 셀들(MC1), 및 상기 비트라인들(CL2)은 제1 메모리 셀 스택(MCA1)을 구성할 수 있고, 상기 제2 서브 워드라인들(CL1b), 상기 제2 메모리 셀들(MC2), 및 상기 비트라인들(CL2)은 제2 메모리 셀 스택(MCA2)을 구성할 수 있다. 즉, 상기 제1 메모리 셀 스택(MCA1)와 상기 제2 메모리 셀 스택(MCA2)은 도 11 및 도 12의 실시예들과 유사하게 상기 비트라인들(CL2)을 공유할 수 있다. 상기 제1 서브 워드라인들(CL1a)의 제1 방향(D1)으로의 제1 두께(t1)는 상기 제2 서브 워드라인들(CL1b)의 제1 방향(D1)으로의 제2 두께(t2) 보다 클 수 있다.
도 21a 내지 도 25a는 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 제조방법을 나타내는 평면도들이다. 도 21b 내지 도 25b는 각각 도 21a 내지 도 25a의 I-I'에 따라 자른 단면도들이고, 도 21c 내지 도 25c는 각각 도 21a 내지 도 25a의 II-II'에 따라 자른 단면도들이다.
도 21a 내지 도 21c를 참조하면, 기판(100) 상에 박막 구조체(TS)가 형성될 수 있다. 상기 박막 구조체(TS)는 상기 기판(100)의 상면(100u) 상에 적층되는 절연막들(110) 및 희생막들(175)을 포함할 수 있다. 상기 절연막들(110) 및 상기 희생막들(175)은 제3 방향(D3)을 따라 교대로 그리고 반복적으로 적층될 수 있다. 상기 희생막들(175)은 제2 도전형의 불순물이 도핑된 실리콘을 포함하거나 상기 제2 도전형의 불순물이 도핑된 금속 산화물을 포함할 수 있다. 상기 절연막들(110)은 상기 희생막들(175)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 상기 절연막들(110)은, 일 예로, 실리콘 질화물을 포함할 수 있다.
매립 절연 패턴들(120)이 상기 박막 구조체(TS) 내에 형성될 수 있다. 상기 매립 절연 패턴들(120)의 각각은 상기 박막 구조체(TS)를 관통하여 상기 기판(100)의 상기 상면(100u)에 접할 수 있다. 상기 매립 절연 패턴들(120)을 형성하는 것은, 일 예로, 상기 박막 구조체(TS)를 관통하는 관통 홀들(120H)을 형성하는 것, 상기 박막 구조체(TS) 상에 상기 관통 홀들(120H)을 채우는 매립 절연막을 형성하는 것, 및 상기 매립 절연막을 평탄화하는 것을 포함할 수 있다.
도 22a 내지 도 22c를 참조하면, 트렌치들(130T)이 상기 박막 구조체(TS)를 관통하도록 형성될 수 있다. 상기 트렌치들(130T)은 상기 제2 방향(D2)으로 연장될 수 있다. 상기 트렌치들(130T)의 각각에 의해 노출된, 상기 희생막들(175)의 상기 측면들이 리세스됨에 따라, 제1 리세스 영역들(R1)이 상기 절연막들(110) 사이에 형성될 수 있다. 상기 제1 리세스 영역들(R1)은 상기 매립 절연 패턴들(120)을 사이에 두고 제1 방향(D1)으로 이격된 제1 영역들(RL) 및 제2 영역(RR)을 포함할 수 있다. 상기 제1 영역들(RL)의 제1 방향(D1)으로의 깊이(t5)는 제2 영역들(RR)들의 제1 방향(D1)과 반대 방향으로의 깊이(t6)보다 클 수 있다. 상기 깊이들(t5, t6)의 차이는 다양한 방법에 의하여 형성될 수 있다. 일 예로, 상기 제1 영역들(RL)과 상기 제2 영역들(RR)의 형성은 서로 다른 마스크 패턴들을 사용하여 별개의 식각 공정들로 진행될 수 있다. 예를 들어, 상기 매립 절연 패턴들(120)의 일 측의 트렌치(130T)를 노출하고 타측의 트렌치(130T)는 덮는 마스크 패턴이 사용될 수 있다. 상기 별개의 식각 공정들은 서로 상기 깊이들(t5, t6)의 차이를 발생시키도록 시간 및/또는 식각량을 조절하여 진행될 수 있다.
상기 제1 리세스 영역들(R1)을 형성하는 것은, 일 예로, 상기 절연막들(110), 상기 매립 절연 패턴들(120), 및 상기 기판(100)에 대하여 식각 선택성을 갖는 식각 공정을 수행하여 상기 희생막들(175)을 식각하는 것을 포함할 수 있다. 상기 제1 리세스 영역들(R1)은 상기 트렌치들(130T)의 각각으로부터 수평적으로 연장될 수 있다. 상기 제1 리세스 영역들(R1)은 제2 방향(D2)으로 연장될 수 있고, 제3 방향(D3)으로 서로 이격될 수 있다.
도 23a 내지 도 23c를 참조하면, 상기 제1 리세스 영역들(R1)에 의해 노출된 상기 희생막들(175)의 부분들이 제1 도전형의 불순물로 도핑될 수 있다. 이에 따라, 상기 희생막들(175)의 각각의 일 측에 제1 접합패턴(175a)이 형성될 수 있다. 상기 제1 도전형의 불순물은 상기 제2 도전형의 불순물과 다를 수 있다. 상기 희생막들(175)은 상기 제2 도전형의 불순물을 포함할 수 있고, 상기 제1 접합패턴(175a)은 상기 희생막들(175)의 각각의 일부에 상기 제1 도전형의 불순물을 도핑함으로써 형성될 수 있다. 이에 따라, 상기 제1 접합패턴(175a)은 상기 제1 도전형의 불순물 및 상기 제2 도전형의 불순물을 포함할 수 있다. 상기 제1 접합패턴(175a) 내에서 상기 제1 도전형의 불순물 농도는 상기 제2 도전형의 불순물 농도보다 클 수 있다.
상기 제1 접합패턴(175a)이 형성된 후, 워드라인들(CL1)이 상기 제1 리세스 영역들(R1) 내에 각각 형성될 수 있다. 상기 워드라인들(CL1)을 형성하는 것은, 일 예로, 상기 박막 구조체(TS) 상에 상기 제1 리세스 영역들(R1)을 채우고 상기 트렌치들(130T)의 적어도 일부를 채우는 제1 도전막을 형성하는 것, 및 상기 트렌치들(130T)로부터 상기 제1 도전막을 제거하는 것을 포함할 수 있다. 상기 제1 도전막은 금속(예를 들어, 구리, 텅스텐, 또는 알루미늄) 및/또는 금속 질화물(예를 들어, 탄탈륨 질화물, 티타늄 질화물, 또는 텅스텐 질화물)을 포함할 수 있다. 이후, 분리 절연 패턴들(130)이 상기 트렌치들(130T) 내에 각각 형성될 수 있다.
도 24a 내지 도 24c를 참조하면, 수직 홀들(140H)이 상기 박막 구조체(TS)를 관통하도록 형성될 수 있다. 상기 수직 홀들(140H)은 상기 분리 절연 패턴들(130) 사이에서 제2 방향(D2)으로 서로 이격될 수 있다. 상기 수직 홀들(140H)의 각각은 상기 절연막들(110) 및 상기 희생막들(175)의 측면들을 노출할 수 있고, 상기 기판(100)의 상기 상면(100u)을 노출할 수 있다. 상기 수직 홀들(140H)의 각각에 의해 노출된, 상기 희생막들(175)의 상기 측면들이 리세스됨에 따라, 제2 리세스 영역들(R2)이 상기 절연막들(110) 사이에 형성될 수 있다. 상기 제2 리세스 영역들(R2)을 형성하는 것은, 일 예로, 상기 절연막들(110), 상기 매립 절연 패턴들(120), 및 상기 기판(100)에 대하여 식각 선택성을 갖는 식각 공정을 수행하여 상기 희생막들(175)을 식각하는 것을 포함할 수 있다.
상기 제2 리세스 영역들(R2)의 각각에 의해 노출된 상기 희생막(175)의 일 측에 제1 전극(E1)이 형성될 수 있다. 일부 실시예들에 따르면, 상기 제1 전극(E1)을 형성하는 것은, 상기 제2 리세스 영역들(R2)의 각각에 의해 노출된 상기 희생막(175)의 상기 측면을 덮는 금속막을 형성하는 것, 열처리 공정을 수행하여 상기 희생막(175)의 상기 측면과 상기 금속막을 반응시키는 것, 및 상기 희생막(175)의 상기 측면과 반응하지 않은 상기 금속막의 잔부를 제거하는 것을 포함할 수 있다. 이 경우, 상기 제1 전극(E1)은 금속 실리사이드를 포함할 수 있다. 상기 금속과 반응하지 않은 상기 희생막(175)의 잔부는 제2 접합패턴(175b)으로 지칭될 수 있다. 상기 제2 접합패턴(175b)은 상기 제2 도전형을 불순물을 포함할 수 있다. 상기 제1 접합패턴(175a) 및 상기 제2 접합패턴(175b)은 스위칭 소자(SW)를 구성할 수 있고, 상기 제1 접합패턴(175a) 및 상기 제2 접합패턴(175b)은 각각 상기 제1 도전형 및 상기 제2 도전형을 가질 수 있다.
도 25a 내지 도 25c를 참조하면, 가변 저항 요소(CR)가 상기 제2 리세스 영역들(R2)의 각각 내에 형성될 수 있다. 상기 가변 저항 요소(CR)를 형성하는 것은, 상기 제2 리세스 영역들(R2)을 채우고 상기 수직 홀들(140H)의 각각의 적어도 일부를 채우는 가변 저항 물질막을 형성하는 것, 및 상기 수직 홀들(140H)의 각각으로부터 상기 가변 저항 물질막을 제거하는 것을 포함할 수 있다. 이에 따라, 상기 가변 저항 요소(CR)는 상기 제2 리세스 영역들(R2)의 각각 내에 국소적으로 형성될 수 있다. 상기 스위칭 소자(SW), 상기 제1 전극(E1), 및 상기 가변 저항 요소(CR)는 메모리 셀(MC)을 구성할 수 있다. 본 발명의 개념에 따르면, 상기 스위칭 소자(SW) 및 상기 가변 저항 요소(CR)는 상기 기판(100)의 상기 상면(100u) 상에 수평적으로 배열될 수 있다. 이 경우, 상기 스위칭 소자(SW) 및 상기 가변 저항 요소(CR)를 형성하기 위한 별도의 포토 리소그래피 공정이 요구되지 않을 수 있고, 상기 스위칭 소자(SW) 및 상기 가변 저항 요소(CR)를 형성하기 위한 식각 공정의 공정 난이도가 감소할 수 있다. 즉, 상기 스위칭 소자(SW) 및 상기 가변 저항 요소(CR)를 포함하는 상기 메모리 셀(MC)의 형성이 용이할 수 있다.
비트라인들(CL2)이 상기 수직 홀들(140H) 내에 각각 형성될 수 있다. 상기 비트라인들(CL2)을 형성하는 것은, 상기 박막 구조체(TS) 상에 상기 수직 홀들(140H)을 채우는 제2 도전막을 형성하는 것, 및 상기 박막 구조체(TS)의 상면이 노출될 때까지 상기 제2 도전막을 평탄화하는 것을 포함할 수 있다. 상기 제2 도전막은 금속 및/또는 금속 질화물을 포함할 수 있다.
도 26은 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 평면도이다. 도 26의 실시예는 도 17 내지 도 20의 실시예와 유사할 수 있으며, 중복된 구성에 대한 설명은 생략된다.
도 26을 참조하면, 적층 구조체들(SS2, SS1, SS3)이 제1 방향(D1)을 따라 배열될 수 있다. 제1 적층 구조체(SS1)는 제2 적층 구조체(SS2)와 제3 적층 구조체(SS3) 사이에 배치될 수 있으며, 서로 분리 절연 패턴들(130)을 사이에 두고 이격될 수 있다. 제1 적층 구조체(SS1)는 제1 및 제2 메모리 셀 스택들(MCA1, MCA2)을 포함하고, 제2 적층 구조체(SS2)는 제3 및 제4 메모리 셀 스택들(MCA3, MCA4)을 포함하고, 제3 적층 구조체(SS3)는 제5 및 제6 메모리 셀 스택들(MCA5, MCA6)을 포함할 수 있다. 상기 제1 적층 구조체(SS1)는 제1 비트라인들(CL2_1)을 사이에 두고 배치되는 제1 워드라인들(CL1_1)을 포함하고, 상기 제2 적층 구조체(SS2)는 제2 비트라인들(CL2_2)을 사이에 두고 배치되는 제2 워드라인들(CL1_2)을 포함하고, 상기 제3 적층 구조체(SS3)는 제3 비트라인들(CL2_3)을 사이에 두고 배치되는 제3 워드라인들(CL1_3)을 포함할 수 있다.
본 실시예에서, 각 적층 구조체들(SS1, SS2, SS3)에 포함되는 서브 워드라인들은 제1 방향(D1)으로의 두께가 동일할 수 있다. 일 예로, 상기 제1 적층 구조체(SS1)의 제1 서브 워드라인들(CL1a) 및 제2 서브워드라인들(CLb)은 제1 방향(D1)으로의 두께(t1)가 동일할 수 있다. 상기 적층 구조체들(SS1, SS2, SS3) 중 적어도 하나는 워드라인들의 제1 방향(D1)으로의 두께가 다른 적층 구조체들과 다를 수 있다. 일 예로, 상기 제1 적층 구조체(SS1)의 제1 워드라인들(CL1_1)의 제1 두께(t1)는 상기 제2 적층 구조체(SS2)의 제2 워드라인들(CL1_2)의 제2 두께(t2)보다 클 수 있다. 상기 제3 적층 구조체(SS3)의 제3 워드라인들(CL1_3)의 제1 방향(D1)으로의 두께는 상기 제2 두께(t2)와 같거나, 이보다 작을 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.

Claims (20)

  1. 제1 방향을 따라 배열되는 메모리 셀 스택들을 포함하고,
    상기 메모리 셀 스택들 각각은:
    상기 제1 방향과 교차하는 제2 방향으로 연장되고 상기 제1 방향 및 상기 제2 방향과 교차하는 제3 방향을 따라 배열되는 복수의 워드라인들; 및
    상기 워드라인들에 연결되는 메모리 셀들, 상기 메모리 셀들은 각각 스위칭 소자 및 가변 저항 요소를 포함하고,
    상기 메모리 셀 스택들은 제1 메모리 셀 스택과 제2 메모리 셀 스택을 포함하고,
    상기 제2 메모리 셀 스택의 제2 워드라인들의 상기 제1 방향으로의 제2 두께는 상기 제1 메모리 셀 스택의 제1 워드라인들의 상기 제1 방향으로의 제1 두께보다 큰 가변 저항 메모리 소자.
  2. 제1 항에 있어서,
    상기 메모리 셀 스택들 각각은 상기 제3 방향으로 연장되고 상기 제2 방향을 따라 배열되는 복수의 비트라인들을 더 포함하고,
    상기 메모리 셀들은 상기 워드라인들과 상기 비트라인들이 교차하는 위치에 제공되는 가변 저항 메모리 소자.
  3. 제1 항에 있어서,
    상기 제3 방향으로 연장되고 상기 제2 방향을 따라 배열되는 복수의 비트라인들을 더 포함하고,
    상기 비트라인들과 상기 워드라인들은 상기 제1 방향을 따라 교대로 배치되는 가변 저항 메모리 소자.
  4. 제1 항에 있어서,
    상기 제3 방향으로 연장되고 상기 제2 방향을 따라 배열되는 복수의 비트라인들을 더 포함하고,
    상기 비트라인들의 상기 제1 방향으로의 두께는 상기 메모리 셀 스택들 각각에서 실질적으로 동일한 가변 저항 메모리 소자.
  5. 제4 항에 있어서,
    상기 제2 두께는 상기 비트라인들의 상기 제1 방향으로의 두께보다 큰 가변 저항 메모리 소자.
  6. 제1 항에 있어서,
    상기 메모리 셀 스택들은 제3 메모리 셀 스택을 포함하고,
    상기 제3 메모리 셀 스택의 제3 워드라인들의 상기 제1 방향으로의 제3 두께는 상기 제1 두께보다 작은 가변 저항 메모리 소자.
  7. 제1 항에 있어서,
    상기 메모리 셀 스택들은 상기 제2 두께를 갖는 메모리 셀 스택을 복수 개 포함하는 가변 저항 메모리 소자.
  8. 제1 항에 있어서,
    상기 제1 방향과 수직한 상면을 갖는 기판을 더 포함하고,
    상기 메모리 셀 스택들은 상기 기판 상에 상기 제1 방향을 따라 차례로 적층되고,
    상기 제2 방향과 상기 제3 방향은 상기 기판의 상면에 평행한 방향들인 가변 저항 메모리 소자.
  9. 제8 항에 있어서,
    상기 스위칭 소자는 상기 가변 저항 요소보다 높은 상전이 온도를 갖는 물질을 포함하는 가변 저항 메모리 소자.
  10. 제1 항에 있어서,
    상기 제3 방향과 수직한 상면을 갖는 기판을 더 포함하고,
    상기 제1 방향과 상기 제2 방향은 상기 기판의 상면에 평행한 방향들인 가변 저항 메모리 소자.
  11. 제10 항에 있어서,
    상기 제3 방향으로 연장되고 상기 제2 방향을 따라 배열되는 복수의 비트라인들을 더 포함하고,
    상기 제2 메모리 셀 스택의 상기 제2 워드라인들은 상기 비트라인들과 제2 메모리 셀들을 통하여 연결되고,
    상기 제1 메모리 셀 스택의 상기 제1 워드라인들은 상기 비트라인들과 제1 메모리 셀들을 통하여 연결되는 가변 저항 메모리 소자.
  12. 제11 항에 있어서,
    상기 제1 메모리 셀들은 제1 스위칭 소자들 및 상기 제1 스위칭 소자들과 상기 비트라인들 사이의 제1 가변 저항 요소들을 포함하고,
    상기 제2 메모리 셀들은 제2 스위칭 소자들 및 상기 제2 스위칭 소자들과 상기 비트라인들 사이의 제2 가변 저항 요소들을 포함하는 가변 저항 메모리 소자.
  13. 기판 상의 메모리 셀 스택들을 포함하고, 상기 메모리 셀 스택들은:
    제2 방향으로 연장되고 상기 제2 방향과 교차하는 제3 방향을 따라 배열되는 복수의 워드라인들;
    상기 제3 방향으로 연장되고 상기 제2 방향을 따라 배열되는 복수의 비트라인들; 및
    상기 워드라인들과 상기 비트라인들이 교차하는 위치에 제공되고 스위칭 소자 및 가변 저항 요소를 포함하는 메모리 셀들을 포함하고,
    상기 메모리 셀 스택들 중 적어도 하나의 워드라인들은 상기 제2 방향 및 상기 제3 방향과 교차하는 제1 방향으로의 두께가 다른 메모리 셀 스택들의 워드라인들과 다른 가변 저항 메모리 소자.
  14. 제13 항에 있어서,
    상기 가변 저항 메모리 소자는 제1 워드라인들 및 제2 워드라인들을 포함하고,
    상기 제1 워드라인들 및 상기 제2 워드라인들은 각각 상기 제3 방향을 따라 배열되는 복수의 워드라인들을 포함하고,
    상기 제1 워드라인들과 상기 제2 워드라인들은 상기 제1 방향으로 이격되는 가변 저항 메모리 소자.
  15. 제14 항에 있어서,
    상기 제1 워드라인들의 상기 제1 방향으로의 제1 두께는 상기 제2 워드라인들의 상기 제1 방향으로의 제2 두께보다 작은 가변 저항 메모리 소자.
  16. 제14 항에 있어서,
    상기 가변 저항 메모리 소자는 상기 제3 방향을 따라 배열되고 상기 제2 방향으로 연장되는 복수의 워드라인들을 포함하는 제3 워드라인들을 포함하고,
    상기 제3 워드라인들의 상기 제1 방향으로의 제3 두께는 상기 제1 워드라인들의 상기 제1 방향으로의 제1 두께보다 작은 가변 저항 메모리 소자.
  17. 제14 항에 있어서,
    상기 제1 워드라인들과 상기 제2 워드라인들은 상기 메모리 셀들을 통하여 상기 비트라인들에 연결되는 가변 저항 메모리 소자.
  18. 제13 항에 있어서,
    상기 메모리 셀 스택들 중 적어도 하나의 워드라인들은 상기 제1 방향으로의 두께가 다른 메모리 셀 스택들의 워드라인들의 평균 두께보다 큰 가변 저항 메모리 소자.
  19. 제14 항에 있어서,
    상기 기판의 상면은 상기 제3 방향과 수직하고,
    상기 제1 방향과 상기 제2 방향은 상기 기판의 상면에 평행한 방향들인 가변 저항 메모리 소자.
  20. 제19 항에 있어서,
    상기 제2 워드라인들은 상기 비트라인들과 제2 메모리 셀들을 통하여 연결되고,
    상기 제1 워드라인들은 상기 비트라인들과 제1 메모리 셀들을 통하여 연결되고,
    상기 제1 메모리 셀들은 제1 스위칭 소자들 및 상기 제1 스위칭 소자들과 상기 비트라인들 사이의 제1 가변 저항 요소들을 포함하고,
    상기 제2 메모리 셀들은 제2 스위칭 소자들 및 상기 제2 스위칭 소자들과 상기 비트라인들 사이의 제2 가변 저항 요소들을 포함하는 가변 저항 메모리 소자.

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