TWI807838B - 記憶體元件 - Google Patents

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TWI807838B
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Abstract

實施例提供能夠使選擇器的接通電流增大的記憶體元件。根據一個實施例，記憶體元件包括第一記憶胞、在第一方向上與第一記憶胞相鄰的第二記憶胞及在第二方向上與第一記憶胞相鄰的第三記憶胞，第一記憶胞、第二記憶胞及第三記憶胞中的每一者包括電阻變化記憶體部件及切換部件。切換部件包括第一電極及第二電極以及位於第一電極與第二電極之間的切換材料層，當自第一方向觀察時第一電極與第二電極彼此交疊，第一記憶胞中的第一電極與第二記憶胞中的第一電極彼此間隔開，且第一記憶胞中的切換材料層與第二記憶胞中的切換材料層是連續地設置。

Description

記憶體元件
本文中闡述的實施例大體而言是有關於一種記憶體元件。 [相關申請案的交叉參考]
本申請案是基於在2021年9月16日提出申請的日本專利申請案第2021-151357號以及在2022年3月11日提出申請的美國專利申請案第17/692625號且主張所述日本專利申請案及所述美國專利申請案的優先權權益，所述日本專利申請案及所述美國專利申請案的全部內容併入本案供參考。
已提出其中電阻變化記憶體部件（例如磁電阻效應部件）與選擇器（切換部件）整合於半導體基板上的非揮發性記憶體元件。
實施例提供一種能夠使選擇器的接通電流增大的記憶體元件。
一般而言，根據一個實施例，一種記憶體元件包括：第一記憶胞；第二記憶胞，在第一方向上與所述第一記憶胞相鄰；以及第三記憶胞，在與所述第一方向相交的第二方向上與所述第一記憶胞相鄰，所述第一記憶胞、所述第二記憶胞及所述第三記憶胞中的每一者包括電阻變化記憶體部件以及與所述電阻變化記憶體部件串聯連接的切換部件。所述第一記憶胞、所述第二記憶胞及所述第三記憶胞中的每一者中所包括的所述切換部件包括第一電極、第二電極及設置於所述第一電極與所述第二電極之間的切換材料層，當自所述第一方向觀察時，所述第一記憶胞、所述第二記憶胞及所述第三記憶胞中的每一者中所包括的所述切換部件的所述第一電極與所述第二電極彼此交疊，所述第一記憶胞中所包括的所述切換部件的所述第一電極與所述第二記憶胞中所包括的所述切換部件的所述第一電極彼此間隔開，且所述第一記憶胞中所包括的所述切換部件的所述切換材料層與所述第二記憶胞中所包括的所述切換部件的所述切換材料層是連續地設置。
在下文中，將參照圖式闡述實施例。
（第一實施例）
圖1A及圖1B各自是示意性地示出根據第一實施例的非揮發性記憶體元件的配置的剖視圖。圖1A是與X方向平行的剖視圖，且圖1B是與Y方向平行的剖視圖。應注意，X方向、Y方向及Z方向是彼此交叉的方向。具體而言，X方向、Y方向及Z方向是彼此正交的方向。
如圖1A及圖1B中所示，多個記憶胞30連接於在X方向上延伸的多條第一配線10與在Y方向上延伸的多條第二配線20之間。第一配線10及第二配線20中的一者對應於字元線，且第一配線10及第二配線20中的另一者對應於位元線。記憶胞30包括磁電阻效應部件（電阻變化記憶體部件）40以及串聯連接至磁電阻效應部件40的選擇器（切換部件）50。在相鄰的記憶胞30之間的區中設置有層間絕緣膜60。上述結構設置於半導體基板（未示出）上。
圖2是示意性地示出磁電阻效應部件40的配置的剖視圖。
磁電阻效應部件40包括儲存層（第一磁層）41、參考層（第二磁層）42及隧道障壁層（tunnel barrier layer）（非磁層）43。
儲存層41是具有可變磁化方向的鐵磁層。參考層42是具有固定磁化方向的鐵磁層。隧道障壁層43是設置於儲存層41與參考層42之間的絕緣層。應注意，可變磁化方向意指磁化方向相對於預定寫入電流而改變。固定磁化方向意指磁化方向相對於預定寫入電流不變。
當儲存層41的磁化方向平行於參考層42的磁化方向時，磁電阻效應部件40處於相對低的電阻狀態。當儲存層41的磁化方向與參考層42的磁化方向反向平行時，磁電阻效應部件40處於相對高的電阻狀態。因此，磁電阻效應部件40可根據電阻狀態（低電阻狀態及高電阻狀態）儲存二進制資料。另外，可根據寫入電流的方向來將磁電阻效應部件40設定處於低電阻狀態或高電阻狀態。
應注意，在圖2中所示的實例中，儲存層41設置於下部層側上且參考層42設置於上部層側上，但儲存層41可設置於上部層側上且參考層42可設置於下部層側上。
接下來，將參照圖1A及圖1B闡述選擇器50的配置。
選擇器50包括第一電極51、第二電極52及設置於第一電極51與第二電極52之間的選擇器材料層（切換材料層）53。
應注意，選擇器50的第一電極51與磁電阻效應部件40的底部電極共享，但亦可不與所述底部電極共享。另外，第二配線20與磁電阻效應部件40的頂部電極共享，但亦可不與所述頂部電極共享。另外，選擇器50的第二電極52可與第一配線10共享。在此種情形中，選擇器50的厚度可減小。
第一電極51與第二電極52由相同的導電材料形成。舉例而言，第一電極51及第二電極52由鉑（Pt）、鈀（Pd）、鎢（W）、釕（Ru）、鎳（Ni）、鈦（Ti）、氮化鈦（TiN）、銅（Cu）、鉬（Mo）或類似材料形成。藉由使用相同的導電材料形成第一電極51與第二電極52，可使選擇器50的正方向上的電流-電壓特性與負方向上的電流-電壓特性對稱。
選擇器材料層53由非晶矽（a-Si）、氧化矽（SiO 2）、氮化矽（SiNx）、氧化鉭（Ta 2O 5、TaOx）、氮化鉭（TaN）、氧化鈦（TiO 2）、氧化鋅（ZnO）或類似材料形成。
選擇器50具有二極體類型電流-電壓特性且具有電阻值隨著施加於兩個端子之間的電壓增大而快速減小的特性。
此處，在X方向上相鄰的記憶胞30被定義為第一記憶胞30a與第二記憶胞30b，且在Y方向上相鄰的記憶胞30被定義為第一記憶胞30a與第三記憶胞30c。
當如上所述般進行定義時，當自X方向觀察時，第一記憶胞30a、第二記憶胞30b及第三記憶胞30c中的每一者中所包括的選擇器50的第一電極51與第二電極52彼此交疊。另外，當自Y方向觀察時，第一記憶胞30a、第二記憶胞30b及第三記憶胞30c中的每一者中所包括的選擇器50的第一電極51與第二電極52彼此交疊。具體而言，選擇器50的選擇器材料層53具有凹槽，第一電極51的至少一部分設置於選擇器材料層53的凹槽之內，且第二電極52的至少一部分設置於選擇器材料層53的凹槽之外。換言之，第一電極51與選擇器材料層53之間的接觸面積以及第二電極52與選擇器材料層53之間的接觸面積二者亦大於磁電阻效應部件40的面積（自Z方向觀察時磁電阻效應部件40的圖案的面積）。
另外，第一記憶胞30a中所包括的選擇器50的第一電極51與第二記憶胞30b中所包括的選擇器50的第一電極51彼此間隔開。相似地，第一記憶胞30a中所包括的選擇器50的第一電極51與第三記憶胞30c中所包括的選擇器50的第一電極51彼此間隔開。
另外，第一記憶胞30a中所包括的選擇器50的選擇器材料層53與第二記憶胞30b中所包括的選擇器50的選擇器材料層53是連續地設置。相似地，第一記憶胞30a中所包括的選擇器50的選擇器材料層53與第三記憶胞30c中所包括的選擇器50的選擇器材料層53是連續地設置。
另外，第一記憶胞30a中所包括的選擇器50的第二電極52與第二記憶胞30b中所包括的選擇器50的第二電極52是連續地設置，且第一記憶胞30a中所包括的選擇器50的第二電極52與第三記憶胞30c中所包括的選擇器50的第二電極52彼此間隔開。
另外，選擇器材料層53的厚度t薄於第一記憶胞30a與第二記憶胞30b之間的節距p1的一半且薄於第一記憶胞30a與第三記憶胞30c之間的節距p2的一半。亦即，滿足t ＜ p1/2以及t ＜ p2/2的關係。
此乃因當不滿足上述關係時，使用選擇器材料層53對相鄰的記憶胞30中所包括的選擇器50的第一電極51之間的區進行填充，且無法在第一電極51之間的區中設置選擇器50的第二電極52。
除以上關係之外，優選地滿足t ＞ p1/4以及t ＞ p2/4的關係。
如上所述，在本實施例中，選擇器50的第一電極51與第二電極52彼此交疊。因此，在第一電極51與第二電極52之間穿過的電流的橫截面面積可增大，且選擇器50的接通電流可增大。因此，去往記憶胞30及來自記憶胞30的寫入電流及讀取電流可增大，且可獲得優異的記憶體元件。
應注意，在本實施例中，如圖1C中所示，當自X方向觀察時，第一電極51與第二電極52可不彼此交疊。此同樣適用於稍後闡述的第一修改形式、第三修改形式、第四修改形式及第六修改形式。
圖3A及圖3B是示意性地示出根據本實施例的記憶體元件的第一修改形式的配置的剖視圖。在本修改形式中，選擇器50的第一電極51的上表面的面積大於第一電極51的下表面的面積以及磁電阻效應部件40的面積（自Z方向觀察時磁電阻效應部件40的圖案的面積）。另外，在本修改形式中，可獲得與上述實施例的效果相同的效果。
圖4A及圖4B是示意性地示出根據本實施例的記憶體元件的第二修改形式的配置的剖視圖。在上述實施例及第一修改形式中，構成選擇器50的選擇器材料層53在與磁電阻效應部件40的位置對應的位置處向下凹陷，但在本修改方式中，構成選擇器50的選擇器材料層53在與磁電阻效應部件40的位置對應的位置處向上凹陷。另外，在本修改方式中，可獲得與上述實施例的效果相同的效果。
圖5A及圖5B是示意性地示出根據本實施例的記憶體元件的第三修改方式的配置的剖視圖。圖5A是與X方向平行的剖視圖，且圖5B是與Y方向平行的剖視圖。
在上述實施例中，磁電阻效應部件40設置於上部層側（遠離半導體基板（未示出）的側）上，且選擇器50設置於下部層側（靠近半導體基板的側）上，但在本修改方式中，磁電阻效應部件40設置於下部層側上且選擇器50設置於上部層側上。因此，在本修改方式中，構成選擇器50的選擇器材料層53在與磁電阻效應部件40的位置對應的位置處向上凹陷。另外，在本修改方式中，可獲得與上述實施例的效果相同的效果。
應注意，選擇器50的第一電極51與磁電阻效應部件40的頂部電極共享，但亦可不與所述頂部電極共享。另外，第二配線20與磁電阻效應部件40的底部電極共享，但亦可不與所述底部電極共享。另外，選擇器50的第二電極52可與第一配線10共享。在此種情形中，選擇器50的厚度可減小。
圖6A及圖6B是示意性地示出根據本實施例的記憶體元件的第四修改形式的配置的剖視圖。另外，在本修改方式中，與第三修改方式相似，磁電阻效應部件40設置於下部層側上且選擇器50設置於上部層側上。另外，在本修改方式中，可獲得與上述實施例的效果相同的效果。
圖7A及圖7B是示意性地示出根據本實施例的記憶體元件的第五修改方式的配置的剖視圖。另外，在本修改方式中，與第三修改方式相似，磁電阻效應部件40設置於下部層側上且選擇器50設置於上部層側上。另外，在本修改方式中，可獲得與上述實施例的效果相同的效果。
圖8A及圖8B至圖14A及圖14B是示意性地示出根據本實施例的記憶體元件的第六修改方式的配置及製造方法的剖視圖。圖8A至圖14A是與X方向平行的剖視圖，且圖8B至圖14B是與Y方向平行的剖視圖。
首先，如圖8A及圖8B中所示，在包括半導體基板（未示出）的下部結構（未示出）上形成選擇器50的第一配線10及第二電極52的線圖案。隨後，使用層間絕緣膜60對線圖案之間的區進行填充。
接下來，如圖9A及圖9B中所示，在圖8A及圖8B所示步驟中獲得的結構上形成罩幕圖案71。此外，使用罩幕圖案71作為罩幕來對第二電極52的圖案進行蝕刻，以形成溝渠72。由溝渠72的底表面與側表面進行界定的隅角是修圓的。
接下來，如圖10A及圖10B中所示，在移除罩幕圖案71之後形成選擇器材料層53。舉例而言，藉由原子層沈積（atomic layer deposition，ALD）形成選擇器材料層53。亦可使用脈波雷射沈積（pulsed laser deposition，PLD）、電漿化學氣相沈積（chemical vapor deposition，CVD）或類似沈積。由於選擇器材料層53沿著溝渠72的內表面形成，因此選擇器材料層53具有凹槽。另外，選擇器材料層53的凹槽的隅角是修圓的。亦即，選擇器材料層53的凹槽的下部隅角及上部隅角是修圓的。
接下來，如圖11A及圖11B中所示，在圖10A及圖10B所示步驟中獲得的結構上形成用於選擇器50的第一電極51的導電層。
接下來，如圖12A及圖12B中所示，在圖11A及圖11B所示步驟中獲得的結構上形成用於磁電阻效應部件40的層。亦即，圖2中所示的儲存層41、參考層42及隧道障壁層43被形成為用於磁電阻效應部件40的層。隨後，在用於磁電阻效應部件40的層上形成導電罩幕圖案73。
接下來，如圖13A及圖13B中所示，使用罩幕圖案73作為罩幕來對用於磁電阻效應部件40的層及用於第一電極51的導電層進行蝕刻。因此形成包括磁電阻效應部件40及選擇器50的記憶胞30。
接下來，如圖14A及圖14B中所示，使用層間絕緣膜60對記憶胞30之間的區進行填充。此外，形成在Y方向上延伸的第二配線20。
本修改方式的基本結構相似於上述實施例的結構且在本修改方式中亦可獲得與上述實施例相同的效果。此外，在本修改方式中，由於選擇器材料層53的凹槽的隅角是修圓的，因此可抑制電場在隅角部分上的集中。
圖15A及圖15B至圖22A及圖22B是示意性地示出根據本實施例的記憶體元件的第七修改方式的配置及製造方法的剖視圖。圖15A至圖22A是與X方向平行的剖視圖，且圖15B至圖22B是與Y方向平行的剖視圖。
首先，如圖15A及圖15B中所示，在矽基板（半導體基板）81上形成在X方向及Y方向上延伸的罩幕圖案82。使用具有（100）平面作為主表面的單晶矽基板作為矽基板81。
接下來，如圖16A及圖16B中所示，使用罩幕圖案82作為罩幕來對矽基板81進行蝕刻以形成溝渠83。藉由使用（100）基板作為矽基板81，形成具有傾斜側表面的溝渠83。具體而言，圖式中所示的傾斜表面的角度θ為54.7度。
接下來，如圖17A及圖17B中所示，在移除罩幕圖案82之後，形成用於選擇器50的第二電極52的導電層。應注意，第一配線10可設置於第二電極52與矽基板81之間。隨後，對用於第二電極52的導電層的一部分及矽基板81的一部分進行蝕刻以形成溝渠，且使用層間絕緣膜60對所形成的溝渠進行填充。
接下來，如圖18A及圖18B中所示，藉由ALD在圖17A及圖17B所示步驟中獲得的結構上形成選擇器材料層53。由於選擇器材料層53沿著溝渠83的內表面形成，因此選擇器材料層53具有凹槽，且選擇器材料層53的凹槽的側表面是傾斜的。
接下來，如圖19A及圖19B中所示，在圖18A及圖18B所示步驟中獲得的結構上形成用於選擇器50的第一電極51的導電層。此外，藉由化學機械研磨（chemical mechanical polishing，CMP）對用於第一電極51的導電層進行平坦化。
接下來，如圖20A及圖20B中所示，在圖19A及圖19B所示步驟中獲得的結構上形成用於磁電阻效應部件40的層。亦即，圖2中所示的儲存層41、參考層42及隧道障壁層43被形成為用於磁電阻效應部件40的層。隨後，在用於磁電阻效應部件40的層上形成導電罩幕圖案84。
接下來，如圖21A及圖21B中所示，使用罩幕圖案84作為罩幕來對用於磁電阻效應部件40的層及用於第一電極51的導電層進行蝕刻。因此形成包括磁電阻效應部件40及選擇器50的記憶胞30。
接下來，如圖22A及圖22B中所示，使用層間絕緣膜60對記憶胞30之間的區進行填充。此外，形成在Y方向上延伸的第二配線20。
本修改方式的基本結構相似於上述實施例的結構，且在本修改方式中亦可獲得與上述實施例相同的效果。另外，在本修改方式中，由於選擇器材料層53的凹槽的側表面是傾斜的，因此選擇器材料層53的隅角部分的角度大於90度且可抑制電場在隅角部分上的集中。
圖23A及圖23B至圖27A及圖27B是示意性地示出根據本實施例的記憶體元件的第八修改方式的配置及製造方法的剖視圖。圖23A至圖27A是與X方向平行的剖視圖，且圖23B至圖27B是與Y方向平行的剖視圖。
首先，如圖23A及圖23B中所示，在包括半導體基板（未示出）的下部結構（未示出）上形成用於第二配線20的導電層及用於磁電阻效應部件40的底部電極44的導電層。隨後，在用於底部電極44的導電層上形成用於磁電阻效應部件40的層。亦即，圖2中所示的儲存層41、參考層42及隧道障壁層43被形成為用於磁電阻效應部件40的層。此外，在用於磁電阻效應部件40的層上形成用於選擇器50的第一電極51的導電層。
接下來，如圖24A及圖24B中所示，對在圖23A及圖23B所示步驟中形成的每一層進行圖案化以形成溝渠，且在溝渠中形成層間絕緣膜60。在此種情形中，層間絕緣膜60的上表面位於選擇器50的第一電極51的上表面與下表面之間。
接下來，如圖25A及圖25B中所示，藉由ALD形成選擇器材料層53，且藉由ALD形成用於選擇器50的第二電極52的導電層。
接下來，如圖26A及圖26B中所示，在用於第二電極52的導電層上形成導電罩幕圖案91。此外，使用罩幕圖案91作為罩幕來執行蝕刻，以形成選擇器50的第二電極52的圖案以及選擇器材料層53的圖案。
接下來，如圖27A及圖27B中所示，使用層間絕緣膜60對選擇器50之間的區以及罩幕圖案91之間的區進行填充，且進一步形成在Y方向上延伸的第一配線10。
本修改方式的基本結構亦相似於上述實施例的結構，且在本修改方式中亦可獲得與上述實施例相同的效果。
（第二實施例）
接下來將闡述第二實施例。應注意，基本內容相似於第一實施例的基本內容，且將省略在第一實施例中闡述的事項的說明。
圖28A及圖28B各自是示意性地示出根據第二實施例的非揮發性記憶體元件的配置的剖視圖。圖28A是與X方向平行的剖視圖，且圖28B是與Y方向平行的剖視圖。
另外，在本實施例中，與第一實施例相似，在X方向上相鄰的記憶胞30被定義為第一記憶胞30a與第二記憶胞30b，且在Y方向上相鄰的記憶胞30被定義為第一記憶胞30a與第三記憶胞30c。
當如上所述般進行定義時，第一記憶胞30a、第二記憶胞30b及第三記憶胞30c中的每一者中所包括的選擇器（切換部件）50的選擇器材料層（切換材料層）53相對於與磁電阻效應部件（電阻變化記憶體部件）40及選擇器50排列的方向垂直的平面傾斜。換言之，第一記憶胞30a、第二記憶胞30b及第三記憶胞30c中的每一者中所包括的選擇器50的選擇器材料層53相對於與磁電阻效應部件40與選擇器50之間的邊界表面平行的平面傾斜。具體而言，當自X方向或Y方向觀察時，選擇器材料層53是傾斜的。
另外，第一記憶胞30a中所包括的選擇器50的選擇器材料層53與第二記憶胞30b中所包括的選擇器50的選擇器材料層53在彼此相反的方向上傾斜。相似地，第一記憶胞30a中所包括的選擇器50的選擇器材料層53與第三記憶胞30c中所包括的選擇器50的選擇器材料層53在彼此相反的方向上傾斜。
如上所述，在本實施例中，選擇器材料層53是傾斜的。因此，在第一電極51與第二電極52之間穿過的電流的橫截面面積可增大，且選擇器50的接通電流可增大。因此，去往記憶胞30及來自記憶胞30的寫入電流及讀取電流可增大，且可獲得優異的記憶體元件。
圖29A及圖29B至圖36A及圖36B是示意性地示出根據本實施例的記憶體元件的製造方法的剖視圖。圖29A至圖36A是與X方向平行的剖視圖，且圖29B至圖36B是與Y方向平行的剖視圖。
首先，如圖29A及圖29B中所示，在包括半導體基板（未示出）的下部結構（未示出）上形成用於第一配線10的導電層及用於選擇器50的第一電極51的導電層。隨後，對該些導電層進行圖案化以形成溝渠，且在溝渠中形成層間絕緣膜60。
接下來，如圖30A及圖30B中所示，在圖29A及圖29B所示步驟中獲得的結構上形成光阻圖案（resist pattern）101。
接下來，如圖31A及圖31B中所示，使用光阻圖案101作為罩幕來對用於第一電極51的導電層進行蝕刻。具體而言，使用主蝕刻氣體及含氧的混合氣體執行乾式蝕刻。因此，在用於第一電極51的層中形成傾斜側表面（漸縮側表面）。主蝕刻氣體包含氬氣（Ar）或類似氣體。
接下來，如圖32A及圖32B中所示，在移除光阻圖案101之後，藉由ALD形成選擇器材料層53。
接下來，如圖33A及圖33B中所示，形成用於選擇器50的第二電極52的導電層。此外，藉由CMP對導電層進行平坦化。
接下來，如圖34A及圖34B中所示，在圖33A及圖33B所示步驟中獲得的結構上形成用於磁電阻效應部件40的層。亦即，圖2中所示的儲存層41、參考層42及隧道障壁層43被形成為用於磁電阻效應部件40的層。隨後，在用於磁電阻效應部件40的層上形成導電罩幕圖案102。
接下來，如圖35A及圖35B中所示，使用罩幕圖案102作為罩幕來執行圖案化，以形成磁電阻效應部件40的圖案及選擇器50的圖案。
接下來，如圖36A及圖36B中所示，使用層間絕緣膜60對選擇器50之間的區、磁電阻效應部件40之間的區及罩幕圖案102之間的區進行填充，且進一步形成在Y方向上延伸的第二配線20。
在上述製造方法中，在圖31A及圖31B所示步驟中，藉由乾式蝕刻使用於第一電極51的層的側表面傾斜。因此，選擇器材料層53可傾斜，且在第一電極51與第二電極52之間穿過的電流的橫截面面積可增大。
應注意，在上述第一實施例及第二實施例中，磁電阻效應部件被用作電阻變化記憶體部件（能夠基於電阻變化儲存資料的記憶體部件），但亦可使用其他電阻變化記憶體部件。
儘管已闡述了某些實施例，然而該些實施例僅藉由實例的方式呈現，且並不旨在限制本發明的範圍。實際上，本文中闡述的新穎實施例可以各種其他形式來實施；此外，在不背離本發明的精神的條件下，可對本文中闡述的實施例的形式進行各種省略、代替及改變。隨附申請專利範圍及其等效內容旨在涵蓋落入本發明的範圍及精神內的此類形式或修改形式。
10:第一配線 20:第二配線 30:記憶胞 30a:第一記憶胞 30b:第二記憶胞 30c:第三記憶胞 40:磁電阻效應部件/電阻變化記憶體部件 41:儲存層/第一磁層 42:參考層/第二磁層 43:隧道障壁層/非磁層 44:底部電極 50:選擇器/切換部件 51:第一電極 52:第二電極 53:選擇器材料層/切換材料層 60:層間絕緣膜 71、82:罩幕圖案 72、83:溝渠 73、84、91、102:罩幕圖案/導電罩幕圖案 81:矽基板/半導體基板 101:光阻圖案 p1、p2:節距 t:厚度 X、Y、Z:方向 θ:角度
圖1A、圖1B及圖1C是示意性地示出根據第一實施例的記憶體元件的配置的剖視圖。 圖2是示意性地示出根據第一實施例的記憶體元件中所包括的磁電阻效應部件的配置的剖視圖。 圖3A及圖3B是示意性地示出根據第一實施例的記憶體元件的第一修改形式的配置的剖視圖。 圖4A及圖4B是示意性地示出根據第一實施例的記憶體元件的第二修改形式的配置的剖視圖。 圖5A及圖5B是示意性地示出根據第一實施例的記憶體元件的第三修改形式的配置的剖視圖。 圖6A及圖6B是示意性地示出根據第一實施例的記憶體元件的第四修改形式的配置的剖視圖。 圖7A及圖7B是示意性地示出根據第一實施例的記憶體元件的第五修改形式的配置的剖視圖。 圖8A、圖8B、圖9A、圖9B、圖10A、圖10B、圖11A、圖11B、圖12A、圖12B、圖13A、圖13B、圖14A及圖14B是示意性地示出根據第一實施例的記憶體元件的第六修改形式的配置及製造方法的剖視圖。 圖15A、圖15B、圖16A、圖16B、圖17A、圖17B、圖18A、圖18B、圖19A、圖19B、圖20A、圖20B、圖21A、圖21B、圖22A及圖22B是示意性地示出根據第一實施例的記憶體元件的第七修改形式的配置及製造方法的剖視圖。 圖23A、圖23B、圖24A、圖24B、圖25A、圖25B、圖26A、圖26B、圖27A及圖27B是示意性地示出根據第一實施例的記憶體元件的第八修改形式的配置及製造方法的剖視圖。 圖28A及圖28B是示意性地示出根據第二實施例的記憶體元件的配置的剖視圖。 圖29A、圖29B、圖30A、圖30B、圖31A、圖31B、圖32A、圖32B、圖33A、圖33B、圖34A、圖34B、圖35A、圖35B、圖36A及圖36B是示意性地示出根據第二實施例的記憶體元件的製造方法的剖視圖。
10:第一配線 20:第二配線 30:記憶胞 30a:第一記憶胞 30b:第二記憶胞 40:磁電阻效應部件/電阻變化記憶體部件 50:選擇器/切換部件 51:第一電極 52:第二電極 53:選擇器材料層/切換材料層 60:層間絕緣膜 p1:節距 t:厚度 X、Y、Z:方向

Claims (16)

  1. 一種記憶體元件，包括：第一記憶胞；第二記憶胞，在第一方向上與所述第一記憶胞相鄰；以及第三記憶胞，在與所述第一方向相交的第二方向上與所述第一記憶胞相鄰，所述第一記憶胞、所述第二記憶胞及所述第三記憶胞中的每一者包括電阻變化記憶體部件以及與所述電阻變化記憶體部件串聯連接的切換部件，其中 所述第一記憶胞、所述第二記憶胞及所述第三記憶胞中的每一者中所包括的所述切換部件包括第一電極、第二電極及設置於所述第一電極與所述第二電極之間的切換材料層， 當自所述第一方向觀察時，所述第一記憶胞、所述第二記憶胞及所述第三記憶胞中的每一者中所包括的所述切換部件的所述第一電極與所述第二電極彼此交疊， 所述第一記憶胞中所包括的所述切換部件的所述第一電極與所述第二記憶胞中所包括的所述切換部件的所述第一電極彼此間隔開，且 所述第一記憶胞中所包括的所述切換部件的所述切換材料層與所述第二記憶胞中所包括的所述切換部件的所述切換材料層是連續地設置。
  2. 如請求項1所述的記憶體元件，其中 所述第一記憶胞中所包括的所述切換部件的所述第二電極與所述第二記憶胞中所包括的所述切換部件的所述第二電極是連續地設置。
  3. 如請求項1所述的記憶體元件，其中 當自所述第二方向觀察時，所述第一記憶胞、所述第二記憶胞及所述第三記憶胞中的每一者中所包括的所述切換部件的所述第一電極與所述第二電極彼此交疊， 所述第一記憶胞中所包括的所述切換部件的所述第一電極與所述第三記憶胞中所包括的所述切換部件的所述第一電極彼此間隔開，且 所述第一記憶胞中所包括的所述切換部件的所述切換材料層與所述第三記憶胞中所包括的所述切換部件的所述切換材料層是連續地設置。
  4. 如請求項3所述的記憶體元件，其中 所述第一記憶胞中所包括的所述切換部件的所述第二電極與所述第三記憶胞中所包括的所述切換部件的所述第二電極彼此間隔開。
  5. 如請求項1所述的記憶體元件，其中 所述切換材料層具有凹槽，且所述第一電極的至少一部分設置於所述切換材料層的所述凹槽中。
  6. 如請求項5所述的記憶體元件，其中 所述切換材料層的所述凹槽的隅角是修圓的。
  7. 如請求項5所述的記憶體元件，其中 所述切換材料層的所述凹槽的側表面是傾斜的。
  8. 如請求項1所述的記憶體元件，其中 所述切換材料層的厚度薄於所述第一記憶胞與所述第二記憶胞之間的節距的一半且薄於所述第一記憶胞與所述第三記憶胞之間的節距的一半。
  9. 如請求項1所述的記憶體元件，其中 所述切換部件的所述第一電極與所述第二電極由相同的材料形成。
  10. 如請求項1所述的記憶體元件，其中 所述切換部件具有電阻值隨著所施加電壓的增大而減小的特性。
  11. 如請求項1所述的記憶體元件，其中 所述電阻變化記憶體部件是磁電阻效應部件。
  12. 一種記憶體元件，包括：第一記憶胞；第二記憶胞，在第一方向上與所述第一記憶胞相鄰；以及第三記憶胞，在與所述第一方向相交的第二方向上與所述第一記憶胞相鄰，所述第一記憶胞、所述第二記憶胞及所述第三記憶胞中的每一者包括電阻變化記憶體部件以及與所述電阻變化記憶體部件串聯連接的切換部件，其中 所述第一記憶胞、所述第二記憶胞及所述第三記憶胞中的每一者中所包括的所述切換部件包括第一電極、第二電極及設置於所述第一電極與所述第二電極之間的切換材料層，且 所述第一記憶胞、所述第二記憶胞及所述第三記憶胞中的每一者中所包括的所述切換部件的所述切換材料層相對於與所述電阻變化記憶體部件及所述切換部件排列的方向垂直的平面傾斜。
  13. 如請求項12所述的記憶體元件，其中 所述第一記憶胞中所包括的所述切換部件的所述切換材料層與所述第二記憶胞中所包括的所述切換部件的所述切換材料層在彼此相反的方向上傾斜，且 所述第一記憶胞中所包括的所述切換部件的所述切換材料層與所述第三記憶胞中所包括的所述切換部件的所述切換材料層在彼此相反的方向上傾斜。
  14. 如請求項12所述的記憶體元件，其中 所述切換部件的所述第一電極與所述第二電極由相同的材料形成。
  15. 如請求項12所述的記憶體元件，其中 所述切換部件具有電阻值隨著所施加電壓的增大而減小的特性。
  16. 如請求項12所述的記憶體元件，其中 所述電阻變化記憶體部件是磁電阻效應部件。
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