KR100200704B1 - 강유전체 메모리 장치 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 강유전체 메모리 장치 및 그 제조 방법에 관한 것으로, 본 발명에 의한 강유전체 메모리 장치는 커패시터의 상부 전극을 통하여 플레이트 라인을 형성한다. 강유전체 커패시터의 유전체막과 상부 전극 사이에 확산 방지막을 형성할 수 있으므로, 커패시터의 전극과 층간 절연막 사이 또는 유전체막과 전극 사이의 부착력이 향상될 수 있을 뿐만 아니라, 유전체막을 구성하는 물질이 층간 절연막으로 확산되는 현상을 방지할 수 있다. 따라서, 반도체 장치의 신뢰성을 향상시킬 수 있다. 또한, 커패시터의 하부 전극과 실리콘 기판의 소스 영역과의 전기적 연결을 비트 라인 형성과 동시에 실현함으로써 공정의 단순화를 꾀할 수 있다.
Description
제1도는 일반적인 강유전체 메모리 장치의 단위 셀에 대한 등가 회로도이다.
제2도는 종래 기술에 따른 강유전체 메모리 장치를 나타내는 단면도이다.
제3도는 본 발명에 따른 강유전체 메모리 장치의 셀 어레이 영역의 일부를 도시한 셀 레이아웃도이다.
제4도는 제3도의 A-A'선 단면도이다.
제5도 내지 제10도는 본 발명의 바람직한 실시예에 의한 강유전체 메모리 장치를 제조하는 방법을 설명하기 위한 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
101 : 실리콘 기판 102 : 소자 분리용 절연막
103 : 소스 영역 104 : 드레인 영역
105 : 워드 라인
110, 130, 160 : 제1, 제2 및 제3 층간 절연막
116 : 부착 강화층 118 : 하부 전극
120 : 유전체막 122, 126 : 제1 및 제2 확산 방지막
124 : 상부 전극 140 : 도전막 연결층
150 : 비트 라인 170 : 상부 전극 라인
본 발명은 반도체 메모리 장치 및 그 제조 방법에 관한 것으로, 특히 고집적화가 가능한 강유전체 메모리 장치 및 그 제조 방법에 관한 것이다.
최근 박막 형성 기술의 진보에 의하여 강유전체막을 이용한 불휘발성 메모리 장치에 대한 연구가 활발해지고 있다. 강유전체 메모리 장치는 강유전체막의 분극 반전 특성 및 그 잔류 분극을 이용한 것으로서 고속으로 읽기(read)/쓰기(write) 동작이 가능한 장점을 가지고 있다.
강유전체막의 분극 반전은 쌍극자(dipole)의 회전에 의한 것이기 때문에 다른 불휘발성 메모리, 예컨대 EEPROM(Electrically Erasable Programmable Read-only Memory) 또는 플래시(flash) 메모리 장치와 비교하여 동작 속도가 104~105배 정도 빠르다. 또한 미세화 및 최적 설계를 통하여 쓰기 동작 속도가 수 백 내지 수 십 nsec 범위로 DRAM(Dynamic Random Access Memory)에 필적하는 고속성의 실현이 가능하다. 그리고 분극 반전에 필요한 전압도 2~5V로서 충분하기 때문에 쓰기 동작에 10~12V 정도의 높은 전압이 요구되는 EEPROM 또는 플래시 메모리 장치와 달리 저전압 단일 전원으로 동작이 가능한 장점이 있다.
강유전체 메모리(FRAM) 장치는 유전체 커패시터의 축적 전하량을 검출하는 방식을 채용하는 강유전체 커패시터형 메모리(Ferroelectric RAM; FERAM)와, 강유전체의 자발 분극에 의한 반도체의 저항 변화를 검출하는 방식을 채용하는 강유전체 FET형 메모리(Metal Ferroelectric Semiconductor FET :MFSFET)가 있다.
제1도는 전형적인 강유전체 메모리 장치의 단위 셀에 대한 등가 회로도이다. 제1도에 도시한 회로 구성에 있어서, N형 MOS 트랜지스터(Tr)는 워드 라인(W)에 연결된 게이트 전극(G)을 갖추고 있다. 드레인 전극(D)은 비트 라인(B)에 연결되고, 소스 전극(S)은 강유전체 커패시터(C)의 한 전극에 연결된다. 강유전체 커패시터(C)의 다른 전극은 플레이트 라인(P)에 연결된다.
제2도는 상기 제1도의 회로 구성으로 이루어진 단위 셀을 가지는 종래의 강유전체 메모리 장치의 일 예를 도시한 것이다. 제2도를 참조하면, 종래의 강유전체 메모리 장치는 N형의 MOS 트랜지스터(Tr)를 갖춘다. 상기 트랜지스터(Tr)는 P형의 실리콘 기판(1)상에서 게이트 산화막(2) 위에 형성된 게이트 전극(3)과, 상기 실리콘 기판(1) 내에 자기 정합에 의해 확산되어 형성된 N형의 소스 영역(4) 및 드레인 영역(5)을 포함한다. 또한, 소자 분리용 부분 산화막(LOCOS)(6)위에는 제1 층간 절연막(7)상에, 예를 들면, 백금(Pt)으로 이루어진 하부 전극(8), PZT(PbZrxTi1-XO3)로 이루어진 강유전체막(9) 및 알루미늄(Al)으로 이루어진 상부 전극(10)이 순차로 적층된 강유전체 커패시터(C)가 형성되어 있다. 상기 소스 영역(4)과 상부 전극(10)은 금속 배선(12)에 의해 콘택 홀(11)을 통해 서로 연결되어 있다. 또한, 트랜지스터(Tr)상에는 제2 층간 절연막(13)이 적층되어 있다. 상기 드레인 영역(5)에는 Al로 이루어진 배선 전극(15)이 형성되어 있다.
상기한 바와 같이 구성된 종래의 강유전체 메모리 장치는 강유전체 커패시터 데이터의 입출력을 위한 실리콘 기판과 강유전체 커패시터와의 연결 및 플레이트 라인의 형성에 있어서, 강유전체 커패시터의 하부 전극을 백금으로 구성함으로써 플레이트 라인을 형성하게 되므로, 강유전체 커패시터의 강유전체를 구성하는 납(Pb)이나 티타늄(Ti) 등의 물질이 확산되는 문제가 있을 뿐만 아니라, Pt와 같은 내열성 금속으로 이루어진 하부 전극과 그 하부의 층간 절연막과의 부착력이 나빠지는 문제가 있다. 또한, 상기한 종래의 구성에서는 실리콘 기판과 강유전체 커패시터와의 연결을 위한 콘택이 강유전체 물질의 상부 전극과 실리콘 기판 위에 동시에 형성되므로 단차 차이(강유전체 물질의 상부 전극 위의 산화막 두께와, 실리콘 기판 위의 산화막 두께와의 차이)로 인하여 강유전체 물질이 상부 전극을 통하여 플라즈마 에칭에 의한 데미지(damage)를 장시간 받게 되어 강유전체 커패시터 소자의 신뢰성에 악영향을 끼친다.
따라서, 본 발명의 목적은 상기한 바와 같은 종래의 강유전체 메모리 장치의 문제점을 해결할 수 있고, 신뢰성이 향상된 강유전체 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 상기한 바와 같은 강유전체 메모리 장치를 비교적 단순화된 공정으로 제조할 수 있는 강유전체 메모리 장치의 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명은, 일정 방향으로 연장되는 활성 영역상에 소스 영역과 드레인 영역이 형성된 기판과, 상기 소스 영역과 드레인 영역 사이에서 상기 활성 영역이 형성된 방향과 직교하는 방향으로 연장된 게이트 전극과, 상기 기판상에서 상기 게이트 전극을 덮고, 비트 라인 접속용 콘택홀이 형성된 제1 층간 절연막과, 상기 제1 층간 절연막상에 형성되고, 도전막 연결층에 의해 상기 소스 영역에 접속된 하부 전극과, 상기 하부 전극의 상면에 형성된 유전체막과, 상기 유전체막상에 형성되고, 상기 유전체막과 전기적으로 접속 가능한 상부 전극과, 상기 하부 전극, 유전체막 및 상부 전극으로 이루어지는 커패시터를 덮는 제2 층간 절연막과, 상기 제2 층간 절연막상에서 상기 활성 영역이 형성된 방향과 동일한 방향으로연장되고, 콘택 홀을 통해 상기 드레인 영역에 접속되는 비트 라인과, 플레이트 라인 접속용 콘택 홀이 형성된 상태로 상기 도전막 연결층 및 비트 라인을 덮는 제3 층간 절연막과, 상기 제3 층간 절연막상에서 상기 비트 라인이 형성된 방향과 직교하는 방향으로 연장되고, 상기 플레이트 라인 접속용 콘택 홀을 통해 상기 상부 전극과 접속되는 플레이트 라인을 포함하는 것을 특징으로 하는 강유전체 메모리 장치를 제공한다.
바람직하게는, 상기 하부 전극과 제1 층간 절연막 사이에는 부착 강화층이 형성되고, 상기 부착 강화층은 Ti로 구성된다.
또한, 상기 유전체 막과 상부 전극 사이에는 유전체 막과 상부 전극을 접속시킬 수 있는 콘택홀이 형성된 제1 확산 방지막이 형성되고, 상기 상부 전극과 제2 층간 절연막 사이에는 상기 플레이트 라인과의 접속을 위하여 상기 상부 전극의 상면을 노출시키는 콘택 홀이 형성된 제2 확산 방지막이 형성되고, 상기 제1 확산 방지막 및 제2 확산 방지막은 TiO2로 구성된다.
상기 다른 목적을 달성하기 위하여 본 발명은, 활성 영역과 비활성 영역이 한정된 반도체 기판상에 트랜지스터를 형성하는 단계와, 상기 트랜지스터가 형성된 반도체 기판 전면에 제1 층간 절연막을 형성하는 단계와, 상기 제1 층간 절연막상의 소정의 영역에 하부 전극 형성용 도전 물질 및 강유전 물질을 차례로 적층하는 단계와, 상기 강유전 물질 및 하부 전극 형성용 도전 물질을 차례로 패터닝하여 유전체막 및 하부 전극을 차례로 형성하는 단계와, 상기 결과물 전면에 확산 방지 물질을 증착하는 단계와, 상기 확산 방지 물질에 상기 유전체막의 상면을 일부 노출시키는 상부 전극 접속용 콘택 홀을 형성하는 확산 방지막을 형성하는 단계와, 상기 결과물상에 상부 전극 형성용 도전 물질을 적층하는 단계와, 상기 상부 전극 형성용 도전 물질을 패터닝하여 상부 전극을 형성하는 단계와, 상기 결과물상에 제2 층간 절연막을 형성하는 단계와, 상기 결과물상에서 상기 하부 전극의 상면을 일부 노출시키는 제1 콘택 홀과, 상기 소스 영역이 형성된 부분에 해당하는 반도체 기판의 일부를 노출시키는 제2 콘택 홀과, 상기 드레인 영역이 형성된 부분에 해당하는 반도체 기판의 일부를 노출시키는 제3 콘택 홀을 형성하는 단계와, 상기 결과물상에 제1 금속을 적층하는 단계와, 상기 제1 금속을 패터닝하여 상기 하부 전극과 소스 영역을 전기적으로 연결시키는 도전막 연결층과 비트 라인을 형성하는 단계와, 상기 결과물 전면에 제3 층간 절연막을 형성하는 단계와, 상기 제3 절연막상에서 상기 상부 전극의 상면을 일부 노출시키는 제4 콘택 홀을 형성하는 단계와, 상기 결과물 전면에 제2 금속을 적층하는 단계와, 상기 제2 금속을 패터닝하여 플레이트 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 강유전체 메모리 장치의 제조 방법을 제공한다.
바람직하게는, 상기 강유전 물질로서 PZT 또는 PLZT를 사용하고, 상기 확산 방지 물질로서 TiO2를 사용한다. 또한 바람직하게는, 상기 제1 금속 및 제2 금속으로서 Ti/TiN/Al 또는 Ti/TiN/W을 사용한다.
본 발명에 의하면, 종래의 강유전체 메모리 장치의 문제점을 해결할 수 있고, 비교적 단순화된 공정을 통하여 신뢰성이 향상된 강유전체 메모리 장치를 얻을 수 있다.
다음에, 본 발명의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.
제3도는 본 발명에 따른 강유전체 메모리 장치의 셀 어레이 영역의 일부를 도시한 셀 레이아웃도이고, 제4도는 제3도의 A - A′선 단면도이다.
제3도 및 제4도를 참조하면, 실리콘 기판(101)상에서 일정 방향으로 연장되는 활성 영역(A)상에는 소스 영역(103)과 드레인 영역(104)이 형성되어 있다. 상기 소스 영역(103)과 드레인 영역(104) 사이에서 상기 활성 영역(A)이 형성된 방향과 직교하는 방향으로 게이트 전극(105)이 연장되어 있으며, 상기 실리콘 기판(101)상에서 상기 게이트 전극(105)을 덮는 제1 층간 절연막(110)에는 비트 라인 접속용 콘택 홀(150A)이 형성되어 있다. 상기 제1 층간 절연막(110)상에는 하부 전극(118)이 형성되어 있으며, 상기 하부 전극(118)은 콘택 홀(140A, 140B)을 통하여 도전막 연결층(140)에 의해 상기 소스 영역(103)에 접속되어 있다. 상기 하부 전극(118)과 제1 층간 절연막(110) 사이에는 필요에 따라서 부착 강화층(116), 예를 들면 Ti층이 개재될 수 있다. 상기 하부 전극(118)과, 상기 하부 전극(118)의 상면에 형성된 유전체막(120)과, 상부 전극(124)에 의해 강유전체 메모리 장치의 커패시터를 구성한다. 여기서, 상기 하부 전극(118) 및 상부 전극(124)은 Pt, ITO(indium-tin oxide), ReO2(rhenium oxide), RuO2(ruthenium oxide), MoO3(molybdenum oxide)이루어지는 군에서 선택되는 적어도 1개로 구성될 수 있다. 또한, 상기 유전체막(120)은 PZT(PbZrxTi1-xO3) 또는 PLZT(La로 도핑된 PZT)로 구성될 수 있다.
또한, 상기 유전체막(120)은 상부 전극 접속용 콘택 홀(124A)이 형성된 제1 확산 방지막(122)에 의해 덮혀 있다. 또한, 상기 상부 전극(124)은 필요에 따라 플레이트 라인 접속용 콘택 홀(170A)이 형성된 제2 확산 방지막(126)에 의해 덮히도록 구성될 수 있다. 바람직하게는, 상기 제1 확산 방지막(122) 및 제2 확산 방지막(126)은 TiO2로 구성된다. 상기 제1 확산방지막(122), 또는 상기 제2 확산 방지막(126)을 형성한 경우에는 상기 제2 확산 방지막(126)은 제2 층간 절연막(130)에 의해 덮혀 있다. 상기 제2 층간 절연막(130)상에는 상기 활성 영역(A)이 형성된 방향과 동일한 방향으로 비트 라인(150)이 연장된다. 상기 비트 라인(150)은 비트 라인 접속용 콘택 홀(150A)을 통해 상기 드레인 영역(104)에 접속된다. 상기 도전막 연결층(140) 및 비트 라인(150)은 플레이트 라인 접속용 콘택 홀(170A)이 형성된 제3 층간 절연막(160)에 의해 덮혀 있다. 상기 제3 층간 절연막(160)상에는 상기 활성 영역(A)이 형성된 방향과 직교하는 방향으로 플레이트 라인(170)이 연장되고, 상기 플레이트 라인(170)은 상기 플레이트 라인 접속용 콘택 홀(170A)을 통해 상기 상부 전극(124)과 접속된다.
제5도 내지 제10도는 상기 제3도 및 제4도에 도시한 바와 같은 셀 레이 아웃을 가지는 본 발명의 일실시예에 따른 강유전체 메모리 장치를 제조하는 방법을 단계별로 나타낸 도면이다. 상기 제5도 내지 제10도를 참조하여, 본 발명에 따른 강유전체 메모리 장치의 제조 방법을 설명하면 다음과 같다.
제5도를 참조하면, 통상의 CMOS 형성 공정을 이용하여, 소자 분리용 절연막(102)에 의해 활성 영역과 비활성 영역이 한정된 P형의 실리콘 기판(101)상에 게이트 전극에 의해 워드 라인(105)을 형성하고, N형의 소스 영역(103) 및 드레인 영역(104)을 형성한다.
제6도를 참조하면, 상기 결과물 전면에 CVD(Chemical Vapor Deposition)에 의해 BPSG 등으로 이루어지는 산화막을 증착하고 리플로우하여 제1 층간 절연막(110)을 형성한다. 그 후, 상기 제1 층간 절연막(110)상의 소정의 영역에 부착 강화물질, 예를 들면 Ti와 강유전체 커패시터의 하부 전극을 형성하기 위한 도전 물질, 예를 들면 Pt와, 강유전체막을 형성하기 위한 강유전 물질, 예를 들면 PZT를 순차적층한 후, 상부로부터 차례로 패터닝하여 유전체막(120), 하부 전극(118) 및 부착 강화층(116)을 형성한다. 이 때, 상기 부착 강화층(116)은 상기 하부 전극(118)과 그 하지막인 제1 층간 절연막(110)과의 부착력을 강화시키기 위해 형성하는 것으로서, 경우에 따라 생략 가능한 것이다. 본 실시예에서는 상기 부착 강화층(116)은 상기 제1 층간 절연막(110)상에 Ti를 스퍼터링 방법에 의해 수 백 Å, 예를 들면 300Å의 두께로 증착하여 형성한다. 또한, 상기 하부 전극(118)은 스퍼터링 방법에 의해 금속 또는 도전성 산화물을 2700Å의 두께로 증착하여 형성한다. 상기 하부 전극(118)은 Pt, ITO(indium-tin oxide), ReO2(rhenium oxide), RuO2(ruthenium oxide), MoO3(molybdenum oxide)이루어지는 군에서 선택되는 적어도 1개로 구성될 수 있다. 또한, 상기 유전체막(120)은 PZT(PbZrxTi1-xO3) 또는 PLZT(La로 도핑된 PZT)로 구성될 수 있으며, 졸-겔(Sol-Gel)법, 스퍼터링법 또는 CVD법에 의해 증착될 수 있다.
제7도를 참조하면, 상기 결과물 전면에 확산 방지 물질, 예를 들면 TiO2를 스퍼터링법으로 수 백 Å, 예를 들면 500Å의 두께로 증착한 후, 상기 유전체막(120)의 일부를 노출시키는 콘택 홀(124A)을 형성하여 상기 콘택 홀(124A)이 형성된 제1 확산 방지막(122)을 형성한다. 상기 제1 확산 방지막은 상기 유전체막(120)을 구성하는 강유전 물질의 성분이 층간 절연막으로 확산되는 것을 방지하는 역할 뿐만 아니라, 상기 유전체막과 후속 공정에서 형성될 상부 전극과의 부착력을 강화시키는 역할을 한다.
그 후, 상기 하부 전극(118) 형성시와 마찬가지로, 제1 확산 방지막(122)이 형성된 결과물상에 상부 전극 형성용 도전 물질을 스퍼터링법으로 증착한 후 패터닝하여 상부 전극(124)을 형성한다. 여기서, 상기 상부 전극(124)은 상기 하부 전극(118)과 마찬가지로 Pt, ITO(indium-tin oxide), ReO2(rhenium oxide), RuO2(ruthenium oxide), MoO3(molybdenum oxide)이루어지는 군에서 선택되는 적어도 1개로 구성될 수 있다.
제8도를 참조하면, 상기 상부 전극(124)이 형성된 결과물 전면에 확산 방지 물질, 예를 들면 TiO2를 스퍼터링법으로 수 백 Å, 예를 들면 250Å의 두께로 증착하여 제2 확산 방지막(126)을 형성한다. 상기 제2 확산 방지막(126)의 역할은 상술한 상기 제1 확산 방지막(122)의 역할과 동일한 것으로서, 경우에 따라 생략 가능하다. 그 후, 상기 제2 확산 방지막(126)이 형성된 결과물 전면에 CVD에 의해 BPSG 등으로 이루어지는 산화막을 증착하고 리플로우하여 제2 층간 절연막(130)을 형성한다.
제9도는 강유전체 메모리 장치의 데이터 독출/기입을 위한 비트 라인(150) 형성과, 상기 하부 전극(118)과 상기 실리콘 기판(101)의 소스 영역(103)과의 연결을 위한 도전막 연결층(140)형성 단계를 나타낸다. 제9도를 참조하면, 상기 제2 층간 절연막(130)이 형성된 결과물상에서 상기 하부 전극(116)의 상면을 일부 노출시키는 제1 콘택 홀(140A)과, 상기 소스 영역(103)이 형성된 부분에 해당하는 실리콘 기판(101)의 일부를 노출시키는 제2 콘택 홀(140B)과, 상기 드레인 영역(104)이 형성된 부분에 해당하는 실리콘 기판(101)의 일부를 노출시키는 제3 콘택 홀(150A)을 한 단계로 형성한다. 그 후, 제1 금속을 적층한 후 페터닝하여 상기 하부 전극(116)과 소스 영역(103)을 전기적으로 연결시키는 도전막 연결층(140)과, 비트 라인(150)을 동시에 형성한다. 상기 제1 금속으로는 Ti/TiN/Al, 또는 Ti/TiN/W의 막질을 스퍼터링법으로 증착하여 사용할 수 있다.
제10도는 강유전체 커패시터의 플레이트 라인(170) 형성 단계를 나타낸다. 제10도를 참조하면, 상기 도전막 연결층(140)과 비트 라인(150)이 형성된 결과물 전면에 다시 CVD에 의해 산화막을 예를 들면 8000 ~ 10000Å의 두께로 증착하고 리플로우하여 제3 층간 절연막(160)을 형성한다. 그 후, 상기 제3 층간 절연막(160)이 형성된 결과물상에서 상기 상부 전극(124)의 일부를 노출시키는 제4 콘택 홀(170A)을 형성한다. 그 후, 상기 제4 콘택(170A)이 형성된 결과물 전면에 제2 금속을 적층한 후 패터닝하여 상기 비트 라인(150)이 형성된 방향과 직교하는 방향으로 연장되는 레이트 라인(170)을 형성한다. 상기 제2 금속으로는 상기 제1 금속과 마찬가지로 Ti/TiN/Al 또는 Ti/TiN/W의 막질을 스퍼터링법으로 증착하여 사용할 수 있다.
상기한 바와 같이 본 발명의 바람직한 실시예에 따라 제조된 강유전체 메모리 장치는 커패시터의 상부 전극을 통하여 플레이트 라인이 형성되고, 이와 같이 형성되는 플레이트 라인은 비트 라인이 형성된 방향과 직교하는 방향으로 연장되므로, 실제 디바이스 동작시 특정 메모리 셀을 억세스할 때 그 셀에 해당하는 특정 비트 라인 및 특정 플레이트 라인에 펄스가 인가 되어도 인접한 다른 셀에는 영향을 전혀 미치지 않고 선택된 메모리셀 에만 플레이트 라인에 펄스가 인가되어 선택된 메모리 셀만이 작동하게 된다. 따라서, 소자의 신뢰성을 향상시킬 수 있다.
또한, 커패시터의 하부 전극과 실리콘 기판의 소스 영역과의 전기적 연결을 비트 라인 형성과 동시에 실현함으로써 고정의 단순화를 꾀할 수 있다.
또한, 본 발명에 따른 강유전체 메모리 장치는 강유전체의 커패시터의 유전체막과 상부 전극 사이에 확산 방지막이 형성되어 있으므로, 커패시터의 전극과 층간 절연막 사이 또는 유전체막과 전극 사이의 부착력이 향상될 수 있을 뿐만 아니라, 유전체막을 구성하는 물질이 층간 절연막으로 확산되는 현상을 방지할 수 있다. 따라서, 반도체 장치의 신뢰성을 향상시킬 수 있다.
또한, 본 발명에 따른 강유전체 메모리 장치는 필요에 따라서 커패시터의 하부 전극과 층간 절연막 사이에 형성되는 부착 강화층을 포함할 수 있다. 이와 같이 부착 강화층을 포함하는 경우에는 커패시터의 하부 전극과 그 하지막인 제1 층간 절연막과의 부착력을 강화시킬 수 있다.
이상, 본 발명을 구체적인 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
Claims (7)
- 일정 방향으로 연장되는 활성 영역상에 소스 영역과 드레인 영역이 형성된 기판과, 상기 소스 영역과 드레인 영역 사이에서 상기 활성 영역이 형성된 방향과 직교하는 방향으로 연장된 게이트 전극과, 상기 기판상에서 상기 게이트 전극을 덮고, 비트 라인 접속용 콘택홀이 형성된 제1 층간 절연막과, 상기 제1 층간 절연막상에 형성되고, 도전막 연결층에 의해 상기 소스 영역에 접속된 하부 전극과, 상기 하부 전극의 상면에 형성된 유전체막과, 상기 유전체막상에 형성되고, 상기 유전체막과 전기적으로 접속 가능한 상부 전극과, 상기 하부 전극, 유전체막 및 상부 전극으로 이루어지는 커패시터를 덮는 제2 층간 절연막과, 상기 제2 층간 절연막상에서 상기 활성 영역이 형성된 방향과 동일한 방향으로 연장되고, 콘택 홀을 통해 상기 드레인 영역에 접속되는 비트 라인과, 플레이트 라인 접속용 콘택 홀이 형성된 상태로 상기 도전막 연결층 및 비트 라인을 덮는 제3 층간 절연막과, 상기 제3 층간 절연막상에서 상기 비트 라인이 형성된 방향과 직교하는 방향으로 연장되고, 상기 플레이트 라인 접속용 콘택 홀을 통해 상기 상부 전극과 접속되는 플레이트 라인을 포함하는 것을 특징으로 하는 강유전체 메모리 장치.
- 제1항에 있어서, 상기 하부 전극과 제1 층간 절연막 사이에는 부착 강화층이 형성되고, 상기 부착 강화층은 Ti로 구성된 것을 특징으로 하는 강유전체 메모리 장치.
- 제1항에 있어서, 상기 유전체 막과 상부 전극 사이에는 상기 유전체 막과 상부 전극을 접속시킬 수 있는 콘택 홀이 형성된 제1 확산 방지막이 형성되고, 상기 상부 전극과 제2 층간 절연막 사이에는 상기 플레이트 라인과의 접속을 위하여 상기 상부 전극의 상면을 노출시키는 콘택 홀이 형성된 제2 확산 방지막이 형성되고, 상기 제1 확산 방지막 및 제2 확산 방지막은 TiO2로 구성된 것을 특징으로 하는 강유전체 메모리 장치.
- 활성 영역과 비활성 영역이 한정된 반도체 기판상에 트랜지스터를 형성하는 단계와, 상기 트랜지스터가 형성된 반도체 기판 전면에 제1 층간 절연막을 형성하는 단계와, 상기 제1 층간 절연막상의 소정의 영역에 하부 전극 형성용 도전 물질 및 강유전 물질을 차례로 적층하는 단계와, 상기 강유전 물질 및 하부 전극 형성용 도전 물질을 차례로 패터닝하여 유전체막 및 하부 전극을 차례로 형성하는 단계와, 상기 결과물 전면에 확산 방지 물질을 증착하는 단계와, 상기 확산 방지 물질에 상기 유전체막의 상면을 일부 노출시키는 상부 전극 접속용 콘택 홀을 형성하여 확산 방지막을 형성하는 단계와, 상기 결과물상에 상부 전극 형성용 도전 물질을 적층하는 단계와, 상기 상부 전극 형성용 도전 물질을 패터닝하여 상부 전극을 형성하는 단계와, 상기 결과물상에 제2 층간 절연막을 형성하는 단계와, 상기 결과물상에서 상기 하부 전극의 상면을 일부 노출시키는 제1 콘택 홀과, 상기 소스 영역이 형성된 부분에 해당하는 반도체 기판의 일부를 노출시키는 제2 콘택 홀과, 상기 드레인 영역이 형성된 부분에 해당하는 반도체 기판의 일부를 노출시키는 제3 콘택 홀을 형성하는 단계와, 상기 결과물상에 제1 금속을 적층하는 단계와, 상기 제1 금속을 패터닝하여 상기 하부 전극과 소스 영역을 전기적으로 연결시키는 도전막 연결층과 비트 라인을 형성하는 단계와, 상기 결과물 전면에 제3 층간 절연막을 형성하는 단계와, 상기 제3 절연막상에서 상기 상부 전극의 상면을 일부 노출시키는 제4 콘택 홀을 형성하는 단계와, 상기 결과물 전면에 제2 금속을 적층하는 단계와, 상기 제2 금속을 패터닝하여 플레이트 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 강유전체 메모리 장치의 제조 방법.
- 제4항에 있어서, 상기 강유전체 물질로서 PZT 또는 PLZT를 사용하는 것을 특징으로 하는 강유전체 메모리 장치의 제조 방법.
- 제4항에 있어서, 상기 확산 방지 물질로서 TiO2를 사용하는 것을 특징으로 하는 강유전체 메모리 장치의 제조 방법.
- 제4항에 있어서, 상기 제1 금속 및 제2 금속으로서 Ti/TiN/Al 또는 Ti/TiN/W을 사용하는 것을 특징으로 하는 강유전체 메모리 장치의 제조 방법.
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