KR980006266A - 강유전체 메모리 장치 및 그 제조 방법 - Google Patents

강유전체 메모리 장치 및 그 제조 방법 Download PDF

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Abstract

본 발명은 강유전체 메모리 장치 및 그 제조방법에 관한 것으로, 본 발명에 의한 강유전체 메모리 장치는 커패시터의 상부 전극을 통하여 플레이트 라인을 형성한다. 강유전체 커패시터의 유전체막과 상부 전극 사이에 확산 방지막을 형성할 수 있으므로, 커패시터의 전극과 층간 절연막 사이 또는 유전체막과 전극 사이의 부착력이 향상될 수 있을 뿐만 아니라, 유전체막을 구성하는 물질이 층간 절연막으로 확산되는 현상을 방지할 수 있다. 따라서, 반도체 장치의 신뢰성을 향상시킬 수 있다. 또한, 커패시터의 하부 전극과 실리콘 기판의 소스 영역과의 전기적 연결을 비트 라인 형성과 동시에 실현함으로써 공정의 단순화를 꾀할 수 있다.(제4도)

Description

강유전체 메모리 장치 및 그 제조 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 3도는 본 발명에 따른 강유전체 메모리 장치의 셀 어레이 영역의 일부를 도시한 셀 레이아웃도.
제 4도는 제 3도의 A - A′선 단면도.

Claims (9)

  1. 일정방향으로 연장되는 활성 영역상에 소스 영역과 드레인 영역이 형성된 기판과, 상기 소스 영역과 드레인 영역 사이에서 상기 활성 영역이 형성된 방향과 직교하는 방향으로 연장된 게이트 전극과, 상기 기판상에서 상기 게이트 전극을 덮고, 비트 라인 접속형 콘택홀이 형성된 제1층간 절연막과, 상기 제1층간 절연막상에 형성되고, 도전막 연결층에 의해 상기 소스 영역에 접속된 하부 전극과, 상기 하부전극의 상면에 형성된 유전체막과, 상기 유전체막상에 형성되고, 상기 유전체막과 전기적으로 접속가능한 상부 전극과, 상기 하부 전극, 유전체막 및 상부 전극으로 이루어지는 커패시터를 덮는 제2층간 절연막과, 상기 제2층간 절연막상에서상기 활성 영역이 형성된 방향과 동일한 방향으로 연장되고, 콘택 홀을 통해 상기 드레인 영역에 접속되는 비트 라인과, 폴레이트 라인 접속용 콘택 홀이 형성된 상태로 상기 도전막 연결층 및 비트라인을 덮는 제3층간 절연막과, 상기 제3층간 절연막상에서 상기 활성 영역이 형성된 방향과 직교하는 방향으로 연장되고, 상기 플레이트 라인 접속용 콘택 홀을 통해 상기 상부 전극과 접속되는 플레이트 라인을 포함하는 것을 특징으로 하는 강유전체 메모리 장치
  2. 제1항에 있어서, 상기 하부 전극과 제1층간 절연막 사이에는 부착 강화층이 형성되고, 상기 부착 강화층은 Ti로 구성된 것을 특징으로 하는 강유전체 메모리 장치
  3. 제1항에 있어서, 상기 유전체 막과 상부 전극 사이에는 상기 유전체 막과 상부 전극을 접속시킬 수 있는 콘택홀이 형성된 제1확산 방지막이 형성되고, 상기 상부 전극과 제2층간 절연막 사이에는 상기 플레이트 라인과의 접속을 위하여 상기 상부 전극의 상면을 노출시키는 콘택홀이 형성된 제2확산 방지막이 형성되고, 상기 제1확산 방지막 및 제2확산 방지막은로 구성된 것을 특징으로 하는 가유전체 메모리장치
  4. 제1항에 있어서,상기 하부 전극 및 상부 전극은 Pt, ITO(indium-tin oxide),(rhenium oxide),(ruthenium oxide),(molybdenum oxide)이 이루어지는 군에서 선택되는 적어도 1개로 구성된 것을 특징으로 하는 강유전체 메모리 장치
  5. 제1항에 있어서, 상기 유전체막은 PZT 또는 PLZT로 구성된 것을 특징으로 하는 강유전체 메모리 장치
  6. 활성 영역과 비활성 영역이 한정된 반도체 기판상에 트랜지스터를 형성하는 단계와, 상기 트랜지스터가 형성된 반도체 기판 전면에 제1층간 절연막을 형성하는 단계와, 상기 제1층간 절연막상의 소정의 영역에 하부전극 형성용 도전물질 및 강유전 물질을 차례로 적층하는 단계와, 상기 강유전 물질 및 하부 전극 형성용 도전물질을 차례로 패터닝하여 유전체막 및 하부 전극을 차레로 형성하는 단계와, 상기 결과물 전면에 확산 방지물질을 증착하는 단계와, 상기 확산 방지 물질에 상기 유전체막의 상면을 일부 노출시키는 상부 전극 접속용 콘택 홀을 형성하여 확산 방지막을 형성하는 단계와, 상기 결과물상에 상부 전극 형성용 도전 물질을 적층하는 단계와, 상기 상부 전극 형성용 도전 물질을 패터닝하여 상부 전극을 형성하는 단계와, 상기 결과물상에 제2층간 절연막을 형성하는 단계와, 상기 결과물상에서 상기 하부 전극의 상면을 일부 노출시키는 제1콘택 홀과, 상기 소스 영역이 형성된 부분에 해당하는 반도체 기판의 일부를 노출시키는 제2콘택 홀과, 상기 드레인 영역이 형성된 부분에 해당하는 반도체 기판의 일부를 노출시키는 제3콘택 홀을 형성하는 단계와, 상기 결과물상에 제1금속을 적층하는 단계와, 상기 제1금속을 패터닝하여 상기 하부 전극과 소스 영역을 전기적으로 연결시키는 도전막 연결층과 비트 라인을 형성하는 단계와, 상기결과물 전면에 제3층간 절연막을 형성하는 단계와,상기 제 3절연막상에서 상기 상부 전극의 상면을 일부 노출시키는 제 4콘택 홀을 형성하는 단계와, 상기 결과물 전면에 제2금속을 적층하는 단계와, 상기 제2금속을 패터닝하여 플레이트 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 강유전체 메모리 장치의 제조방법
  7. 제6항에 있어서, 상기 강유전 물질로서 PZT또는 PLZT를 사용하는 것을 특징으로 하는 강유전체 메모리장치의 제조방법
  8. 제6항에 있어서, 상기 확산 방지 물질로서를 사용하는 것을 특징으로 하는 강유전체 메모리 장치의 제조방법
  9. 제6항에 있어서, 상기 제1금속 및 제2금속으로서 Ti/TiN/A1 또는 Ti/TiN/W을 사용하는 것을 특징으로 하는 강유전체 메모리 장치
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