KR980006312A - 가유전체 커패시터를 구비하는 반도체 메모리장치 및 그 제조방법 - Google Patents

가유전체 커패시터를 구비하는 반도체 메모리장치 및 그 제조방법 Download PDF

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Abstract

강유전체 캐패시터를 구비하는 반도체 메모리장치 및 그 제조방버에 대해 기재되어 있다. 이는, 반도체기판 상에 형성된 하부전극, 하부전극 상에 형성된 유전체막 상에 형성된 상부전극 및 상부전극상에 반도체 및/또는 절연체로 이루어진 제1물질층을 구비하는 것을 특징으로 한다. 따라서, 캐패시터의 상부전극 위에 반도체층 또는 저항체층을 삽입함으로써, 캐패시터 특성의 열화없이 반도체층 또는 주변회로 영역의 저항층으로 사용할 수 있고, 상부전극과 배선층의 접착특성을 향상실킬 수 있으며, 상부전극인 백금(Pt)층과 강유전체막 사이의 향상시킬 수 있다.

Description

강유전체 커패시터를 구비하는 반도체 메모리장치 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 본 발명에 의한 강유전체 캐패시터를 구비하는 반도체 메모리장치의 단면을 도시한 것이다.

Claims (18)

  1. 반도체기판 상에 형성된 하부전극; 상기 하부전극 상에 형성된 유전체막; 상기 유전체막 상에 형성된 상부전극; 및 상기 상부전극 상에 반도체 및/또는 절연체로 이루어진 제1물질층을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 상부전극 및 하부전극은 백금(Pt), 루테늄(Ru), 이리듐(Ir), 팔라듐(Pd), 오스뮴(Os)등의 금속과 산화이리듐(IrO2), 산화백금 (platinium oxide), 산호오스뮴(Osmium oxide), 산화인듐(Indium oxdie), 인듐주석산화물(Indium Tin Oxide; ITO) 또는 산화루테늄()등의 전도성 산화물로 구성된 그룹에서 선택된 어느 하나 이상의 물질로 이루어진 것을 특징으로 하는 반도체 메모리 장치
  3. 제1항에 있어서, 상기 유전체막은 페로프스카이트 구조의 산화물, 비스무스-티타늄 산화물() 및 스트론튬-비스무스-탈륨 산화물()로 구성된 그룹에서 선택된 어느 하나로 이루어진 것을 특징으로 하는 반도체 메모리장치.
  4. 제3항에 있어서, 상기 페로프스카이트 구조의 산화물은 피.지.티(PZT), 납-티타늄 산화물(), 납-란탄-티타늄 산화물(), 바륨-티타늄 산화물(), 비스무스-티타늄 산화물(), 스트론튬-비스무스-탈륨 산화물(), 비.에스.티.(BST:) 및 에스.티.오(STO:)로 구성된 그룹에서 선택된 어느 하나인 것을 특징으로 하는 반도체 메모리장치.
  5. 제1항에 있어서, 상기 제1물질층은 5-500Ω/㎤의 면저항을 갖는 것을 특징으로 하는 반도체 메모리장치.
  6. 제5항에 있어서, 상기 제1 물질층은 폴리실리콘, 텅스텐 실리사이드(WSi), 실리콘 나이트라이드(SiN) 및 산화알류미늄()으로 구성된 그룹에서 선택된 어느 하나로 이루어진 것을 특징으로 하는 반도체 메모리장치.
  7. 제1항에 있어서, 상기 제1물질층 상에 상기 제1물질층과 배선층 사이의 반응을 방지하기 위한 제1 장벽층과, 상기 제1장벽층상에 배선층을 더 구비하는 것을 특징으로 하는 반도체 메모리장치.
  8. 제7항에 있어서, 상기 제1장벽층은 티타늄(Ti)/ 티타늄 나이트라이드(TiN)의 이중막, 이리듐(Ir), 루테늄(Ru), 산화루테늄() 및 산화이리듐() 중의 어느 하나로 이루어진 것을 특징으로 하는 반도체 메모리장치.
  9. 제8항에 있어서, 상기 상부전극과 제1물질층 사이에, 상기 상부전극과 제1물질층의 상호 반응을 방지하기 위한 제2장벽층을 더 구비하는 것을 특징으로 하는 반도체 메모리장치.
  10. 반도체기판 상에 하부전극을 형성하는 단계; 상기 하부전극 상에 유전체막을 형성하는 단계; 상기 유전체막 상에 상부전극용 도전층을 형성하는 단계; 상기 상부전극용 도전층 및 유전체막을 패터닝하는 단계; 결과물 상에 반도체 및/또는 절연체로 이루어진 제1물질층을 형성한 후 패터닝하여 셀 영역에서는 장벽층으로 상용되고, 주변회로 영역에서는 저항층으로 사용되는 제1물질층 패턴을 형성하는 단계; 결과물 상에 층간절연막을 형성한 후, 패터닝하여 배선층과 상부전극을 연결하여 콘택홀을 형성하는 단계; 및 콘택홀이 형성된 결과물 상에 배선층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리장치의 제조방법
  11. 제10항에 있어서,상기 상부전극 및 하부전극은 백금(Pt), 루테늄(Ru), 이리듐(Ir), 팔라듐(Pd), 오스뮴(Os)등의 금속과 산화이리듐(IrO2), 산화백금 (platinium oxide), 산호오스뮴(Osmium oxide), 산화인듐(Indium oxdie), 인듐주석산화물(Indium Tin Oxide; ITO) 또는 산화루테늄()등의 전도성 산화물로 구성된 그룹에서 선택된 어느 하나 이상의 물질로 형성하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  12. 제10항에 있어서, 상기 유전체막은 페로프스카이트 구조의 산화물, 비스무스-티타늄 산화물() 및 스트론튬-비스무스-탈륨 산화물()로 구성된 그룹에서 선택된 어느 하나로 형성된 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  13. 제12항에 있어서, 상기 페로프스카이트 구조의 산화물은 피.지.티(PZT), 납-티타늄 산화물(), 납-란탄-티타늄 산화물(), 바륨-티타늄 산화물(), 비스무스-티타늄 산화물(), 스트론튬-비스무스-탈륨 산화물(), 비.에스.티.(BST:) 및 에스.티.오(STO:)로 구성된 그룹에서 선택된 어느 하나인 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  14. 제10항에 있어서, 상기 제1물질층은 5-500Ω/㎤의 면저항을 갖는 물질로 형성되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  15. 제14항에 있어서, 상기 제1 물질층은 폴리실리콘, 텅스텐 실리사이드(WSi), 실리콘 나이트라이드(SiN) 및 산화알류미늄()으로 구성된 그룹에서 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  16. 제10항에 있어서, 상기 제1물질층을 형성하는 단계 이후에, 상기 제1물질층과 배선층 사이의 반응을 방지하기 위한 제1장벽층을 상기 젭물질층 상에 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  17. 제16항에 있어서, 상기 제1장벽층은 티타늄(Ti)/티타늄 나이트라이드(TiN)의 이중막, 이리듐(Ir), 산화이리듐(), 루테늄(Ru) 및 산화루테늄()중의 어느 하나로 형성하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  18. 제10항에 있어서, 상기 제1물질층을 형성하기 전에, 상기 상부전극과 제1물질층의 상호 반응을 방지하기 위한 제2장벽층을 상기 상부전극용 도전층 상에 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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