JP3955660B2 - 強誘電体キャパシターを具備する半導体メモリ装置及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置及びその製造方法に係り、特に強誘電体を誘電体膜として用いるキャパシターを具備する半導体メモリ装置及びその製造方法に関する。
【０００２】
【従来の技術】
一般的に、半導体メモリ装置、例えばＤＲＡＭ(Dynamic Random Access Memory)は集積度の増加に伴い単位セルの面積が大幅に減少している。メモリセル面積の減少によるセルキャパシタンスの減少はメモリセルの読出能力を低下させ、ソフトエラー率を増加させる上に、低電圧における素子動作時に電力を過度に消耗する。従って、メモリセルの動作特性を低下させない程度の十分なセルキャパシタンスが確保されなければならない。
【０００３】
制限されたセル面積でメモリセルのキャパシタンスを増加させるための方法が色々と提案されつつあるが、これらは次の三つの方法に分けられる。即ち、▲１▼誘電体膜を薄膜化する方法、▲２▼キャパシターの有効面積を増加させる方法、▲３▼誘電定数の大きい物質を誘電体膜として用いる方法等である。そのうち、一番目の方法、即ち誘電体膜の厚みを１００Å以下に薄膜化する方法は、ファウラ−ノードハイム電流により素子の信頼性が低下されるので、大容量のメモリ装置に適用しにくいという短所がある。そして、二番目の方法、即ちキャパシターを３次元構造で形成する方法は工程が複雑で、高コストになる短所がある。
【０００４】
従って、最近では三番目の方法、即ち誘電率の大きい物質としてぺロブスカイト構造の酸化物からなる誘電体（以下「強誘電体」という）、例えばＰＺＴ（ＰｂＺｒＴｉＯ3）又はＢＳＴ（ＢａＳｒＴｉＯ3）系列の物質を用いて誘電体膜を形成する方法が提案されている。前記強誘電体は既存の誘電体膜として用いられたシリコン酸化膜、シリコン窒化膜又はＴａ2Ｏ5膜とは異なり自発分極現象を有し、バルク状態で数百〜１，０００程度の高誘電定数を有する。このような強誘電体を誘電体膜として用いる場合、前記誘電体膜を５００Å以上の厚みで形成しても等価酸化膜の厚みを１０Å以下に薄膜化することができるという長所がある。
【０００５】
一方、強誘電体をキャパシターの誘電体膜として用いるためには、前記誘電体膜の上下に形成される電極物質が非常に大切である。強誘電体キャパシターの電極物質としては、▲１▼電極の上にペロブスカイト構造の膜質の形成ができること、▲２▼電極と強誘電体膜の界面に低誘電体膜が生成されないこと、▲３▼シリコン又は強誘電体の構成原子の相互拡散が発生しないこと、▲４▼電極のパタニングが容易であること等が要求されている。現在、強誘電体を誘電体膜として用いるキャパシターの電極としては耐酸化性で高伝導性物質の白金（Ｐｔ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）等の白金族の貴金属類と、ＩｒＯ2又はＲｕＯ2等の伝導性酸化物が研究されている。
【０００６】
一方、酸化膜／窒化膜／酸化膜（以下「ＯＮＯ」という）構造の膜を誘電体膜として用いポリシリコンからなる電極を用いる通常のキャパシターを具備するメモリ素子では、キャパシターの上部電極を形成する物質から周辺回路領域の抵抗層を形成している。ところが、前記の白金族の貴金属類又はその酸化物からなる電極をキャパシターの上部電極として用いる強誘電体キャパシターの場合には、前記電極の抵抗が低すぎるためにキャパシターの上部電極を周辺回路領域の抵抗層として用いることができない。
【０００７】
一般に、メモリ素子に用いられる抵抗層は周辺回路領域で主に電圧発生器用、ＲＣディレー（ｄｅｌａｙ）用として用いられ、最大限に数ｋΩ程度の抵抗値が要求される。このような周辺回路領域の抵抗層は、要求される抵抗値が小さい場合にはセル領域のゲート電極用のポリシリコンを用いて形成され、要求される抵抗値が大きい場合にはキャパシターの上部電極用のポリシリコンを用いて形成される。ところが、メモリ素子が数ギガ級以上に高集積化されると、このような抵抗層の形成方法も限界に至るようになる。何故ならば、数ギガ級以上の高集積化されたメモリ素子では、ＢＳＴ又はＰＺＴのような強誘電体がキャパシターの誘電体膜として用いられ、このような強誘電体が用いられるキャパシターの電極としては前述した白金族の貴金属類と伝導性酸化物が用いられるために、十分な抵抗値を得ることが難しいからである。かつ、このような高集積メモリ素子のゲート電極構造としてはタングステンシリサイド（ＷＳｉｘ ）／ポリシリコンの積層構造又はＴｉＳｉ／ポリシリコンの積層構造等の低抵抗構造が用いられるために、十分な抵抗値を得ることが難しい。
【０００８】
次の表１は強誘電体キャパシターの電極物質と、ゲート電極物質の面抵抗を比較したものである。
【０００９】
【表１】
【００１０】
前記表１に示されたように、低抵抗構造のゲート電極又は強誘電体の上部電極は面抵抗が大変低い。従って、これらの物質を周辺回路領域の抵抗層として用いる場合、抵抗の長さが面抵抗に半比例して長くなるので、集積化に差し支える。例えば、１ｋΩの抵抗体を作る時、１００Ω／□の面抵抗を有するポリシリコンは１０μｍの長さが必要だが、 ２Ω／□の面抵抗を有するＷＳｉx／ポリシリコンは５００μｍの長さが必要なので、抵抗体が周辺回路領域の多くの部分を占めるようになる。かつ、強誘電体の上部電極として白金等を用いる場合にも、キャパシターの上部電極を周辺回路領域の抵抗層として用いることができない。
【００１１】
次に、図１乃至図４を参照して従来の技術による強誘電体キャパシターの製造方法を簡略に説明する。
【００１２】
図１は従来の一方法による強誘電体キャパシターの形成方法を説明するための断面図であり、"VLSI Technology Digest of Technical pp.149-150、三菱社、 1994年”に発表された論文を参照したものである。
【００１３】
図１によると、キャパシターはＰｔ ２／ＢＳＴ ４／Ｐｔ ６の構造からなる。ところが、前述したように白金は低い面抵抗を有するので、上部電極６を周辺回路領域の抵抗層として用いることができない。その上、上部電極の白金６とその上部に形成される配線層のアルミニウム膜８との接着特性に劣る短所がある。
【００１４】
図２は従来の他の方法による強誘電体キャパシターの製造方法を説明するための断面図であり、米国特許第５，００５，０１２号を参照したものである。
【００１５】
図２では上部電極を多層構造に形成する方法を提示しているが、図示したように、上部電極１６と配線金属層１８との間に導電性障壁層１７を介している。前記構造は図１の構造に比べて上部電極１６と配線金属層１８との接着特性を改善する効果があるが、キャパシターの上部電極を周辺回路領域の抵抗層として用いられない短所がある。図面符号１２は下部電極、１３は前記下部電極１２と誘電体膜１４との接着特性を改善し相互反応を防止するための接着／障壁層、１４は誘電体膜を示す。
【００１６】
図３は従来の更に他の方法による強誘電体キャパシターの製造方法を説明するための断面図であり、日本特願平０６−１２５０５７号を参照したものである。白金層３６と配線金属層のアルミニウム層３８との間にＴｉＮとＴｉＷのような高融点金属層３７ａを挿入してアルミニウムと白金との相互拡散が防止できるように構成されている。図面符号３２は下部電極、３４は誘電体膜を示す。
【００１７】
図４は従来の更に他の方法による強誘電体キャパシターの製造方法を説明するための断面図であり、米国特許４，９８２，３０９号を参照したものである。導電性酸化物電極３６と金属配線層３８との間にルテニウム、イリジウムのような貴金属からなる障壁層３７ｂが挿入されている。図面符号３２は下部電極、３４は誘電体膜を示す。
【００１８】
前記図３と図４を参照すると、図１及び図２の場合と同様に、キャパシターの上部電極を周辺回路領域の抵抗層として用いることができない。かつ、図３の場合、白金３６及び高融点金属層３７ａからなる上部電極層がその上に覆われたホウ素−燐を含むシリコン膜（以下「ＢＰＳＧ」という）又はドーピングされないシリコン膜（以下「ＵＳＧ」という）のようなシリコン酸化物に基づいた層間絶縁膜（図示せず）と接触するようになる。従って、キャパシターの形成後、後続工程で６００℃以上の熱処理を行うと、ＢＰＳＧとＴｉＮとが反応しストレスを招きながらキャパシターの特性が劣化される問題点がある。このように、キャパシターの形成後に熱処理によりＢＰＳＧとＴｉＮとが反応することによりキャパシターの特性が低下される問題は１９９３年ＩＥＤＭの５３−５６ページによく示されている。
【００１９】
【発明が解決しようとする課題】
本発明は前記のような問題点を解決するために案出されたものであり、上部電極層を周辺回路領域の抵抗層として使用でき、上部電極と配線層との接着特性に優れ、上部電極と層間絶縁膜とのストレスを減らしてキャパシターの特性が劣化されることを防止できる構造の半導体メモリ装置を供するにその目的がある。
【００２０】
かつ、本発明の他の目的は前記半導体メモリ装置の好適な製造方法を供することである。
【００２１】
【課題を解決するための手段】
前記目的を達成するために本発明による半導体メモリ装置は、セル領域と周辺回路領域とを備える半導体基板と、前記セル領域上に形成された下部電極と、前記下部電極上に形成された誘電体膜と、前記誘電体膜上に形成された上部電極と、前記上部電極上に形成される第１物質層と、前記周辺回路領域上に第１物質層と同一の物質で形成される抵抗層とを具備する。前記下部電極と上部電極は白金（Ｐｔ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）等の白金族金属と、酸化イリジウム、酸化白金、酸化オスミウム、酸化インジウム、インジウム錫酸化物（ＩＴＯ）、酸化ルテニウム等の伝導性酸化物からなる。
【００２２】
前記誘電体膜はＰＺＴ、ＰｂＴｉＯ3、 ＰｂＬａＴｉＯ3、ＢａＴｉＯ3、ＢＳＴ（ＢａＳｒＴｉＯ3）、 ＳＴＯ（ＳｒＴｉＯ3） のようなペロブスカイト構造の酸化物、又はＢｉ4Ｔｉ3Ｏ12、ＳｒＢｉ2Ｔａ2Ｏ9 からなる。
【００２３】
前記第１物質層は上部電極の上に形成され、周辺回路領域の抵抗として使用できるように所定の５〜５００Ω／□の面抵抗を有する物質層からなる。
【００２４】
前記第１物質層上に、前記第１物質層と配線層との反応を防止するための第１障壁層と、前記第１障壁層上に形成された配線層を更に具備することができる。かつ、前記上部電極と第１物質層との間に、前記上部電極と第１物質層との相互反応を防止するための第２障壁層を更に具備することができる。
【００２５】
前記他の目的を達成するために本発明による半導体メモリ装置の製造方法は、セル領域と周辺回路領域とを半導体基板上の前記セル領域上に下部電極を形成する段階と、前記下部電極上に誘電体膜を形成する段階と、前記誘電体膜上に上部電極用の導電層を形成する段階と、前記上部電極用の導電層及び誘電体膜をパタニングして、前記下部電極上に順に積層された誘電体膜パターンと上部電極を形成する段階と、前記上部電極及び前記周辺回路領域上に第１物質層を形成する段階と、前記第１物質層をパタニングして、前記上部電極上に第１物質層パターンを形成し、前記周辺回路領域上に抵抗層を形成する段階と、結果物上に層間絶縁膜を形成する段階と、前記層間絶縁膜をパタニングして配線層と上部電極とを連結するコンタクトホールを形成する段階と、前記コンタクトホールを介して前記上部電極と電気的に接続された配線層を形成する段階とを含むことを特徴とする。
【００２６】
前記上部電極及び下部電極は白金（Ｐｔ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）等の白金族の金属と、酸化イリジウム、酸化白金、酸化オスミウム、酸化インジウム、インジウム錫酸化物（ＩＴＯ）、酸化ルテニウム等の伝導性酸化物から構成された群より選択された何れか一つ以上の物質から形成する。
【００２７】
前記誘電体膜はＰＺＴ、 ＰｂＴｉＯ3、ＰｂＬａＴｉＯ3、ＢａＴｉＯ3、ＢＳＴ（ＢａＳｒＴｉＯ3）、 ＳＴＯ（ＳｒＴｉＯ3） のようなペロブスカイト構造の酸化物、又はＢｉ4Ｔｉ3Ｏ12、ＳｒＢｉ2Ｔａ2Ｏ9 から形成される。
【００２８】
前記第１物質層は５〜５００Ω／□の面抵抗を有する物質層であり、ポリシリコン、タングステンシリサイド（以下、「ＷＳｉｘ 」と称する）、チタンシリコンナイトライド（以下、「ＴｉＳｉxＮy 」と称する）、タンタルシリコンナイトライド（以下、「ＴａＳｉxＮx 」と称する）、ＳｉＮ、チタンアルミニウムナイトライド（以下、「ＴｉxＡｌyＮz 」と称する）、Ａｌ2Ｏ3からなる群より選択された何れか一つから形成される。
【００２９】
本発明によると、キャパシターの上部電極の上に半導体層又は絶縁層を挿入することにより、キャパシター特性が劣化されず半導体層又は絶縁体層を周辺回路領域の抵抗層として用いることができる。かつ、上部電極と配線層との接着特性が向上され、上部電極の白金層と強誘電体膜との接着特性が向上される。
【００３０】
【発明の実施の形態】
以下、本発明を添付した図面に基づき更に詳細に説明する。
【００３１】
図５は本発明の一実施例による強誘電体キャパシターを具備する半導体メモリ装置を示した断面図である。
【００３２】
参照符号４０は半導体基板、４２は活性領域と非活性領域を限定するフィールド酸化膜、４４は酸化膜、窒化膜又はＯＮＯ構造のゲート絶縁膜、４６はポリシリコン又はポリサイド構造のゲート、４８はトランジスタのドレイン（図示せず）と接続されたビットライン、５０、６４は層間絶縁膜、５２はキャパシターの下部電極とトランジスタのソース（図示せず）とを連結するプラグ、５４はキャパシターの下部電極、５６は誘電体膜、５８はキャパシターの上部電極、６２ａは半導体又は絶縁体からなる第１物質層、６２ｂは半導体又は絶縁体からなる周辺回路領域の抵抗層、６８は障壁層、７０は配線層、７２は保護膜を示す。
【００３３】
半導体基板上に下部電極５４、誘電体膜５６及び上部電極５８を具備する強誘電体キャパシターが形成されている。前記上部電極５８及び下部電極５４は白金（Ｐｔ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）等の白金族の金属と、二酸化イリジウム（ＩｒＯ2）、 一酸化白金（ＰｔＯ）、二酸化オスミウム（ＯｓＯ2）、三二酸化インジウム（Ｉｎ2Ｏ3）、インジウム錫酸化物（ＩＴＯ）、二酸化ルテニウム（ＲｕＯ2）等の伝導性酸化物からなる群より選択された何れか一つ以上の物質から形成されている。
【００３４】
かつ、前記誘電体膜５６はＰＺＴ、ＰｂＴｉＯ3、ＰｂＬａＴｉＯ3、ＢａＴｉＯ3、ＢＳＴ（ＢａＳｒＴｉＯ3）、 ＳＴＯ（ＳｒＴｉＯ3）のようなペロブスカイト構造の酸化物、又はＢｉ4Ｔｉ3Ｏ12、ＳｒＢｉ2Ｔａ2Ｏ9 からなる群より選択された何れか一つから形成されている。
【００３５】
前記上部電極５８上には配線層と上部電極との接着特性を向上させ、周辺回路領域の抵抗層として使用できる物質として、５〜５００Ω／□程度の面抵抗を有する半導体又は絶縁体からなる第１物質層６２ａ、６２ｂが形成されている。望ましくは、前記第１物質層６２ａ、６２ｂは ポリシリコン、ＷＳｉxのような半導体と、ＴｉＳｉxＮy、ＴａＳｉxＮx、ＳｉＮ、ＴｉxＡｌyＮz、Ａｌ2Ｏ3 のような絶縁体からなる群より選択された何れか一つから形成される。
【００３６】
前記第１物質層６２ａ、６２ｂがポリシリコン又はシリサイドのような半導体から形成される場合には、セル領域の前記配線層７０と第１物質層とを連結させるためのコンタクトホールが第１物質層６２ａの表面上に直接形成されることもできる。この際、前記第１物質層６２ａと配線層７０との反応を防止しオーミックを形成するために、図示したように第１障壁層６８を更に具備することが望ましい。この際、前記第１障壁層６８はＴｉ／ＴｉＮの二重膜、ＴｉＳｉxＮy、ＴａＳｉxＮx、Ｒｕ、Ｉｒ、ＩｒＯ2、ＲｕＯ2のうち何れか一つから形成される。
【００３７】
かつ、図９のように、セル領域の上部電極７４と第１物質層６２ａとの間に、前記上部電極と第１物質層との相互反応を防止するための第２障壁層７６を更に具備することもできる。前記第２障壁層７６は前記第１障壁層と同一な物質から形成できる。
【００３８】
図１０は上部電極５８と配線層７０の間に形成される第１物質層７８ａ、７８ｂを形成する物質としてポリシリコンのような半導体の代りに絶縁体を用いられることを示している。
【００３９】
本発明による半導体メモリ装置によると、強誘電体キャパシターの上部電極と配線層との間に、周辺回路領域の抵抗層として使用できる程度の比抵抗を有する半導体又は絶縁体から構成された第１物質層を具備することにより、配線層とキャパシターの上部電極との接着特性を改善することができ、前記第１物質層で周辺回路領域の抵抗層を形成することができる。
【００４０】
第１実施例
図６Ａ乃至図８Ｇは本発明の第１実施例による半導体メモリ装置の製造方法を説明するために工程の手順に応じて示した断面図である。
【００４１】
図６Ａはトランジスタ及びコンタクトホールを形成する段階を示している。
【００４２】
この段階は、半導体基板を活性領域と非活性領域とに分ける素子分離膜を形成する工程、前記半導体基板の活性領域にトランジスタを形成する工程、前記トランジスタのドレインと接続されるビットラインを形成する工程、結果物上に層間絶縁膜を形成する工程、トランジスタのソースとキャパシターの下部電極とを連結するプラグ(plug)を形成する工程の手順で施される。
【００４３】
詳しく説明すると、まず半導体基板４０上に選択的酸化方法（以下「ＬＯＣＯＳ」という）のような通常の素子分離工程を適用してフィールド酸化膜４２を形成した後、ゲート絶縁膜４４、ゲート電極４６及びソース／ドレイン（図示せず）を具備するトランジスタを通常の方法により形成する。次いで、前記トランジスタのドレインと接触するビットライン４８を形成した後、結果物の全面に絶縁物質を蒸着し、平坦化して層間絶縁膜５０を形成する。次に、前記層間絶縁膜５０を部分的に蝕刻してコンタクトホールを形成した後、前記コンタクトホールを導電物質で埋め込むことにより、トランジスタのソースとキャパシターの下部電極とを連結するプラグ５２が形成される。
【００４４】
図６Ｂはキャパシターの下部電極５４を形成する段階を示したものである。
【００４５】
この段階は白金族の金属又は伝導性酸化物を蒸着して導電層を形成する工程及び前記導電層をパタニングする工程の手順で施される。
【００４６】
詳しく説明すると、プラグ５２の形成された結果物上にキャパシターの下部電極を形成するための導電物質を１００〜３，０００Å程度の厚みで蒸着して導電層を形成した後、通常の写真蝕刻工程を用いて前記導電層をパタニングすることによりキャパシタの下部電極５４を形成する。
【００４７】
前記キャパシターの下部電極５４を形成するための物質としては、高伝導性で耐酸化性の導電物質、即ち白金（Ｐｔ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、 二酸化イリジウム（ＩｒＯ2）、一酸化白金（ＰｔＯ）、二酸化オスミウム（ＯｓＯ2）、 三二酸化インジウム（Ｉｎ2Ｏ3）、インジウム錫酸化物（ＩＴＯ）、 二酸化ルテニウム（ＲｕＯ2）のうち何れか一つの物質又はこれらの物質を組み合わせて用いる。
【００４８】
前記電極物質の蒸着方法としては、スパッタ(sputtering)又は化学気相蒸着（ＣＶＤ）方法を用いることが望ましい。例えば、白金系の金属を蒸着する場合、前記金属をターゲットとして常温〜５００℃の基板温度と１〜１０ｍＴｏｒｒのチャンバ圧力を保ってアルゴン（Ａｒ）雰囲気下でスパッタ方法にて蒸着する。白金系金属の酸化物を蒸着する場合、白金系の金属をターゲットとして１〜１０ｍＴｏｒｒのチャンバ圧力を保ち、アルゴン（Ａｒ）ガスに５〜５０％程度の酸素（Ｏ2） を混ぜ合わせたガス雰囲気でＲＦスパッタ又は反応性スパッタ方法にて蒸着する。かつ、ＣＶＤ方法にて白金を蒸着する場合には、白金−（Ｐｔ−ＨＦＡ）2を白金ソースとして、 １００〜５００℃の基板温度と１０ｍＴｏｒｒ〜１０Ｔｏｒｒの圧力下で１００〜１，０００ｓｃｃｍのアルゴン（Ａｒ）を運搬ガスとして流す。
【００４９】
図６Ｃはキャパシターの誘電体膜５６及び上部電極用の導電層５８を形成する段階を示したものである。
【００５０】
この段階は、図６Ｂの結果物上に強誘電体を蒸着して誘電体膜を形成する工程及び前記誘電体膜上に白金系又は白金系の酸化物を蒸着して導電層を形成する工程の手順で施される。
【００５１】
詳しく説明すると、キャパシターの下部電極の形成された結果物上にＰＺＴのような強誘電体をスパッタ又はＣＶＤ方法にて蒸着して誘電体膜５６を形成する。次に、前記誘電体膜上に下部電極５４を形成した物質、即ち白金系又は伝導性酸化物を前記下部電極５４を形成した方法と同一な方法にて蒸着して上部電極用の導電層５８を形成する。
【００５２】
前記誘電体膜５６を形成するための物質としては、 ＰＺＴ、ＰｂＴｉＯ3、ＰｂＬａＴｉＯ3、ＢａＴｉＯ3、ＢＳＴ（ＢａＳｒＴｉＯ3）、 ＳＴＯ（ＳｒＴｉＯ3）等のペロブスカイト構造の酸化物、又はＢｉ4Ｔｉ3Ｏ12、 ＳｒＢｉ2Ｔａ2Ｏ9 からなる群より選択された何れか一つを用いることができる。
【００５３】
例えば、前記ＢＳＴをスパッタ方法にて蒸着する場合、ＢＳＴターゲットを用いて５５０〜６５０℃の基板温度と１〜１０ｍＴｏｒｒのチャンバ圧力を保ち、アルゴン（Ａｒ）ガスと酸素（Ｏ2）ガスが含まれた雰囲気で蒸着する。 かつ、ＣＶＤ方法にて蒸着する場合には、ＣＶＤソースとしてＢａ（ＤＰＭ）2、 Ｓｒ（ＤＰＭ）2、Ｔｉ（ＤＰＭ）2を主成分として用い、酸化ガスとしては酸素（Ｏ2）にＮ2Ｏが１０〜５０％程度含まれたソースを運搬ガスのアルゴンに混ぜて基板温度５５０〜８００℃、チャンバ圧力０．１〜１０Ｔｏｒｒで保たれたチャンバの中に流す。
【００５４】
図７Ｄは上部電極用の導電層５８をパタニングするための写真蝕刻工程の段階を示したものである。
【００５５】
この段階は、前記上部電極層用の導電層上にフォトレジストパターンを形成する工程及び前記上部電極用の導電層及び誘電体膜をパタニングする工程の手順で施される。
【００５６】
詳しく説明すると、上部電極用の導電層５８の形成された結果物上にマスク層を形成するための物質、例えばフォトレジストを０．５〜５μｍ程度の厚みでスピン塗布した後、露光及び現像工程を経て周辺回路領域の前記上部電極用の導電層５８を露出させるフォトレジストパターン６０を形成する。
【００５７】
次に、前記フォトレジストパターン６０を蝕刻マスクとして周辺回路領域の前記上部電極用の導電層５８及び誘電体膜５６を蝕刻する。この際、前記上部電極用の導電層５８は湿式又は乾式の蝕刻方法を用いて蝕刻することができる。例えば、湿式蝕刻の場合には王水をエッチング液として用い、乾式蝕刻の場合には酸素ガス（Ｏ2）と塩素ガス（Ｃｌ2）の混合ガスをエッチング液として用いることができる。
【００５８】
図７Ｅは第１物質層６２を形成する段階を示したものである。
【００５９】
この段階は、前記フォトレジストパターンを取り除く工程及び結果物上にポリシリコンを蒸着する工程により施される。
【００６０】
詳しく説明すると、前記フォトレジストパターンを取り除き洗浄工程を経た後、セル領域及び周辺回路領域の結果物の全面に、周辺回路領域の抵抗層として使用できる物質として所定の半導体又は絶縁体、例えばポリシリコンを蒸着する。前記蒸着されたポリシリコンは、セル領域では上部電極と配線層との接着特性を改善するための障壁層として用いられ、周辺回路領域では抵抗層として用いられる。
【００６１】
前記第１物質層６２としてポリシリコン膜は、例えばＳｉＨ4又はＳｉＨ2Ｃｌ2をソースとして用い、ＰＨ3の添加されたドープ剤ソースをチャンバ内に流し、基板温度は５５０〜７５０℃の温度でＣＶＤ方法にて蒸着して形成される。
【００６２】
前記ポリシリコン膜６２の厚み及びドーピング濃度は前記ポリシリコン膜の面抵抗が周辺回路領域の抵抗値として要求される面抵抗（Ｒｓ）、例えば５０〜２００Ω／□程度になるように適宜に調節する。本発明の望ましい実施例によると、前記ポリシリコン膜の厚みは１００〜３，０００Å程度が望ましく、その厚みで前記の面抵抗値を得られるようにポリシリコン膜のドーピング濃度を調節する。前記ポリシリコン膜のドーピング濃度を調節する方法としては、ＣＶＤ工程のうちドープ剤をチャンバ内に添加することによりドーピングの濃度を調節する方法と、ドーピングされないポリシリコンを蒸着した後、通常のイオン注入又は拡散を行う方法とが挙げられる。
【００６３】
前記ポリシリコン膜６２の代りに、ＷＳｉx 又はＴｉＳｉxＮy、ＴａＳｉxＮx、ＳｉＮ、ＴｉxＡｌyＮz、Ａｌ2Ｏ3 のような絶縁膜を用いることもできる。
【００６４】
図８Ｆは層間絶縁膜６４及びコンタクトホールを形成する段階を示したものである。
【００６５】
この段階は、前記ポリシリコン膜をパタニングする工程、結果物上に絶縁物質を蒸着して層間絶縁膜を形成する工程、前記層間絶縁膜を蝕刻してキャパシターの上部電極と配線層とを連結するコンタクトホールを形成する工程の手順で施される。
【００６６】
詳しく説明すると、通常の写真蝕刻工程を用いて前記第１物質層をパタニングすることにより、セル領域ではキャパシターの上部電極５８と配線層との接着層を向上させる障壁層６２ａとして用いられ、周辺回路領域では所定の抵抗値を有する抵抗層６２ｂとして用いられる第１物質層パターンを形成する。次いで、結果物上にＢＰＳＧ、ＰＳＧ、ＳＧ、ＳＯＧ及びＵＳＧのうち何れか一つの物質又は一つ以上の物質を組み合わせたものを所定の厚み、例えば２，０００〜１０，０００Å程度の厚みで蒸着して層間絶縁膜６４を形成する。
【００６７】
次に、通常の写真蝕刻工程を用いて前記層間絶縁膜６４を部分的に蝕刻することにより、キャパシターの上部電極と配線層とを連結するコンタクトホール６６を形成する。この際、前記コンタクトホール６６は図示されたように、第１物質層６２ａの表面が露出されるように形成することもでき、前記第１物質層下部の上部電極層５８の表面が露出されるように形成することもできる。
【００６８】
図８Ｇは障壁層６８、配線層７０及び保護膜７２を形成する段階を示したものである。
【００６９】
この段階は、コンタクトホールの形成された結果物上に障壁層６８を形成する工程、結果物上に配線金属を蒸着して配線層７０を形成する工程、前記配線層及び障壁層をパタニングする工程、結果物上に保護膜７２を形成する工程により施される。
【００７０】
詳しく説明すると、コンタクトホールの形成された結果物上にＴｉ／ＴｉＮの二重膜、ＴｉＳｉxＮy、ＴａＳｉxＮx、Ｒｕ、Ｉｒ、ＩｒＯ2、又はＲｕＯ2のうち何れか一つの物質を１００〜１，０００Å程度の厚みで蒸着して前記第１物質層６２ａと配線層との相互拡散を防止し、前記第１物質層６２ａと配線層との間にオームコンタクトを形成するための障壁層６８を形成する。次いで、結果物上に配線金属、例えばアルミニウム７０を３，０００〜１０，０００Å程度の厚みで蒸着した後、通常の写真蝕刻工程を用いて前記障壁層６８及び配線層７０をパタニングする。引き続き、通常のＤＲＡＭの製造工程を用いて保護膜７２の形成工程及びその後の工程を施す。
【００７１】
以上、本発明の第１実施例によると、強誘電体キャパシターの上部電極層上に周辺回路領域の抵抗層を蒸着することにより、周辺回路領域の抵抗層をキャパシターの形成と同時に形成することができ、上部電極層と配線層との接着特性を向上させて素子の信頼性が向上される。
【００７２】
かつ、本実施例で用いた第１物質層は後に蒸着される層間絶縁膜との反応によるストレスを発生させる問題を解決することができる。これに対して、従来技術でＴｉ、ＴｉＮ等を接着層として用いる時には前述したようにＴｉＮがＢＰＳＧと反応を起こしてストレスを招きキャパシターが劣化される問題点がある。
【００７３】
第２実施例
図９は本発明の第２実施例による強誘電体キャパシターを具備する半導体メモリ装置の製造方法を説明するための断面図である。本発明の第１実施例と同一な物質層に対しては同一な参照符号を用いることにする。
【００７４】
本発明の第２実施例はキャパシターの上部電極と第１物質層との相互拡散等の反応を防止するに好適であり、特に上部電極を白金から形成する場合に当たる。
【００７５】
第２実施例は、白金からなる上部電極層７４上に第１障壁層を形成する工程、前記第１障壁層上に第１物質層を形成する工程、写真工程により周辺回路領域の第１物質層を露出させる工程、前記第１物質層、第１障壁層及び上部電極層をパタニングする工程の手順で施される。
【００７６】
詳しく説明すると、本発明の第１実施例と同一な方法にて上部電極用導電層にて白金層７４を形成する。次に、前記白金層７４と第１物質層から形成されるポリシリコン膜６２ａとの相互反応を防止するために前記白金層７４上に、白金（Ｐｔ）とポリシリコンとの反応を防止する物質、例えばＴｉ／ＴｉＮの二重膜、ＴｉＳｉxＮy、ＴａＳｉxＮx、Ｒｕ、Ｉｒ、ＩｒＯ2、ＲｕＯ2のうち何れか一つの物質を、例えばスパッタ方法にて１００〜１，０００Å程度の厚みで蒸着することにより、第２障壁層７６を形成する。かつ、後続されるポリシリコン膜の形成工程、上部電極層のパタニング工程、コンタクトホールの形成工程は本発明の第１実施例と同一な方法により施されるので、図示及び説明を省略することにする。
【００７７】
本発明の第２実施例による強誘電体キャパシターの製造方法によると、強誘電体キャパシターの上部電極層上に周辺回路領域の抵抗層として用いられる第１物質層を蒸着することは勿論、前記第１物質層と上部電極層との相互反応を防止するための障壁層を形成することにより、素子の信頼性を更に向上させることができる。
【００７８】
第３実施例
図１０は本発明の第３実施例による半導体メモリ装置の製造方法を説明するための断面図である。本発明の第１実施例及び第２実施例と同一な物質層に対しては同一な参照符号を用いることにする。
【００７９】
本発明の第３実施例は、上部電極５８と配線層７０との間に形成される第１物質層７８ａ、７８ｂを形成する物質として、ポリシリコンのような半導体の代りに絶縁体を用いる場合に適用される。この際、用いられる絶縁体としてはＳｉＯ2、Ａｌ2Ｏ3、ＳｉＮ、ＴｉＳｉxＮy、ＴａＳｉxＮx、ＴｉxＡｌyＮz等があり、これらの製造工程は本発明の第１実施例と同一な方法により施されるので説明を省略することにする。但し、半導体の代りに絶縁体を用いる場合には、図１０に示されたように、セル領域で配線層６８、７０と上部電極５８とを連結するためのコンタクトホールを形成する時、前記絶縁体層７８ａまで蝕刻して上部電極５８の表面が露出されるように形成しなければならない。
【００８０】
本発明は前記実施例に限られず、本発明が属した技術的思想内で当分野において通常の知識を有する者により多くの変形が可能であることは明白である。
【００８１】
【発明の効果】
以上、本発明による強誘電体キャパシターを具備する半導体メモリ装置及びその製造方法によると、キャパシターの上部電極上に半導体層又は絶縁体層を挿入することにより、
１）キャパシター特性が劣化されることなく、半導体層又は絶縁体層を周辺回路領域の抵抗層として用いられる。
【００８２】
２）上部電極と配線層との接着特性を向上させることができる。
【００８３】
３）上部電極と誘電体膜との接着特性を向上させることができる。
【００８４】
４）層間絶縁膜と反応してストレスを招かない膜質を電極と層間絶縁膜の間に挿入することにより、後続工程におけるキャパシターの劣化を防止することができる。
【図面の簡単な説明】
【図１】 従来の一方法による強誘電体キャパシターの形成方法を説明するための断面図である。
【図２】 従来の二番目の方法による強誘電体キャパシターの形成方法を説明するための断面図である。
【図３】 従来の三番目の方法による強誘電体キャパシターの製造方法を説明するための断面図である。
【図４】 従来の四番目の方法による強誘電体キャパシターの製造方法を説明するための断面図である。
【図５】 本発明による強誘電体キャパシターを具備する半導体メモリ装置を示した断面図である。
【図６】 本発明の第１実施例による半導体メモリ装置の製造方法を順次に示した工程別断面図である。
【図７】 図６に続く工程別断面図である。
【図８】 図７に続く工程別断面図である。
【図９】 本発明の第２実施例による半導体メモリ装置の製造方法を説明するための断面図である。
【図１０】 本発明の第３実施例による半導体メモリ装置の製造方法を説明するための断面図である。
【符号の説明】
４０…半導体基板
５４…下部電極
５６…誘電体膜
５８…上部電極
６２ａ、６２ｂ、７８ａ、７８ｂ…第１物質層
６８…第１障壁層
７０…配線層
７６…第２障壁層
【発明の属する技術分野】
本発明は半導体メモリ装置及びその製造方法に係り、特に強誘電体を誘電体膜として用いるキャパシターを具備する半導体メモリ装置及びその製造方法に関する。
【０００２】
【従来の技術】
一般的に、半導体メモリ装置、例えばＤＲＡＭ(Dynamic Random Access Memory)は集積度の増加に伴い単位セルの面積が大幅に減少している。メモリセル面積の減少によるセルキャパシタンスの減少はメモリセルの読出能力を低下させ、ソフトエラー率を増加させる上に、低電圧における素子動作時に電力を過度に消耗する。従って、メモリセルの動作特性を低下させない程度の十分なセルキャパシタンスが確保されなければならない。
【０００３】
制限されたセル面積でメモリセルのキャパシタンスを増加させるための方法が色々と提案されつつあるが、これらは次の三つの方法に分けられる。即ち、▲１▼誘電体膜を薄膜化する方法、▲２▼キャパシターの有効面積を増加させる方法、▲３▼誘電定数の大きい物質を誘電体膜として用いる方法等である。そのうち、一番目の方法、即ち誘電体膜の厚みを１００Å以下に薄膜化する方法は、ファウラ−ノードハイム電流により素子の信頼性が低下されるので、大容量のメモリ装置に適用しにくいという短所がある。そして、二番目の方法、即ちキャパシターを３次元構造で形成する方法は工程が複雑で、高コストになる短所がある。
【０００４】
従って、最近では三番目の方法、即ち誘電率の大きい物質としてぺロブスカイト構造の酸化物からなる誘電体（以下「強誘電体」という）、例えばＰＺＴ（ＰｂＺｒＴｉＯ3）又はＢＳＴ（ＢａＳｒＴｉＯ3）系列の物質を用いて誘電体膜を形成する方法が提案されている。前記強誘電体は既存の誘電体膜として用いられたシリコン酸化膜、シリコン窒化膜又はＴａ2Ｏ5膜とは異なり自発分極現象を有し、バルク状態で数百〜１，０００程度の高誘電定数を有する。このような強誘電体を誘電体膜として用いる場合、前記誘電体膜を５００Å以上の厚みで形成しても等価酸化膜の厚みを１０Å以下に薄膜化することができるという長所がある。
【０００５】
一方、強誘電体をキャパシターの誘電体膜として用いるためには、前記誘電体膜の上下に形成される電極物質が非常に大切である。強誘電体キャパシターの電極物質としては、▲１▼電極の上にペロブスカイト構造の膜質の形成ができること、▲２▼電極と強誘電体膜の界面に低誘電体膜が生成されないこと、▲３▼シリコン又は強誘電体の構成原子の相互拡散が発生しないこと、▲４▼電極のパタニングが容易であること等が要求されている。現在、強誘電体を誘電体膜として用いるキャパシターの電極としては耐酸化性で高伝導性物質の白金（Ｐｔ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）等の白金族の貴金属類と、ＩｒＯ2又はＲｕＯ2等の伝導性酸化物が研究されている。
【０００６】
一方、酸化膜／窒化膜／酸化膜（以下「ＯＮＯ」という）構造の膜を誘電体膜として用いポリシリコンからなる電極を用いる通常のキャパシターを具備するメモリ素子では、キャパシターの上部電極を形成する物質から周辺回路領域の抵抗層を形成している。ところが、前記の白金族の貴金属類又はその酸化物からなる電極をキャパシターの上部電極として用いる強誘電体キャパシターの場合には、前記電極の抵抗が低すぎるためにキャパシターの上部電極を周辺回路領域の抵抗層として用いることができない。
【０００７】
一般に、メモリ素子に用いられる抵抗層は周辺回路領域で主に電圧発生器用、ＲＣディレー（ｄｅｌａｙ）用として用いられ、最大限に数ｋΩ程度の抵抗値が要求される。このような周辺回路領域の抵抗層は、要求される抵抗値が小さい場合にはセル領域のゲート電極用のポリシリコンを用いて形成され、要求される抵抗値が大きい場合にはキャパシターの上部電極用のポリシリコンを用いて形成される。ところが、メモリ素子が数ギガ級以上に高集積化されると、このような抵抗層の形成方法も限界に至るようになる。何故ならば、数ギガ級以上の高集積化されたメモリ素子では、ＢＳＴ又はＰＺＴのような強誘電体がキャパシターの誘電体膜として用いられ、このような強誘電体が用いられるキャパシターの電極としては前述した白金族の貴金属類と伝導性酸化物が用いられるために、十分な抵抗値を得ることが難しいからである。かつ、このような高集積メモリ素子のゲート電極構造としてはタングステンシリサイド（ＷＳｉｘ ）／ポリシリコンの積層構造又はＴｉＳｉ／ポリシリコンの積層構造等の低抵抗構造が用いられるために、十分な抵抗値を得ることが難しい。
【０００８】
次の表１は強誘電体キャパシターの電極物質と、ゲート電極物質の面抵抗を比較したものである。
【０００９】
【表１】
前記表１に示されたように、低抵抗構造のゲート電極又は強誘電体の上部電極は面抵抗が大変低い。従って、これらの物質を周辺回路領域の抵抗層として用いる場合、抵抗の長さが面抵抗に半比例して長くなるので、集積化に差し支える。例えば、１ｋΩの抵抗体を作る時、１００Ω／□の面抵抗を有するポリシリコンは１０μｍの長さが必要だが、 ２Ω／□の面抵抗を有するＷＳｉx／ポリシリコンは５００μｍの長さが必要なので、抵抗体が周辺回路領域の多くの部分を占めるようになる。かつ、強誘電体の上部電極として白金等を用いる場合にも、キャパシターの上部電極を周辺回路領域の抵抗層として用いることができない。
【００１１】
次に、図１乃至図４を参照して従来の技術による強誘電体キャパシターの製造方法を簡略に説明する。
【００１２】
図１は従来の一方法による強誘電体キャパシターの形成方法を説明するための断面図であり、"VLSI Technology Digest of Technical pp.149-150、三菱社、 1994年”に発表された論文を参照したものである。
【００１３】
図１によると、キャパシターはＰｔ ２／ＢＳＴ ４／Ｐｔ ６の構造からなる。ところが、前述したように白金は低い面抵抗を有するので、上部電極６を周辺回路領域の抵抗層として用いることができない。その上、上部電極の白金６とその上部に形成される配線層のアルミニウム膜８との接着特性に劣る短所がある。
【００１４】
図２は従来の他の方法による強誘電体キャパシターの製造方法を説明するための断面図であり、米国特許第５，００５，０１２号を参照したものである。
【００１５】
図２では上部電極を多層構造に形成する方法を提示しているが、図示したように、上部電極１６と配線金属層１８との間に導電性障壁層１７を介している。前記構造は図１の構造に比べて上部電極１６と配線金属層１８との接着特性を改善する効果があるが、キャパシターの上部電極を周辺回路領域の抵抗層として用いられない短所がある。図面符号１２は下部電極、１３は前記下部電極１２と誘電体膜１４との接着特性を改善し相互反応を防止するための接着／障壁層、１４は誘電体膜を示す。
【００１６】
図３は従来の更に他の方法による強誘電体キャパシターの製造方法を説明するための断面図であり、日本特願平０６−１２５０５７号を参照したものである。白金層３６と配線金属層のアルミニウム層３８との間にＴｉＮとＴｉＷのような高融点金属層３７ａを挿入してアルミニウムと白金との相互拡散が防止できるように構成されている。図面符号３２は下部電極、３４は誘電体膜を示す。
【００１７】
図４は従来の更に他の方法による強誘電体キャパシターの製造方法を説明するための断面図であり、米国特許４，９８２，３０９号を参照したものである。導電性酸化物電極３６と金属配線層３８との間にルテニウム、イリジウムのような貴金属からなる障壁層３７ｂが挿入されている。図面符号３２は下部電極、３４は誘電体膜を示す。
【００１８】
前記図３と図４を参照すると、図１及び図２の場合と同様に、キャパシターの上部電極を周辺回路領域の抵抗層として用いることができない。かつ、図３の場合、白金３６及び高融点金属層３７ａからなる上部電極層がその上に覆われたホウ素−燐を含むシリコン膜（以下「ＢＰＳＧ」という）又はドーピングされないシリコン膜（以下「ＵＳＧ」という）のようなシリコン酸化物に基づいた層間絶縁膜（図示せず）と接触するようになる。従って、キャパシターの形成後、後続工程で６００℃以上の熱処理を行うと、ＢＰＳＧとＴｉＮとが反応しストレスを招きながらキャパシターの特性が劣化される問題点がある。このように、キャパシターの形成後に熱処理によりＢＰＳＧとＴｉＮとが反応することによりキャパシターの特性が低下される問題は１９９３年ＩＥＤＭの５３−５６ページによく示されている。
【００１９】
【発明が解決しようとする課題】
本発明は前記のような問題点を解決するために案出されたものであり、上部電極層を周辺回路領域の抵抗層として使用でき、上部電極と配線層との接着特性に優れ、上部電極と層間絶縁膜とのストレスを減らしてキャパシターの特性が劣化されることを防止できる構造の半導体メモリ装置を供するにその目的がある。
【００２０】
かつ、本発明の他の目的は前記半導体メモリ装置の好適な製造方法を供することである。
【００２１】
【課題を解決するための手段】
前記目的を達成するために本発明による半導体メモリ装置は、セル領域と周辺回路領域とを備える半導体基板と、前記セル領域上に形成された下部電極と、前記下部電極上に形成された誘電体膜と、前記誘電体膜上に形成された上部電極と、前記上部電極上に形成される第１物質層と、前記周辺回路領域上に第１物質層と同一の物質で形成される抵抗層とを具備する。前記下部電極と上部電極は白金（Ｐｔ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）等の白金族金属と、酸化イリジウム、酸化白金、酸化オスミウム、酸化インジウム、インジウム錫酸化物（ＩＴＯ）、酸化ルテニウム等の伝導性酸化物からなる。
【００２２】
前記誘電体膜はＰＺＴ、ＰｂＴｉＯ3、 ＰｂＬａＴｉＯ3、ＢａＴｉＯ3、ＢＳＴ（ＢａＳｒＴｉＯ3）、 ＳＴＯ（ＳｒＴｉＯ3） のようなペロブスカイト構造の酸化物、又はＢｉ4Ｔｉ3Ｏ12、ＳｒＢｉ2Ｔａ2Ｏ9 からなる。
【００２３】
前記第１物質層は上部電極の上に形成され、周辺回路領域の抵抗として使用できるように所定の５〜５００Ω／□の面抵抗を有する物質層からなる。
【００２４】
前記第１物質層上に、前記第１物質層と配線層との反応を防止するための第１障壁層と、前記第１障壁層上に形成された配線層を更に具備することができる。かつ、前記上部電極と第１物質層との間に、前記上部電極と第１物質層との相互反応を防止するための第２障壁層を更に具備することができる。
【００２５】
前記他の目的を達成するために本発明による半導体メモリ装置の製造方法は、セル領域と周辺回路領域とを半導体基板上の前記セル領域上に下部電極を形成する段階と、前記下部電極上に誘電体膜を形成する段階と、前記誘電体膜上に上部電極用の導電層を形成する段階と、前記上部電極用の導電層及び誘電体膜をパタニングして、前記下部電極上に順に積層された誘電体膜パターンと上部電極を形成する段階と、前記上部電極及び前記周辺回路領域上に第１物質層を形成する段階と、前記第１物質層をパタニングして、前記上部電極上に第１物質層パターンを形成し、前記周辺回路領域上に抵抗層を形成する段階と、結果物上に層間絶縁膜を形成する段階と、前記層間絶縁膜をパタニングして配線層と上部電極とを連結するコンタクトホールを形成する段階と、前記コンタクトホールを介して前記上部電極と電気的に接続された配線層を形成する段階とを含むことを特徴とする。
【００２６】
前記上部電極及び下部電極は白金（Ｐｔ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）等の白金族の金属と、酸化イリジウム、酸化白金、酸化オスミウム、酸化インジウム、インジウム錫酸化物（ＩＴＯ）、酸化ルテニウム等の伝導性酸化物から構成された群より選択された何れか一つ以上の物質から形成する。
【００２７】
前記誘電体膜はＰＺＴ、 ＰｂＴｉＯ3、ＰｂＬａＴｉＯ3、ＢａＴｉＯ3、ＢＳＴ（ＢａＳｒＴｉＯ3）、 ＳＴＯ（ＳｒＴｉＯ3） のようなペロブスカイト構造の酸化物、又はＢｉ4Ｔｉ3Ｏ12、ＳｒＢｉ2Ｔａ2Ｏ9 から形成される。
【００２８】
前記第１物質層は５〜５００Ω／□の面抵抗を有する物質層であり、ポリシリコン、タングステンシリサイド（以下、「ＷＳｉｘ 」と称する）、チタンシリコンナイトライド（以下、「ＴｉＳｉxＮy 」と称する）、タンタルシリコンナイトライド（以下、「ＴａＳｉxＮx 」と称する）、ＳｉＮ、チタンアルミニウムナイトライド（以下、「ＴｉxＡｌyＮz 」と称する）、Ａｌ2Ｏ3からなる群より選択された何れか一つから形成される。
【００２９】
本発明によると、キャパシターの上部電極の上に半導体層又は絶縁層を挿入することにより、キャパシター特性が劣化されず半導体層又は絶縁体層を周辺回路領域の抵抗層として用いることができる。かつ、上部電極と配線層との接着特性が向上され、上部電極の白金層と強誘電体膜との接着特性が向上される。
【００３０】
【発明の実施の形態】
以下、本発明を添付した図面に基づき更に詳細に説明する。
【００３１】
図５は本発明の一実施例による強誘電体キャパシターを具備する半導体メモリ装置を示した断面図である。
【００３２】
参照符号４０は半導体基板、４２は活性領域と非活性領域を限定するフィールド酸化膜、４４は酸化膜、窒化膜又はＯＮＯ構造のゲート絶縁膜、４６はポリシリコン又はポリサイド構造のゲート、４８はトランジスタのドレイン（図示せず）と接続されたビットライン、５０、６４は層間絶縁膜、５２はキャパシターの下部電極とトランジスタのソース（図示せず）とを連結するプラグ、５４はキャパシターの下部電極、５６は誘電体膜、５８はキャパシターの上部電極、６２ａは半導体又は絶縁体からなる第１物質層、６２ｂは半導体又は絶縁体からなる周辺回路領域の抵抗層、６８は障壁層、７０は配線層、７２は保護膜を示す。
【００３３】
半導体基板上に下部電極５４、誘電体膜５６及び上部電極５８を具備する強誘電体キャパシターが形成されている。前記上部電極５８及び下部電極５４は白金（Ｐｔ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）等の白金族の金属と、二酸化イリジウム（ＩｒＯ2）、 一酸化白金（ＰｔＯ）、二酸化オスミウム（ＯｓＯ2）、三二酸化インジウム（Ｉｎ2Ｏ3）、インジウム錫酸化物（ＩＴＯ）、二酸化ルテニウム（ＲｕＯ2）等の伝導性酸化物からなる群より選択された何れか一つ以上の物質から形成されている。
【００３４】
かつ、前記誘電体膜５６はＰＺＴ、ＰｂＴｉＯ3、ＰｂＬａＴｉＯ3、ＢａＴｉＯ3、ＢＳＴ（ＢａＳｒＴｉＯ3）、 ＳＴＯ（ＳｒＴｉＯ3）のようなペロブスカイト構造の酸化物、又はＢｉ4Ｔｉ3Ｏ12、ＳｒＢｉ2Ｔａ2Ｏ9 からなる群より選択された何れか一つから形成されている。
【００３５】
前記上部電極５８上には配線層と上部電極との接着特性を向上させ、周辺回路領域の抵抗層として使用できる物質として、５〜５００Ω／□程度の面抵抗を有する半導体又は絶縁体からなる第１物質層６２ａ、６２ｂが形成されている。望ましくは、前記第１物質層６２ａ、６２ｂは ポリシリコン、ＷＳｉxのような半導体と、ＴｉＳｉxＮy、ＴａＳｉxＮx、ＳｉＮ、ＴｉxＡｌyＮz、Ａｌ2Ｏ3 のような絶縁体からなる群より選択された何れか一つから形成される。
【００３６】
前記第１物質層６２ａ、６２ｂがポリシリコン又はシリサイドのような半導体から形成される場合には、セル領域の前記配線層７０と第１物質層とを連結させるためのコンタクトホールが第１物質層６２ａの表面上に直接形成されることもできる。この際、前記第１物質層６２ａと配線層７０との反応を防止しオーミックを形成するために、図示したように第１障壁層６８を更に具備することが望ましい。この際、前記第１障壁層６８はＴｉ／ＴｉＮの二重膜、ＴｉＳｉxＮy、ＴａＳｉxＮx、Ｒｕ、Ｉｒ、ＩｒＯ2、ＲｕＯ2のうち何れか一つから形成される。
【００３７】
かつ、図９のように、セル領域の上部電極７４と第１物質層６２ａとの間に、前記上部電極と第１物質層との相互反応を防止するための第２障壁層７６を更に具備することもできる。前記第２障壁層７６は前記第１障壁層と同一な物質から形成できる。
【００３８】
図１０は上部電極５８と配線層７０の間に形成される第１物質層７８ａ、７８ｂを形成する物質としてポリシリコンのような半導体の代りに絶縁体を用いられることを示している。
【００３９】
本発明による半導体メモリ装置によると、強誘電体キャパシターの上部電極と配線層との間に、周辺回路領域の抵抗層として使用できる程度の比抵抗を有する半導体又は絶縁体から構成された第１物質層を具備することにより、配線層とキャパシターの上部電極との接着特性を改善することができ、前記第１物質層で周辺回路領域の抵抗層を形成することができる。
【００４０】
第１実施例
図６Ａ乃至図８Ｇは本発明の第１実施例による半導体メモリ装置の製造方法を説明するために工程の手順に応じて示した断面図である。
【００４１】
図６Ａはトランジスタ及びコンタクトホールを形成する段階を示している。
【００４２】
この段階は、半導体基板を活性領域と非活性領域とに分ける素子分離膜を形成する工程、前記半導体基板の活性領域にトランジスタを形成する工程、前記トランジスタのドレインと接続されるビットラインを形成する工程、結果物上に層間絶縁膜を形成する工程、トランジスタのソースとキャパシターの下部電極とを連結するプラグ(plug)を形成する工程の手順で施される。
【００４３】
詳しく説明すると、まず半導体基板４０上に選択的酸化方法（以下「ＬＯＣＯＳ」という）のような通常の素子分離工程を適用してフィールド酸化膜４２を形成した後、ゲート絶縁膜４４、ゲート電極４６及びソース／ドレイン（図示せず）を具備するトランジスタを通常の方法により形成する。次いで、前記トランジスタのドレインと接触するビットライン４８を形成した後、結果物の全面に絶縁物質を蒸着し、平坦化して層間絶縁膜５０を形成する。次に、前記層間絶縁膜５０を部分的に蝕刻してコンタクトホールを形成した後、前記コンタクトホールを導電物質で埋め込むことにより、トランジスタのソースとキャパシターの下部電極とを連結するプラグ５２が形成される。
【００４４】
図６Ｂはキャパシターの下部電極５４を形成する段階を示したものである。
【００４５】
この段階は白金族の金属又は伝導性酸化物を蒸着して導電層を形成する工程及び前記導電層をパタニングする工程の手順で施される。
【００４６】
詳しく説明すると、プラグ５２の形成された結果物上にキャパシターの下部電極を形成するための導電物質を１００〜３，０００Å程度の厚みで蒸着して導電層を形成した後、通常の写真蝕刻工程を用いて前記導電層をパタニングすることによりキャパシタの下部電極５４を形成する。
【００４７】
前記キャパシターの下部電極５４を形成するための物質としては、高伝導性で耐酸化性の導電物質、即ち白金（Ｐｔ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、 二酸化イリジウム（ＩｒＯ2）、一酸化白金（ＰｔＯ）、二酸化オスミウム（ＯｓＯ2）、 三二酸化インジウム（Ｉｎ2Ｏ3）、インジウム錫酸化物（ＩＴＯ）、 二酸化ルテニウム（ＲｕＯ2）のうち何れか一つの物質又はこれらの物質を組み合わせて用いる。
【００４８】
前記電極物質の蒸着方法としては、スパッタ(sputtering)又は化学気相蒸着（ＣＶＤ）方法を用いることが望ましい。例えば、白金系の金属を蒸着する場合、前記金属をターゲットとして常温〜５００℃の基板温度と１〜１０ｍＴｏｒｒのチャンバ圧力を保ってアルゴン（Ａｒ）雰囲気下でスパッタ方法にて蒸着する。白金系金属の酸化物を蒸着する場合、白金系の金属をターゲットとして１〜１０ｍＴｏｒｒのチャンバ圧力を保ち、アルゴン（Ａｒ）ガスに５〜５０％程度の酸素（Ｏ2） を混ぜ合わせたガス雰囲気でＲＦスパッタ又は反応性スパッタ方法にて蒸着する。かつ、ＣＶＤ方法にて白金を蒸着する場合には、白金−（Ｐｔ−ＨＦＡ）2を白金ソースとして、 １００〜５００℃の基板温度と１０ｍＴｏｒｒ〜１０Ｔｏｒｒの圧力下で１００〜１，０００ｓｃｃｍのアルゴン（Ａｒ）を運搬ガスとして流す。
【００４９】
図６Ｃはキャパシターの誘電体膜５６及び上部電極用の導電層５８を形成する段階を示したものである。
【００５０】
この段階は、図６Ｂの結果物上に強誘電体を蒸着して誘電体膜を形成する工程及び前記誘電体膜上に白金系又は白金系の酸化物を蒸着して導電層を形成する工程の手順で施される。
【００５１】
詳しく説明すると、キャパシターの下部電極の形成された結果物上にＰＺＴのような強誘電体をスパッタ又はＣＶＤ方法にて蒸着して誘電体膜５６を形成する。次に、前記誘電体膜上に下部電極５４を形成した物質、即ち白金系又は伝導性酸化物を前記下部電極５４を形成した方法と同一な方法にて蒸着して上部電極用の導電層５８を形成する。
【００５２】
前記誘電体膜５６を形成するための物質としては、 ＰＺＴ、ＰｂＴｉＯ3、ＰｂＬａＴｉＯ3、ＢａＴｉＯ3、ＢＳＴ（ＢａＳｒＴｉＯ3）、 ＳＴＯ（ＳｒＴｉＯ3）等のペロブスカイト構造の酸化物、又はＢｉ4Ｔｉ3Ｏ12、 ＳｒＢｉ2Ｔａ2Ｏ9 からなる群より選択された何れか一つを用いることができる。
【００５３】
例えば、前記ＢＳＴをスパッタ方法にて蒸着する場合、ＢＳＴターゲットを用いて５５０〜６５０℃の基板温度と１〜１０ｍＴｏｒｒのチャンバ圧力を保ち、アルゴン（Ａｒ）ガスと酸素（Ｏ2）ガスが含まれた雰囲気で蒸着する。 かつ、ＣＶＤ方法にて蒸着する場合には、ＣＶＤソースとしてＢａ（ＤＰＭ）2、 Ｓｒ（ＤＰＭ）2、Ｔｉ（ＤＰＭ）2を主成分として用い、酸化ガスとしては酸素（Ｏ2）にＮ2Ｏが１０〜５０％程度含まれたソースを運搬ガスのアルゴンに混ぜて基板温度５５０〜８００℃、チャンバ圧力０．１〜１０Ｔｏｒｒで保たれたチャンバの中に流す。
【００５４】
図７Ｄは上部電極用の導電層５８をパタニングするための写真蝕刻工程の段階を示したものである。
【００５５】
この段階は、前記上部電極層用の導電層上にフォトレジストパターンを形成する工程及び前記上部電極用の導電層及び誘電体膜をパタニングする工程の手順で施される。
【００５６】
詳しく説明すると、上部電極用の導電層５８の形成された結果物上にマスク層を形成するための物質、例えばフォトレジストを０．５〜５μｍ程度の厚みでスピン塗布した後、露光及び現像工程を経て周辺回路領域の前記上部電極用の導電層５８を露出させるフォトレジストパターン６０を形成する。
【００５７】
次に、前記フォトレジストパターン６０を蝕刻マスクとして周辺回路領域の前記上部電極用の導電層５８及び誘電体膜５６を蝕刻する。この際、前記上部電極用の導電層５８は湿式又は乾式の蝕刻方法を用いて蝕刻することができる。例えば、湿式蝕刻の場合には王水をエッチング液として用い、乾式蝕刻の場合には酸素ガス（Ｏ2）と塩素ガス（Ｃｌ2）の混合ガスをエッチング液として用いることができる。
【００５８】
図７Ｅは第１物質層６２を形成する段階を示したものである。
【００５９】
この段階は、前記フォトレジストパターンを取り除く工程及び結果物上にポリシリコンを蒸着する工程により施される。
【００６０】
詳しく説明すると、前記フォトレジストパターンを取り除き洗浄工程を経た後、セル領域及び周辺回路領域の結果物の全面に、周辺回路領域の抵抗層として使用できる物質として所定の半導体又は絶縁体、例えばポリシリコンを蒸着する。前記蒸着されたポリシリコンは、セル領域では上部電極と配線層との接着特性を改善するための障壁層として用いられ、周辺回路領域では抵抗層として用いられる。
【００６１】
前記第１物質層６２としてポリシリコン膜は、例えばＳｉＨ4又はＳｉＨ2Ｃｌ2をソースとして用い、ＰＨ3の添加されたドープ剤ソースをチャンバ内に流し、基板温度は５５０〜７５０℃の温度でＣＶＤ方法にて蒸着して形成される。
【００６２】
前記ポリシリコン膜６２の厚み及びドーピング濃度は前記ポリシリコン膜の面抵抗が周辺回路領域の抵抗値として要求される面抵抗（Ｒｓ）、例えば５０〜２００Ω／□程度になるように適宜に調節する。本発明の望ましい実施例によると、前記ポリシリコン膜の厚みは１００〜３，０００Å程度が望ましく、その厚みで前記の面抵抗値を得られるようにポリシリコン膜のドーピング濃度を調節する。前記ポリシリコン膜のドーピング濃度を調節する方法としては、ＣＶＤ工程のうちドープ剤をチャンバ内に添加することによりドーピングの濃度を調節する方法と、ドーピングされないポリシリコンを蒸着した後、通常のイオン注入又は拡散を行う方法とが挙げられる。
【００６３】
前記ポリシリコン膜６２の代りに、ＷＳｉx 又はＴｉＳｉxＮy、ＴａＳｉxＮx、ＳｉＮ、ＴｉxＡｌyＮz、Ａｌ2Ｏ3 のような絶縁膜を用いることもできる。
【００６４】
図８Ｆは層間絶縁膜６４及びコンタクトホールを形成する段階を示したものである。
【００６５】
この段階は、前記ポリシリコン膜をパタニングする工程、結果物上に絶縁物質を蒸着して層間絶縁膜を形成する工程、前記層間絶縁膜を蝕刻してキャパシターの上部電極と配線層とを連結するコンタクトホールを形成する工程の手順で施される。
【００６６】
詳しく説明すると、通常の写真蝕刻工程を用いて前記第１物質層をパタニングすることにより、セル領域ではキャパシターの上部電極５８と配線層との接着層を向上させる障壁層６２ａとして用いられ、周辺回路領域では所定の抵抗値を有する抵抗層６２ｂとして用いられる第１物質層パターンを形成する。次いで、結果物上にＢＰＳＧ、ＰＳＧ、ＳＧ、ＳＯＧ及びＵＳＧのうち何れか一つの物質又は一つ以上の物質を組み合わせたものを所定の厚み、例えば２，０００〜１０，０００Å程度の厚みで蒸着して層間絶縁膜６４を形成する。
【００６７】
次に、通常の写真蝕刻工程を用いて前記層間絶縁膜６４を部分的に蝕刻することにより、キャパシターの上部電極と配線層とを連結するコンタクトホール６６を形成する。この際、前記コンタクトホール６６は図示されたように、第１物質層６２ａの表面が露出されるように形成することもでき、前記第１物質層下部の上部電極層５８の表面が露出されるように形成することもできる。
【００６８】
図８Ｇは障壁層６８、配線層７０及び保護膜７２を形成する段階を示したものである。
【００６９】
この段階は、コンタクトホールの形成された結果物上に障壁層６８を形成する工程、結果物上に配線金属を蒸着して配線層７０を形成する工程、前記配線層及び障壁層をパタニングする工程、結果物上に保護膜７２を形成する工程により施される。
【００７０】
詳しく説明すると、コンタクトホールの形成された結果物上にＴｉ／ＴｉＮの二重膜、ＴｉＳｉxＮy、ＴａＳｉxＮx、Ｒｕ、Ｉｒ、ＩｒＯ2、又はＲｕＯ2のうち何れか一つの物質を１００〜１，０００Å程度の厚みで蒸着して前記第１物質層６２ａと配線層との相互拡散を防止し、前記第１物質層６２ａと配線層との間にオームコンタクトを形成するための障壁層６８を形成する。次いで、結果物上に配線金属、例えばアルミニウム７０を３，０００〜１０，０００Å程度の厚みで蒸着した後、通常の写真蝕刻工程を用いて前記障壁層６８及び配線層７０をパタニングする。引き続き、通常のＤＲＡＭの製造工程を用いて保護膜７２の形成工程及びその後の工程を施す。
【００７１】
以上、本発明の第１実施例によると、強誘電体キャパシターの上部電極層上に周辺回路領域の抵抗層を蒸着することにより、周辺回路領域の抵抗層をキャパシターの形成と同時に形成することができ、上部電極層と配線層との接着特性を向上させて素子の信頼性が向上される。
【００７２】
かつ、本実施例で用いた第１物質層は後に蒸着される層間絶縁膜との反応によるストレスを発生させる問題を解決することができる。これに対して、従来技術でＴｉ、ＴｉＮ等を接着層として用いる時には前述したようにＴｉＮがＢＰＳＧと反応を起こしてストレスを招きキャパシターが劣化される問題点がある。
【００７３】
第２実施例
図９は本発明の第２実施例による強誘電体キャパシターを具備する半導体メモリ装置の製造方法を説明するための断面図である。本発明の第１実施例と同一な物質層に対しては同一な参照符号を用いることにする。
【００７４】
本発明の第２実施例はキャパシターの上部電極と第１物質層との相互拡散等の反応を防止するに好適であり、特に上部電極を白金から形成する場合に当たる。
【００７５】
第２実施例は、白金からなる上部電極層７４上に第１障壁層を形成する工程、前記第１障壁層上に第１物質層を形成する工程、写真工程により周辺回路領域の第１物質層を露出させる工程、前記第１物質層、第１障壁層及び上部電極層をパタニングする工程の手順で施される。
【００７６】
詳しく説明すると、本発明の第１実施例と同一な方法にて上部電極用導電層にて白金層７４を形成する。次に、前記白金層７４と第１物質層から形成されるポリシリコン膜６２ａとの相互反応を防止するために前記白金層７４上に、白金（Ｐｔ）とポリシリコンとの反応を防止する物質、例えばＴｉ／ＴｉＮの二重膜、ＴｉＳｉxＮy、ＴａＳｉxＮx、Ｒｕ、Ｉｒ、ＩｒＯ2、ＲｕＯ2のうち何れか一つの物質を、例えばスパッタ方法にて１００〜１，０００Å程度の厚みで蒸着することにより、第２障壁層７６を形成する。かつ、後続されるポリシリコン膜の形成工程、上部電極層のパタニング工程、コンタクトホールの形成工程は本発明の第１実施例と同一な方法により施されるので、図示及び説明を省略することにする。
【００７７】
本発明の第２実施例による強誘電体キャパシターの製造方法によると、強誘電体キャパシターの上部電極層上に周辺回路領域の抵抗層として用いられる第１物質層を蒸着することは勿論、前記第１物質層と上部電極層との相互反応を防止するための障壁層を形成することにより、素子の信頼性を更に向上させることができる。
【００７８】
第３実施例
図１０は本発明の第３実施例による半導体メモリ装置の製造方法を説明するための断面図である。本発明の第１実施例及び第２実施例と同一な物質層に対しては同一な参照符号を用いることにする。
【００７９】
本発明の第３実施例は、上部電極５８と配線層７０との間に形成される第１物質層７８ａ、７８ｂを形成する物質として、ポリシリコンのような半導体の代りに絶縁体を用いる場合に適用される。この際、用いられる絶縁体としてはＳｉＯ2、Ａｌ2Ｏ3、ＳｉＮ、ＴｉＳｉxＮy、ＴａＳｉxＮx、ＴｉxＡｌyＮz等があり、これらの製造工程は本発明の第１実施例と同一な方法により施されるので説明を省略することにする。但し、半導体の代りに絶縁体を用いる場合には、図１０に示されたように、セル領域で配線層６８、７０と上部電極５８とを連結するためのコンタクトホールを形成する時、前記絶縁体層７８ａまで蝕刻して上部電極５８の表面が露出されるように形成しなければならない。
【００８０】
本発明は前記実施例に限られず、本発明が属した技術的思想内で当分野において通常の知識を有する者により多くの変形が可能であることは明白である。
【００８１】
【発明の効果】
以上、本発明による強誘電体キャパシターを具備する半導体メモリ装置及びその製造方法によると、キャパシターの上部電極上に半導体層又は絶縁体層を挿入することにより、
１）キャパシター特性が劣化されることなく、半導体層又は絶縁体層を周辺回路領域の抵抗層として用いられる。
【００８２】
２）上部電極と配線層との接着特性を向上させることができる。
【００８３】
３）上部電極と誘電体膜との接着特性を向上させることができる。
【００８４】
４）層間絶縁膜と反応してストレスを招かない膜質を電極と層間絶縁膜の間に挿入することにより、後続工程におけるキャパシターの劣化を防止することができる。
【図面の簡単な説明】
【図１】 従来の一方法による強誘電体キャパシターの形成方法を説明するための断面図である。
【図２】 従来の二番目の方法による強誘電体キャパシターの形成方法を説明するための断面図である。
【図３】 従来の三番目の方法による強誘電体キャパシターの製造方法を説明するための断面図である。
【図４】 従来の四番目の方法による強誘電体キャパシターの製造方法を説明するための断面図である。
【図５】 本発明による強誘電体キャパシターを具備する半導体メモリ装置を示した断面図である。
【図６】 本発明の第１実施例による半導体メモリ装置の製造方法を順次に示した工程別断面図である。
【図７】 図６に続く工程別断面図である。
【図８】 図７に続く工程別断面図である。
【図９】 本発明の第２実施例による半導体メモリ装置の製造方法を説明するための断面図である。
【図１０】 本発明の第３実施例による半導体メモリ装置の製造方法を説明するための断面図である。
【符号の説明】
４０…半導体基板
５４…下部電極
５６…誘電体膜
５８…上部電極
６２ａ、６２ｂ、７８ａ、７８ｂ…第１物質層
６８…第１障壁層
７０…配線層
７６…第２障壁層
Claims (24)
- セル領域と周辺回路領域とを備える半導体基板と、
前記セル領域上に形成された下部電極と、
前記下部電極上に形成された誘電体膜と、
前記誘電体膜上に形成された上部電極と、
前記上部電極上に形成される第１物質層と、
前記周辺回路領域上に第１物質層と同一の物質で形成される抵抗層と、を具備することを特徴とする半導体メモリ装置。 - 前記上部電極及び下部電極は白金族の金属及び伝導性酸化物からなる群より選択された何れか一つ以上の物質からなることを特徴とする請求項１に記載の半導体メモリ装置。
- 前記白金族の金属は白金（Ｐｔ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）からなる群より選択された何れか一つであることを特徴とする請求項２に記載の半導体メモリ装置。
- 前記伝導性酸化物は酸化イリジウム、酸化白金、酸化オスミウム、酸化インジウム、インジウム錫酸化物（ＩＴＯ）、酸化ルテニウムからなる群より選択された何れか一つであることを特徴とする請求項２に記載の半導体メモリ装置。
- 前記誘電体膜はぺロブスカイト構造の酸化物、Ｂｉ4Ｔｉ3Ｏ12、ＳｒＢｉ2Ｔａ2Ｏ9 からなる群より選択された何れか一つであることを特徴とする請求項１に記載の半導体メモリ装置。
- 前記ぺロブスカイト構造の酸化物はＰＺＴ、ＰｂＴｉＯ3、 ＰｂＬａＴｉＯ3、ＢａＴｉＯ3、ＢＳＴ（ＢａＳｒＴｉＯ3）、 ＳＴＯ（ＳｒＴｉＯ3） からなる群より選択された何れか一つであることを特徴とする請求項５に記載の半導体メモリ装置。
- 前記第１物質層は５〜５００Ω／□の面抵抗を有することを特徴とする請求項１に記載の半導体メモリ装置。
- 前記第１物質層はポリシリコン、タングステンシリサイド、チタンシリコンナイトライド、タンタルシリコンナイトライド、ＳｉＮ、チタンアルミニウムナイトライド、Ａｌ２Ｏ３からなる群より選択された何れか一つからなることを特徴とする請求項７に記載の半導体メモリ装置。
- 前記第１物質層上に、前記第１物質層と配線層との反応を防止する第１障壁層と、前記第１障壁層上に形成された配線層を更に具備することを特徴とする請求項１に記載の半導体メモリ装置。
- 前記第１障壁層はＴｉ／ＴｉＮの二重膜、チタンシリコンナイトライド、タンタルシリコンナイトライド、Ｒｕ、Ｉｒ、ＩｒＯ２、ＲｕＯ２からなる群より選択された何れか一つからなることを特徴とする請求項９に記載の半導体メモリ装置。
- 前記上部電極と第１物質層との間に前記上部電極と第１物質層の相互反応を防止するための第２障壁層を更に具備することを特徴とする請求項１乃至請求項１０のうち何れか一つに記載の半導体メモリ装置。
- 前記第２障壁層はＴｉ／ＴｉＮの二重膜、チタンシリコンナイトライド、タンタルシリコンナイトライド、Ｒｕ、Ｉｒ、ＩｒＯ２、ＲｕＯ２からなる群より選択された何れか一つからなることを特徴とする請求項１１に記載の半導体メモリ装置。
- セル領域と周辺回路領域とを備える半導体基板上の前記セル領域上に下部電極を形成する段階と、
前記下部電極上に誘電体膜を形成する段階と、
前記誘電体膜上に上部電極用の導電層を形成する段階と、
前記上部電極用の導電層及び誘電体膜をパタニングして、前記下部電極上に順に積層された誘電体膜パターンと上部電極を形成する段階と、
前記上部電極及び前記周辺回路領域上に第１物質層を形成する段階と、
前記第１物質層をパタニングして、前記上部電極上に第１物質層パターンを形成し、前記周辺回路領域上に抵抗層を形成する段階と、
結果物上に層間絶縁膜を形成する段階と、
前記層間絶縁膜をパタニングして配線層と上部電極とを連結するコンタクトホールを形成する段階と、
前記コンタクトホールを介して前記上部電極と電気的に接続された配線層を形成する段階と、を含むことを特徴とする半導体メモリ装置の製造方法。 - 前記上部電極及び下部電極は白金族の金属と伝導性酸化物とから構成された群より選択された何れか一つ以上の物質から形成されることを特徴とする請求項１３に記載の半導体メモリ装置の製造方法。
- 前記白金族の金属は白金（Ｐｔ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）からなる群より選択された何れか一つであることを特徴とする請求項１４に記載の半導体メモリ装置の製造方法。
- 前記伝導性酸化物は酸化イリジウム、酸化白金、酸化オスミウム、酸化インジウム、インジウム錫酸化物（ＩＴＯ）、酸化ルテニウムからなる群より選択された何れか一つであることを特徴とする請求項１４に記載の半導体メモリ装置の製造方法。
- 前記誘電体膜はぺロブスカイト構造の酸化物、Ｂｉ4Ｔｉ3Ｏ12、ＳｒＢｉ2Ｔａ2Ｏ9 からなる群より選択された何れか一つであることを特徴とする請求項１３に記載の半導体メモリ装置の製造方法。
- 前記ぺロブスカイト構造の酸化物はＰＺＴ、 ＰｂＴｉＯ3、ＰｂＬａＴｉＯ3、ＢａＴｉＯ3、ＢＳＴ（ＢａＳｒＴｉＯ3）、 ＳＴＯ（ＳｒＴｉＯ3） からなる群より選択された何れか一つであることを特徴とする請求項１７に記載の半導体メモリ装置の製造方法。
- 前記第１物質層は５〜５００Ω／□の面抵抗を有する物質から形成されることを特徴とする請求項１３に記載の半導体メモリ装置の製造方法。
- 前記第１物質層はポリシリコン、タングステンシリサイド、チタンシリコンナイトライド、タンタルシリコンナイトライド、ＳｉＮ、チタンアルミニウムナイトライド、Ａｌ２Ｏ３からなる群より選択された何れか一つから形成されることを特徴とする請求項１９に記載の半導体メモリ装置の製造方法。
- 前記第１物質層を形成する段階の後に、前記第１物質層と配線層との反応を防止するための第１障壁層を前記第１物質層上に形成する段階を更に具備することを特徴とする請求項１３に記載の半導体メモリ装置の製造方法。
- 前記第１障壁層はＴｉ／ＴｉＮの二重膜、チタンシリコンナイトライド、タンタルシリコンナイトライド、Ｒｕ、Ｉｒ、ＩｒＯ２、ＲｕＯ２からなる群より選択された何れか一つから形成されることを特徴とする請求項２１に記載の半導体メモリ装置の製造方法。
- 前記第１物質層を形成する前に、前記上部電極と第１物質層との相互反応を防止するための第２障壁層を前記上部電極用の導電層上に形成する段階を更に具備することを特徴とする請求項１３乃至請求項２２のうち何れか一つに記載の半導体メモリ装置の製造方法。
- 前記第２障壁層はＴｉ／ＴｉＮの二重膜、チタンシリコンナイトライド、タンタルシリコンナイトライド、Ｒｕ、Ｉｒ、ＩｒＯ２、ＲｕＯ２からなる群より選択された何れか一つからなることを特徴とする請求項２３に記載の半導体メモリ装置の製造方法。
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