JP3365150B2 - 半導体メモリ - Google Patents
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Landscapes
- Physical Vapour Deposition (AREA)
- Electrodes Of Semiconductors (AREA)
- Semiconductor Integrated Circuits (AREA)
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Description
【0001】
【産業上の利用分野】本発明は、例えばDRAM(ダイ
ナミック・ランダム・アクセス・メモリ)、FRAM
(フェロエレクトリック・ランダム・アクセス・メモ
リ)等の半導体メモリ、特に強誘電体メモリに適用して
好適な半導体メモリに係わる。
ナミック・ランダム・アクセス・メモリ)、FRAM
(フェロエレクトリック・ランダム・アクセス・メモ
リ)等の半導体メモリ、特に強誘電体メモリに適用して
好適な半導体メモリに係わる。
【0002】
【従来の技術】従来の半導体メモリ、例えば強誘電体不
揮発性メモリのFRAMは、図5にプレーナー型構造の
不揮発性メモリの一例の断面図を示すように、半導体基
板1に局部的酸化いわゆるLOCOSによって形成した
素子分離絶縁層2が形成され、これによって分離された
領域に、ソース領域5及びドレイン領域6が形成され、
これらソース及びドレイン両領域5、6間上にSiO2
等のゲート絶縁膜3を介してゲート電極4が形成された
MISトランジスタ(絶縁ゲート型電界効果トランジス
タ)が形成される。さらに、このMISトランジスタ上
に例えばBPSG(ボロン・リン・シリケートガラス)
やSiO2 等による層間絶縁膜7が形成される。さらに
この層間絶縁層7上の素子分離絶縁層2の上方に白金ま
たは白金合金による下部電極8が形成され、この下部電
極8上に強誘電体層9を介して同様の例えば白金または
白金合金による上部電極10が形成され、下部及び上部
電極8、10間に大容量のキャパシタが構成されてな
る。また、上部電極10上にさらに全面的に上層絶縁層
11が形成され、例えばこの上層絶縁層11の上部電極
10上と、層間絶縁層7のソース領域5上にコンタクト
ホール12が穿設され、これらコンタクトホール12を
通じて上部電極10とソース領域5とが配線13によっ
てコンタクトされた構成とされている。
揮発性メモリのFRAMは、図5にプレーナー型構造の
不揮発性メモリの一例の断面図を示すように、半導体基
板1に局部的酸化いわゆるLOCOSによって形成した
素子分離絶縁層2が形成され、これによって分離された
領域に、ソース領域5及びドレイン領域6が形成され、
これらソース及びドレイン両領域5、6間上にSiO2
等のゲート絶縁膜3を介してゲート電極4が形成された
MISトランジスタ(絶縁ゲート型電界効果トランジス
タ)が形成される。さらに、このMISトランジスタ上
に例えばBPSG(ボロン・リン・シリケートガラス)
やSiO2 等による層間絶縁膜7が形成される。さらに
この層間絶縁層7上の素子分離絶縁層2の上方に白金ま
たは白金合金による下部電極8が形成され、この下部電
極8上に強誘電体層9を介して同様の例えば白金または
白金合金による上部電極10が形成され、下部及び上部
電極8、10間に大容量のキャパシタが構成されてな
る。また、上部電極10上にさらに全面的に上層絶縁層
11が形成され、例えばこの上層絶縁層11の上部電極
10上と、層間絶縁層7のソース領域5上にコンタクト
ホール12が穿設され、これらコンタクトホール12を
通じて上部電極10とソース領域5とが配線13によっ
てコンタクトされた構成とされている。
【0003】このような半導体メモリにおける誘電体材
料としては、SrTiO3 ,BaXSr(1-X) Ti
O3 ,PbZrX Ti(1-X) O3 ,Bi2 SrTa2 O
9 等の酸化物によって構成することの検討がなされてい
る。
料としては、SrTiO3 ,BaXSr(1-X) Ti
O3 ,PbZrX Ti(1-X) O3 ,Bi2 SrTa2 O
9 等の酸化物によって構成することの検討がなされてい
る。
【0004】ところでこれらの酸化物材料の形成には、
酸化雰囲気中での熱処理工程を必要とするが、通常の金
属を電極材料として用いると、この酸化物の熱処理の際
に電極金属の表面が酸化される。この結果、誘電体膜と
電極材料との間に低誘電体層が生成したり、常誘電体層
が生成したりするために、DRAMやFRAMのデバイ
ス特性が劣化してしまう。
酸化雰囲気中での熱処理工程を必要とするが、通常の金
属を電極材料として用いると、この酸化物の熱処理の際
に電極金属の表面が酸化される。この結果、誘電体膜と
電極材料との間に低誘電体層が生成したり、常誘電体層
が生成したりするために、DRAMやFRAMのデバイ
ス特性が劣化してしまう。
【0005】従って、一般には化学的に安定な白金を電
極材料として用いている。
極材料として用いている。
【0006】
【発明が解決しようとする課題】しかしながら、白金は
化学的に安定なために、この電極の形成面となる上述し
た層間絶縁層等のSiO2 やBPSGとの密着性が悪
い。
化学的に安定なために、この電極の形成面となる上述し
た層間絶縁層等のSiO2 やBPSGとの密着性が悪
い。
【0007】そのため、製造中において膜剥がれを生じ
ることがあり、歩留まりが低下し生産性に劣る問題があ
る。
ることがあり、歩留まりが低下し生産性に劣る問題があ
る。
【0008】本発明は、上述した白金、もしくは白金合
金による電極の電極形成面との密着性を改善し、上述し
た問題の解決をはかる。
金による電極の電極形成面との密着性を改善し、上述し
た問題の解決をはかる。
【0009】
【課題を解決するための手段】本発明による半導体メモ
リは、白金または白金合金による電極層が形成される半
導体メモリにおいて、白金または白金合金による電極層
下にパラジウム、ルテニウム、オスミウム、イリジウ
ム、ロジウムのうち2種類以上を含む合金よりなる下地
層を被着形成した構成とする。
リは、白金または白金合金による電極層が形成される半
導体メモリにおいて、白金または白金合金による電極層
下にパラジウム、ルテニウム、オスミウム、イリジウ
ム、ロジウムのうち2種類以上を含む合金よりなる下地
層を被着形成した構成とする。
【0010】
【作用】上述の本発明の構成によれば、電極層の下にパ
ラジウム、ルテニウム、オスミウム、イリジウム、ロジ
ウムのうち2種類以上含む合金よりなる下地層を被着形
成し、下地層上に白金または白金合金による電極層を形
成することにより、下地層と下地層の下の電極形成面や
電極層との反応性が、直接電極形成面と電極層を被着す
る場合より向上するため、電極形成面と下地層および下
地層と電極層とを密着性良く形成することができ、結果
的に電極の電極形成面への被着強度を向上できる。
ラジウム、ルテニウム、オスミウム、イリジウム、ロジ
ウムのうち2種類以上含む合金よりなる下地層を被着形
成し、下地層上に白金または白金合金による電極層を形
成することにより、下地層と下地層の下の電極形成面や
電極層との反応性が、直接電極形成面と電極層を被着す
る場合より向上するため、電極形成面と下地層および下
地層と電極層とを密着性良く形成することができ、結果
的に電極の電極形成面への被着強度を向上できる。
【0011】
【実施例】本発明の半導体メモリは、白金または白金合
金による電極層の電極形成面に、下地層として白金族で
白金より酸化されやすい金属からなる層を形成するもの
である。
金による電極層の電極形成面に、下地層として白金族で
白金より酸化されやすい金属からなる層を形成するもの
である。
【0012】図1を参照して、本発明による半導体メモ
リの一実施例について説明する。
リの一実施例について説明する。
【0013】図1は、本発明による半導体メモリをプレ
ーナー型構造の不揮発性メモリに適用した場合の一例の
断面図で、この場合、半導体基板1に局部的酸化いわゆ
るLOCOSによって形成した素子分離絶縁層2が形成
され、これによって分離された領域に、MISトランジ
スタが形成される。すなわち、この場合においても図5
において説明したと同様に、ソース領域5およびドレイ
ン領域6が形成され、これらソースおよびドレイン領域
5および6間上にSiO2 などのゲート絶縁膜3を介し
てゲート電極4が形成されたMISトランジスタ(絶縁
ゲート型電界効果トランジスタ)が形成され、これの上
に例えばBPSG(ボロン・リン・シリケートガラス)
やSiO2 等による層間絶縁層7が形成される。
ーナー型構造の不揮発性メモリに適用した場合の一例の
断面図で、この場合、半導体基板1に局部的酸化いわゆ
るLOCOSによって形成した素子分離絶縁層2が形成
され、これによって分離された領域に、MISトランジ
スタが形成される。すなわち、この場合においても図5
において説明したと同様に、ソース領域5およびドレイ
ン領域6が形成され、これらソースおよびドレイン領域
5および6間上にSiO2 などのゲート絶縁膜3を介し
てゲート電極4が形成されたMISトランジスタ(絶縁
ゲート型電界効果トランジスタ)が形成され、これの上
に例えばBPSG(ボロン・リン・シリケートガラス)
やSiO2 等による層間絶縁層7が形成される。
【0014】そして、この層間絶縁層7上の素子分離絶
縁層2の上方に、白金または白金合金による下部電極8
を形成するものであるが、本発明においては、この下部
電極8の形成部に下地層21を介在させる。この下地層
21は、パラジウム、ルテニウム、オスミウム、イリジ
ウム、ロジウムのうち2種類以上を含む合金よりなる金
属層によって構成する。そして、この下部電極8上に、
強誘電体層9を形成し、これの上に同様の例えば白金ま
たは白金合金による上部電極10を形成する。
縁層2の上方に、白金または白金合金による下部電極8
を形成するものであるが、本発明においては、この下部
電極8の形成部に下地層21を介在させる。この下地層
21は、パラジウム、ルテニウム、オスミウム、イリジ
ウム、ロジウムのうち2種類以上を含む合金よりなる金
属層によって構成する。そして、この下部電極8上に、
強誘電体層9を形成し、これの上に同様の例えば白金ま
たは白金合金による上部電極10を形成する。
【0015】そして図示の例では、上部電極10上にさ
らに全面的に上層絶縁層11が形成され、例えばこの上
層絶縁層11および層間絶縁層7に、上部電極10上
と、ソース領域5上とにコンタクトホール12が穿設さ
れ、これらコンタクトホール12を通じて上部電極10
とソース領域5とが配線13によってコンタクトされた
構成とされている。
らに全面的に上層絶縁層11が形成され、例えばこの上
層絶縁層11および層間絶縁層7に、上部電極10上
と、ソース領域5上とにコンタクトホール12が穿設さ
れ、これらコンタクトホール12を通じて上部電極10
とソース領域5とが配線13によってコンタクトされた
構成とされている。
【0016】次に、本発明による半導体メモリの電極部
の構成部の実施例を説明する。
の構成部の実施例を説明する。
【0017】(参考例1)
この例では、例えば図1で説明した層間絶縁層7に相当
するBPSG上に、下地層21としてパラジウム、強誘
電体層としてPb(Zr,Ti)O3 を用いる場合の例
である。
するBPSG上に、下地層21としてパラジウム、強誘
電体層としてPb(Zr,Ti)O3 を用いる場合の例
である。
【0018】この例では、図2にその要部の断面図を示
すように、BPSG層7上に、スパッタ法により下地層
21としてPdを厚さ30nm、下部電極8としてPt
を厚さ200nmで順次被着形成させる。
すように、BPSG層7上に、スパッタ法により下地層
21としてPdを厚さ30nm、下部電極8としてPt
を厚さ200nmで順次被着形成させる。
【0019】さらに下部電極8の上に、スパッタ法によ
り350℃で、組成がPbZr0.53Ti0.47O3 の酸化
物からなる強誘電体層9を350nmの厚さに形成す
る。
り350℃で、組成がPbZr0.53Ti0.47O3 の酸化
物からなる強誘電体層9を350nmの厚さに形成す
る。
【0020】これを酸素雰囲気中で、650℃で30分
間熱処理、すなわちアニールする。
間熱処理、すなわちアニールする。
【0021】熱処理の後、強誘電体層9の上に、上部電
極10として白金をスパッタ法により200nmの厚さ
に被着形成する。
極10として白金をスパッタ法により200nmの厚さ
に被着形成する。
【0022】再度酸素雰囲気中で、650℃で30分間
の熱処理を行う。このようにして半導体メモリのキャパ
シタ部を形成する。
の熱処理を行う。このようにして半導体メモリのキャパ
シタ部を形成する。
【0023】(比較例1)参考例
1において、パラジウムからなる下地層21を設
けないで、直接BPSG上に白金電極を形成した。参考
例1は、比較例1と比較して、膜剥がれの発生頻度が1
/10以下に低減した。
けないで、直接BPSG上に白金電極を形成した。参考
例1は、比較例1と比較して、膜剥がれの発生頻度が1
/10以下に低減した。
【0024】(参考例2)
この例では、例えば図1の層間絶縁層7に相当するSi
O2 上に、下地層21としてイリジウム、強誘電体層9
としてBi2 SrTa2 O9 を用いる場合の例である。
O2 上に、下地層21としてイリジウム、強誘電体層9
としてBi2 SrTa2 O9 を用いる場合の例である。
【0025】SiO2 上に、スパッタ法により下地層2
1としてIrを厚さ50nm、下部電極8としてPtを
厚さ200nmで順次被着形成させる。
1としてIrを厚さ50nm、下部電極8としてPtを
厚さ200nmで順次被着形成させる。
【0026】さらに下部電極8の上に、MOCVD(有
機金属化学的気相成長)法により700℃で、組成がB
i2 SrTa2 O9 の酸化物からなる強誘電体層9を2
00nmの厚さに形成する。
機金属化学的気相成長)法により700℃で、組成がB
i2 SrTa2 O9 の酸化物からなる強誘電体層9を2
00nmの厚さに形成する。
【0027】これを酸素雰囲気中で、750℃で60分
間熱処理する。
間熱処理する。
【0028】熱処理の後、強誘電体層9の上に、上部電
極10として白金をスパッタ法により100nmの厚さ
に被着形成する。
極10として白金をスパッタ法により100nmの厚さ
に被着形成する。
【0029】再度酸素雰囲気中で、750℃で60分間
の熱処理を行う。このようにして半導体メモリのキャパ
シタ部を形成する。
の熱処理を行う。このようにして半導体メモリのキャパ
シタ部を形成する。
【0030】(比較例2)参考例
2において、イリジウムからなる下地層21を設
けないで、直接SiO2 上に白金電極を形成した。参考
例2は比較例2と比較して、膜剥がれの発生頻度が1/
20以下に低減した。
けないで、直接SiO2 上に白金電極を形成した。参考
例2は比較例2と比較して、膜剥がれの発生頻度が1/
20以下に低減した。
【0031】(実施例3)この例では、例えば図1の層
間絶縁層7に相当するSiO2 上に、下地層21として
イリジウムパラジウム合金、下部電極8・上部電極10
として白金パラジウム合金を用いる場合の例である。
間絶縁層7に相当するSiO2 上に、下地層21として
イリジウムパラジウム合金、下部電極8・上部電極10
として白金パラジウム合金を用いる場合の例である。
【0032】この場合SiO2 上に、スパッタ法により
下地層21としてIr0.95Pb0.05の組成のイリジウム
パラジウム合金を厚さ30nm、下部電極8としてPt
0.95Pd0.05の組成の白金パラジウム合金を厚さ100
nmで順次被着形成させる。
下地層21としてIr0.95Pb0.05の組成のイリジウム
パラジウム合金を厚さ30nm、下部電極8としてPt
0.95Pd0.05の組成の白金パラジウム合金を厚さ100
nmで順次被着形成させる。
【0033】さらに下部電極8の上に、MOCVD(有
機金属化学的気相成長)法により700℃で、組成がB
i2 SrTa2 O9 の酸化物からなる強誘電体層9を2
00nmの厚さに形成する。
機金属化学的気相成長)法により700℃で、組成がB
i2 SrTa2 O9 の酸化物からなる強誘電体層9を2
00nmの厚さに形成する。
【0034】これを酸素雰囲気中で、700℃で60分
間熱処理する。
間熱処理する。
【0035】熱処理の後、強誘電体層9の上に、上部電
極10として下部電極8と同じ組成の白金パラジウム合
金をスパッタ法により100nmの厚さに被着形成す
る。
極10として下部電極8と同じ組成の白金パラジウム合
金をスパッタ法により100nmの厚さに被着形成す
る。
【0036】再度酸素雰囲気中で、700℃で60分間
の熱処理を行う。このようにして半導体メモリのキャパ
シタ部を形成する。
の熱処理を行う。このようにして半導体メモリのキャパ
シタ部を形成する。
【0037】(比較例3)実施例3において、イリジウ
ムパラジウム合金からなる下地層21を設けないで、直
接SiO2 上に白金パラジウム合金による電極を形成し
た。実施例3は比較例3と比較して、膜剥がれの発生頻
度が1/20以下に低減した。
ムパラジウム合金からなる下地層21を設けないで、直
接SiO2 上に白金パラジウム合金による電極を形成し
た。実施例3は比較例3と比較して、膜剥がれの発生頻
度が1/20以下に低減した。
【0038】(参考例4)
この例では、例えば図1の層間絶縁層7に相当するBP
SG上に、下地層21としてルテニウム、下部電極8・
上部電極10として白金ルテニウム合金、強誘電体層9
としてBi2 SrNb2 O9 を用いる場合の例である。
SG上に、下地層21としてルテニウム、下部電極8・
上部電極10として白金ルテニウム合金、強誘電体層9
としてBi2 SrNb2 O9 を用いる場合の例である。
【0039】BPSG上に、スパッタ法により下地層2
1としてRhを厚さ50nm、下部電極8としてPt
0.95Rh0.05の組成の白金ルテニウム合金を厚さ100
nmで順次被着形成させる。
1としてRhを厚さ50nm、下部電極8としてPt
0.95Rh0.05の組成の白金ルテニウム合金を厚さ100
nmで順次被着形成させる。
【0040】さらに下部電極8の上に、MOCVD(有
機金属化学的気相成長)法により600℃で、組成がB
i2 SrNb2 O9 の酸化物からなる強誘電体層9を2
00nmの厚さに形成する。
機金属化学的気相成長)法により600℃で、組成がB
i2 SrNb2 O9 の酸化物からなる強誘電体層9を2
00nmの厚さに形成する。
【0041】これを酸素雰囲気中で、700℃で60分
間熱処理する。
間熱処理する。
【0042】熱処理の後、強誘電体層9の上に、上部電
極10として下部電極8と同じ組成の白金ルテニウム合
金をスパッタ法により100nmの厚さに被着形成す
る。
極10として下部電極8と同じ組成の白金ルテニウム合
金をスパッタ法により100nmの厚さに被着形成す
る。
【0043】再度酸素雰囲気中で、800℃で60分間
の熱処理を行う。このようにして半導体メモリのキャパ
シタ部を形成する。
の熱処理を行う。このようにして半導体メモリのキャパ
シタ部を形成する。
【0044】(比較例4)参考例
4において、ルテニウムからなる下地層21を設
けないで、直接BPSG上に白金ルテニウム合金による
電極を形成した。参考例4は比較例4と比較して、膜剥
がれの発生頻度が1/30以下に低減した。
けないで、直接BPSG上に白金ルテニウム合金による
電極を形成した。参考例4は比較例4と比較して、膜剥
がれの発生頻度が1/30以下に低減した。
【0045】さらに、本発明による半導体メモリとの特
徴を明確にするために、下地層として本発明構成によら
ない下地層を設置した半導体メモリを比較例として、次
に示す。
徴を明確にするために、下地層として本発明構成によら
ない下地層を設置した半導体メモリを比較例として、次
に示す。
【0046】(比較例5)この比較例5では、下地層と
して、チタンあるいは窒化チタンからなる層を形成し、
これの上に白金層を積層形成した場合である。
して、チタンあるいは窒化チタンからなる層を形成し、
これの上に白金層を積層形成した場合である。
【0047】この例では、図6Aにその要部の断面図を
示すように、SiO2 上に、スパッタ法によりチタンあ
るいは窒化チタンからなる第1の金属層31を10nm
の厚さに、白金からなる第2の金属層32を200nm
の厚さに積層形成する。
示すように、SiO2 上に、スパッタ法によりチタンあ
るいは窒化チタンからなる第1の金属層31を10nm
の厚さに、白金からなる第2の金属層32を200nm
の厚さに積層形成する。
【0048】さらに、第2の金属層32の上に、MOC
VD(有機金属化学的気相成長)法により700℃で、
組成がBi2 SrTa2 O9 の酸化物からなる強誘電体
層9を200nmの厚さに形成する。
VD(有機金属化学的気相成長)法により700℃で、
組成がBi2 SrTa2 O9 の酸化物からなる強誘電体
層9を200nmの厚さに形成する。
【0049】これを酸素雰囲気中で、800℃で60分
間熱処理する。
間熱処理する。
【0050】熱処理の後、強誘電体層9の上に、上部電
極10として白金をスパッタ法により200nmの厚さ
に被着形成する。
極10として白金をスパッタ法により200nmの厚さ
に被着形成する。
【0051】このようにして半導体メモリのキャパシタ
部を形成する。
部を形成する。
【0052】再度酸素雰囲気中で、800℃で60分間
の熱処理を行った。このとき、第1の金属層11中のチ
タンが、第2の金属層32の白金中に拡散し、合金Pt
X Ti(1-X) が生じた。
の熱処理を行った。このとき、第1の金属層11中のチ
タンが、第2の金属層32の白金中に拡散し、合金Pt
X Ti(1-X) が生じた。
【0053】この半導体メモリにおいて、白金チタン合
金からなる下部電極33と強誘電体層9との間に、図6
Bに熱拡散後の状態の断面図を示すように、熱拡散した
チタンから、TiOX からなる低誘電体層34が形成さ
れてしまう。従って、この場合前述のように低誘電体層
34によりデバイス特性の低下を来すことになる。また
白金の表面性も悪化する。
金からなる下部電極33と強誘電体層9との間に、図6
Bに熱拡散後の状態の断面図を示すように、熱拡散した
チタンから、TiOX からなる低誘電体層34が形成さ
れてしまう。従って、この場合前述のように低誘電体層
34によりデバイス特性の低下を来すことになる。また
白金の表面性も悪化する。
【0054】次に、本発明による半導体メモリをスタッ
ク型構造の不揮発メモリに適用した場合の一例を図3に
示す不揮発メモリの断面図を用いて説明する。図3で
は、図1と対応する部分に同一の記号を付している。
ク型構造の不揮発メモリに適用した場合の一例を図3に
示す不揮発メモリの断面図を用いて説明する。図3で
は、図1と対応する部分に同一の記号を付している。
【0055】図3に示す半導体メモリは、半導体基板1
に局部的酸化いわゆるLOCOSにより素子分離絶縁層
2が形成され、これによって分離された領域に、MIS
トランジスタが形成される。すなわち、この場合におい
ても図1、図5において説明したと同様に、ソース領域
5およびドレイン領域6が形成され、これらソースおよ
びドレイン領域5および6間上にSiO2 などのゲート
絶縁膜3を介してゲート電極4が形成されたMISトラ
ンジスタやSiO2 等の層間絶縁層7が形成される。
に局部的酸化いわゆるLOCOSにより素子分離絶縁層
2が形成され、これによって分離された領域に、MIS
トランジスタが形成される。すなわち、この場合におい
ても図1、図5において説明したと同様に、ソース領域
5およびドレイン領域6が形成され、これらソースおよ
びドレイン領域5および6間上にSiO2 などのゲート
絶縁膜3を介してゲート電極4が形成されたMISトラ
ンジスタやSiO2 等の層間絶縁層7が形成される。
【0056】そして、層間絶縁層7のソース領域5上に
穿設したコンタクトホール12に、多結晶シリコン、タ
ングステン等よりなるプラグ電極20を形成し、プラグ
電極20の上にTiN,TaN等よりなる耐酸化性バリ
アメタル22を形成する。その上にパラジウム、ルテニ
ウム、オスミウム、イリジウム、ロジウムのうち2種類
以上を含む合金よりなる金属層による下地層21を介在
させて下部電極8を形成する。
穿設したコンタクトホール12に、多結晶シリコン、タ
ングステン等よりなるプラグ電極20を形成し、プラグ
電極20の上にTiN,TaN等よりなる耐酸化性バリ
アメタル22を形成する。その上にパラジウム、ルテニ
ウム、オスミウム、イリジウム、ロジウムのうち2種類
以上を含む合金よりなる金属層による下地層21を介在
させて下部電極8を形成する。
【0057】次に、この下部電極8の上に強誘電体層9
を形成し、これの上にパラジウム、ルテニウム、オスミ
ウム、イリジウム、ロジウム単体あるいはこれらのうち
2種類以上を含む合金よりなる金属層による上部電極の
下地層23を介在させて上部電極10を形成する。
を形成し、これの上にパラジウム、ルテニウム、オスミ
ウム、イリジウム、ロジウム単体あるいはこれらのうち
2種類以上を含む合金よりなる金属層による上部電極の
下地層23を介在させて上部電極10を形成する。
【0058】そして上部電極10の上に、さらに全面的
に上層絶縁層11が形成され、この上層絶縁層11に開
けられたコンタクトホールとを通して上部電極10上に
コンタクトした配線13が形成された構成になってい
る。
に上層絶縁層11が形成され、この上層絶縁層11に開
けられたコンタクトホールとを通して上部電極10上に
コンタクトした配線13が形成された構成になってい
る。
【0059】(実施例5)この例では、例えば図3で説
明した耐酸化性バリアメタル22に相当するTiN上
に、下地層21としてイリジウムパラジウム合金、強誘
電体層9としてBi 2 SrNb2 O9 を用いる場合の例
である。
明した耐酸化性バリアメタル22に相当するTiN上
に、下地層21としてイリジウムパラジウム合金、強誘
電体層9としてBi 2 SrNb2 O9 を用いる場合の例
である。
【0060】図4にその要部の断面図を示すように、窒
化チタンからなる耐酸化性バリアメタル22上にスパッ
タ法によりIr0.8 Pd0.2 なる組成の下地層21を厚
さ100nm、下部電極8としてPtを厚さ200nm
で順次被着形成させる。
化チタンからなる耐酸化性バリアメタル22上にスパッ
タ法によりIr0.8 Pd0.2 なる組成の下地層21を厚
さ100nm、下部電極8としてPtを厚さ200nm
で順次被着形成させる。
【0061】さらに下部電極8上に、CVD法により組
成がBi2 SrNb2 O9 からなる強誘電体層9を60
0℃で200nmの厚さに形成する。これを酸素雰囲気
中で700℃で1時間熱処理する。熱処理の後、強誘電
体層9の上に上部電極10の下地層23としてIr0.8
Pd0.2 を厚さ20nm、上部電極10としてPtを厚
さ200nmでそれぞれスパッタ法により順次被着形成
する。
成がBi2 SrNb2 O9 からなる強誘電体層9を60
0℃で200nmの厚さに形成する。これを酸素雰囲気
中で700℃で1時間熱処理する。熱処理の後、強誘電
体層9の上に上部電極10の下地層23としてIr0.8
Pd0.2 を厚さ20nm、上部電極10としてPtを厚
さ200nmでそれぞれスパッタ法により順次被着形成
する。
【0062】再度、酸素雰囲気中で、650℃で30分
間の熱処理を行う。
間の熱処理を行う。
【0063】(比較例6)実施例5において、イリジウ
ムパラジウム合金からなる下地層21および23を設け
ないで、直接TiN上に白金電極を形成した。実施例5
は、比較例6と比較して、膜剥がれの発生頻度が1/1
0以下に低減した。
ムパラジウム合金からなる下地層21および23を設け
ないで、直接TiN上に白金電極を形成した。実施例5
は、比較例6と比較して、膜剥がれの発生頻度が1/1
0以下に低減した。
【0064】尚、上述の各実施例では、下地層を被着さ
せる面の材料としてSiO 2 を用いたが、この面の材料
をBPSG、BSG(ホウケイ酸ガラス)、シリコン、
窒化チタン、窒化タンタル、窒化ハフニウム、窒化コバ
ルトシリサイド、SOG(スピン・オン・ガラス;スピ
ンナーにより回転塗布するシリコン化合物ガラス)を材
料としても同様に、本発明の半導体メモリを形成するこ
とができる。
せる面の材料としてSiO 2 を用いたが、この面の材料
をBPSG、BSG(ホウケイ酸ガラス)、シリコン、
窒化チタン、窒化タンタル、窒化ハフニウム、窒化コバ
ルトシリサイド、SOG(スピン・オン・ガラス;スピ
ンナーにより回転塗布するシリコン化合物ガラス)を材
料としても同様に、本発明の半導体メモリを形成するこ
とができる。
【0065】また上述の各実施例では、強誘電体層9の
例として、Bi 2 SrTa 2 O 9 、Bi2 SrNb2 O
9 を用いたが、Pb(Zr,Ti)O 3 (PZT)、S
rTiO3 、(Ba,Sr)TiO3 等他の誘電体材料
を用いても、同様に本発明の半導体メモリを形成するこ
とができる。
例として、Bi 2 SrTa 2 O 9 、Bi2 SrNb2 O
9 を用いたが、Pb(Zr,Ti)O 3 (PZT)、S
rTiO3 、(Ba,Sr)TiO3 等他の誘電体材料
を用いても、同様に本発明の半導体メモリを形成するこ
とができる。
【0066】また下地層は、上部電極と下部電極との両
方に設ける構成としても、下部電極だけに設ける構成と
してもよい。各電極とその電極形成面の密着性を考慮し
て、下地層を設けるかどうかを選択する。
方に設ける構成としても、下部電極だけに設ける構成と
してもよい。各電極とその電極形成面の密着性を考慮し
て、下地層を設けるかどうかを選択する。
【0067】熱処理の温度は、使用する誘電体材料に合
わせて選択する。例えばPZTでは650〜700℃、
Bi2 SrTa2 O9 では650〜800℃で熱処理を
行うことが好ましい。
わせて選択する。例えばPZTでは650〜700℃、
Bi2 SrTa2 O9 では650〜800℃で熱処理を
行うことが好ましい。
【0068】さらに下部電極8・上部電極10の材料
も、上述の白金、白金パラジウム合金、白金ルテニウム
合金の他、一般に電極に用いられている白金−白金族合
金等を用いても同様に本発明の半導体メモリを形成する
ことができる。
も、上述の白金、白金パラジウム合金、白金ルテニウム
合金の他、一般に電極に用いられている白金−白金族合
金等を用いても同様に本発明の半導体メモリを形成する
ことができる。
【0069】本発明の半導体メモリは、上述の実施例に
限定されるものではなく、本発明の要旨を逸脱しない範
囲でその他様々な構成が取り得る。
限定されるものではなく、本発明の要旨を逸脱しない範
囲でその他様々な構成が取り得る。
【0070】
【発明の効果】上述の本発明による半導体メモリによれ
ば、電極形成面と白金あるいは白金合金からなる電極と
の間に、白金族で白金よりも化学反応性が高いパラジウ
ム、ルテニウム、オスミウム、イリジウム、ロジウムの
うち2種以上の元素を含む合金からなる下地層を形成す
ることにより、電極形成面と電極との密着性を改善し、
電極の膜剥がれや低誘電体層の形成等の問題を解決する
ことができる。
ば、電極形成面と白金あるいは白金合金からなる電極と
の間に、白金族で白金よりも化学反応性が高いパラジウ
ム、ルテニウム、オスミウム、イリジウム、ロジウムの
うち2種以上の元素を含む合金からなる下地層を形成す
ることにより、電極形成面と電極との密着性を改善し、
電極の膜剥がれや低誘電体層の形成等の問題を解決する
ことができる。
【0071】膜剥がれが低減することにより、歩留まり
が良くなり、安定して、生産性よく半導体メモリが製造
できる。
が良くなり、安定して、生産性よく半導体メモリが製造
できる。
【0072】また、下地層にパラジウム、ルテニウム、
オスミウム、イリジウム、ロジウムのうち2種類以上を
含む合金を使用することで、下地層が下部電極へ拡散し
た場合でも、白金や白金合金を電極に用いることによる
低誘電体層の形成を防止する効果を発揮することがで
き、デバイス特性のよい半導体メモリの製造ができる。
5
オスミウム、イリジウム、ロジウムのうち2種類以上を
含む合金を使用することで、下地層が下部電極へ拡散し
た場合でも、白金や白金合金を電極に用いることによる
低誘電体層の形成を防止する効果を発揮することがで
き、デバイス特性のよい半導体メモリの製造ができる。
5
【図面の簡単な説明】
【図1】本発明の半導体メモリを適用するプレーナー型
構造の不揮発性メモリの一例の断面図である。
構造の不揮発性メモリの一例の断面図である。
【図2】本発明による半導体メモリの一例の要部の断面
図である。
図である。
【図3】本発明の半導体メモリを適用するスタック型構
造の不揮発性メモリの一例の断面図である。
造の不揮発性メモリの一例の断面図である。
【図4】本発明による半導体メモリの他の例の要部の断
面図である。
面図である。
【図5】従来のプレーナー型構造の不揮発性メモリの一
例の断面図である。
例の断面図である。
【図6】従来の半導体メモリの一例の要部の断面図であ
る。 A 熱拡散前の状態である。 B 熱拡散後の状態である。
る。 A 熱拡散前の状態である。 B 熱拡散後の状態である。
1 基板
2 素子分離絶縁層
3 ゲート絶縁膜
4 ゲート電極
5 ソース領域
6 ドレイン領域
7 層間絶縁層
8 下部電極
9 強誘電体層
10 上部電極
11 上層絶縁層
12 コンタクトホール
13 配線
21、23 下地層
22 耐酸化性バリアメタル
31 第1の金属層
32 第2の金属層
33 下部電極
34 低誘電体層
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 FI
H01L 27/105 H01L 27/10 444B
27/108
// C23C 14/08
(72)発明者 町田 暁夫
東京都品川区北品川6丁目7番35号 ソ
ニー株式会社内
(56)参考文献 特開 平6−21391(JP,A)
(58)調査した分野(Int.Cl.7,DB名)
H01L 21/8242
G11C 11/22
H01L 21/28 301
H01L 21/822
H01L 27/04
H01L 27/10 451
H01L 27/108
C23C 14/08
Claims (2)
- 【請求項1】 白金または白金合金による電極層が形成
される半導体メモリにおいて、 上記白金または白金合金による電極層下に、 パラジウム、ルテニウム、オスミウム、イリジウム、ロ
ジウムのうち2種類以上を含む合金よりなる下地層を被
着形成したことを特徴とする半導体メモリ。 - 【請求項2】 上記白金または白金合金による電極層上
に強誘電体層が形成されてなることを特徴とする請求項
1に記載の半導体メモリ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13819395A JP3365150B2 (ja) | 1995-06-05 | 1995-06-05 | 半導体メモリ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13819395A JP3365150B2 (ja) | 1995-06-05 | 1995-06-05 | 半導体メモリ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08330538A JPH08330538A (ja) | 1996-12-13 |
JP3365150B2 true JP3365150B2 (ja) | 2003-01-08 |
Family
ID=15216261
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13819395A Expired - Fee Related JP3365150B2 (ja) | 1995-06-05 | 1995-06-05 | 半導体メモリ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3365150B2 (ja) |
Families Citing this family (8)
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---|---|---|---|---|
JPH10200072A (ja) * | 1997-01-10 | 1998-07-31 | Sony Corp | 半導体メモリセルのキャパシタ構造及びその作製方法 |
KR100458084B1 (ko) * | 1997-12-27 | 2005-06-07 | 주식회사 하이닉스반도체 | 누설전류가 감소된 하부전극을 갖는 강유전체 커패시터 형성 방법 |
KR100404649B1 (ko) * | 1998-02-23 | 2003-11-10 | 가부시끼가이샤 히다치 세이사꾸쇼 | 반도체장치 및 그 제조방법 |
JP3183243B2 (ja) | 1998-02-25 | 2001-07-09 | 日本電気株式会社 | 薄膜キャパシタ及びその製造方法 |
US6323081B1 (en) * | 1998-09-03 | 2001-11-27 | Micron Technology, Inc. | Diffusion barrier layers and methods of forming same |
KR100309077B1 (ko) * | 1999-07-26 | 2001-11-01 | 윤종용 | 삼중 금속 배선 일 트랜지스터/일 커패시터 및 그 제조 방법 |
KR100362198B1 (ko) * | 1999-12-28 | 2002-11-23 | 주식회사 하이닉스반도체 | 반도체 소자의 강유전체 캐패시터 형성방법 |
JP2003347427A (ja) | 2002-05-23 | 2003-12-05 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
-
1995
- 1995-06-05 JP JP13819395A patent/JP3365150B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JPH08330538A (ja) | 1996-12-13 |
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