JPH08330538A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH08330538A JPH08330538A JP7138193A JP13819395A JPH08330538A JP H08330538 A JPH08330538 A JP H08330538A JP 7138193 A JP7138193 A JP 7138193A JP 13819395 A JP13819395 A JP 13819395A JP H08330538 A JPH08330538 A JP H08330538A
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Abstract
(57)【要約】
【目的】 電極形成面と電極との密着性を改善した半導
体メモリを提供する。 【構成】 白金または白金合金による電極層８が形成さ
れる半導体メモリにおいて、白金または白金合金による
電極層８下にパラジウム、ルテニウム、オスミウム、イ
リジウム、ロジウム単体あるいはこれらのうち２種類以
上を含む合金よりなる下地層２１を被着形成する。
体メモリを提供する。 【構成】 白金または白金合金による電極層８が形成さ
れる半導体メモリにおいて、白金または白金合金による
電極層８下にパラジウム、ルテニウム、オスミウム、イ
リジウム、ロジウム単体あるいはこれらのうち２種類以
上を含む合金よりなる下地層２１を被着形成する。
Description
【０００１】
【産業上の利用分野】本発明は、例えばＤＲＡＭ（ダイ
ナミック・ランダム・アクセス・メモリ）、ＦＲＡＭ
（フェロエレクトリック・ランダム・アクセス・メモ
リ）等の半導体メモリ、特に強誘電体メモリに適用して
好適な半導体メモリに係わる。
ナミック・ランダム・アクセス・メモリ）、ＦＲＡＭ
（フェロエレクトリック・ランダム・アクセス・メモ
リ）等の半導体メモリ、特に強誘電体メモリに適用して
好適な半導体メモリに係わる。
【０００２】
【従来の技術】従来の半導体メモリ、例えば強誘電体不
揮発性メモリのＦＲＡＭは、図５にプレーナー型構造の
不揮発性メモリの一例の断面図を示すように、半導体基
板１に局部的酸化いわゆるＬＯＣＯＳによって形成した
素子分離絶縁層２が形成され、これによって分離された
領域に、ソース領域５及びドレイン領域６が形成され、
これらソース及びドレイン両領域５、６間上にＳｉＯ2
等のゲート絶縁膜３を介してゲート電極４が形成された
ＭＩＳトランジスタ（絶縁ゲート型電界効果トランジス
タ）が形成される。さらに、このＭＩＳトランジスタ上
に例えばＢＰＳＧ（ボロン・リン・シリケートガラス）
やＳｉＯ2 等による層間絶縁膜７が形成される。さらに
この層間絶縁層７上の素子分離絶縁層２の上方に白金ま
たは白金合金による下部電極８が形成され、この下部電
極８上に強誘電体層９を介して同様の例えば白金または
白金合金による上部電極１０が形成され、下部及び上部
電極８、１０間に大容量のキャパシタが構成されてな
る。また、上部電極１０上にさらに全面的に上層絶縁層
１１が形成され、例えばこの上層絶縁層１１の上部電極
１０上と、層間絶縁層７のソース領域５上にコンタクト
ホール１２が穿設され、これらコンタクトホール１２を
通じて上部電極１０とソース領域５とが配線１３によっ
てコンタクトされた構成とされている。
揮発性メモリのＦＲＡＭは、図５にプレーナー型構造の
不揮発性メモリの一例の断面図を示すように、半導体基
板１に局部的酸化いわゆるＬＯＣＯＳによって形成した
素子分離絶縁層２が形成され、これによって分離された
領域に、ソース領域５及びドレイン領域６が形成され、
これらソース及びドレイン両領域５、６間上にＳｉＯ2
等のゲート絶縁膜３を介してゲート電極４が形成された
ＭＩＳトランジスタ（絶縁ゲート型電界効果トランジス
タ）が形成される。さらに、このＭＩＳトランジスタ上
に例えばＢＰＳＧ（ボロン・リン・シリケートガラス）
やＳｉＯ2 等による層間絶縁膜７が形成される。さらに
この層間絶縁層７上の素子分離絶縁層２の上方に白金ま
たは白金合金による下部電極８が形成され、この下部電
極８上に強誘電体層９を介して同様の例えば白金または
白金合金による上部電極１０が形成され、下部及び上部
電極８、１０間に大容量のキャパシタが構成されてな
る。また、上部電極１０上にさらに全面的に上層絶縁層
１１が形成され、例えばこの上層絶縁層１１の上部電極
１０上と、層間絶縁層７のソース領域５上にコンタクト
ホール１２が穿設され、これらコンタクトホール１２を
通じて上部電極１０とソース領域５とが配線１３によっ
てコンタクトされた構成とされている。
【０００３】このような半導体メモリにおける誘電体材
料としては、ＳｒＴｉＯ3 ，ＢａXＳｒ(1-X) Ｔｉ
Ｏ3 ，ＰｂＺｒX Ｔｉ(1-X) Ｏ3 ，Ｂｉ2 ＳｒＴａ2 Ｏ
9 等の酸化物によって構成することの検討がなされてい
る。
料としては、ＳｒＴｉＯ3 ，ＢａXＳｒ(1-X) Ｔｉ
Ｏ3 ，ＰｂＺｒX Ｔｉ(1-X) Ｏ3 ，Ｂｉ2 ＳｒＴａ2 Ｏ
9 等の酸化物によって構成することの検討がなされてい
る。
【０００４】ところでこれらの酸化物材料の形成には、
酸化雰囲気中での熱処理工程を必要とするが、通常の金
属を電極材料として用いると、この酸化物の熱処理の際
に電極金属の表面が酸化される。この結果、誘電体膜と
電極材料との間に低誘電体層が生成したり、常誘電体層
が生成したりするために、ＤＲＡＭやＦＲＡＭのデバイ
ス特性が劣化してしまう。
酸化雰囲気中での熱処理工程を必要とするが、通常の金
属を電極材料として用いると、この酸化物の熱処理の際
に電極金属の表面が酸化される。この結果、誘電体膜と
電極材料との間に低誘電体層が生成したり、常誘電体層
が生成したりするために、ＤＲＡＭやＦＲＡＭのデバイ
ス特性が劣化してしまう。
【０００５】従って、一般には化学的に安定な白金を電
極材料として用いている。
極材料として用いている。
【０００６】
【発明が解決しようとする課題】しかしながら、白金は
化学的に安定なために、この電極の形成面となる上述し
た層間絶縁層等のＳｉＯ2 やＢＰＳＧとの密着性が悪
い。
化学的に安定なために、この電極の形成面となる上述し
た層間絶縁層等のＳｉＯ2 やＢＰＳＧとの密着性が悪
い。
【０００７】そのため、製造中において膜剥がれを生じ
ることがあり、歩留まりが低下し生産性に劣る問題があ
る。
ることがあり、歩留まりが低下し生産性に劣る問題があ
る。
【０００８】本発明は、上述した白金、もしくは白金合
金による電極の電極形成面との密着性を改善し、上述し
た問題の解決をはかる。
金による電極の電極形成面との密着性を改善し、上述し
た問題の解決をはかる。
【０００９】
【課題を解決するための手段】本発明による半導体メモ
リは、白金または白金合金による電極層が形成される半
導体メモリにおいて、白金または白金合金による電極層
下にパラジウム、ルテニウム、オスミウム、イリジウ
ム、ロジウム単体あるいはこれらのうち２種類以上を含
む合金よりなる下地層を被着形成した構成とする。
リは、白金または白金合金による電極層が形成される半
導体メモリにおいて、白金または白金合金による電極層
下にパラジウム、ルテニウム、オスミウム、イリジウ
ム、ロジウム単体あるいはこれらのうち２種類以上を含
む合金よりなる下地層を被着形成した構成とする。
【００１０】
【作用】上述の本発明の構成によれば、電極層の下にパ
ラジウム、ルテニウム、オスミウム、イリジウム、ロジ
ウム単体あるいはこれらのうち２種類以上含む合金より
なる下地層を被着形成し、下地層上に白金または白金合
金による電極層を形成することにより、下地層と下地層
の下の電極形成面や電極層との反応性が、直接電極形成
面と電極層を被着する場合より向上するため、電極形成
面と下地層および下地層と電極層とを密着性良く形成す
ることができ、結果的に電極の電極形成面への被着強度
を向上できる。
ラジウム、ルテニウム、オスミウム、イリジウム、ロジ
ウム単体あるいはこれらのうち２種類以上含む合金より
なる下地層を被着形成し、下地層上に白金または白金合
金による電極層を形成することにより、下地層と下地層
の下の電極形成面や電極層との反応性が、直接電極形成
面と電極層を被着する場合より向上するため、電極形成
面と下地層および下地層と電極層とを密着性良く形成す
ることができ、結果的に電極の電極形成面への被着強度
を向上できる。
【００１１】
【実施例】本発明の半導体メモリは、白金または白金合
金による電極層の電極形成面に、下地層として白金族で
白金より酸化されやすい金属からなる層を形成するもの
である。
金による電極層の電極形成面に、下地層として白金族で
白金より酸化されやすい金属からなる層を形成するもの
である。
【００１２】図１を参照して、本発明による半導体メモ
リの一実施例について説明する。
リの一実施例について説明する。
【００１３】図１は、本発明による半導体メモリをプレ
ーナー型構造の不揮発性メモリに適用した場合の一例の
断面図で、この場合、半導体基板１に局部的酸化いわゆ
るＬＯＣＯＳによって形成した素子分離絶縁層２が形成
され、これによって分離された領域に、ＭＩＳトランジ
スタが形成される。すなわち、この場合においても図５
において説明したと同様に、ソース領域５およびドレイ
ン領域６が形成され、これらソースおよびドレイン領域
５および６間上にＳｉＯ2 などのゲート絶縁膜３を介し
てゲート電極４が形成されたＭＩＳトランジスタ（絶縁
ゲート型電界効果トランジスタ）が形成され、これの上
に例えばＢＰＳＧ（ボロン・リン・シリケートガラス）
やＳｉＯ2 等による層間絶縁層７が形成される。
ーナー型構造の不揮発性メモリに適用した場合の一例の
断面図で、この場合、半導体基板１に局部的酸化いわゆ
るＬＯＣＯＳによって形成した素子分離絶縁層２が形成
され、これによって分離された領域に、ＭＩＳトランジ
スタが形成される。すなわち、この場合においても図５
において説明したと同様に、ソース領域５およびドレイ
ン領域６が形成され、これらソースおよびドレイン領域
５および６間上にＳｉＯ2 などのゲート絶縁膜３を介し
てゲート電極４が形成されたＭＩＳトランジスタ（絶縁
ゲート型電界効果トランジスタ）が形成され、これの上
に例えばＢＰＳＧ（ボロン・リン・シリケートガラス）
やＳｉＯ2 等による層間絶縁層７が形成される。
【００１４】そして、この層間絶縁層７上の素子分離絶
縁層２の上方に、白金または白金合金による下部電極８
を形成するものであるが、本発明においては、この下部
電極８の形成部に下地層２１を介在させる。この下地層
２１は、パラジウム、ルテニウム、オスミウム、イリジ
ウム、ロジウム単体あるいはこれらのうち２種類以上を
含む合金よりなる金属層によって構成する。そして、こ
の下部電極８上に、強誘電体層９を形成し、これの上に
同様の例えば白金または白金合金による上部電極１０を
形成する。
縁層２の上方に、白金または白金合金による下部電極８
を形成するものであるが、本発明においては、この下部
電極８の形成部に下地層２１を介在させる。この下地層
２１は、パラジウム、ルテニウム、オスミウム、イリジ
ウム、ロジウム単体あるいはこれらのうち２種類以上を
含む合金よりなる金属層によって構成する。そして、こ
の下部電極８上に、強誘電体層９を形成し、これの上に
同様の例えば白金または白金合金による上部電極１０を
形成する。
【００１５】そして図示の例では、上部電極１０上にさ
らに全面的に上層絶縁層１１が形成され、例えばこの上
層絶縁層１１および層間絶縁層７に、上部電極１０上
と、ソース領域５上とにコンタクトホール１２が穿設さ
れ、これらコンタクトホール１２を通じて上部電極１０
とソース領域５とが配線１３によってコンタクトされた
構成とされている。
らに全面的に上層絶縁層１１が形成され、例えばこの上
層絶縁層１１および層間絶縁層７に、上部電極１０上
と、ソース領域５上とにコンタクトホール１２が穿設さ
れ、これらコンタクトホール１２を通じて上部電極１０
とソース領域５とが配線１３によってコンタクトされた
構成とされている。
【００１６】次に、本発明による半導体メモリの電極部
の構成部の実施例を説明する。
の構成部の実施例を説明する。
【００１７】（実施例１）この例では、例えば図１で説
明した層間絶縁層７に相当するＢＰＳＧ上に、下地層２
１としてパラジウム、強誘電体層としてＰｂ（Ｚｒ，Ｔ
ｉ）Ｏ3 を用いる場合の例である。
明した層間絶縁層７に相当するＢＰＳＧ上に、下地層２
１としてパラジウム、強誘電体層としてＰｂ（Ｚｒ，Ｔ
ｉ）Ｏ3 を用いる場合の例である。
【００１８】この例では、図２にその要部の断面図を示
すように、ＢＰＳＧ層７上に、スパッタ法により下地層
２１としてＰｄを厚さ３０ｎｍ、下部電極８としてＰｔ
を厚さ２００ｎｍで順次被着形成させる。
すように、ＢＰＳＧ層７上に、スパッタ法により下地層
２１としてＰｄを厚さ３０ｎｍ、下部電極８としてＰｔ
を厚さ２００ｎｍで順次被着形成させる。
【００１９】さらに下部電極８の上に、スパッタ法によ
り３５０℃で、組成がＰｂＺｒ0.53Ｔｉ0.47Ｏ3 の酸化
物からなる強誘電体層９を３５０ｎｍの厚さに形成す
る。
り３５０℃で、組成がＰｂＺｒ0.53Ｔｉ0.47Ｏ3 の酸化
物からなる強誘電体層９を３５０ｎｍの厚さに形成す
る。
【００２０】これを酸素雰囲気中で、６５０℃で３０分
間熱処理、すなわちアニールする。
間熱処理、すなわちアニールする。
【００２１】熱処理の後、強誘電体層９の上に、上部電
極１０として白金をスパッタ法により２００ｎｍの厚さ
に被着形成する。
極１０として白金をスパッタ法により２００ｎｍの厚さ
に被着形成する。
【００２２】再度酸素雰囲気中で、６５０℃で３０分間
の熱処理を行う。このようにして半導体メモリのキャパ
シタ部を形成する。
の熱処理を行う。このようにして半導体メモリのキャパ
シタ部を形成する。
【００２３】（比較例１）実施例１において、パラジウ
ムからなる下地層２１を設けないで、直接ＢＰＳＧ上に
白金電極を形成した。実施例１は、比較例１と比較し
て、膜剥がれの発生頻度が１／１０以下に低減した。
ムからなる下地層２１を設けないで、直接ＢＰＳＧ上に
白金電極を形成した。実施例１は、比較例１と比較し
て、膜剥がれの発生頻度が１／１０以下に低減した。
【００２４】（実施例２）この例では、例えば図１の層
間絶縁層７に相当するＳｉＯ2 上に、下地層２１として
イリジウム、強誘電体層９としてＢｉ2 ＳｒＴａ2 Ｏ9
を用いる場合の例である。
間絶縁層７に相当するＳｉＯ2 上に、下地層２１として
イリジウム、強誘電体層９としてＢｉ2 ＳｒＴａ2 Ｏ9
を用いる場合の例である。
【００２５】ＳｉＯ2 上に、スパッタ法により下地層２
１としてＩｒを厚さ５０ｎｍ、下部電極８としてＰｔを
厚さ２００ｎｍで順次被着形成させる。
１としてＩｒを厚さ５０ｎｍ、下部電極８としてＰｔを
厚さ２００ｎｍで順次被着形成させる。
【００２６】さらに下部電極８の上に、ＭＯＣＶＤ（有
機金属化学的気相成長）法により７００℃で、組成がＢ
ｉ2 ＳｒＴａ2 Ｏ9 の酸化物からなる強誘電体層９を２
００ｎｍの厚さに形成する。
機金属化学的気相成長）法により７００℃で、組成がＢ
ｉ2 ＳｒＴａ2 Ｏ9 の酸化物からなる強誘電体層９を２
００ｎｍの厚さに形成する。
【００２７】これを酸素雰囲気中で、７５０℃で６０分
間熱処理する。
間熱処理する。
【００２８】熱処理の後、強誘電体層９の上に、上部電
極１０として白金をスパッタ法により１００ｎｍの厚さ
に被着形成する。
極１０として白金をスパッタ法により１００ｎｍの厚さ
に被着形成する。
【００２９】再度酸素雰囲気中で、７５０℃で６０分間
の熱処理を行う。このようにして半導体メモリのキャパ
シタ部を形成する。
の熱処理を行う。このようにして半導体メモリのキャパ
シタ部を形成する。
【００３０】（比較例２）実施例２において、イリジウ
ムからなる下地層２１を設けないで、直接ＳｉＯ 2 上に
白金電極を形成した。実施例２は比較例２と比較して、
膜剥がれの発生頻度が１／２０以下に低減した。
ムからなる下地層２１を設けないで、直接ＳｉＯ 2 上に
白金電極を形成した。実施例２は比較例２と比較して、
膜剥がれの発生頻度が１／２０以下に低減した。
【００３１】（実施例３）この例では、例えば図１の層
間絶縁層７に相当するＳｉＯ2 上に、下地層２１として
イリジウムパラジウム合金、下部電極８・上部電極１０
として白金パラジウム合金を用いる場合の例である。
間絶縁層７に相当するＳｉＯ2 上に、下地層２１として
イリジウムパラジウム合金、下部電極８・上部電極１０
として白金パラジウム合金を用いる場合の例である。
【００３２】この場合ＳｉＯ2 上に、スパッタ法により
下地層２１としてＩｒ0.95Ｐｂ0.05の組成のイリジウム
パラジウム合金を厚さ３０ｎｍ、下部電極８としてＰｔ
0.95Ｐｄ0.05の組成の白金パラジウム合金を厚さ１００
ｎｍで順次被着形成させる。
下地層２１としてＩｒ0.95Ｐｂ0.05の組成のイリジウム
パラジウム合金を厚さ３０ｎｍ、下部電極８としてＰｔ
0.95Ｐｄ0.05の組成の白金パラジウム合金を厚さ１００
ｎｍで順次被着形成させる。
【００３３】さらに下部電極８の上に、ＭＯＣＶＤ（有
機金属化学的気相成長）法により７００℃で、組成がＢ
ｉ2 ＳｒＴａ2 Ｏ9 の酸化物からなる強誘電体層９を２
００ｎｍの厚さに形成する。
機金属化学的気相成長）法により７００℃で、組成がＢ
ｉ2 ＳｒＴａ2 Ｏ9 の酸化物からなる強誘電体層９を２
００ｎｍの厚さに形成する。
【００３４】これを酸素雰囲気中で、７００℃で６０分
間熱処理する。
間熱処理する。
【００３５】熱処理の後、強誘電体層９の上に、上部電
極１０として下部電極８と同じ組成の白金パラジウム合
金をスパッタ法により１００ｎｍの厚さに被着形成す
る。
極１０として下部電極８と同じ組成の白金パラジウム合
金をスパッタ法により１００ｎｍの厚さに被着形成す
る。
【００３６】再度酸素雰囲気中で、７００℃で６０分間
の熱処理を行う。このようにして半導体メモリのキャパ
シタ部を形成する。
の熱処理を行う。このようにして半導体メモリのキャパ
シタ部を形成する。
【００３７】（比較例３）実施例３において、イリジウ
ムパラジウム合金からなる下地層２１を設けないで、直
接ＳｉＯ2 上に白金パラジウム合金による電極を形成し
た。実施例３は比較例３と比較して、膜剥がれの発生頻
度が１／２０以下に低減した。
ムパラジウム合金からなる下地層２１を設けないで、直
接ＳｉＯ2 上に白金パラジウム合金による電極を形成し
た。実施例３は比較例３と比較して、膜剥がれの発生頻
度が１／２０以下に低減した。
【００３８】（実施例４）この例では、例えば図１の層
間絶縁層７に相当するＢＰＳＧ上に、下地層２１として
ルテニウム、下部電極８・上部電極１０として白金ルテ
ニウム合金、強誘電体層９としてＢｉ2 ＳｒＮｂ2 Ｏ9
を用いる場合の例である。
間絶縁層７に相当するＢＰＳＧ上に、下地層２１として
ルテニウム、下部電極８・上部電極１０として白金ルテ
ニウム合金、強誘電体層９としてＢｉ2 ＳｒＮｂ2 Ｏ9
を用いる場合の例である。
【００３９】ＢＰＳＧ上に、スパッタ法により下地層２
１としてＲｈを厚さ５０ｎｍ、下部電極８としてＰｔ
0.95Ｒｈ0.05の組成の白金ルテニウム合金を厚さ１００
ｎｍで順次被着形成させる。
１としてＲｈを厚さ５０ｎｍ、下部電極８としてＰｔ
0.95Ｒｈ0.05の組成の白金ルテニウム合金を厚さ１００
ｎｍで順次被着形成させる。
【００４０】さらに下部電極８の上に、ＭＯＣＶＤ（有
機金属化学的気相成長）法により６００℃で、組成がＢ
ｉ2 ＳｒＮｂ2 Ｏ9 の酸化物からなる強誘電体層９を２
００ｎｍの厚さに形成する。
機金属化学的気相成長）法により６００℃で、組成がＢ
ｉ2 ＳｒＮｂ2 Ｏ9 の酸化物からなる強誘電体層９を２
００ｎｍの厚さに形成する。
【００４１】これを酸素雰囲気中で、７００℃で６０分
間熱処理する。
間熱処理する。
【００４２】熱処理の後、強誘電体層９の上に、上部電
極１０として下部電極８と同じ組成の白金ルテニウム合
金をスパッタ法により１００ｎｍの厚さに被着形成す
る。
極１０として下部電極８と同じ組成の白金ルテニウム合
金をスパッタ法により１００ｎｍの厚さに被着形成す
る。
【００４３】再度酸素雰囲気中で、８００℃で６０分間
の熱処理を行う。このようにして半導体メモリのキャパ
シタ部を形成する。
の熱処理を行う。このようにして半導体メモリのキャパ
シタ部を形成する。
【００４４】（比較例４）実施例４において、ルテニウ
ムからなる下地層２１を設けないで、直接ＢＰＳＧ上に
白金ルテニウム合金による電極を形成した。実施例４は
比較例４と比較して、膜剥がれの発生頻度が１／３０以
下に低減した。
ムからなる下地層２１を設けないで、直接ＢＰＳＧ上に
白金ルテニウム合金による電極を形成した。実施例４は
比較例４と比較して、膜剥がれの発生頻度が１／３０以
下に低減した。
【００４５】さらに、本発明による半導体メモリとの特
徴を明確にするために、下地層として本発明構成によら
ない下地層を設置した半導体メモリを比較例として、次
に示す。
徴を明確にするために、下地層として本発明構成によら
ない下地層を設置した半導体メモリを比較例として、次
に示す。
【００４６】（比較例５）この比較例５では、下地層と
して、チタンあるいは窒化チタンからなる層を形成し、
これの上に白金層を積層形成した場合である。
して、チタンあるいは窒化チタンからなる層を形成し、
これの上に白金層を積層形成した場合である。
【００４７】この例では、図６Ａにその要部の断面図を
示すように、ＳｉＯ2 上に、スパッタ法によりチタンあ
るいは窒化チタンからなる第１の金属層３１を１０ｎｍ
の厚さに、白金からなる第２の金属層３２を２００ｎｍ
の厚さに積層形成する。
示すように、ＳｉＯ2 上に、スパッタ法によりチタンあ
るいは窒化チタンからなる第１の金属層３１を１０ｎｍ
の厚さに、白金からなる第２の金属層３２を２００ｎｍ
の厚さに積層形成する。
【００４８】さらに、第２の金属層３２の上に、ＭＯＣ
ＶＤ（有機金属化学的気相成長）法により７００℃で、
組成がＢｉ2 ＳｒＴａ2 Ｏ9 の酸化物からなる強誘電体
層９を２００ｎｍの厚さに形成する。
ＶＤ（有機金属化学的気相成長）法により７００℃で、
組成がＢｉ2 ＳｒＴａ2 Ｏ9 の酸化物からなる強誘電体
層９を２００ｎｍの厚さに形成する。
【００４９】これを酸素雰囲気中で、８００℃で６０分
間熱処理する。
間熱処理する。
【００５０】熱処理の後、強誘電体層９の上に、上部電
極１０として白金をスパッタ法により２００ｎｍの厚さ
に被着形成する。
極１０として白金をスパッタ法により２００ｎｍの厚さ
に被着形成する。
【００５１】このようにして半導体メモリのキャパシタ
部を形成する。
部を形成する。
【００５２】再度酸素雰囲気中で、８００℃で６０分間
の熱処理を行った。このとき、第１の金属層１１中のチ
タンが、第２の金属層３２の白金中に拡散し、合金Ｐｔ
X Ｔｉ(1-X) が生じた。
の熱処理を行った。このとき、第１の金属層１１中のチ
タンが、第２の金属層３２の白金中に拡散し、合金Ｐｔ
X Ｔｉ(1-X) が生じた。
【００５３】この半導体メモリにおいて、白金チタン合
金からなる下部電極３３と強誘電体層９との間に、図６
Ｂに熱拡散後の状態の断面図を示すように、熱拡散した
チタンから、ＴｉＯX からなる低誘電体層３４が形成さ
れてしまう。従って、この場合前述のように低誘電体層
３４によりデバイス特性の低下を来すことになる。また
白金の表面性も悪化する。
金からなる下部電極３３と強誘電体層９との間に、図６
Ｂに熱拡散後の状態の断面図を示すように、熱拡散した
チタンから、ＴｉＯX からなる低誘電体層３４が形成さ
れてしまう。従って、この場合前述のように低誘電体層
３４によりデバイス特性の低下を来すことになる。また
白金の表面性も悪化する。
【００５４】次に、本発明による半導体メモリをスタッ
ク型構造の不揮発メモリに適用した場合の一例を図３に
示す不揮発メモリの断面図を用いて説明する。図３で
は、図１と対応する部分に同一の記号を付している。
ク型構造の不揮発メモリに適用した場合の一例を図３に
示す不揮発メモリの断面図を用いて説明する。図３で
は、図１と対応する部分に同一の記号を付している。
【００５５】図３に示す半導体メモリは、半導体基板１
に局部的酸化いわゆるＬＯＣＯＳにより素子分離絶縁層
２が形成され、これによって分離された領域に、ＭＩＳ
トランジスタが形成される。すなわち、この場合におい
ても図１、図５において説明したと同様に、ソース領域
５およびドレイン領域６が形成され、これらソースおよ
びドレイン領域５および６間上にＳｉＯ2 などのゲート
絶縁膜３を介してゲート電極４が形成されたＭＩＳトラ
ンジスタやＳｉＯ2 等の層間絶縁層７が形成される。
に局部的酸化いわゆるＬＯＣＯＳにより素子分離絶縁層
２が形成され、これによって分離された領域に、ＭＩＳ
トランジスタが形成される。すなわち、この場合におい
ても図１、図５において説明したと同様に、ソース領域
５およびドレイン領域６が形成され、これらソースおよ
びドレイン領域５および６間上にＳｉＯ2 などのゲート
絶縁膜３を介してゲート電極４が形成されたＭＩＳトラ
ンジスタやＳｉＯ2 等の層間絶縁層７が形成される。
【００５６】そして、層間絶縁層７のソース領域５上に
穿設したコンタクトホール１２に、多結晶シリコン、タ
ングステン等よりなるプラグ電極２０を形成し、プラグ
電極２０の上にＴｉＮ，ＴａＮ等よりなる耐酸化性バリ
アメタル２２を形成する。その上にパラジウム、ルテニ
ウム、オスミウム、イリジウム、ロジウム単体あるいは
これらのうち２種類以上を含む合金よりなる金属層によ
る下地層２１を介在させて下部電極８を形成する。
穿設したコンタクトホール１２に、多結晶シリコン、タ
ングステン等よりなるプラグ電極２０を形成し、プラグ
電極２０の上にＴｉＮ，ＴａＮ等よりなる耐酸化性バリ
アメタル２２を形成する。その上にパラジウム、ルテニ
ウム、オスミウム、イリジウム、ロジウム単体あるいは
これらのうち２種類以上を含む合金よりなる金属層によ
る下地層２１を介在させて下部電極８を形成する。
【００５７】次に、この下部電極８の上に強誘電体層９
を形成し、これの上にパラジウム、ルテニウム、オスミ
ウム、イリジウム、ロジウム単体あるいはこれらのうち
２種類以上を含む合金よりなる金属層による上部電極の
下地層２３を介在させて上部電極１０を形成する。
を形成し、これの上にパラジウム、ルテニウム、オスミ
ウム、イリジウム、ロジウム単体あるいはこれらのうち
２種類以上を含む合金よりなる金属層による上部電極の
下地層２３を介在させて上部電極１０を形成する。
【００５８】そして上部電極１０の上に、さらに全面的
に上層絶縁層１１が形成され、この上層絶縁層１１に開
けられたコンタクトホールとを通して上部電極１０上に
コンタクトした配線１３が形成された構成になってい
る。
に上層絶縁層１１が形成され、この上層絶縁層１１に開
けられたコンタクトホールとを通して上部電極１０上に
コンタクトした配線１３が形成された構成になってい
る。
【００５９】（実施例５）この例では、例えば図３で説
明した耐酸化性バリアメタル２２に相当するＴｉＮ上
に、下地層２１としてイリジウムパラジウム合金、強誘
電体層９としてＢｉ 2 ＳｒＮｂ2 Ｏ9 を用いる場合の例
である。
明した耐酸化性バリアメタル２２に相当するＴｉＮ上
に、下地層２１としてイリジウムパラジウム合金、強誘
電体層９としてＢｉ 2 ＳｒＮｂ2 Ｏ9 を用いる場合の例
である。
【００６０】図４にその要部の断面図を示すように、窒
化チタンからなる耐酸化性バリアメタル２２上にスパッ
タ法によりＩｒ0.8 Ｐｄ0.2 なる組成の下地層２１を厚
さ１００ｎｍ、下部電極８としてＰｔを厚さ２００ｎｍ
で順次被着形成させる。
化チタンからなる耐酸化性バリアメタル２２上にスパッ
タ法によりＩｒ0.8 Ｐｄ0.2 なる組成の下地層２１を厚
さ１００ｎｍ、下部電極８としてＰｔを厚さ２００ｎｍ
で順次被着形成させる。
【００６１】さらに下部電極８上に、ＣＶＤ法により組
成がＢｉ2 ＳｒＮｂ2 Ｏ9 からなる強誘電体層９を６０
０℃で２００ｎｍの厚さに形成する。これを酸素雰囲気
中で７００℃で１時間熱処理する。熱処理の後、強誘電
体層９の上に上部電極１０の下地層２３としてＩｒ0.8
Ｐｄ0.2 を厚さ２０ｎｍ、上部電極１０としてＰｔを厚
さ２００ｎｍでそれぞれスパッタ法により順次被着形成
する。
成がＢｉ2 ＳｒＮｂ2 Ｏ9 からなる強誘電体層９を６０
０℃で２００ｎｍの厚さに形成する。これを酸素雰囲気
中で７００℃で１時間熱処理する。熱処理の後、強誘電
体層９の上に上部電極１０の下地層２３としてＩｒ0.8
Ｐｄ0.2 を厚さ２０ｎｍ、上部電極１０としてＰｔを厚
さ２００ｎｍでそれぞれスパッタ法により順次被着形成
する。
【００６２】再度、酸素雰囲気中で、６５０℃で３０分
間の熱処理を行う。
間の熱処理を行う。
【００６３】（比較例６）実施例５において、イリジウ
ムパラジウム合金からなる下地層２１および２３を設け
ないで、直接ＴｉＮ上に白金電極を形成した。実施例５
は、比較例６と比較して、膜剥がれの発生頻度が１／１
０以下に低減した。
ムパラジウム合金からなる下地層２１および２３を設け
ないで、直接ＴｉＮ上に白金電極を形成した。実施例５
は、比較例６と比較して、膜剥がれの発生頻度が１／１
０以下に低減した。
【００６４】尚、上述の各実施例では、下地層を被着さ
せる面の材料としてＳｉＯ2 、ＢＰＳＧを用いたが、こ
の面の材料をＢＳＧ（ホウケイ酸ガラス）、シリコン、
窒化チタン、窒化タンタル、窒化ハフニウム、窒化コバ
ルトシリサイド、ＳＯＧ（スピン・オン・ガラス；スピ
ンナーにより回転塗布するシリコン化合物ガラス）を材
料としても同様に、本発明の半導体メモリを形成するこ
とができる。
せる面の材料としてＳｉＯ2 、ＢＰＳＧを用いたが、こ
の面の材料をＢＳＧ（ホウケイ酸ガラス）、シリコン、
窒化チタン、窒化タンタル、窒化ハフニウム、窒化コバ
ルトシリサイド、ＳＯＧ（スピン・オン・ガラス；スピ
ンナーにより回転塗布するシリコン化合物ガラス）を材
料としても同様に、本発明の半導体メモリを形成するこ
とができる。
【００６５】また上述の各実施例では、強誘電体層９の
例として、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3（ＰＺＴ）、Ｂｉ2
ＳｒＴａ2 Ｏ9 、Ｂｉ2 ＳｒＮｂ2 Ｏ9 を用いたが、Ｓ
ｒＴｉＯ3 、（Ｂａ，Ｓｒ）ＴｉＯ3 等他の誘電体材料
を用いても、同様に本発明の半導体メモリを形成するこ
とができる。
例として、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3（ＰＺＴ）、Ｂｉ2
ＳｒＴａ2 Ｏ9 、Ｂｉ2 ＳｒＮｂ2 Ｏ9 を用いたが、Ｓ
ｒＴｉＯ3 、（Ｂａ，Ｓｒ）ＴｉＯ3 等他の誘電体材料
を用いても、同様に本発明の半導体メモリを形成するこ
とができる。
【００６６】また下地層は、上部電極と下部電極との両
方に設ける構成としても、下部電極だけに設ける構成と
してもよい。各電極とその電極形成面の密着性を考慮し
て、下地層を設けるかどうかを選択する。
方に設ける構成としても、下部電極だけに設ける構成と
してもよい。各電極とその電極形成面の密着性を考慮し
て、下地層を設けるかどうかを選択する。
【００６７】熱処理の温度は、使用する誘電体材料に合
わせて選択する。例えばＰＺＴでは６５０〜７００℃、
Ｂｉ2 ＳｒＴａ2 Ｏ9 では６５０〜８００℃で熱処理を
行うことが好ましい。
わせて選択する。例えばＰＺＴでは６５０〜７００℃、
Ｂｉ2 ＳｒＴａ2 Ｏ9 では６５０〜８００℃で熱処理を
行うことが好ましい。
【００６８】さらに下部電極８・上部電極１０の材料
も、上述の白金、白金パラジウム合金、白金ルテニウム
合金の他、一般に電極に用いられている白金−白金族合
金等を用いても同様に本発明の半導体メモリを形成する
ことができる。
も、上述の白金、白金パラジウム合金、白金ルテニウム
合金の他、一般に電極に用いられている白金−白金族合
金等を用いても同様に本発明の半導体メモリを形成する
ことができる。
【００６９】本発明の半導体メモリは、上述の実施例に
限定されるものではなく、本発明の要旨を逸脱しない範
囲でその他様々な構成が取り得る。
限定されるものではなく、本発明の要旨を逸脱しない範
囲でその他様々な構成が取り得る。
【００７０】
【発明の効果】上述の本発明による半導体メモリによれ
ば、電極形成面と白金あるいは白金合金からなる電極と
の間に、白金族で白金よりも化学反応性が高いパラジウ
ム、ルテニウム、オスミウム、イリジウム、ロジウム単
体あるいはこれらのうち２種以上の元素を含む合金から
なる下地層を形成することにより、電極形成面と電極と
の密着性を改善し、電極の膜剥がれや低誘電体層の形成
等の問題を解決することができる。
ば、電極形成面と白金あるいは白金合金からなる電極と
の間に、白金族で白金よりも化学反応性が高いパラジウ
ム、ルテニウム、オスミウム、イリジウム、ロジウム単
体あるいはこれらのうち２種以上の元素を含む合金から
なる下地層を形成することにより、電極形成面と電極と
の密着性を改善し、電極の膜剥がれや低誘電体層の形成
等の問題を解決することができる。
【００７１】膜剥がれが低減することにより、歩留まり
が良くなり、安定して、生産性よく半導体メモリが製造
できる。
が良くなり、安定して、生産性よく半導体メモリが製造
できる。
【００７２】また、下地層にパラジウム、ルテニウム、
オスミウム、イリジウム、ロジウム単体あるいはこれら
のうち２種類以上を含む合金を使用することで、下地層
が下部電極へ拡散した場合でも、白金や白金合金を電極
に用いることによる低誘電体層の形成を防止する効果を
発揮することができ、デバイス特性のよい半導体メモリ
の製造ができる。
オスミウム、イリジウム、ロジウム単体あるいはこれら
のうち２種類以上を含む合金を使用することで、下地層
が下部電極へ拡散した場合でも、白金や白金合金を電極
に用いることによる低誘電体層の形成を防止する効果を
発揮することができ、デバイス特性のよい半導体メモリ
の製造ができる。
【図１】本発明の半導体メモリを適用するプレーナー型
構造の不揮発性メモリの一例の断面図である。
構造の不揮発性メモリの一例の断面図である。
【図２】本発明による半導体メモリの一例の要部の断面
図である。
図である。
【図３】本発明の半導体メモリを適用するスタック型構
造の不揮発性メモリの一例の断面図である。
造の不揮発性メモリの一例の断面図である。
【図４】本発明による半導体メモリの他の例の要部の断
面図である。
面図である。
【図５】従来のプレーナー型構造の不揮発性メモリの一
例の断面図である。
例の断面図である。
【図６】従来の半導体メモリの一例の要部の断面図であ
る。 Ａ 熱拡散前の状態である。 Ｂ 熱拡散後の状態である。
る。 Ａ 熱拡散前の状態である。 Ｂ 熱拡散後の状態である。
１ 基板 ２ 素子分離絶縁層 ３ ゲート絶縁膜 ４ ゲート電極 ５ ソース領域 ６ ドレイン領域 ７ 層間絶縁層 ８ 下部電極 ９ 強誘電体層 １０ 上部電極 １１ 上層絶縁層 １２ コンタクトホール １３ 配線 ２１、２３ 下地層 ２２ 耐酸化性バリアメタル ３１ 第１の金属層 ３２ 第２の金属層 ３３ 下部電極 ３４ 低誘電体層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 Ｈ０１Ｌ 27/04 Ｃ 27/10 ４５１ // Ｃ２３Ｃ 14/08 (72)発明者 町田 暁夫 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内
Claims (2)
- 【請求項１】 白金または白金合金による電極層が形成
される半導体メモリにおいて、 上記白金または白金合金による電極層下に、 パラジウム、ルテニウム、オスミウム、イリジウム、ロ
ジウム単体あるいはこれらのうち２種類以上を含む合金
よりなる下地層を被着形成したことを特徴とする半導体
メモリ。 - 【請求項２】 上記白金または白金合金による電極層上
に強誘電体層が形成されてなることを特徴とする請求項
１に記載の半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13819395A JP3365150B2 (ja) | 1995-06-05 | 1995-06-05 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13819395A JP3365150B2 (ja) | 1995-06-05 | 1995-06-05 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08330538A true JPH08330538A (ja) | 1996-12-13 |
| JP3365150B2 JP3365150B2 (ja) | 2003-01-08 |
Family
ID=15216261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13819395A Expired - Fee Related JP3365150B2 (ja) | 1995-06-05 | 1995-06-05 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3365150B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10200072A (ja) * | 1997-01-10 | 1998-07-31 | Sony Corp | 半導体メモリセルのキャパシタ構造及びその作製方法 |
| US6146963A (en) * | 1997-12-27 | 2000-11-14 | Hyundai Electronics Industries Co., Ltd. | Methods for forming ferroelectric capacitors having a bottom electrode with decreased leakage current |
| JP2001044377A (ja) * | 1999-07-26 | 2001-02-16 | Samsung Electronics Co Ltd | 三重金属配線一つのトランジスター／一つのキャパシタ及びその製造方法 |
| US6380580B1 (en) | 1998-02-25 | 2002-04-30 | Nec Corporation | Method of making a thin film capacitor with an improved top electrode |
| JP2002524872A (ja) * | 1998-09-03 | 2002-08-06 | マイクロン テクノロジー，インコーポレイティド | 拡散バリアー層及びその製造方法 |
| KR100362198B1 (ko) * | 1999-12-28 | 2002-11-23 | 주식회사 하이닉스반도체 | 반도체 소자의 강유전체 캐패시터 형성방법 |
| KR100404649B1 (ko) * | 1998-02-23 | 2003-11-10 | 가부시끼가이샤 히다치 세이사꾸쇼 | 반도체장치 및 그 제조방법 |
| US6853026B2 (en) | 2002-05-23 | 2005-02-08 | Renesas Technology Corp. | Semiconductor device |
-
1995
- 1995-06-05 JP JP13819395A patent/JP3365150B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10200072A (ja) * | 1997-01-10 | 1998-07-31 | Sony Corp | 半導体メモリセルのキャパシタ構造及びその作製方法 |
| US6146963A (en) * | 1997-12-27 | 2000-11-14 | Hyundai Electronics Industries Co., Ltd. | Methods for forming ferroelectric capacitors having a bottom electrode with decreased leakage current |
| KR100404649B1 (ko) * | 1998-02-23 | 2003-11-10 | 가부시끼가이샤 히다치 세이사꾸쇼 | 반도체장치 및 그 제조방법 |
| US6380580B1 (en) | 1998-02-25 | 2002-04-30 | Nec Corporation | Method of making a thin film capacitor with an improved top electrode |
| JP2002524872A (ja) * | 1998-09-03 | 2002-08-06 | マイクロン テクノロジー，インコーポレイティド | 拡散バリアー層及びその製造方法 |
| JP2001044377A (ja) * | 1999-07-26 | 2001-02-16 | Samsung Electronics Co Ltd | 三重金属配線一つのトランジスター／一つのキャパシタ及びその製造方法 |
| KR100362198B1 (ko) * | 1999-12-28 | 2002-11-23 | 주식회사 하이닉스반도체 | 반도체 소자의 강유전체 캐패시터 형성방법 |
| US6853026B2 (en) | 2002-05-23 | 2005-02-08 | Renesas Technology Corp. | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3365150B2 (ja) | 2003-01-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |