JP2003347427A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】 ダマシンプロセスでスタックトキャパシタを
形成する際に、電極形成材料に熱処理を加えたときでも
電極形状に変形が生じにくい半導体装置およびその製造
方法を提供する。 【解決手段】 導電性プラグ４の上面にキャパシタ下部
電極６と同じ材料の導電膜５を、熱処理にて固着して形
成しておく。例えば下部電極６がルテニウム等の貴金属
で構成されておれば、導電膜５も同じ貴金属で構成され
る。導電膜５と下部電極６とが同じ材料で構成されてい
ることにより両者間の結合力は強まり、下部電極６に熱
処理を加えたときに、両者間の接続が維持されやすく、
電極形状に変形が生じにくい。そのため、導電性プラグ
４に下部電極６が直接、接続される場合に比べて導電性
プラグ４と下部電極６との間の接続をより強固にするこ
とができる。
形成する際に、電極形成材料に熱処理を加えたときでも
電極形状に変形が生じにくい半導体装置およびその製造
方法を提供する。 【解決手段】 導電性プラグ４の上面にキャパシタ下部
電極６と同じ材料の導電膜５を、熱処理にて固着して形
成しておく。例えば下部電極６がルテニウム等の貴金属
で構成されておれば、導電膜５も同じ貴金属で構成され
る。導電膜５と下部電極６とが同じ材料で構成されてい
ることにより両者間の結合力は強まり、下部電極６に熱
処理を加えたときに、両者間の接続が維持されやすく、
電極形状に変形が生じにくい。そのため、導電性プラグ
４に下部電極６が直接、接続される場合に比べて導電性
プラグ４と下部電極６との間の接続をより強固にするこ
とができる。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法に関し、特に、高誘電率材料を誘電体膜
に用いたスタックトキャパシタを含む半導体装置とその
製造方法に関する。
びその製造方法に関し、特に、高誘電率材料を誘電体膜
に用いたスタックトキャパシタを含む半導体装置とその
製造方法に関する。
【０００２】
【従来の技術】一般に、ＤＲＡＭ（Dynamic Random Acc
ess Memory）は、多数の記憶情報を蓄積する記憶領域で
あるメモリセルアレイ部と、外部との入出力に必要な周
辺回路部とから構成されている。そのうち半導体チップ
上で大きな面積を占めるメモリセルアレイ部には、単位
記憶情報を蓄積するメモリセルがマトリックス状に複数
個配置されている。
ess Memory）は、多数の記憶情報を蓄積する記憶領域で
あるメモリセルアレイ部と、外部との入出力に必要な周
辺回路部とから構成されている。そのうち半導体チップ
上で大きな面積を占めるメモリセルアレイ部には、単位
記憶情報を蓄積するメモリセルがマトリックス状に複数
個配置されている。
【０００３】一つのメモリセルは一般に、一つのＭＯＳ
（Metal Oxide Semiconductor）トランジスタとこれに
接続された一つのキャパシタとから構成されている。こ
のようなメモリセルを、１トランジスタ１キャパシタ型
のメモリセルと呼んでいる。このタイプのメモリセルは
構成が簡単なため、メモリセルアレイの集積度を向上さ
せることが容易になる。そのため、大容量のＤＲＡＭに
おいて広く用いられている。
（Metal Oxide Semiconductor）トランジスタとこれに
接続された一つのキャパシタとから構成されている。こ
のようなメモリセルを、１トランジスタ１キャパシタ型
のメモリセルと呼んでいる。このタイプのメモリセルは
構成が簡単なため、メモリセルアレイの集積度を向上さ
せることが容易になる。そのため、大容量のＤＲＡＭに
おいて広く用いられている。
【０００４】キャパシタにはいくつかのタイプが存在す
る。そのうちスタックトキャパシタと呼ばれるタイプの
キャパシタがある。スタックトキャパシタは、キャパシ
タの電極および誘電体膜をフィールド酸化膜やトランジ
スタのゲート電極の上方にまで延在させることによっ
て、キャパシタの電極間の対向面積を増大させたもので
ある。スタックトキャパシタはこのような特徴を有する
ため、半導体記憶装置の集積化に伴って素子の微細化が
進んだ場合でも、キャパシタの静電容量を確保しやす
い。よって、半導体記憶装置の高集積化に伴ってスタッ
クトキャパシタが多く用いられるようになった。
る。そのうちスタックトキャパシタと呼ばれるタイプの
キャパシタがある。スタックトキャパシタは、キャパシ
タの電極および誘電体膜をフィールド酸化膜やトランジ
スタのゲート電極の上方にまで延在させることによっ
て、キャパシタの電極間の対向面積を増大させたもので
ある。スタックトキャパシタはこのような特徴を有する
ため、半導体記憶装置の集積化に伴って素子の微細化が
進んだ場合でも、キャパシタの静電容量を確保しやす
い。よって、半導体記憶装置の高集積化に伴ってスタッ
クトキャパシタが多く用いられるようになった。
【０００５】さて、素子の微細化が進んだ場合、横方向
への広がりを抑えつつ電極間の対向面積を確保するた
め、スタックトキャパシタを高く形成してゆけばよい。
しかし、構造を改善するこのような方法によって一定の
静電容量を確保することは、微細化がかなり進んだ現在
ではもはや困難になりつつある。この状況は他の代表的
な３次元キャパシタ構造であるトレンチキャパシタや円
筒型キャパシタでも同様である。
への広がりを抑えつつ電極間の対向面積を確保するた
め、スタックトキャパシタを高く形成してゆけばよい。
しかし、構造を改善するこのような方法によって一定の
静電容量を確保することは、微細化がかなり進んだ現在
ではもはや困難になりつつある。この状況は他の代表的
な３次元キャパシタ構造であるトレンチキャパシタや円
筒型キャパシタでも同様である。
【０００６】そこで、キャパシタの静電容量を増大させ
るため、誘電体膜としてＢＳＴ（チタン酸バリウムスト
ロンチウム）等の高誘電率材料を使用する試みがなされ
ている。図１７は、誘電体膜としてＢＳＴ等の高誘電率
材料を用いたＤＲＡＭメモリセルのキャパシタ部分を示
す断面図である。
るため、誘電体膜としてＢＳＴ（チタン酸バリウムスト
ロンチウム）等の高誘電率材料を使用する試みがなされ
ている。図１７は、誘電体膜としてＢＳＴ等の高誘電率
材料を用いたＤＲＡＭメモリセルのキャパシタ部分を示
す断面図である。
【０００７】図１７において、高誘電率材料からなる誘
電体膜７が、上部電極８および下部電極６に挟まれてい
る。なお、下部電極６は導電性プラグ４に接続されてい
る。そして、導電性プラグ４は、半導体基板１上に形成
された第１および第２層間絶縁膜２，３の積層構造を貫
通して半導体基板１の表面に接続されている。また、上
部電極８上には第３層間絶縁膜９が形成されている。以
上の要素によってスタックトキャパシタが構成されてい
る。
電体膜７が、上部電極８および下部電極６に挟まれてい
る。なお、下部電極６は導電性プラグ４に接続されてい
る。そして、導電性プラグ４は、半導体基板１上に形成
された第１および第２層間絶縁膜２，３の積層構造を貫
通して半導体基板１の表面に接続されている。また、上
部電極８上には第３層間絶縁膜９が形成されている。以
上の要素によってスタックトキャパシタが構成されてい
る。
【０００８】このうち、上部電極８および下部電極６に
は例えばルテニウム等の貴金属が採用され、導電性プラ
グ４にはバリアメタルとして機能する窒化チタンが例え
ば採用される。また、第１および第３層間絶縁膜２，９
は例えばシリコン酸化膜で形成され、第２層間絶縁膜３
は例えばシリコン窒化膜で形成される。ＢＳＴ等の高誘
電率材料からなる誘電体膜８は、反応性スパッタ法やＣ
ＶＤ（Chemical VaporDeposition）法等で形成される。
は例えばルテニウム等の貴金属が採用され、導電性プラ
グ４にはバリアメタルとして機能する窒化チタンが例え
ば採用される。また、第１および第３層間絶縁膜２，９
は例えばシリコン酸化膜で形成され、第２層間絶縁膜３
は例えばシリコン窒化膜で形成される。ＢＳＴ等の高誘
電率材料からなる誘電体膜８は、反応性スパッタ法やＣ
ＶＤ（Chemical VaporDeposition）法等で形成される。
【０００９】なお、図１７においては図示を省略した
が、半導体基板１の表面にはトランジスタや活性領域の
ほか、シリコン酸化膜による素子分離領域等が形成され
ている。また、スタックトキャパシタの上部にはアルミ
配線も形成されるが、これも図示を省略している。
が、半導体基板１の表面にはトランジスタや活性領域の
ほか、シリコン酸化膜による素子分離領域等が形成され
ている。また、スタックトキャパシタの上部にはアルミ
配線も形成されるが、これも図示を省略している。
【００１０】従来のＤＲＡＭのメモリセルのキャパシタ
においては、上部および下部電極には多結晶シリコンを
採用し、その誘電体膜にはシリコンを熱酸化したシリコ
ン酸化膜やＣＶＤ法により形成したシリコン窒化膜など
を用いていた。これらの膜はいずれもシリコン化合物で
あり、多結晶シリコンからなる下部電極上に容易に形成
できた。
においては、上部および下部電極には多結晶シリコンを
採用し、その誘電体膜にはシリコンを熱酸化したシリコ
ン酸化膜やＣＶＤ法により形成したシリコン窒化膜など
を用いていた。これらの膜はいずれもシリコン化合物で
あり、多結晶シリコンからなる下部電極上に容易に形成
できた。
【００１１】しかし、図１７のスタックトキャパシタに
おいては、上述したように上部電極８および下部電極６
に貴金属を採用する。例えばＢＳＴからなる誘電体膜を
従来のキャパシタ構造に適用して、多結晶シリコンから
なる下部電極上に形成しようとすると、電気化学的に卑
である多結晶シリコンがＢＳＴの有する酸素原子により
容易に酸化される。その結果、誘電体膜と下部電極との
界面にシリコン酸化膜が形成されてしまう。シリコン酸
化膜は誘電率が低いため、高誘電率材料の効果を打ち消
してキャパシタの静電容量の大幅な低下をもたらす。ま
た、下部電極としての多結晶シリコンの抵抗値の上昇を
ももたらす。これらの問題は上部電極においても同様で
ある。
おいては、上述したように上部電極８および下部電極６
に貴金属を採用する。例えばＢＳＴからなる誘電体膜を
従来のキャパシタ構造に適用して、多結晶シリコンから
なる下部電極上に形成しようとすると、電気化学的に卑
である多結晶シリコンがＢＳＴの有する酸素原子により
容易に酸化される。その結果、誘電体膜と下部電極との
界面にシリコン酸化膜が形成されてしまう。シリコン酸
化膜は誘電率が低いため、高誘電率材料の効果を打ち消
してキャパシタの静電容量の大幅な低下をもたらす。ま
た、下部電極としての多結晶シリコンの抵抗値の上昇を
ももたらす。これらの問題は上部電極においても同様で
ある。
【００１２】よって、ＢＳＴ等の高誘電率材料を誘電体
膜に使用する場合には、電気化学的に貴で耐酸化性の強
い貴金属が上部および下部電極に用いられる。そのよう
な貴金属として、白金、イリジウム、パラジウム等があ
る。図１７に示したスタックトキャパシタにおいて、上
部電極９および下部電極７の材料にルテニウムを例示し
たのはそのためである。
膜に使用する場合には、電気化学的に貴で耐酸化性の強
い貴金属が上部および下部電極に用いられる。そのよう
な貴金属として、白金、イリジウム、パラジウム等があ
る。図１７に示したスタックトキャパシタにおいて、上
部電極９および下部電極７の材料にルテニウムを例示し
たのはそのためである。
【００１３】なお、図１７に示したスタックトキャパシ
タにおいて、導電性プラグ４に窒化チタン等のバリア性
を有する材料を採用したのは、下部電極６と半導体基板
１との間でシリサイド化反応が生じて抵抗値が上昇する
のを防止したり、誘電体膜７等から分離して下部電極６
を透過した酸素原子が半導体基板１へと到達して酸化す
るのを防止するためである。
タにおいて、導電性プラグ４に窒化チタン等のバリア性
を有する材料を採用したのは、下部電極６と半導体基板
１との間でシリサイド化反応が生じて抵抗値が上昇する
のを防止したり、誘電体膜７等から分離して下部電極６
を透過した酸素原子が半導体基板１へと到達して酸化す
るのを防止するためである。
【００１４】
【発明が解決しようとする課題】一般的に、貴金属膜を
フォトリソグラフィ技術およびエッチング技術を用いて
所望のパターンにエッチングすることは難しい。よっ
て、図１７中の下部電極６のような微細構造を貴金属で
形成するには困難が伴う。
フォトリソグラフィ技術およびエッチング技術を用いて
所望のパターンにエッチングすることは難しい。よっ
て、図１７中の下部電極６のような微細構造を貴金属で
形成するには困難が伴う。
【００１５】そこで、貴金属膜のパターニングにはダマ
シンプロセスが採用される。すなわち、エッチングが比
較的容易なシリコン酸化膜等からなる型枠を基板上に形
成して、その型枠に所望の電極形状の開口を行う。そし
て、その開口部に貴金属膜を埋め込んで、その表面をＣ
ＭＰ（Chemical Mechanical Polishing）等により平坦
化し、型枠を除去して微細な電極を形成するのである。
ダマシンプロセスでは、微細加工の対象がシリコン酸化
膜であるため、貴金属膜に微細加工を直接施す場合に比
べて製造工程が容易となる。
シンプロセスが採用される。すなわち、エッチングが比
較的容易なシリコン酸化膜等からなる型枠を基板上に形
成して、その型枠に所望の電極形状の開口を行う。そし
て、その開口部に貴金属膜を埋め込んで、その表面をＣ
ＭＰ（Chemical Mechanical Polishing）等により平坦
化し、型枠を除去して微細な電極を形成するのである。
ダマシンプロセスでは、微細加工の対象がシリコン酸化
膜であるため、貴金属膜に微細加工を直接施す場合に比
べて製造工程が容易となる。
【００１６】貴金属膜を型枠の開口部に埋め込んで図１
７中の下部電極６を形成する場合、貴金属膜に電極形状
を維持させるための熱処理を加えていた。ところが、こ
の熱処理の際に、貴金属膜が型枠の開口部内で収縮を起
こして下部電極６の形状が変形してしまうという問題が
あった。
７中の下部電極６を形成する場合、貴金属膜に電極形状
を維持させるための熱処理を加えていた。ところが、こ
の熱処理の際に、貴金属膜が型枠の開口部内で収縮を起
こして下部電極６の形状が変形してしまうという問題が
あった。
【００１７】図１８はこの問題を説明する断面図であ
り、下部電極６として型枠１０に埋め込んだ貴金属膜６
ｄが開口部内で収縮を起こしてしまい、貴金属膜６ｄと
導電性プラグ４との間に空隙１０ｃが生じてしまった場
合を示している。この現象は、埋め込まれた貴金属膜６
ｄ中に含まれていた酸素等が熱処理によりガスとして放
出されることに起因すると考えられている。もちろん、
この状態では導電性プラグ４とのコンタクトが取れてい
ないので、貴金属膜６ｄは下部電極６としての機能を果
たさない。
り、下部電極６として型枠１０に埋め込んだ貴金属膜６
ｄが開口部内で収縮を起こしてしまい、貴金属膜６ｄと
導電性プラグ４との間に空隙１０ｃが生じてしまった場
合を示している。この現象は、埋め込まれた貴金属膜６
ｄ中に含まれていた酸素等が熱処理によりガスとして放
出されることに起因すると考えられている。もちろん、
この状態では導電性プラグ４とのコンタクトが取れてい
ないので、貴金属膜６ｄは下部電極６としての機能を果
たさない。
【００１８】この問題を防ぐために、型枠１０の除去後
に貴金属膜６ｄに対して熱処理を行うことが考えられ
る。しかしながら、その場合には図１９に示すように、
部分により異なる収縮が貴金属膜に発生しやすく、変形
した下部電極６ｅが生成されてしまう。この状態では、
下部電極が倒れたり、また、近接した他の下部電極と接
触したりするという新たな問題が生じてしまう。
に貴金属膜６ｄに対して熱処理を行うことが考えられ
る。しかしながら、その場合には図１９に示すように、
部分により異なる収縮が貴金属膜に発生しやすく、変形
した下部電極６ｅが生成されてしまう。この状態では、
下部電極が倒れたり、また、近接した他の下部電極と接
触したりするという新たな問題が生じてしまう。
【００１９】また、仮に貴金属膜６ｄと導電性プラグ４
との間に空隙１０ｃが生じなかった場合であっても、貴
金属膜の収縮が両者間の結合力を弱めていることもあり
得る。その場合は、製品の完成後に振動や衝撃等が加わ
ったときに下部電極６が導電性プラグ４から乖離する可
能性もあり、衝撃等に対する耐性の低い半導体装置とな
ってしまう。
との間に空隙１０ｃが生じなかった場合であっても、貴
金属膜の収縮が両者間の結合力を弱めていることもあり
得る。その場合は、製品の完成後に振動や衝撃等が加わ
ったときに下部電極６が導電性プラグ４から乖離する可
能性もあり、衝撃等に対する耐性の低い半導体装置とな
ってしまう。
【００２０】そこで、この発明の課題は、ダマシンプロ
セスでスタックトキャパシタを形成する際に、電極形成
材料に熱処理を加えたときでも電極形状に変形が生じに
くい半導体装置およびその製造方法を提供することにあ
る。
セスでスタックトキャパシタを形成する際に、電極形成
材料に熱処理を加えたときでも電極形状に変形が生じに
くい半導体装置およびその製造方法を提供することにあ
る。
【００２１】
【課題を解決するための手段】請求項１に記載の発明
は、半導体基板と、前記半導体基板上に形成された層間
絶縁膜と、前記層間絶縁膜を貫通し、前記半導体基板の
表面に接続する接続孔と、前記接続孔内に形成され、前
記半導体基板の表面に接続する導電性プラグと、前記接
続孔内において、前記導電性プラグの上面に固着して形
成された導電膜と、前記導電膜に接続された第１キャパ
シタ電極と、前記第１キャパシタ電極に接触するキャパ
シタ誘電体膜と、前記第１キャパシタ電極との間に前記
キャパシタ誘電体膜を挟んでキャパシタを構成する第２
キャパシタ電極とを備え、前記導電膜と前記第１キャパ
シタ電極とは同じ材料で構成された半導体装置である。
は、半導体基板と、前記半導体基板上に形成された層間
絶縁膜と、前記層間絶縁膜を貫通し、前記半導体基板の
表面に接続する接続孔と、前記接続孔内に形成され、前
記半導体基板の表面に接続する導電性プラグと、前記接
続孔内において、前記導電性プラグの上面に固着して形
成された導電膜と、前記導電膜に接続された第１キャパ
シタ電極と、前記第１キャパシタ電極に接触するキャパ
シタ誘電体膜と、前記第１キャパシタ電極との間に前記
キャパシタ誘電体膜を挟んでキャパシタを構成する第２
キャパシタ電極とを備え、前記導電膜と前記第１キャパ
シタ電極とは同じ材料で構成された半導体装置である。
【００２２】請求項２に記載の発明は、請求項１に記載
の半導体装置であって、前記第１キャパシタ電極は、前
記接続孔内の前記導電膜の表面を完全に覆うことなく、
かつ、前記導電膜に食い込んで接続された半導体装置で
ある。
の半導体装置であって、前記第１キャパシタ電極は、前
記接続孔内の前記導電膜の表面を完全に覆うことなく、
かつ、前記導電膜に食い込んで接続された半導体装置で
ある。
【００２３】請求項３に記載の発明は、半導体基板と、
前記半導体基板上に形成された層間絶縁膜と、前記層間
絶縁膜を貫通し、前記半導体基板の表面に接続する接続
孔と、前記接続孔内に形成され、前記半導体基板の表面
に接続する導電性プラグと、前記層間絶縁膜の上方に形
成されたシリコン層間膜と、前記シリコン層間膜を貫通
し、前記導電性プラグに電気的に接続された金属キャパ
シタ電極と、前記金属キャパシタ電極に接触するキャパ
シタ誘電体膜と、前記金属キャパシタ電極との間に前記
キャパシタ誘電体膜を挟んでキャパシタを構成する他の
キャパシタ電極とを備え、前記シリコン層間膜と前記金
属キャパシタ電極との界面においてシリサイド化反応が
生じている半導体装置である。
前記半導体基板上に形成された層間絶縁膜と、前記層間
絶縁膜を貫通し、前記半導体基板の表面に接続する接続
孔と、前記接続孔内に形成され、前記半導体基板の表面
に接続する導電性プラグと、前記層間絶縁膜の上方に形
成されたシリコン層間膜と、前記シリコン層間膜を貫通
し、前記導電性プラグに電気的に接続された金属キャパ
シタ電極と、前記金属キャパシタ電極に接触するキャパ
シタ誘電体膜と、前記金属キャパシタ電極との間に前記
キャパシタ誘電体膜を挟んでキャパシタを構成する他の
キャパシタ電極とを備え、前記シリコン層間膜と前記金
属キャパシタ電極との界面においてシリサイド化反応が
生じている半導体装置である。
【００２４】請求項４に記載の発明は、（ａ）表面に層
間絶縁膜が形成された半導体基板を準備する工程と、
（ｂ）前記層間絶縁膜を貫通し、前記半導体基板の表面
に接続する第１接続孔を形成する工程と、（ｃ）前記半
導体基板の表面に接続する導電性プラグを前記第１接続
孔内に形成する工程と、（ｄ）前記第１接続孔内におい
て、前記導電性プラグの上面に導電膜を形成する工程
と、（ｅ）熱処理を加えて前記導電膜を前記導電性プラ
グに固着させる工程と、（ｆ）前記層間絶縁膜および前
記導電膜上にダマシンプロセス用の型枠を形成する工程
と、（ｇ）前記型枠を貫通し、前記導電膜に接続する第
２接続孔を形成する工程と、（ｈ）前記導電膜に接続す
るキャパシタ電極を前記第２接続孔内に形成する工程
と、（ｉ）前記キャパシタ電極に熱処理を加える工程と
を備え、前記導電膜と前記キャパシタ電極とは同じ材料
で構成された半導体装置の製造方法である。
間絶縁膜が形成された半導体基板を準備する工程と、
（ｂ）前記層間絶縁膜を貫通し、前記半導体基板の表面
に接続する第１接続孔を形成する工程と、（ｃ）前記半
導体基板の表面に接続する導電性プラグを前記第１接続
孔内に形成する工程と、（ｄ）前記第１接続孔内におい
て、前記導電性プラグの上面に導電膜を形成する工程
と、（ｅ）熱処理を加えて前記導電膜を前記導電性プラ
グに固着させる工程と、（ｆ）前記層間絶縁膜および前
記導電膜上にダマシンプロセス用の型枠を形成する工程
と、（ｇ）前記型枠を貫通し、前記導電膜に接続する第
２接続孔を形成する工程と、（ｈ）前記導電膜に接続す
るキャパシタ電極を前記第２接続孔内に形成する工程
と、（ｉ）前記キャパシタ電極に熱処理を加える工程と
を備え、前記導電膜と前記キャパシタ電極とは同じ材料
で構成された半導体装置の製造方法である。
【００２５】請求項５に記載の発明は、請求項４に記載
の半導体装置の製造方法であって、前記工程（ｇ）にお
いて、前記第２接続孔は、前記第１接続孔内の前記導電
膜の表面を完全に覆うことなく、かつ、前記導電膜に食
い込んで形成される半導体装置の製造方法である。
の半導体装置の製造方法であって、前記工程（ｇ）にお
いて、前記第２接続孔は、前記第１接続孔内の前記導電
膜の表面を完全に覆うことなく、かつ、前記導電膜に食
い込んで形成される半導体装置の製造方法である。
【００２６】請求項６に記載の発明は、（ａ）表面に層
間絶縁膜が形成された半導体基板を準備する工程と、
（ｂ）前記層間絶縁膜を貫通し、前記半導体基板の表面
に接続する第１接続孔を形成する工程と、（ｃ）前記半
導体基板の表面に接続する導電性プラグを前記第１接続
孔内に形成する工程と、（ｄ）前記層間絶縁膜および前
記導電性プラグ上にダマシンプロセス用の型枠を形成す
る工程と、（ｅ）前記型枠内の所定の高さ位置にシリコ
ン層間膜を形成する工程と、（ｆ）前記型枠および前記
シリコン層間膜を貫通し、前記導電性プラグに接続する
第２接続孔を形成する工程と、（ｇ）前記導電性プラグ
に電気的に接続する金属キャパシタ電極を前記第２接続
孔内に形成する工程と、（ｈ）前記シリコン層間膜と前
記金属キャパシタ電極との界面においてシリサイド化反
応を生じさせつつ、前記金属キャパシタ電極に熱処理を
加える工程とを備える半導体装置の製造方法である。
間絶縁膜が形成された半導体基板を準備する工程と、
（ｂ）前記層間絶縁膜を貫通し、前記半導体基板の表面
に接続する第１接続孔を形成する工程と、（ｃ）前記半
導体基板の表面に接続する導電性プラグを前記第１接続
孔内に形成する工程と、（ｄ）前記層間絶縁膜および前
記導電性プラグ上にダマシンプロセス用の型枠を形成す
る工程と、（ｅ）前記型枠内の所定の高さ位置にシリコ
ン層間膜を形成する工程と、（ｆ）前記型枠および前記
シリコン層間膜を貫通し、前記導電性プラグに接続する
第２接続孔を形成する工程と、（ｇ）前記導電性プラグ
に電気的に接続する金属キャパシタ電極を前記第２接続
孔内に形成する工程と、（ｈ）前記シリコン層間膜と前
記金属キャパシタ電極との界面においてシリサイド化反
応を生じさせつつ、前記金属キャパシタ電極に熱処理を
加える工程とを備える半導体装置の製造方法である。
【００２７】請求項７に記載の発明は、請求項６に記載
の半導体装置の製造方法であって、（ｉ）前記工程
（ｈ）の後に、前記型枠および前記シリコン層間膜を除
去する工程をさらに備える半導体装置の製造方法であ
る。
の半導体装置の製造方法であって、（ｉ）前記工程
（ｈ）の後に、前記型枠および前記シリコン層間膜を除
去する工程をさらに備える半導体装置の製造方法であ
る。
【００２８】請求項８に記載の発明は、請求項６に記載
の半導体装置の製造方法であって、（ｉ）前記工程
（ｈ）の後に、前記型枠のうち前記シリコン層間膜より
も上部に位置する部分を除去する工程をさらに備える半
導体装置の製造方法である。
の半導体装置の製造方法であって、（ｉ）前記工程
（ｈ）の後に、前記型枠のうち前記シリコン層間膜より
も上部に位置する部分を除去する工程をさらに備える半
導体装置の製造方法である。
【００２９】請求項９に記載の発明は、請求項６に記載
の半導体装置の製造方法であって、前記工程（ｅ）にて
前記シリコン層間膜が形成される前記所定の高さ位置
は、前記層間絶縁膜の直上に位置し、（ｉ）前記工程
（ｈ）の後に、前記シリコン層間膜をエッチングストッ
パとして用いつつ前記型枠を除去する工程をさらに備え
る半導体装置の製造方法である。
の半導体装置の製造方法であって、前記工程（ｅ）にて
前記シリコン層間膜が形成される前記所定の高さ位置
は、前記層間絶縁膜の直上に位置し、（ｉ）前記工程
（ｈ）の後に、前記シリコン層間膜をエッチングストッ
パとして用いつつ前記型枠を除去する工程をさらに備え
る半導体装置の製造方法である。
【００３０】
【発明の実施の形態】＜実施の形態１＞本実施の形態
は、導電性プラグの上面にキャパシタ電極と同じ材料の
導電膜を固着して形成し、キャパシタ電極をダマシンプ
ロセスで形成する際に、電極形成材料に熱処理を加えた
ときでも電極形状に変形が生じにくいようにした半導体
装置およびその製造方法である。
は、導電性プラグの上面にキャパシタ電極と同じ材料の
導電膜を固着して形成し、キャパシタ電極をダマシンプ
ロセスで形成する際に、電極形成材料に熱処理を加えた
ときでも電極形状に変形が生じにくいようにした半導体
装置およびその製造方法である。
【００３１】図１は、本実施の形態に係る半導体装置を
示す断面図であり、図２〜図１３は、図１の半導体装置
の製造方法の各工程を示す図である。なお、図１〜図１
３において、図１７に示した半導体装置と同様の機能を
有する要素については同一符号を付している。
示す断面図であり、図２〜図１３は、図１の半導体装置
の製造方法の各工程を示す図である。なお、図１〜図１
３において、図１７に示した半導体装置と同様の機能を
有する要素については同一符号を付している。
【００３２】図１に示すように、本実施の形態に係る半
導体装置においても図１７に示した半導体装置と同様、
ＢＳＴ等の高誘電率材料からなる誘電体膜７が、上部電
極８および下部電極６に挟まれている。そして、導電性
プラグ４は、半導体基板１上に形成された第１および第
２層間絶縁膜２，３の積層構造を貫通して半導体基板１
の表面に接続されている。また、上部電極８上には第３
層間絶縁膜９が形成されている。
導体装置においても図１７に示した半導体装置と同様、
ＢＳＴ等の高誘電率材料からなる誘電体膜７が、上部電
極８および下部電極６に挟まれている。そして、導電性
プラグ４は、半導体基板１上に形成された第１および第
２層間絶縁膜２，３の積層構造を貫通して半導体基板１
の表面に接続されている。また、上部電極８上には第３
層間絶縁膜９が形成されている。
【００３３】そして、上部電極８および下部電極６には
例えばルテニウム等の貴金属が採用され、導電性プラグ
４にはバリアメタルとして機能する窒化チタンが例えば
採用される。また、第１および第３層間絶縁膜２，９は
例えばシリコン酸化膜で形成され、第２層間絶縁膜３は
例えばシリコン窒化膜で形成される。ＢＳＴ等の高誘電
率材料からなる誘電体膜８は、反応性スパッタ法やＣＶ
Ｄ法等で形成される。
例えばルテニウム等の貴金属が採用され、導電性プラグ
４にはバリアメタルとして機能する窒化チタンが例えば
採用される。また、第１および第３層間絶縁膜２，９は
例えばシリコン酸化膜で形成され、第２層間絶縁膜３は
例えばシリコン窒化膜で形成される。ＢＳＴ等の高誘電
率材料からなる誘電体膜８は、反応性スパッタ法やＣＶ
Ｄ法等で形成される。
【００３４】一方、本実施の形態に係る半導体装置にお
いては、図１７の半導体装置と異なり、導電性プラグ４
の上面には導電膜５が固着して形成されている。そし
て、下部電極６はこの導電膜５を介して導電性プラグ４
に電気的に接続されている。
いては、図１７の半導体装置と異なり、導電性プラグ４
の上面には導電膜５が固着して形成されている。そし
て、下部電極６はこの導電膜５を介して導電性プラグ４
に電気的に接続されている。
【００３５】導電膜５の材料には、キャパシタ電極たる
下部電極６と同じ材料が採用され、下部電極６がルテニ
ウム等の貴金属で構成されておれば、導電膜５も同じ貴
金属で構成される。
下部電極６と同じ材料が採用され、下部電極６がルテニ
ウム等の貴金属で構成されておれば、導電膜５も同じ貴
金属で構成される。
【００３６】以上の要素によってスタックトキャパシタ
が構成されている。なお、図１においても図示を省略し
たが、半導体基板１の表面にはトランジスタや活性領
域、素子分離領域等が形成されている。また、スタック
トキャパシタの上部にはアルミ配線も形成されるが、こ
れも図示を省略している。
が構成されている。なお、図１においても図示を省略し
たが、半導体基板１の表面にはトランジスタや活性領
域、素子分離領域等が形成されている。また、スタック
トキャパシタの上部にはアルミ配線も形成されるが、こ
れも図示を省略している。
【００３７】次に、本実施の形態に係る半導体装置の製
造方法について説明する。
造方法について説明する。
【００３８】まず、シリコン基板等の半導体基板１内
に、素子分離領域、活性領域およびトランジスタ等（い
ずれも図示せず）を設ける。次に、シリコン酸化膜から
なる第１層間絶縁膜２およびシリコン窒化膜からなる第
２層間絶縁膜３を、この順に積層してＣＶＤ法等により
半導体基板１上に形成する。そして、第１および第２層
間絶縁膜２，３を貫通し、半導体基板１表面の活性領域
や素子につながる接続孔２ａを形成する。
に、素子分離領域、活性領域およびトランジスタ等（い
ずれも図示せず）を設ける。次に、シリコン酸化膜から
なる第１層間絶縁膜２およびシリコン窒化膜からなる第
２層間絶縁膜３を、この順に積層してＣＶＤ法等により
半導体基板１上に形成する。そして、第１および第２層
間絶縁膜２，３を貫通し、半導体基板１表面の活性領域
や素子につながる接続孔２ａを形成する。
【００３９】そして、接続孔２ａを埋め込むように、第
１および第２層間絶縁膜２，３を貫通する窒化チタンか
らなる導電性プラグ４を形成する（図２）。なお、窒化
チタンからなる導電性プラグ４は例えば、四塩化チタン
とアンモニアガスとを使用して熱ＣＶＤ法により成膜
し、その後ＣＭＰやエッチバックを行なうことで形成す
る。なお、第２層間絶縁膜３はＣＭＰやエッチバックの
際のストッパとして機能する。
１および第２層間絶縁膜２，３を貫通する窒化チタンか
らなる導電性プラグ４を形成する（図２）。なお、窒化
チタンからなる導電性プラグ４は例えば、四塩化チタン
とアンモニアガスとを使用して熱ＣＶＤ法により成膜
し、その後ＣＭＰやエッチバックを行なうことで形成す
る。なお、第２層間絶縁膜３はＣＭＰやエッチバックの
際のストッパとして機能する。
【００４０】次に、埋め込んだ導電性プラグ４の上面を
選択的にエッチングして開口部４ａを形成する（図
３）。ここでは塩素ガスをエッチングガスとして採用
し、ＲＩＥ（Reactive Ion Etching）によりエッチング
を行えばよい。
選択的にエッチングして開口部４ａを形成する（図
３）。ここでは塩素ガスをエッチングガスとして採用
し、ＲＩＥ（Reactive Ion Etching）によりエッチング
を行えばよい。
【００４１】なお、第１および第２層間絶縁膜２，３の
膜厚は、形成すべき下部電極６の高さやその形成方法に
応じて異なるが、例えば、第１層間絶縁膜２を５００〜
１０００［ｎｍ］とし、第２層間絶縁膜３を５０〜１０
０［ｎｍ］とすればよい。また、開口部４ａの深さは５
０〜２００［ｎｍ］とすればよい。
膜厚は、形成すべき下部電極６の高さやその形成方法に
応じて異なるが、例えば、第１層間絶縁膜２を５００〜
１０００［ｎｍ］とし、第２層間絶縁膜３を５０〜１０
０［ｎｍ］とすればよい。また、開口部４ａの深さは５
０〜２００［ｎｍ］とすればよい。
【００４２】次に、開口部４ａ内に導電膜５を埋め込む
（図４）。導電膜５にルテニウムを採用する場合はスパ
ッタ法にて２００［ｎｍ］程度の膜厚で膜形成し、アル
ゴンガスをエッチングガスとして第２層間絶縁膜３上の
膜をスパッタエッチすればよい。
（図４）。導電膜５にルテニウムを採用する場合はスパ
ッタ法にて２００［ｎｍ］程度の膜厚で膜形成し、アル
ゴンガスをエッチングガスとして第２層間絶縁膜３上の
膜をスパッタエッチすればよい。
【００４３】この導電膜５には熱処理を加えて、導電性
プラグ４との界面で互いの構成原子の相互拡散を生じさ
せ、両者の間の密着性を高めておく。すなわち、導電膜
５を導電性プラグ４に固着させておく。
プラグ４との界面で互いの構成原子の相互拡散を生じさ
せ、両者の間の密着性を高めておく。すなわち、導電膜
５を導電性プラグ４に固着させておく。
【００４４】そして、第２層間絶縁膜３および導電膜５
を覆うように、下部電極６形成のためのダマシンプロセ
ス用型枠１０を形成する（図５）。型枠１０の材料には
例えばシリコン酸化膜を採用すればよい。なお、型枠１
０は、ＴＥＯＳ（tetraethoxysilane）と酸素ガスとを
原料ガスとする熱ＣＶＤ法により成膜すればよい。その
成膜時の温度は例えば６８０℃とすればよく、その膜厚
は下部電極６の高さに応じて例えば１０００〜５０００
［ｎｍ］とすればよい。
を覆うように、下部電極６形成のためのダマシンプロセ
ス用型枠１０を形成する（図５）。型枠１０の材料には
例えばシリコン酸化膜を採用すればよい。なお、型枠１
０は、ＴＥＯＳ（tetraethoxysilane）と酸素ガスとを
原料ガスとする熱ＣＶＤ法により成膜すればよい。その
成膜時の温度は例えば６８０℃とすればよく、その膜厚
は下部電極６の高さに応じて例えば１０００〜５０００
［ｎｍ］とすればよい。
【００４５】続いて、型枠１０上にフォトレジスト１１
を形成し、これをパターニングして開口部１１ａを設け
る（図６）。なお、開口部１１ａの開口幅は、形成すべ
き下部電極６の大きさにもよるが、例えば２００［ｎ
ｍ］とすればよい。
を形成し、これをパターニングして開口部１１ａを設け
る（図６）。なお、開口部１１ａの開口幅は、形成すべ
き下部電極６の大きさにもよるが、例えば２００［ｎ
ｍ］とすればよい。
【００４６】次に、フォトレジスト１１をマスクとして
型枠１０をエッチングし、型枠１０を貫通して導電膜５
に接続する接続孔１０ａを形成する（図７）。このと
き、接続孔１０ａは、導電膜５の表面を完全に覆うこと
なく（すなわち、導電膜５と型枠１０との接触面をいく
らか残置させて）、かつ、導電膜５に食い込むように形
成される。この場合、接続孔１０ａは導電膜５に食い込
んで形成されるので、下部電極６の底部近傍側面に相当
する部分たる導電膜５の側面１０ｂが接続孔１０ａに露
出する。
型枠１０をエッチングし、型枠１０を貫通して導電膜５
に接続する接続孔１０ａを形成する（図７）。このと
き、接続孔１０ａは、導電膜５の表面を完全に覆うこと
なく（すなわち、導電膜５と型枠１０との接触面をいく
らか残置させて）、かつ、導電膜５に食い込むように形
成される。この場合、接続孔１０ａは導電膜５に食い込
んで形成されるので、下部電極６の底部近傍側面に相当
する部分たる導電膜５の側面１０ｂが接続孔１０ａに露
出する。
【００４７】なお、接続孔１０ａの形成に際しては、四
フッ化炭素／酸素／アルゴンの混合ガスを用いて型枠１
０および第２層間絶縁膜３を主にエッチングし、酸素ガ
スを用いて導電膜５を主にエッチングすればよい。そし
て、エッチングが終了すれば、フォトレジスト１１を酸
素プラズマアッシング等により除去する（図８）。
フッ化炭素／酸素／アルゴンの混合ガスを用いて型枠１
０および第２層間絶縁膜３を主にエッチングし、酸素ガ
スを用いて導電膜５を主にエッチングすればよい。そし
て、エッチングが終了すれば、フォトレジスト１１を酸
素プラズマアッシング等により除去する（図８）。
【００４８】そして、下部電極６の材料となる貴金属膜
６ａを接続孔１０ａ内に埋め込むように例えばＣＶＤ法
で形成する（図９）。貴金属膜６ａの膜厚は例えば１５
０［ｎｍ］とすればよい。そして、型枠１０上の貴金属
膜６ａを例えばエッチバックにより除去し、接続孔１０
ａ内にのみ貴金属膜６ｂが残るようにする（図１０）。
このエッチバックは、例えば酸素ガスを用いたＲＩＥに
より行えばよい。
６ａを接続孔１０ａ内に埋め込むように例えばＣＶＤ法
で形成する（図９）。貴金属膜６ａの膜厚は例えば１５
０［ｎｍ］とすればよい。そして、型枠１０上の貴金属
膜６ａを例えばエッチバックにより除去し、接続孔１０
ａ内にのみ貴金属膜６ｂが残るようにする（図１０）。
このエッチバックは、例えば酸素ガスを用いたＲＩＥに
より行えばよい。
【００４９】次に、下部電極６が電極形状を維持できる
ように、貴金属膜６ｂに熱処理を加える（図１１）。貴
金属膜６ｂへの熱処理においては、この後に形成する誘
電体膜７の形成プロセスにおける最高温度と同程度以上
の温度が採用されることが一般的であるが、ここでは例
えば７００［℃］で６０［秒］の熱処理を施せばよい。
なお、この熱処理により貴金属膜６ｂは若干、開口部内
で収縮を起こして貴金属膜６ｃのようになる。
ように、貴金属膜６ｂに熱処理を加える（図１１）。貴
金属膜６ｂへの熱処理においては、この後に形成する誘
電体膜７の形成プロセスにおける最高温度と同程度以上
の温度が採用されることが一般的であるが、ここでは例
えば７００［℃］で６０［秒］の熱処理を施せばよい。
なお、この熱処理により貴金属膜６ｂは若干、開口部内
で収縮を起こして貴金属膜６ｃのようになる。
【００５０】その後、型枠１０をエッチングにより除去
する（図１２）。ここでは、Ｃ4Ｆ8ガスと酸素ガスとの
混合ガスを用いるＲＩＥによりエッチングを行えばよ
い。なお、このエッチング時には貴金属膜６ｃの肩部分
も若干エッチングされてテーパーが付くようになり、下
部電極６が形成される。
する（図１２）。ここでは、Ｃ4Ｆ8ガスと酸素ガスとの
混合ガスを用いるＲＩＥによりエッチングを行えばよ
い。なお、このエッチング時には貴金属膜６ｃの肩部分
も若干エッチングされてテーパーが付くようになり、下
部電極６が形成される。
【００５１】次に、高誘電率材料からなる誘電体膜７
を、下部電極６、第２層間絶縁膜３および導電膜５上に
形成し、さらにその上に貴金属からなる上部電極８を形
成する（図１３）。誘電体膜７および上部電極８の形成
方法については任意の手法を採用すればよいが、ここで
は例えばスパッタ法を採用すればよい。なお、下部電極
６の側面部のカバレッジ不足を回避するために、誘電体
膜７および上部電極８の両膜を平坦部で８０［ｎｍ］程
度の膜厚となるよう形成すればよい。
を、下部電極６、第２層間絶縁膜３および導電膜５上に
形成し、さらにその上に貴金属からなる上部電極８を形
成する（図１３）。誘電体膜７および上部電極８の形成
方法については任意の手法を採用すればよいが、ここで
は例えばスパッタ法を採用すればよい。なお、下部電極
６の側面部のカバレッジ不足を回避するために、誘電体
膜７および上部電極８の両膜を平坦部で８０［ｎｍ］程
度の膜厚となるよう形成すればよい。
【００５２】この後、第３層間絶縁膜９を形成して、そ
の上部に図示を省略したアルミ配線を形成することによ
り、図１の半導体装置が得られる。
の上部に図示を省略したアルミ配線を形成することによ
り、図１の半導体装置が得られる。
【００５３】本実施の形態に係る半導体装置およびその
製造方法においては、導電膜５と貴金属膜６ｂとが同じ
材料で構成されている。これにより両者間の結合力は強
まり、貴金属膜６ｂに熱処理を加えたときに、両者間の
接続が維持されやすく、電極形状に変形が生じにくい。
そのため、従来の図１７の半導体装置のように、導電性
プラグ４に下部電極６が直接、接続される場合に比べて
導電性プラグ４と下部電極６との間の接続をより強固に
することができる。つまり、下部電極６と導電性プラグ
４との間には図１８に示したような空隙１０ｃは生じに
くい。よって、本実施の形態に係る半導体装置およびそ
の製造方法によれば、振動や衝撃等に対する耐性の高い
半導体装置が得られる。
製造方法においては、導電膜５と貴金属膜６ｂとが同じ
材料で構成されている。これにより両者間の結合力は強
まり、貴金属膜６ｂに熱処理を加えたときに、両者間の
接続が維持されやすく、電極形状に変形が生じにくい。
そのため、従来の図１７の半導体装置のように、導電性
プラグ４に下部電極６が直接、接続される場合に比べて
導電性プラグ４と下部電極６との間の接続をより強固に
することができる。つまり、下部電極６と導電性プラグ
４との間には図１８に示したような空隙１０ｃは生じに
くい。よって、本実施の形態に係る半導体装置およびそ
の製造方法によれば、振動や衝撃等に対する耐性の高い
半導体装置が得られる。
【００５４】なお、導電膜５と貴金属膜６ｂとに同じ材
料を採用せずに、下部電極６と導電性プラグ４との結合
力を高めさせる他の材料を導電膜５に用いることも考え
られる。しかしながら、導電膜５と下部電極６とが異な
る材料で構成された場合には、導電膜５を構成する物質
が下部電極６を介して拡散し、例えば下部電極６に接触
するキャパシタ誘電体膜７に悪影響を及ぼす可能性も考
えられる。
料を採用せずに、下部電極６と導電性プラグ４との結合
力を高めさせる他の材料を導電膜５に用いることも考え
られる。しかしながら、導電膜５と下部電極６とが異な
る材料で構成された場合には、導電膜５を構成する物質
が下部電極６を介して拡散し、例えば下部電極６に接触
するキャパシタ誘電体膜７に悪影響を及ぼす可能性も考
えられる。
【００５５】一方、本発明によれば、導電膜５と貴金属
膜６ｂとに同じ材料を採用するので、下部電極６に適切
な材料を選択しておくことで、そのような悪影響を生じ
させないようにすることができる。
膜６ｂとに同じ材料を採用するので、下部電極６に適切
な材料を選択しておくことで、そのような悪影響を生じ
させないようにすることができる。
【００５６】また、本実施の形態に係る半導体装置およ
びその製造方法によれば、下部電極６は、接続孔１０ａ
内の導電膜５の表面を完全に覆うことなく、かつ、導電
膜に食い込んで接続されている。よって、下部電極６の
底部だけでなく、その側面も導電膜５の側面１０ｂに接
することになり、両者の接続をより強固にすることがで
きる。
びその製造方法によれば、下部電極６は、接続孔１０ａ
内の導電膜５の表面を完全に覆うことなく、かつ、導電
膜に食い込んで接続されている。よって、下部電極６の
底部だけでなく、その側面も導電膜５の側面１０ｂに接
することになり、両者の接続をより強固にすることがで
きる。
【００５７】＜実施の形態２＞本実施の形態は、実施の
形態１に係る半導体装置およびその製造方法の変形例で
あって、下部電極６が接続孔１０ａ内の導電膜５の表面
を完全に覆う場合を示すものである。
形態１に係る半導体装置およびその製造方法の変形例で
あって、下部電極６が接続孔１０ａ内の導電膜５の表面
を完全に覆う場合を示すものである。
【００５８】図１４は、本実施の形態に係る半導体装置
を示す図である。なお、図１４では実施の形態１に係る
半導体装置と同様の機能を有する要素については同一符
号を付している。
を示す図である。なお、図１４では実施の形態１に係る
半導体装置と同様の機能を有する要素については同一符
号を付している。
【００５９】本実施の形態の半導体装置においては、図
１４に示すように、導電性プラグ４１および導電膜５１
が実施の形態１の場合に比べて細く、導電膜５１の表面
が下部電極６に完全に覆われてしまっている。なお、そ
の他の構成は実施の形態１に係る半導体装置と同様のた
め、説明を省略する。
１４に示すように、導電性プラグ４１および導電膜５１
が実施の形態１の場合に比べて細く、導電膜５１の表面
が下部電極６に完全に覆われてしまっている。なお、そ
の他の構成は実施の形態１に係る半導体装置と同様のた
め、説明を省略する。
【００６０】このように、導電膜５１の表面が下部電極
６に完全に覆われている場合には、下部電極６の底部の
みが導電膜５１と接続するだけなので、両者間の結合力
が実施の形態１の場合に比べて弱い。しかしながら、従
来の図１７の半導体装置に比べれば、実施の形態１の場
合と同様、導電性プラグ４と下部電極６との間の接続を
強固にできる。
６に完全に覆われている場合には、下部電極６の底部の
みが導電膜５１と接続するだけなので、両者間の結合力
が実施の形態１の場合に比べて弱い。しかしながら、従
来の図１７の半導体装置に比べれば、実施の形態１の場
合と同様、導電性プラグ４と下部電極６との間の接続を
強固にできる。
【００６１】＜実施の形態３＞本実施の形態も、実施の
形態１に係る半導体装置およびその製造方法の変形例で
あって、ダマシンプロセス用の型枠内の所定の層に、下
部電極に密着するシリコン層間膜を設けるものである。
形態１に係る半導体装置およびその製造方法の変形例で
あって、ダマシンプロセス用の型枠内の所定の層に、下
部電極に密着するシリコン層間膜を設けるものである。
【００６２】本実施の形態においては、図１５に示すよ
うに、ダマシンプロセス用の型枠１０内の所定の層に、
下部電極６に密着するシリコン層間膜１２が設けられて
いる。シリコン層間膜１２の膜厚は例えば５０［ｎｍ］
とすればよい。なお、シリコン層間膜１２の形成は、型
枠１０の形成途中でＣＶＤガスを切り替えること等で容
易に行える。また、下部電極６にルテニウムを採用する
場合、このシリコン層間膜１２には例えばポリシリコン
膜が採用される。
うに、ダマシンプロセス用の型枠１０内の所定の層に、
下部電極６に密着するシリコン層間膜１２が設けられて
いる。シリコン層間膜１２の膜厚は例えば５０［ｎｍ］
とすればよい。なお、シリコン層間膜１２の形成は、型
枠１０の形成途中でＣＶＤガスを切り替えること等で容
易に行える。また、下部電極６にルテニウムを採用する
場合、このシリコン層間膜１２には例えばポリシリコン
膜が採用される。
【００６３】シリコン膜と金属との間では、熱処理が加
えられることによりシリサイド化反応が生じる。よっ
て、シリサイド化部分がシリコン膜と金属とを密着させ
る。よって、このように型枠１０内の所定の高さ位置に
シリコン層間膜１２としてポリシリコン膜が設けられて
おれば、導電膜５が果たす機能と同様に、その密着面１
２ａにおいて下部電極６を固定させる作用がある。
えられることによりシリサイド化反応が生じる。よっ
て、シリサイド化部分がシリコン膜と金属とを密着させ
る。よって、このように型枠１０内の所定の高さ位置に
シリコン層間膜１２としてポリシリコン膜が設けられて
おれば、導電膜５が果たす機能と同様に、その密着面１
２ａにおいて下部電極６を固定させる作用がある。
【００６４】すなわち、シリコン層間膜１２と下部電極
６との界面においてシリサイド化反応を生じさせつつ下
部電極６に熱処理を加えれば、下部電極６と導電性プラ
グ４との接続が維持されやすく、電極形状に変形が生じ
にくい。そのため、導電性プラグとキャパシタ電極との
間の接続をより強固にして、振動や衝撃等に対する耐性
の高い半導体装置が得られる。
６との界面においてシリサイド化反応を生じさせつつ下
部電極６に熱処理を加えれば、下部電極６と導電性プラ
グ４との接続が維持されやすく、電極形状に変形が生じ
にくい。そのため、導電性プラグとキャパシタ電極との
間の接続をより強固にして、振動や衝撃等に対する耐性
の高い半導体装置が得られる。
【００６５】なお、シリコン層間膜１２は型枠１０とと
もに除去しても良いし、残置させても良い。残置させて
おけば、製品完成後も層間膜１２が下部電極６を固定し
て、導電性プラグ４と下部電極６との間の接続をより強
固にすることができる。なお、シリコン層間膜１２を残
置させる場合には、図１５において、型枠１０のうちシ
リコン層間膜１２よりも上部に位置する部分のみを除去
するようにすればよい。
もに除去しても良いし、残置させても良い。残置させて
おけば、製品完成後も層間膜１２が下部電極６を固定し
て、導電性プラグ４と下部電極６との間の接続をより強
固にすることができる。なお、シリコン層間膜１２を残
置させる場合には、図１５において、型枠１０のうちシ
リコン層間膜１２よりも上部に位置する部分のみを除去
するようにすればよい。
【００６６】一方、下部電極６形成後の他の工程でシリ
コン層間膜１２が処理を受けて、半導体装置の製造に悪
影響を及ぼすことも考えられる（例えばシリコン層間膜
１２が熱処理を受けて、その構成成分が下部電極６を介
して拡散し、例えば下部電極６に接触するキャパシタ誘
電体膜７に悪影響を及ぼす等）。そのような場合はシリ
コン層間膜１２を型枠１０とともに除去すればよい。そ
うすれば、シリコン層間膜１２が他の工程で処理を受け
ることはなく、シリコン層間膜１２が残置して半導体装
置の製造に影響を及ぼすことはない。
コン層間膜１２が処理を受けて、半導体装置の製造に悪
影響を及ぼすことも考えられる（例えばシリコン層間膜
１２が熱処理を受けて、その構成成分が下部電極６を介
して拡散し、例えば下部電極６に接触するキャパシタ誘
電体膜７に悪影響を及ぼす等）。そのような場合はシリ
コン層間膜１２を型枠１０とともに除去すればよい。そ
うすれば、シリコン層間膜１２が他の工程で処理を受け
ることはなく、シリコン層間膜１２が残置して半導体装
置の製造に影響を及ぼすことはない。
【００６７】また、図１６に示すように、第２層間絶縁
膜３の形成を省略し、第１層間絶縁膜２の直上に、ポリ
シリコン膜からなるシリコン層間膜１２１を形成するよ
うにしてもよい。この場合も図１５の場合と同様、シリ
コン層間膜１２１には、その密着面１２ａにおいて下部
電極６を固定させる作用がある。
膜３の形成を省略し、第１層間絶縁膜２の直上に、ポリ
シリコン膜からなるシリコン層間膜１２１を形成するよ
うにしてもよい。この場合も図１５の場合と同様、シリ
コン層間膜１２１には、その密着面１２ａにおいて下部
電極６を固定させる作用がある。
【００６８】さらに、型枠１０の材料に対してエッチン
グ選択性を有する材料をシリコン層間膜１２，１２１の
材料に採用しておけば、型枠１０を除去する際のエッチ
ングストッパの機能をシリコン層間膜１２，１２１に持
たせることができる。よって、第２層間絶縁膜３の形成
を省略できる。型枠１０にシリコン酸化膜を採用する場
合、シリコン層間膜１２，１２１にポリシリコン膜を採
用すれば、シリコン層間膜１２，１２１は上記のエッチ
ングストッパの機能を果たす。
グ選択性を有する材料をシリコン層間膜１２，１２１の
材料に採用しておけば、型枠１０を除去する際のエッチ
ングストッパの機能をシリコン層間膜１２，１２１に持
たせることができる。よって、第２層間絶縁膜３の形成
を省略できる。型枠１０にシリコン酸化膜を採用する場
合、シリコン層間膜１２，１２１にポリシリコン膜を採
用すれば、シリコン層間膜１２，１２１は上記のエッチ
ングストッパの機能を果たす。
【００６９】なお、図１５および図１６においては、導
電膜５とシリコン層間膜１２，１２１とを併用する場合
を示したが、導電膜５を設けずに、シリコン層間膜１
２，１２１のみに下部電極６を固定する機能を担わせる
ようにしても良い。
電膜５とシリコン層間膜１２，１２１とを併用する場合
を示したが、導電膜５を設けずに、シリコン層間膜１
２，１２１のみに下部電極６を固定する機能を担わせる
ようにしても良い。
【００７０】
【発明の効果】請求項１に記載の発明によれば、接続孔
内において導電性プラグの上面に固着して形成された導
電膜と第１キャパシタ電極とが同じ材料で構成されてい
る。よって、ダマシンプロセスを採用する製造工程にお
いて第１キャパシタ電極に熱処理を加えたときに、第１
キャパシタ電極と導電膜との接続が維持されやすく、電
極形状に変形が生じにくい。そのため、導電性プラグに
第１キャパシタ電極が直接、接続される場合に比べて両
者の接続をより強固にすることができる。すなわち、振
動や衝撃等に対する耐性の高い半導体装置が得られる。
また、導電膜と第１キャパシタ電極とが異なる材料で構
成された場合には、導電膜を構成する物質が第１キャパ
シタ電極を介して拡散し、例えば第１キャパシタ電極に
接触するキャパシタ誘電体膜に悪影響を及ぼす可能性が
あるが、本発明によれば、第１キャパシタ電極に適切な
材料を選択しておくことで、そのような悪影響を生じさ
せないようにすることができる。
内において導電性プラグの上面に固着して形成された導
電膜と第１キャパシタ電極とが同じ材料で構成されてい
る。よって、ダマシンプロセスを採用する製造工程にお
いて第１キャパシタ電極に熱処理を加えたときに、第１
キャパシタ電極と導電膜との接続が維持されやすく、電
極形状に変形が生じにくい。そのため、導電性プラグに
第１キャパシタ電極が直接、接続される場合に比べて両
者の接続をより強固にすることができる。すなわち、振
動や衝撃等に対する耐性の高い半導体装置が得られる。
また、導電膜と第１キャパシタ電極とが異なる材料で構
成された場合には、導電膜を構成する物質が第１キャパ
シタ電極を介して拡散し、例えば第１キャパシタ電極に
接触するキャパシタ誘電体膜に悪影響を及ぼす可能性が
あるが、本発明によれば、第１キャパシタ電極に適切な
材料を選択しておくことで、そのような悪影響を生じさ
せないようにすることができる。
【００７１】請求項２に記載の発明によれば、第１キャ
パシタ電極は、接続孔内の導電膜の表面を完全に覆うこ
となく、かつ、導電膜に食い込んで接続されている。よ
って、第１キャパシタ電極の底部だけでなく、側面も導
電膜に接することになり、両者の接続をより強固にする
ことができる。
パシタ電極は、接続孔内の導電膜の表面を完全に覆うこ
となく、かつ、導電膜に食い込んで接続されている。よ
って、第１キャパシタ電極の底部だけでなく、側面も導
電膜に接することになり、両者の接続をより強固にする
ことができる。
【００７２】請求項３に記載の発明によれば、シリコン
層間膜と金属キャパシタ電極との界面においてシリサイ
ド化反応が生じている。よって、両者が密着し、シリコ
ン層間膜に金属キャパシタ電極を固定させる作用があ
る。そのため、ダマシンプロセスを採用する製造工程に
おいて金属キャパシタ電極に熱処理を加えたときに、金
属キャパシタ電極と導電性プラグとの接続が維持されや
すく、電極形状に変形が生じにくい。その結果、導電性
プラグと金属キャパシタ電極との間の接続をより強固に
することができる。すなわち、振動や衝撃等に対する耐
性の高い半導体装置が得られる。
層間膜と金属キャパシタ電極との界面においてシリサイ
ド化反応が生じている。よって、両者が密着し、シリコ
ン層間膜に金属キャパシタ電極を固定させる作用があ
る。そのため、ダマシンプロセスを採用する製造工程に
おいて金属キャパシタ電極に熱処理を加えたときに、金
属キャパシタ電極と導電性プラグとの接続が維持されや
すく、電極形状に変形が生じにくい。その結果、導電性
プラグと金属キャパシタ電極との間の接続をより強固に
することができる。すなわち、振動や衝撃等に対する耐
性の高い半導体装置が得られる。
【００７３】請求項４に記載の発明によれば、第１接続
孔内において導電性プラグの上面に固着して形成された
導電膜とキャパシタ電極とが同じ材料で構成されてい
る。よって、キャパシタ電極に工程（ｉ）の熱処理を加
えたときに、キャパシタ電極と導電膜との接続が維持さ
れやすく、電極形状に変形が生じにくい。そのため、導
電性プラグにキャパシタ電極が直接、接続される場合に
比べて両者の接続をより強固にすることができる。すな
わち、振動や衝撃等に対する耐性の高い半導体装置が得
られる。また、導電膜とキャパシタ電極とが異なる材料
で構成された場合には、導電膜を構成する物質がキャパ
シタ電極を介して拡散し、例えばキャパシタ電極に接触
するキャパシタ誘電体膜に悪影響を及ぼす可能性がある
が、本発明によれば、キャパシタ電極に適切な材料を選
択しておくことで、そのような悪影響を生じさせないよ
うにすることができる。
孔内において導電性プラグの上面に固着して形成された
導電膜とキャパシタ電極とが同じ材料で構成されてい
る。よって、キャパシタ電極に工程（ｉ）の熱処理を加
えたときに、キャパシタ電極と導電膜との接続が維持さ
れやすく、電極形状に変形が生じにくい。そのため、導
電性プラグにキャパシタ電極が直接、接続される場合に
比べて両者の接続をより強固にすることができる。すな
わち、振動や衝撃等に対する耐性の高い半導体装置が得
られる。また、導電膜とキャパシタ電極とが異なる材料
で構成された場合には、導電膜を構成する物質がキャパ
シタ電極を介して拡散し、例えばキャパシタ電極に接触
するキャパシタ誘電体膜に悪影響を及ぼす可能性がある
が、本発明によれば、キャパシタ電極に適切な材料を選
択しておくことで、そのような悪影響を生じさせないよ
うにすることができる。
【００７４】請求項５に記載の発明によれば、工程
（ｇ）において、第２接続孔は、第１接続孔内の導電膜
の表面を完全に覆うことなく、かつ、導電膜に食い込ん
で形成される。よって、キャパシタ電極が導電膜に食い
込んで接続されることになり、キャパシタ電極の底部だ
けでなく、側面も導電膜に接するので、両者の接続をよ
り強固にすることができる。
（ｇ）において、第２接続孔は、第１接続孔内の導電膜
の表面を完全に覆うことなく、かつ、導電膜に食い込ん
で形成される。よって、キャパシタ電極が導電膜に食い
込んで接続されることになり、キャパシタ電極の底部だ
けでなく、側面も導電膜に接するので、両者の接続をよ
り強固にすることができる。
【００７５】請求項６に記載の発明によれば、工程
（ｈ）でシリコン層間膜と金属キャパシタ電極との界面
においてシリサイド化反応を生じさせつつ、金属キャパ
シタ電極に熱処理を加える。よって、両者が密着し、シ
リコン層間膜に金属キャパシタ電極を固定させる作用が
ある。そのため、金属キャパシタ電極に工程（ｈ）の熱
処理を加えたときに、金属キャパシタ電極と導電性プラ
グとの接続が維持されやすく、電極形状に変形が生じに
くい。その結果、導電性プラグとキャパシタ電極との間
の接続をより強固にすることができる。すなわち、振動
や衝撃等に対する耐性の高い半導体装置が得られる。
（ｈ）でシリコン層間膜と金属キャパシタ電極との界面
においてシリサイド化反応を生じさせつつ、金属キャパ
シタ電極に熱処理を加える。よって、両者が密着し、シ
リコン層間膜に金属キャパシタ電極を固定させる作用が
ある。そのため、金属キャパシタ電極に工程（ｈ）の熱
処理を加えたときに、金属キャパシタ電極と導電性プラ
グとの接続が維持されやすく、電極形状に変形が生じに
くい。その結果、導電性プラグとキャパシタ電極との間
の接続をより強固にすることができる。すなわち、振動
や衝撃等に対する耐性の高い半導体装置が得られる。
【００７６】請求項７に記載の発明によれば、工程
（ｈ）の後に、型枠およびシリコン層間膜を除去する。
よって、工程（ｈ）以降に他の工程を行う場合であって
も、シリコン層間膜が当該他の工程で処理を受けること
はなく、シリコン層間膜が残置して半導体装置の製造に
影響を及ぼすことはない。
（ｈ）の後に、型枠およびシリコン層間膜を除去する。
よって、工程（ｈ）以降に他の工程を行う場合であって
も、シリコン層間膜が当該他の工程で処理を受けること
はなく、シリコン層間膜が残置して半導体装置の製造に
影響を及ぼすことはない。
【００７７】請求項８に記載の発明によれば、工程
（ｈ）の後に、型枠のうちシリコン層間膜よりも上部に
位置する部分を除去する。よって、シリコン層間膜が金
属キャパシタ電極と導電性プラグとの接続をより強固に
する半導体装置を得ることができる。また、シリコン層
間膜を型枠除去のためのエッチングストッパとして機能
させることもできる。
（ｈ）の後に、型枠のうちシリコン層間膜よりも上部に
位置する部分を除去する。よって、シリコン層間膜が金
属キャパシタ電極と導電性プラグとの接続をより強固に
する半導体装置を得ることができる。また、シリコン層
間膜を型枠除去のためのエッチングストッパとして機能
させることもできる。
【００７８】請求項９に記載の発明によれば、シリコン
層間膜を層間絶縁膜の直上に形成し、工程（ｉ）でシリ
コン層間膜をエッチングストッパとして用いつつ型枠を
除去する。よって、シリコン層間膜が、エッチングスト
ッパの機能を果たしつつ、金属キャパシタ電極と導電性
プラグとの接続をより強固にする半導体装置を得ること
ができる。
層間膜を層間絶縁膜の直上に形成し、工程（ｉ）でシリ
コン層間膜をエッチングストッパとして用いつつ型枠を
除去する。よって、シリコン層間膜が、エッチングスト
ッパの機能を果たしつつ、金属キャパシタ電極と導電性
プラグとの接続をより強固にする半導体装置を得ること
ができる。
【図１】 実施の形態１に係る半導体装置を示す図であ
る。
る。
【図２】 実施の形態１に係る半導体装置の製造方法を
示す図である。
示す図である。
【図３】 実施の形態１に係る半導体装置の製造方法を
示す図である。
示す図である。
【図４】 実施の形態１に係る半導体装置の製造方法を
示す図である。
示す図である。
【図５】 実施の形態１に係る半導体装置の製造方法を
示す図である。
示す図である。
【図６】 実施の形態１に係る半導体装置の製造方法を
示す図である。
示す図である。
【図７】 実施の形態１に係る半導体装置の製造方法を
示す図である。
示す図である。
【図８】 実施の形態１に係る半導体装置の製造方法を
示す図である。
示す図である。
【図９】 実施の形態１に係る半導体装置の製造方法を
示す図である。
示す図である。
【図１０】 実施の形態１に係る半導体装置の製造方法
を示す図である。
を示す図である。
【図１１】 実施の形態１に係る半導体装置の製造方法
を示す図である。
を示す図である。
【図１２】 実施の形態１に係る半導体装置の製造方法
を示す図である。
を示す図である。
【図１３】 実施の形態１に係る半導体装置の製造方法
を示す図である。
を示す図である。
【図１４】 実施の形態２に係る半導体装置を示す図で
ある。
ある。
【図１５】 実施の形態３に係る半導体装置の製造方法
を示す図である。
を示す図である。
【図１６】 実施の形態３に係る半導体装置の製造方法
を示す図である。
を示す図である。
【図１７】 従来の半導体装置を示す図である。
【図１８】 従来の半導体装置の問題点を示す図であ
る。
る。
【図１９】 従来の半導体装置の問題点を示す図であ
る。
る。
１ 半導体基板、２ 第１層間絶縁膜、３ 第２層間絶
縁膜、４，４１ 導電性プラグ、５，５１ 導電膜、６
下部電極、７ 誘電体膜、８ 上部電極、９第３層間
絶縁膜、１０ ダマシンプロセス用型枠、１１ フォト
レジスト、１２，１２１ 層間膜。
縁膜、４，４１ 導電性プラグ、５，５１ 導電膜、６
下部電極、７ 誘電体膜、８ 上部電極、９第３層間
絶縁膜、１０ ダマシンプロセス用型枠、１１ フォト
レジスト、１２，１２１ 層間膜。
Claims (9)
- 【請求項１】 半導体基板と、 前記半導体基板上に形成された層間絶縁膜と、 前記層間絶縁膜を貫通し、前記半導体基板の表面に接続
する接続孔と、 前記接続孔内に形成され、前記半導体基板の表面に接続
する導電性プラグと、 前記接続孔内において、前記導電性プラグの上面に固着
して形成された導電膜と、 前記導電膜に接続された第１キャパシタ電極と、 前記第１キャパシタ電極に接触するキャパシタ誘電体膜
と、 前記第１キャパシタ電極との間に前記キャパシタ誘電体
膜を挟んでキャパシタを構成する第２キャパシタ電極と
を備え、 前記導電膜と前記第１キャパシタ電極とは同じ材料で構
成された半導体装置。 - 【請求項２】 請求項１に記載の半導体装置であって、 前記第１キャパシタ電極は、前記接続孔内の前記導電膜
の表面を完全に覆うことなく、かつ、前記導電膜に食い
込んで接続された半導体装置。 - 【請求項３】 半導体基板と、 前記半導体基板上に形成された層間絶縁膜と、 前記層間絶縁膜を貫通し、前記半導体基板の表面に接続
する接続孔と、 前記接続孔内に形成され、前記半導体基板の表面に接続
する導電性プラグと、 前記層間絶縁膜の上方に形成されたシリコン層間膜と、 前記シリコン層間膜を貫通し、前記導電性プラグに電気
的に接続された金属キャパシタ電極と、 前記金属キャパシタ電極に接触するキャパシタ誘電体膜
と、 前記金属キャパシタ電極との間に前記キャパシタ誘電体
膜を挟んでキャパシタを構成する他のキャパシタ電極と
を備え、 前記シリコン層間膜と前記金属キャパシタ電極との界面
においてシリサイド化反応が生じている半導体装置。 - 【請求項４】 （ａ）表面に層間絶縁膜が形成された半
導体基板を準備する工程と、 （ｂ）前記層間絶縁膜を貫通し、前記半導体基板の表面
に接続する第１接続孔を形成する工程と、 （ｃ）前記半導体基板の表面に接続する導電性プラグを
前記第１接続孔内に形成する工程と、 （ｄ）前記第１接続孔内において、前記導電性プラグの
上面に導電膜を形成する工程と、 （ｅ）熱処理を加えて前記導電膜を前記導電性プラグに
固着させる工程と、 （ｆ）前記層間絶縁膜および前記導電膜上にダマシンプ
ロセス用の型枠を形成する工程と、 （ｇ）前記型枠を貫通し、前記導電膜に接続する第２接
続孔を形成する工程と、 （ｈ）前記導電膜に接続するキャパシタ電極を前記第２
接続孔内に形成する工程と、 （ｉ）前記キャパシタ電極に熱処理を加える工程とを備
え、 前記導電膜と前記キャパシタ電極とは同じ材料で構成さ
れた半導体装置の製造方法。 - 【請求項５】 請求項４に記載の半導体装置の製造方法
であって、 前記工程（ｇ）において、前記第２接続孔は、前記第１
接続孔内の前記導電膜の表面を完全に覆うことなく、か
つ、前記導電膜に食い込んで形成される半導体装置の製
造方法。 - 【請求項６】 （ａ）表面に層間絶縁膜が形成された半
導体基板を準備する工程と、 （ｂ）前記層間絶縁膜を貫通し、前記半導体基板の表面
に接続する第１接続孔を形成する工程と、 （ｃ）前記半導体基板の表面に接続する導電性プラグを
前記第１接続孔内に形成する工程と、 （ｄ）前記層間絶縁膜および前記導電性プラグ上にダマ
シンプロセス用の型枠を形成する工程と、 （ｅ）前記型枠内の所定の高さ位置にシリコン層間膜を
形成する工程と、 （ｆ）前記型枠および前記シリコン層間膜を貫通し、前
記導電性プラグに接続する第２接続孔を形成する工程
と、 （ｇ）前記導電性プラグに電気的に接続する金属キャパ
シタ電極を前記第２接続孔内に形成する工程と、 （ｈ）前記シリコン層間膜と前記金属キャパシタ電極と
の界面においてシリサイド化反応を生じさせつつ、前記
金属キャパシタ電極に熱処理を加える工程とを備える半
導体装置の製造方法。 - 【請求項７】 請求項６に記載の半導体装置の製造方法
であって、 （ｉ）前記工程（ｈ）の後に、前記型枠および前記シリ
コン層間膜を除去する工程をさらに備える半導体装置の
製造方法。 - 【請求項８】 請求項６に記載の半導体装置の製造方法
であって、 （ｉ）前記工程（ｈ）の後に、前記型枠のうち前記シリ
コン層間膜よりも上部に位置する部分を除去する工程を
さらに備える半導体装置の製造方法。 - 【請求項９】 請求項６に記載の半導体装置の製造方法
であって、 前記工程（ｅ）にて前記シリコン層間膜が形成される前
記所定の高さ位置は、前記層間絶縁膜の直上に位置し、 （ｉ）前記工程（ｈ）の後に、前記シリコン層間膜をエ
ッチングストッパとして用いつつ前記型枠を除去する工
程をさらに備える半導体装置の製造方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002148915A JP2003347427A (ja) | 2002-05-23 | 2002-05-23 | 半導体装置およびその製造方法 |
| US10/291,597 US6853026B2 (en) | 2002-05-23 | 2002-11-12 | Semiconductor device |
| DE10260224A DE10260224A1 (de) | 2002-05-23 | 2002-12-20 | Halbleitereinrichtung und Verfahren zur Herstellung derselben |
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|---|---|---|---|
| JP2002148915A JP2003347427A (ja) | 2002-05-23 | 2002-05-23 | 半導体装置およびその製造方法 |
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| Publication Number | Publication Date |
|---|---|
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