JPH1174473A - 高集積記憶素子およびその製造方法 - Google Patents

高集積記憶素子およびその製造方法

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JPH1174473A
JPH1174473A JP10185424A JP18542498A JPH1174473A JP H1174473 A JPH1174473 A JP H1174473A JP 10185424 A JP10185424 A JP 10185424A JP 18542498 A JP18542498 A JP 18542498A JP H1174473 A JPH1174473 A JP H1174473A
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Abstract

(57)【要約】 【課題】 キャパシター電極とＭＯＳＦＥＴ間の電気的
接続の信頼性を向上でき、キャパシター自体の特性を向
上できる高集積記憶素子の提供。 【解決手段】 半導体基板上に形成された絶縁層の所定
部分に形成されたコン０タクトホール内に埋込まれて形
成されたプラグ形態の第１導電体層と、前記第１導電体
層および絶縁層の上部に順次に形成された第２導電体
層、第１拡散防止層、下部電極層および強誘電体薄膜で
なるストリジノードパターンと、前記ストリジノードパ
ターンの側面に形成されて前記導電体層らと下部電極を
電気的に連結する側壁導電体層と、前記ストリジノード
の側面および前記側壁導電体層を覆いかぶせるように形
成された第２拡散防止層とを含むことを特徴とする強誘
電体記憶素子。

Description

【発明の詳細な説明】
【０００１】
【発明が属する技術分野】本発明は高集積記憶素子およ
びその製造方法に関し、特にＢＳＴ［Ｂａ（Ｓｒ，Ｔ
ｉ）Ｏ3 ］誘電物質を使用する超高集積ＤＲＡＭ素子や
強誘電体記憶素子(ferroelectric RAM) 製造時のキャパ
シターの下部電極とＭＯＳＦＥＴのソース(source)との
電気的連結の信頼性を確保するのに適当な素子構造およ
びその製造方法に関する。
【０００２】超高集積ＤＲＡＭで誘電体としてＢＳＴを
はじめとして高誘電体を使用する場合、下部電極として
Ｐｔの使用が考慮されているし、強誘電体非揮発記憶素
子の場合にもＰｔは最も可能性が大きい電極材料中のひ
とつである。
【０００３】
【従来の技術】図１は、Ｐｔをキャパシターの下部電極
として使用する一般的な高集積記憶素子の断面図であ
る。
【０００４】図面に示すように高集積記憶素子のキャパ
シターストリジノードは、ポリシリコンプラグ６と拡散
防止層７およびＰｔ下部電極８で構成される。ところが
下部電極として主に使われるＰｔは、強誘電体内に含ま
れていた酸素の拡散を防止する障壁の役割をできないた
めに、強誘電体９を蒸着する工程で酸素がＰｔ下部電極
８を通じ拡散されて拡散防止層７を酸化させるようにな
る。
【０００５】なお図１にはそれぞれ半導体基板１、フィ
ールド酸化膜２、ゲート３、ビットライン４、層間切煙
幕５が示されている。
【０００６】一方、拡散防止層７としてはＴｉＮ／Ｔｉ
が主に使われるが、Ｔｉ，ＴｉＮをはじめいろいろな種
類のバリアー物質とプラグ用物質であるポリシリコン６
は酸化反応が非常に活発なので５００℃程度の相対的に
低い温度でも酸化され、Ｐｔ下部電極８をはじめとして
キャパシターの下部に形成されたソース接合（Ｓ／Ｄ）
の電気的連結を破壊することになる。このような問題は
高誘電体または強誘電体蒸着温度が高いほどより一層激
しくなる。特に、強誘電体記憶素子用材料として最も大
きい可能性のある材料のひとつであるＳＢＴ（ＳｒＢｉ
2 Ｔａ2 Ｏ9 ）の場合、蒸着および決定化のために必要
な温度が８００℃程度であるから、この材料を使用して
ＣＯＢ(capacitor on bitline)構造の高集積強誘電体記
憶素子を実現するためには、Ｐｔ電極とＭＯＳＦＥＴ間
の電気的接続の安定化を期することが最も重要な問題で
ある。
【０００７】
【発明が解決しようとする課題】本発明はキャパシター
電極とＭＯＳＦＥＴ間の電気的接続の信頼性を高めるこ
とができる高集積記憶素子およびその製造方法を提供す
ることをその目的とする。
【０００８】また、本発明のまた別の目的はキャパシタ
ーのストリジノードを形成するのにあたって、多様な物
質が使われることができるようにすることによって素子
の信頼度を高めることができる強誘電メモリ記憶素子お
よびその製造方法を提供するのにある。
【０００９】
【課題を解決するための手段】本発明の第１の態様は、
上記の課題を解決するために、半導体基板上に形成され
た絶縁層の所定部分に形成されたコンタクトホール内に
埋込まれて形成されたプラグ形態の第１導電体層と、上
記第１導電体層および絶縁層の上部に順次に形成された
第２導電体層、第１拡散防止層、下部電極層および強誘
電体薄膜でなるストリジノードパターンと、上記ストリ
ジノードパターンの側面に形成されて上記導電体層らと
下部電極を電気的に連結する側壁導電体層と、上記スト
リジノードの側面および上記側壁導電体層を覆いかぶせ
るように形成された第２拡散防止層とを含む強誘電体記
憶素子に関するものである。
【００１０】本発明の第２の態様は、半導体基板上に半
導体基板の所定部分を露出させるコンタクトホールを含
む絶縁層を形成する段階と、上記コンタクトホール内に
第１導電体層を埋め込んでプラグを形成する段階と、上
記プラグを含んだ絶縁層の上部に第２導電体層と第１拡
散防止層、キャパシターの下部電極層、強誘電体薄膜お
よび第２拡散防止層を順に形成する段階と、上記第２拡
散防止層と強誘電体薄膜、キャパシターの下部電極層、
第１拡散防止層および第２導電体層を所定パターンにパ
ターニングしてストリジノードパターンを形成する段階
と、上記ストリジノードパターンの側面に導電体層の側
壁を形成して上記下部電極と第２導電体層を電気的に連
絡させる段階と、上記ストリジノードパターンの全面に
第３拡散防止層を形成する段階とを含む強誘電体記憶素
子の製造方法に関するものである。
【００１１】本発明の第３の態様は、半導体基板上の絶
縁層を貫通して下部構造をなっているＭＯＳＦＥＴの接
合層にコンタクトされた第１導電体プラグと、上記第１
導電体プラグに接続になるように該上部に形成された第
２導電体層パターンと上記第２導電体層パターン上に順
に積層なる第１拡散防止層パターンおよびキャパシター
の下部電極層パターンを含む第１結果物と、上記下部電
極層パターン上に順に積層なる誘電体層パターンおよび
キャパシター上部電極層パターンと上記下部電極層パタ
ーン上で上記誘電体層パターンおよびキャパシター上部
電極層パターンの側壁を覆いかぶせる不導体スペーサを
含む第２結果物と、上記第１結果物および第２結果物の
側壁を覆いかぶせるように形成されて少なくとも上記第
２導電体層パターンと上記キャパシターの下部電極層パ
ターンを電気的に接続するスペーサ第３導電体層と、上
記第３導電体スペーサを覆う第２拡散防止層とを含んで
なる記憶素子に関するものである。
【００１２】さらに、本発明の第４の態様は、半導体基
板上に半導体基板の所定部分を露出させる開口部を持つ
絶縁層を形成する段階と、上記開口部内に第１導電体層
を埋込んでプラグを形成する段階と、上記プラグを含ん
だ絶縁層の上部に第２導電体層と第１拡散防止層、キャ
パシターの下部電極層、誘電体薄膜、キャパシターの上
部電極層およびハードマスク層を順にの積層する段階
と、上記誘電体薄膜、キャパシターの上部電極層および
ハードマスク層を所定パターンにパターニングして、こ
のパターンらの側壁に不導体スペーサを形成する段階
と、上記不導体スペーサおよび上記ハードマスク層を蝕
刻障壁として上記第２導電体層、第１拡散防止層および
キャパシターの下部電極層を所定パターンにパターニン
グし、個のパターンの側壁に第３導電体スペーサを形成
する段階と、上記第３導電体スペーサを覆う第２拡散防
止層を形成する段階とを含んでなる記憶素子の製造方法
に関するものである。
【００１３】
【発明の実施の形態】以下、添付された図面を参照しな
がら本発明の一実施例を詳細に説明する。
【００１４】まず、図２は本発明に係るＣＯＢ構造の強
誘電体記憶素子を図示している。
【００１５】図面に示したように、本発明の強誘電体記
憶素子は、半導体基板２０１上にゲート２０３、ソース
およびドレーン（Ｓ／Ｄ）を有する一般的なＭＯＳＦＥ
Ｔとビットライン２０４構造が形成された状態の全体構
造の上部に絶縁層２０５が塗布され、上記ソースおよび
ドレーン（Ｓ／Ｄ）に電気的に接続された強誘電体キャ
パシター構造についての全く新しい構造のキャパシター
に関するものである。
【００１６】すなわち、本発明の強誘電体キャパシター
は、上記ＭＯＳＦＥＴのソースおよびドレーン（Ｓ／
Ｄ）に接続されたプラグ２０６形態のポリシリコン層と
その上部に順次に形成された導電体用ポリシリコンプラ
グ層２１０、拡散防止層（またはベリーアメタル層）２
２０、下部電極層２３０および強誘電体薄層２５０で構
成されるストリジノードパターンを有する。そして、上
記強誘電体層２５０の上部に形成された上部電極２６０
でキャパシターを形成する。
【００１７】一方、本発明の最も特徴的の構成要素とし
て上記ストリジノードの伝導体を側壁で電気的に連結す
る側壁導電体スペーサ２４０が形成され、上記拡散防止
層２２０およびポリシリコンプラグ２１０の酸化により
発生されられる、Ｐｔ下部電極８とソース接合（Ｓ／
Ｄ）間の電気的連結の破壊を未然に防止できる。さら
に、本発明に係る強誘電体キャパシターは上記側壁導電
体スペーサ２４０の上部、ストリジノードの側面および
上部エッジ部分に拡散防止絶縁層２７０が形成される
が、このような絶縁膜としてはシリコン窒化膜、ＴｉＯ
2 ，ＳｉＯ2 などのような多様な酸化膜が使われること
ができる。
【００１８】一般に、高集積記憶素子で、拡散防止層ま
たはポリシリコン層の酸化によってキャパシター電極と
ＭＯＳＦＥＴ間の電気的接続が切れる問題は、主に高い
温度の酸素雰囲気に露出される工程、すなわち誘電体薄
膜の蒸着および決定化工程で発生するが、本発明では強
誘電体薄膜の蒸着および決定化工程が終わった後にキャ
パシター電極をＭＯＳＦＥＴに電気的に連結する側壁伝
導体を形成することによってこのような問題を根本的に
解決する。
【００１９】一方、上記絶縁層２７０、ストリジノード
および上部電極自体は、上記構造外にも多様な形態を有
することができるというのは公知であり、後述の本発明
の製造工程で詳細に説明する。
【００２０】図３ないし図５に、本発明の第１実施例に
よるＣＯＢ構造の強誘電体記憶素子の製造方法を工程順
によって図示したものが記載されており、主にキャパシ
ターの形成工程に対して詳細に説明する。
【００２１】まず、図３によれば、半導体基板２０１上
の所定領域にゲート２０３とソースおよびドレーン（Ｓ
／Ｄ）でなったＭＯＳＦＥＴおよびビットライン２０４
を形成した後、基板の全面に層間絶縁層２０５を形成し
て平坦化させる。
【００２２】次いでに、上記層間絶縁層２０５を選択的
に蝕刻して上記ＭＯＳＦＥＴのソースまたはドレーン
（Ｓ／Ｄ）を露出させるコンタクトホールを形成した
後、このコンタクトホール内にポリシリコンプラグ２０
６を形成する。
【００２３】続いて、上記層間絶縁層２０５およびポリ
シリコンプラグ２０６の上部に導電体用ポリシリコンプ
ラグ２１０、ＴｉＯ2 のような拡散防止層２２０および
キャパシターの下部電極層２３０としてＰｔを順に形成
した後、上記下部電極層２３０の上部にＢＳＴ，ＰＺ
Ｔ，Ｙ１のような強誘電体層２５０を蒸着して決定化さ
せた後、拡散防止層２５１を形成する。
【００２４】ここで、上記拡散防止層２５１は導電体、
不導体または半導体で形成できるものの、望ましい実施
例で上記拡散防止層２５１はＴｉＯ2 膜でもいい。そし
て、上記拡散防止層２５１の形成温度は９００℃以下と
することが望ましい。
【００２５】以上の工程を遂行した後ストリジノードマ
スクを使用した選択蝕刻工程を遂行して上記積層膜を一
定な大きさにパターンして各セル当一つのキャパシター
が割当になるようにする。
【００２６】一方、プラグ２０６およびその上部のポリ
シリコンプラグ２１０が他の物質である場合、これら間
の接触力の向上のための他の導電体層を挿入することも
できる。ここで、拡散防止層２２０は、酸素拡散障壁の
役割を遂行することができる材料から選択でき、また上
記ポリシリコンプラグ２１０は、表面が酸化されて酸素
障壁の役割をできる導電体層でも代替可能である。ま
た、工程の途中に生じるポリシリコンプラグ２１０の表
面酸化層または拡散防止層は必ず伝導体ではなくてもよ
いし、誘電体薄膜の蒸着および熱処理工程で拡散される
酸素によってポリシリコンプラグ２１０の最下部または
プラグ２０６の伝導性が喪失しないようにする機能を遂
行するものであればよい。
【００２７】したがって、選択できる物質の幅が多くな
り優秀な強誘電体のキャパシターの形成を保障できる。
その理由は本発明で提示した導電体スペーサの形成に起
因することとして図４で詳細に説明する。
【００２８】次いでに、図４のように、全面に導電体層
を形成して、マスクなしに蝕刻して上記パターンの側面
に導電体スペーサ２４０を形成する。この時、エッチン
グの程度はオーバーエッチングが遂行されるので、導電
体スペーサ２４０の最上部がＰｔ下部電極２３０の最上
部と近接するように調節される。
【００２９】ここで、拡散防止プラグ２１０が絶縁体で
あったりポリシリコンプラグ２１０の表面の上部が誘電
体薄膜の蒸着および決定化工程による酸素拡散により酸
化されて不導体に変化されたとしても、Ｐｔ下部電極層
２３０とＭＯＳＦＥＴソースは導電体スペーサ２４０と
ポリシリコンプラグ２１０の下部、そしてポリシリコン
プラグ３０６を通じて電気的に安定に連結されることが
分かる。
【００３０】続いて、図５によれば、導電体層が、この
上の酸化により電気的連結が遮断されることを防止する
ことが出来るように酸素の拡散障壁の役割をする拡散防
止層２４５を形成して、再びマスクなしに全面蝕刻する
ようになれば上記拡散防止層２５１の除去と共に上記導
電体スペーサ２４０、強誘電体層２５０の側壁を塗布す
るようになる。
【００３１】ここで、導電体スペーサ２４０とポリシリ
コンプラグ２１０の下部、ポリシリコンプラグの上部２
０６等は厚い拡散防止層２４５により保護されるので、
後続工程で温度が上昇しても酸化されることなくキャパ
シターの電極とＭＯＳＦＥＴを電気的に安定に連結する
役割を遂行するようになる。
【００３２】以後、従来と同一にキャパシターの上部電
極形成工程および後続工程を進行する。
【００３３】図６ないし図８は、本発明の第２実施例の
工程断面図であり、Ｐｔ上部電極２１７まで形成した状
態で、導電体スペーサ２４０および拡散防止層２４５を
形成する方法を示す。
【００３４】本発明の第２実施例では、Ｐｔ上部電極２
１７を先に形成する方法以外に拡散防止層２４５のパタ
ーニングが全面蝕刻でないマスクにより選択的蝕刻がな
されるものであり、その外の具体的な説明は図３および
図５の一実施例説明により十分に理解することができる
ので省略する。
【００３５】本発明の第３実施例による強誘電体記憶素
子を図９ないし図１４を参照して詳細に説明する。
【００３６】まず、図９によれば、半導体基板３０１上
にフィールド酸化層３０２を形成して活性領域とフィー
ルド領域を分離して、活性領域上の半導体基板３０１上
にゲート３０３とソースおよびドレーン（Ｓ／Ｄ）でな
ったＭＯＳＦＥＴおよびビットライン３０４を形成した
後、基板の全面に層間絶縁層３０５を形成して平坦化さ
せる。
【００３７】次いでに、層間絶縁層３０５を選択的に蝕
刻してＭＯＳＦＥＴのソースまたはドレーン（Ｓ／Ｄ）
を露出させるコンタクトホールを形成した後、該コンタ
クトホール内にポリシリコンのような導電体層を埋立し
て導電体プラグ３０６を形成する。
【００３８】続いて、層間絶縁層３０５および導電体プ
ラグ３０６の上部にポリシリコンのような導電体層３１
０とＴｉＯ2 のような拡散防止層（またはベリーアメタ
ル層）３１１およびＰｔのような下部電極層３１２を順
に形成する。そして、上記下部電極層３１２の上にＢＳ
Ｔ，ＰＺＴ，ＳＢＴなどのような強誘電体層３１３を蒸
着して決定化させた後、Ｐｔのような上部電極層３１４
とハードマスク層３１５を順に形成する。
【００３９】一方、上記拡散防止層３１１は、第１実施
例の拡散防止層２２０と同様な機能を持つ多様な物質に
してもよい。
【００４０】次いで、図１０のようにストリジノードマ
スクおよび蝕刻工程によりハードマスク層３１５、上部
電極層３１４および誘電体層３１３を順に蝕刻した状態
として、ハードマスク層３１５は伝導体または不導体を
使用できて、ストリジノードマスク工程によるフォトレ
ジストパターンを蝕刻障壁としてハードマスク層３１５
のみを蝕刻してフォトレジストパターンを除去してか
ら、ハードマスク層３１５を蝕刻障壁として上部電極層
３１４および誘電体層３１３を蝕刻でき、フォトレジス
トパターンを除去しない状態で３個の層を皆蝕刻する方
法を使用することもできる。
【００４１】続いて、図１１に示すように、基板の全面
に絶縁層を形成してハードマスク層３１５の表面が露出
するようにマスクなしに全面蝕刻して、上記パターニン
グされた誘電体層３１３、上部電極層３１４およびハー
ドマスク層３１５の側壁を覆いかぶせるようにする絶縁
層スペーサ３１６を形成する。
【００４２】続いて、図１２のようにハードマスク層３
１５と絶縁層スペーサ３１６を蝕刻障壁として下部電極
層３１２、拡散防止層３１１および導電体層３１０を全
面蝕刻する。
【００４３】そして、図１３のように基板の全面に導電
体層を形成して、マスクなしに全面蝕刻して導電体スペ
ーサ３１７を形成した状態で、蝕刻程度はオーバーエッ
チングを行なうものの導電体スペーサ３１７の最上部が
下部電極層３１２を覆うようにする。
【００４４】すなわち、ハードマスク層３１５の表面お
よび絶縁層スペーサ３１６の一部が露出になるように蝕
刻程度を調節する。
【００４５】ここで、拡散防止層３１１が絶縁体であっ
たり、導電体層３１０の上部表面が誘電体薄膜の蒸着お
よび決定化工程による酸素の拡散により酸化されて不導
体に変化したとしても、下部電極３１２とＭＯＳＦＥＴ
ソースは導電体スペーサ３１７と導電体層３１０下部、
そして導電体プラグ３０６を通じて電気的に安定に連結
されることが分かる。
【００４６】終わりに、図１４に示すように、伝導層が
この上酸化されることにより電気的連結が遮断されるこ
とを防止することが出来るように酸素の拡散障壁役割を
する拡散防止層３１８を形成した状態である。
【００４７】ここで、導電体スペーサ３１７と導電体層
３１０の下部および導電体プラグ３０６等は厚い拡散防
止層３１８により保護されるので後続工程で温度が上昇
しても酸化されないでキャパシターの電極とＭＯＳＦＥ
Ｔを電気的に安定に連結する役割を果すようになる。
【００４８】一方、拡散防止層３１１はＳｉ，Ｔｉ，Ｔ
ａ，Ｓｒ，Ｂｉ，Ｚｒを含んだ多様な元素を含む酸化
物、窒化物、または金属として、下部電極層３１２を通
じ導電体層３０６，３１０への酸素の拡散を防止し、キ
ャパシター電極とＭＯＳＦＥＴ間の電気的接続の信頼性
を高める。
【００４９】さらに、従来には拡散防止層が必ず導体で
なければならなかったが、本発明では拡散防止層３１１
が不導体だとしても関係ないので材料選択の幅が非常に
広い。
【００５０】これは拡散防止層３１１の上に蒸着される
下部電極層３１２、例えばＰｔ電極の物性を最適化でき
ることを意味する。
【００５１】実際、既存の方法のようにＴｉベリーア層
上にＰｔを蒸着すると同じ条件でＳｉＯ2 の上に蒸着し
たＰｔに比べて決定性が大きく低下する。すなわち、電
極特性の劣化が防止されて要求されるＰｔの膜質の特性
を得ることができる。
【００５２】強誘電薄膜の物性は、下部電極物質とその
膜質により大きく左右されるので、結局拡散防止層の物
質の選択幅が広くなればキャパシター自体の特性が画期
的に向上できる。
【００５３】また、導電体スペーサ３１７が下部電極層
３１２と導電体層３１０の以外の他の層、すなわち上部
電極層３１４または誘電体層３１３と接することにより
発生する問題を、図１４のような構造を有する本発明の
高集積記憶素子は不導体スペーサ３１６を形成すること
により防止できる。
【００５４】すなわち、キャパシターの下部電極層３１
２と上部電極層３１４がお互いに電気的に短絡してはな
らず、下部電極層３１２と導電体層３１０がお互いに電
気的に遮断してはならないため、導電体スペーサ３１７
を形成するにあってその大きさを正確に制御するのが困
難となるが、不導体スペーサ３１６が誘電体層３１３お
よび上部電極層３１４の側壁をめぐるようにすれば上記
の問題点を解決できる。
【００５５】そして、誘電体層３１３が拡散防止層３１
８および導電体スペーサ３１７と接触することによる後
続熱工程での相互拡散により誘電体層３１３の誘電特性
を低下させることができるので、不導体スペーサ３１６
によりこのような問題点を防止できる。
【００５６】図１に図示した従来の記憶素子では拡散防
止層が下部電極とポリシリコンプラグの接合性を維持さ
せなければならなく、高温でポリシリコンプラグへの酸
素の拡散を防止すべきで、また、自己が酸化されること
により電気的接触が不良になってはいけないためその物
質選択の幅が非常に狭かった。
【００５７】しかし、詳述のように本発明では拡散防止
層が不導体だとしても関係ないのでその材料選択の幅が
非常に広い。これは拡散防止層の上に蒸着される下部電
極、例えばＰｔ電極の物性を最適化できるということを
意味する。
【００５８】一方、導電体スペーサを形成するにあっ
て、不導体スペーサにより蝕刻工程マージンを大きく確
保することができて、導電体スペーサの蝕刻工程はマス
クなしに進行されるのでストリジノード間の間隔は最低
水準まで狭くなることができる。
【００５９】したがって、本発明の適用によって記憶素
子の集積度が減少することはない。本発明の導電体層は
ドーピングされたポリシリコンのような同一材料でもい
い。そして、各層らの接着力の向上などを目的とする接
着層が挿入できる。
【００６０】本発明の実施例で導電体らはポリシリコ
ン、Ａｌ，Ｔｉ，Ｃｕ，Ｗ，Ｔａ，Ｐｔ，Ａｕ，Ｐｄ，
Ｒｈ，Ｒｕ，Ｉｒ，Ｒｅ，Ｌａ，Ｓｒ，Ｓｃ，Ｃｏなど
を含んだ金属またはこれらを含んだ合金、伝導性酸化
物、伝導性窒化物、シリサイド等で形成できる。
【００６１】上記拡散防止層（２２０，２５１および３
１１）は酸素の拡散を止めるＳｉ，Ｔｉ，Ｔａ，Ｓｒ，
Ｂｉ，Ｚｒ含んだ多様な元素を含む酸化物、窒化物また
は半導体で形成できるし、ＣＶＤやＰＶＤ方法、または
スピン−オン−グラス(spinon glass)を利用することが
望ましい。
【００６２】上記キャパシターの電極はＰｔ，Ａｕ，Ａ
ｇ，Ｐｄ，Ｒｈ，Ｒｕ，Ｉｒ，Ｒｅなどを含んだ金属ま
たは合金等、またはＲｕ，Ｉｒ，Ｒｅ，Ｌａ，Ｓｃ，Ｃ
ｏ等の元素を含んだ伝導性酸化物、伝導性窒化物、伝導
性シリサイド等で形成できる。
【００６３】上記誘電体薄膜はＢａ（Ｓｒ，Ｔｉ）Ｏ3
をはじめとして誘電常数が５０以上の物質等、またはド
ーピングされたりドーピングされなかったりしたＰｄ
（Ｚｒ，Ｔｉ）Ｏ3 を含むペローブスカイト(perovskit
e)構造を持つ強誘電材料で形成したり、ＳｒＢｉ2 Ｔａ
2 Ｏ9 ，ＢａＢｉ2 Ｎｂ2 Ｏ9 ，ＰｂＢｉ2 Ｔａ2
Ｏ9，ＢａＢｉ2 Ｔａ2 Ｏ9 ，ＳｒＢｉ2 ＴａＮｂＯ
9 ，ＳｒＢｉ2 Ｎｂ2 Ｏ9 ，ＳｒＢｉ4 Ｔｉ4 Ｏ15，Ｐ
ｂＢｉ2 Ｎｂ2 Ｏ9 またはこれらの二つ以上の固体溶剤
(solid solution)で形成できる。
【００６４】また、上記強誘電体薄膜はＡ１w1 +a1 Ａ２
w2 +a2 ・・・・・・・ Ａｊwj +aj Ｓ１x1 +s1 Ｓ２x2 +s2 ・・・・・・
・ Ｓｋxk +sk Ｂ１y1 +b1 Ｂ２y2 +b2 ・・・・・・・ Ｂ１y1 +b1
Ｑz -2 の構造式を持つレイアード超格子物質(layered s
uper lattice material)でも形成できる。
【００６５】ここで、Ａｊはperovskite構造のＡサイト
(site)元素であり、Ｓｋは超格子発生器(super lattice
generator) 元素であり、Ｂ１はperovskite構造のＢサ
イト元素で、Ｑは陰イオンである。また、上添字は原子
価で、下添字は単位セル内の平均原子の個数を表す。
【００６６】上記拡散防止絶縁層（２４５，２７０およ
び３１８）は、酸素の拡散を止めるＳｉ，Ｔｉ，Ｔａ，
Ｓｒ，Ｂｉ，Ｚｒを含んだ多様な元素を含む酸化物また
は窒化物で形成することが可能で、ＣＶＤやＰＶＤ方
法、またはスピン−オン−グラス(spin on glass) を利
用することが望ましい。
【００６７】本発明を概略すると次のようになる。
【００６８】本発明は高集積記憶素子およびその製造方
法に関し、半導体基板上に形成された絶縁層の所定部分
に形成されたコンタクトホール内に埋立され形成された
プラグ形態の第１導電体層と、上記第１導電体層および
絶縁層の上部に順次に形成された第２導電体層、第１拡
散防止層、下部電極層および強誘電体薄膜でなるストリ
ジノードパターンと、上記ストリジノードパターンの側
面に形成されて上記導電体層らと下部電極を電気的に連
結する側壁導電体層と、上記ストリジノードの側面およ
び上記側壁導電体層を覆いかぶせるように形成された第
２拡散防止層とを含み、半導体基板上に半導体基板の所
定部分を露出させるコンタクトホールを含む絶縁層を形
成する段階と、上記コンタクトホール内に第１導電体層
を埋立してプラグを形成する段階と、上記プラグを含ん
だ絶縁層の上部に第２導電体層と第１拡散防止層、キャ
パシターの下部電極層、強誘電体薄膜および第２拡散防
止層を順に形成する段階と、上記第２拡散防止層と強誘
電体薄膜、キャパシターの下部電極層、第１拡散防止層
および第２導電体層を所定パターンにパターニングして
ストリジノードパターンを形成する段階と、上記ストリ
ジノードパターンの側面に導電体層の側壁を形成する段
階と、上記ストリジノードパターンの全面に第３拡散防
止層を形成する段階とを含むものである。
【００６９】以上で説明した本発明はまた上記実施の形
態になんら限定されるものではなく、本発明の要旨を逸
脱しない範囲で種種の形態で実施することができる。
【００７０】
【発明の効果】本発明によれば、高集積記憶素子におい
てキャパシター電極とＭＯＳＦＥＴ間の電気的接続の信
頼性を向上できて、キャパシター自体の特性を向上でき
る。
【図面の簡単な説明】
【図１】従来のＣＯＢ構造の高集積記憶素子の断面図で
ある。
【図２】本発明に係る強誘電体記憶素子構造を表す断面
図である。
【図３】本発明の第１実施例に係る強誘電体記憶素子の
製造方法を図示した工程順序図である。
【図４】本発明の第１実施例に係る強誘電体記憶素子の
製造方法を図示した工程順序図である。
【図５】本発明の第１実施例に係る強誘電体記憶素子の
製造方法を図示した工程順序図である。
【図６】本発明の第２実施例に係る強誘電体記憶素子の
製造方法を図示した工程順序図である。
【図７】本発明の第２実施例に係る強誘電体記憶素子の
製造方法を図示した工程順序図である。
【図８】本発明の第２実施例に係る強誘電体記憶素子の
製造方法を図示した工程順序図である。
【図９】本発明の第３実施例に係る強誘電体記憶素子の
製造方法を図示した工程順序図である。
【図１０】本発明の第３実施例に係る強誘電体記憶素子
の製造方法を図示した工程順序図である。
【図１１】本発明の第３実施例に係る強誘電体記憶素子
の製造方法を図示した工程順序図である。
【図１２】本発明の第３実施例に係る強誘電体記憶素子
の製造方法を図示した工程順序図である。
【図１３】本発明の第３実施例に係る強誘電体記憶素子
の製造方法を図示した工程順序図である。
【図１４】本発明の第３実施例に係る強誘電体記憶素子
の製造方法を図示した工程順序図である。
【符号の説明】
２０１ 半導体基板 ２０２ フィールド酸化膜 ２０３ ゲート ２０４ ビットライン Ｓ／Ｄ ソースおよびドレーン接合 ２０５ 絶縁層 ２０６ プラグ ２１０ ポリシリコンプラグ ２２０ 拡散防止層 ２３０ 下部電極層 ２４０ 導電体スペーサ ２５０ 強誘電体層 ３１５ ハードマスク層 ３１６ 不導体スペーサ ３１７ 導電体スペーサ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/792

Claims (27)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に形成された絶縁層の所定
    部分に形成されたコンタクトホール内に埋込まれて形成
    されたプラグ形態の第１導電体層と、 前記第１導電体層および絶縁層の上部に順次に形成され
    た第２導電体層、第１拡散防止層、下部電極層および強
    誘電体薄膜でなるストリジノードパターンと、 前記ストリジノードパターンの側面に形成されて前記導
    電体層らと下部電極を電気的に連結する側壁導電体層
    と、 前記ストリジノードの側面および前記側壁導電体層を覆
    いかぶせるように形成された第２拡散防止層とを含むこ
    とを特徴とする強誘電体記憶素子。
  2. 【請求項２】 前記第１拡散防止層は導電体、不導体ま
    たは半導体でなることを特徴とする請求項１記載の強誘
    電体記憶素子。
  3. 【請求項３】 前記第１導電体層と第２導電体層とは同
    じ物質で形成または互いに異物質で形成することを特徴
    とする請求項１記載の強誘電体記憶素子。
  4. 【請求項４】 前記第１および第２導電体層を互いに異
    物質で形成する場合、前記第１および第２導電体層間の
    接触性を増加させるために前記第１および第２導電体層
    の間に形成されたまた別の導電体層をさらに含むことを
    特徴とする請求項３記載の強誘電体記憶素子。
  5. 【請求項５】 前記第１導電体層が前記ストリジノード
    パターンの下部に形成されるＭＯＳＦＥＴに電気的に連
    結されることを特徴とする請求項１記載の強誘電体記憶
    素子。
  6. 【請求項６】 半導体基板上に半導体基板の所定部分を
    露出させるコンタクトホールを含む絶縁層を形成する段
    階と、 前記コンタクトホール内に第１導電体層を埋込んでプラ
    グを形成する段階と、 前記プラグを含んだ絶縁層の上部に第２導電体層と第１
    拡散防止層、キャパシターの下部電極層、強誘電体薄膜
    および第２拡散防止層を順に形成する段階と、 前記第２拡散防止層と強誘電体薄膜、キャパシターの下
    部電極層、第１拡散防止層および第２導電体層を所定パ
    ターンにパターニングしてストリジノードパターンを形
    成する段階と、 前記ストリジノードパターンの側面に導電体層の側壁を
    形成して前記下部電極と第２導電体層を電気的に連結さ
    せる段階と、 前記ストリジノードパターンの全面に第３拡散防止層を
    形成する段階とを含むことを特徴とする強誘電体記憶素
    子の製造方法。
  7. 【請求項７】 前記第１および第２拡散防止層は導電
    体、不導体または半導体で形成することを特徴とする請
    求項６記載の強誘電体記憶素子の製造方法。
  8. 【請求項８】 前記第３拡散防止層は９００℃以下にて
    形成することを特徴とする請求項６記載の強誘電体記憶
    素子の製造方法。
  9. 【請求項９】 前記第１、第２および第３拡散防止層は
    ＣＶＤまたはＰＶＤ方法で形成することを特徴とする請
    求項６記載の強誘電体記憶素子の製造方法。
  10. 【請求項１０】 前記第３拡散防止層は酸素の拡散を止
    めるＳｉ，Ｔｉ，Ｔａ，Ｓｒ，Ｂｉ，Ｚｒを含んだ多様
    な元素を含む酸化物または窒化物で形成することを特徴
    とする請求項６記載の強誘電体記憶素子の製造方法。
  11. 【請求項１１】 前記第１導電体層および第２導電体層
    は同じ物質で形成または互いに異物質で形成することを
    特徴とする請求項６記載の強誘電体記憶素子の製造方
    法。
  12. 【請求項１２】 前記第１導電体層および第２導電体層
    を互いに異物質で形成する場合、前記第２導電体層の形
    成前に前記第１および第２導電体層間の接触性を増加さ
    せるための導電体層を前記第１および第２導電体層間に
    形成することを特徴とする請求項１１記載の強誘電体記
    憶素子の製造方法。
  13. 【請求項１３】 前記導電体層側壁は前記ストリジノー
    ドパターンが形成された基板の全面に導電体層を形成し
    た後、これをマスクなしに蝕刻して形成することを特徴
    とする請求項６記載の強誘電体記憶素子の製造方法。
  14. 【請求項１４】 前記導電体層側壁のトポロジーは前記
    強誘電体のトポロジーより低く形成されることを特徴と
    する請求項６記載の強誘電体記憶素子の製造方法。
  15. 【請求項１５】 前記第１、第２導電体層および前記導
    電体側壁は各々ポリシリコン、Ａｌ，Ｔｉ，Ｃｕ，Ｗ，
    Ｔａ，Ｐｔ，Ａｕ，Ｐｄ，Ｒｈ，Ｒｕ，Ｉｒ，Ｒｅ，Ｌ
    ａ，Ｓｒ，Ｓｃ，Ｃｏなどを含んだ金属またはこれらを
    含んだ合金、伝導性酸化物、伝導性窒化物、シリサイド
    中のいずれかの一つで形成することを特徴とする請求項
    ６記載の強誘電体記憶素子の製造方法。
  16. 【請求項１６】 前記キャパシターの下部電極層はＰ
    ｔ，Ａｕ，Ａｇ，Ｐｄ，Ｒｈ，Ｒｕ，Ｉｒ，Ｒｅなどを
    含んだ金属または合金、またはＲｕ，Ｉｒ，Ｒｅ，Ｌ
    ａ，Ｓｃ，Ｃｏ等の元素を含んだ伝導性酸化物、伝導性
    窒化物、伝導性シリサイド中のいずれかの一つで形成す
    ることを特徴とする請求項６記載の強誘電体記憶素子の
    製造方法。
  17. 【請求項１７】 半導体基板上の絶縁層を貫通して下部
    構造を形成しているＭＯＳＦＥＴの接合層にコンタクト
    された第１導電体プラグと、 前記第１導電体プラグに接続になるように該上部に形成
    された第２導電体層パターンと前記第２導電体層パター
    ン上に順に積層なる第１拡散防止層パターンおよびキャ
    パシターの下部電極層パターンを含む第１結果物と、 前記下部電極層パターン上に順に積層なる誘電体層パタ
    ーンおよびキャパシター上部電極層パターンと前記下部
    電極層パターン上で前記誘電体層パターンおよびキャパ
    シター上部電極層パターンの側壁を覆いかぶせる不導体
    スペーサを含む第２結果物と、 前記第１結果物および第２結果物の側壁を覆いかぶせる
    ように形成されて少なくとも前記第２導電体層パターン
    と前記キャパシターの下部電極層パターンを電気的に接
    続するスペーサ第３導電体層と、 前記第３導電体スペーサを覆う第２拡散防止層とを含ん
    でなることを特徴とする記憶素子。
  18. 【請求項１８】 前記第１および第２拡散防止層はＳ
    ｉ，Ｔｉ，Ｔａ，Ｓｒ，Ｂｉ，Ｚｒ中いずれかの一系列
    の酸化膜または窒化膜でなることを特徴とする請求項１
    ７記載の記憶素子。
  19. 【請求項１９】 前記第１導電体プラグと第２導電体層
    パターンは同じ物質であることを特徴とする請求項１７
    記載の記憶素子。
  20. 【請求項２０】 前記第１導電体プラグと第２導電体層
    パターンは互いに異物質であり、前記第１および第２導
    電体層間の接触性を増加させるために前記第１および第
    ２導電体層間に第３導電体層をさらに含むことを特徴と
    する請求項１７記載の記憶素子。
  21. 【請求項２１】 前記第１、第２および第３導電体層は
    各々ポリシリコン、Ａｌ，Ｔｉ，Ｃｕ，Ｗ，Ｔａ，Ｐ
    ｔ，Ａｕ，Ｐｄ，Ｒｈ，Ｒｕ，Ｉｒ，Ｌａ，Ｓｒ，Ｓ
    ｃ，Ｃｏなどを含んだ金属またはこれらを含んだ合金、
    伝導性酸化物、伝導性窒化物、シリサイド中のいずれか
    の一つでなることを特徴とする請求項１７記載の記憶素
    子。
  22. 【請求項２２】 前記キャパシターの下部電極層および
    キャパシターの上部電極層はＰｔ，Ａｕ，Ａｇ，Ｐｄ，
    Ｒｈ，Ｒｕ，Ｉｒ，Ｒｅなどを含んだ金属または合金、
    またはＲｕ，Ｉｒ，Ｒｅ，Ｌａ，Ｓｃ，Ｃｏ等の元素を
    含んだ伝導性酸化物、伝導性窒化物、伝導性シリサイド
    中のいずれかの一つでなることを特徴とする請求項１７
    記載の記憶素子。
  23. 【請求項２３】 半導体基板上に半導体基板の所定部分
    を露出させる開口部を持つ絶縁層を形成する段階と、 前記開口部内に第１導電体層を埋込んでプラグを形成す
    る段階と、 前記プラグを含んだ絶縁層の上部に第２導電体層と第１
    拡散防止層、キャパシターの下部電極層、誘電体薄膜、
    キャパシターの上部電極層およびハードマスク層を順に
    の積層する段階と、 前記誘電体薄膜、キャパシターの上部電極層およびハー
    ドマスク層を所定パターンにパターニングして、このパ
    ターンらの側壁に不導体スペーサを形成する段階と、 前記不導体スペーサおよび前記ハードマスク層を蝕刻障
    壁として前記第２導電体層、第１拡散防止層およびキャ
    パシターの下部電極層を所定パターンにパターニング
    し、個のパターンの側壁に第３導電体スペーサを形成す
    る段階と、 前記第３導電体スペーサを覆う第２拡散防止層を形成す
    る段階とを含んでなることを特徴とする記憶素子の製造
    方法。
  24. 【請求項２４】 前記第２拡散防止層はＳｉ，Ｔｉ，Ｔ
    ａ，Ｓｒ，Ｂｉ，Ｚｒ中のいずれかの一系列の酸化膜ま
    たは窒化膜で形成することを特徴とする請求項２３記載
    の記憶素子の製造方法。
  25. 【請求項２５】 前記第２拡散防止層はＣＶＤまたはＰ
    ＶＤ、またはスピン−オン−グラス方法で形成すること
    を特徴とする請求項２４記載の記憶素子の製造方法。
  26. 【請求項２６】 前記不導体スペーサは基板の全面に前
    記不導体を形成した後、これをマスクなしに全面蝕刻し
    て形成することを特徴とする請求項２３記載の記憶素子
    の製造方法。
  27. 【請求項２７】 前記第３導電体スペーサは基板の全面
    に前記第３導電体層を形成した後、これをマスクなしに
    全面蝕刻して形成することを特徴とする請求項２３記載
    の記憶素子の製造方法。
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