KR100533970B1 - 고집적 기억 소자 및 그 제조방법 - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 분야
반도체 기억소자 및 그 제조방법.
2. 발명이 해결하려고 하는 기술적 과제
캐패시터 하부전극으로 백금을 사용하고, 배리어층으로 TiN/Ti을 사용할 경우 낮은 온도에서도 배리어층의 산화반응이 활발하게 일어나 캐패시터 하부전극과 캐패시터 하부의 MOSFET의 전기적 연결이 파괴되는 문제를 해결하기 위함.
3. 발명의 해결방법의 요지
스토리지노드 패턴 측면에 도전체 측벽을 형성함으로써 캐패시터 하부전극과 MOSFET의 전기적 접속을 안정화시킴.
4. 발명의 중요한 용도
반도체 메모리 소자의 제조에 이용됨.
Description
본 발명은 고집적 기억소자 및 그 제조방법에 관한 것으로, 특히 BST[Ba(Sr,Ti)O3] 유전물질을 사용하는 초 고집적 DRAM 소자나 강유전체 기억소자(ferroelectric RAM) 제조시 캐패시터 하부전극과 MOSFET의 소스(source)와의 전기적 연결의 신뢰성을 확보하는데 적당한 소자 구조 및 그 제조 방법에 관한 것이다.
초 고집적 DRAM에서 유전체로서 BST를 비롯한 고 유전체를 사용할 경우 하부전극으로써 Pt의 사용이 고려되고 있으며 강유전체 비휘발 기억소자의 경우에도 Pt는 가장 가능성이 큰 전극재료의 하나이다.
도 1은 Pt를 캐패시터의 하부전극으로 사용하는 일반적인 고집적 기억소자의 단면도이다. 도면에 도시된 바와 같이, 고집적 기억소자의 캐패시터 스토리지노드는 폴리실리콘 플러그(6)와 확산방지막(7) 및 Pt하부전극(8)으로 이루어져 있다. 그런데 하부전극으로 주로 사용되는 Pt은 산소의 확산을 막는 장벽의 역할을 하지 못하기 때문에 고유전체 또는 강유전체(9)를 증착하는 공정에서 산소가 Pt하부전극(8)을 통해 확산되어 확산방지막(7)을 산화시키게 된다.
한편, 확산방지막(7)으로는 TiN/Ti가 주로 사용되는데, Ti, TiN를 비롯한 여러 종류의 배리어물질과 플러그용 물질인 폴리실리콘(6)은 산화반응이 매우 활발하므로 500℃정도의 상대적으로 낮은 온도에서도 산화가 일어나 Pt하부전극(8)과 캐패시터 하부에 형성된 소스 접합(S/D)의 전기적 연결을 파괴할 수 있다. 이와 같은 문제는 고유전체 또는 강유전체 증착온도가 높을수록 더욱 심해진다.
특히, 강유전체 기억소자용 재료로서 가장 큰 가능성을 가지고 있는 재료의 하나인 SBT(SrBi2Ta2O9)의 경우, 증착 및 결정화를 위해 필요한 온도가 800℃정도이므로 이 재료를 사용하여 COB(capacitor on bitline)구조의 고집적 강유전체 기억소자를 실현하기 위해서는 Pt전극과 MOSFET 사이의 전기적 접속의 안정화를 기하는 것이 가장 중요한 문제이다.
본 발명은 캐패시터 전극과 MOSFET 사이의 전기적 접속의 신뢰성을 높일 수 있는 고집적 기억소자 및 이의 제조방법을 제공하는 것을 그 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 강유전체 기억소자는, 반도체기판상의 절연층을 관통하여 하부구조를 이루고 있는 모스펫의 접합층에 콘택된 제1도전체 플러그; 상기 제1도전체 플러그에 접속되도록 그 상부에 형성된 제2도전체층 패턴과, 상기 제2도전체층 패턴상에 차례로 적층된 제1확산방지층 패턴 및 캐패시터 하부전극층 패턴을 포함하는 제1결과물; 상기 하부전극층 패턴상에 차례로 적층된 유전체층 패턴 및 캐패시터 상부전극층 패턴과, 상기 하부전극층 패턴상에서 상기 유전체층 패턴 및 캐패시터 상부전극층 패턴의 측벽을 감싸는 부도체 스페이서를 포함하는 제2결과물; 상기 제1결과물 및 제2결과물의 측벽을 감싸도록 형성되어 적어도 상기 제2도전체층 패턴과 상기 캐패시터 하부전극층 패턴을 전기적으로 접속하는 제3도전체 스페이서; 및 상기 제3도전체 스페이서를 덮는 제2확산방지층을 포함하여 이루어진다.
상기 목적을 달성하기 위한 본 발명의 강유전체 기억소자 제조방법은, 반도체기판상에 반도체기판 소정부분을 노출시키는 개구부를 갖는 절연층을 형성하는 단계; 상기 개구부 내에 제1도전체를 매립하여 플러그를 형성하는 단계; 상기 플러그를 포함한 절연층 상부에 제2도전체층과 제1확산방지층, 캐패시터 하부전극층, 유전체 박막, 캐패시터 상부전극층, 및 하드마스크층을 차례로 적층하는 단계; 상기 유전체 박막, 캐패시터 상부전극층, 및 하드마스크층을 소정패턴으로 패터닝하고, 이 패턴들 측벽에 부도체 스페이서를 형성하는 단계; 상기 부도체 스페이서 및 상기 하드마스크층을 식각장벽으로하여 상기 제2도전체층, 제1확산방지층 및 캐패시터 하부전극층을 소정패턴으로 패터닝하고, 이패턴 측벽에 제3도전체 스페이서를 형성하는 단계; 및 상기 제3도전체 스페이서를 덮는 제2확산방지층을 형성하는 단계를 포함하여 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
고집적 기억소자에서, 배리어층 또는 폴리실리콘층의 산화로 인하여 캐패시터 전극과 MOSFET 사이의 전기적 접속이 끊어지는 문제는 주로 높은 온도에서 산소분위기에 노출되는 단계, 즉 유전체 박막의 증착 및 결정화공정에서 발생한다. 본 발명에서는 고유전체 또는 강유전체 박막의 증착 및 결정화 공정이 끝난 다음에 캐패시터 전극을 MOSFET에 전기적으로 연결해줌으로써 상기 문제를 근본적으로 해결한다.
도 2에 본 발명의 일실시예에 의한 기억소자를 단면도로 도시하였다. 도 2를 참조하면, 본 발명의 일실시예에 따른 고집적 기억소자는 반도체기판(201)상에 게이트(203)와 소스 및 드레인 접합(S/D)으로 이루어진 MOSFET가 형성되고, 그 상부에 절연층(205)을 개재하여 캐패시터가 형성되는바, 캐패시터는 절연층(205)을 관통하여 MOSFET의 소스 및 드레인 접합(S/D)에 접속된 도전체(210a, 210b)와 그 상부에 순차적으로 형성된 제1확산방지층(220), 하부전극층(230), 상기 도전체층(210b)과 하부전극층(230)을 전기적으로 접속하는 도전체 스페이서(280)와, 상기 하부전극층(230) 상에 차례로 형성되며 그 측벽을 감싸는 부도체 스페이서(270)를 갖는 유전체층(240)과 상부전극층(250)으로 형성된다. 그리고, 상기 도전체(210a, 210b)는 절연체(205)를 관통하여 MOSFET의 소스 및 드레인 접합(S/D)에 직접적으로 콘택되는 도전체 플러그(210a)와, 이 도전체 플러그(210a)에 접속되므로써 MOSFET의 소스 및 드레인 접합(S/D)에 간접적으로 콘택되는 도전체층(210b)으로 구성된다. 그리고, 상기 상부전극층(250) 상에는 하드마스크층(260)이 형성되고, 상기 도전체 스페이서(280)는 제2확산방지층(290)이 덮고 있다. 도 2에서 미설명 도면부호 "202" 는 필드산화막, "204" 는 비트라인을 각각 나타낸다.
도 2와 같은 구조를 갖는 고집적 기억소자에서, 하부전극층(230)은 제1확산방지층(220)에 의해 플러그(210a)를 포함하는 도전체(210a, 210b)와 격리되어 있지만, 도전체 스페이서(280)에 의해 전기적으로 접속되므로, 캐패시터와 MOSFET간의 전기적 접속이 가능하다. 제1확산방지층(220)은 Si, Ti, Ta, Sr, Bi, Zr을 포함한 다양한 원소를 포함하는 산화물, 질화물, 또는 금속으로서, 하부전극층(230)으로부터 플러그(210a)를 포함하는 도전체(210a, 210b)로 산소가 확산되는 것을 방지하여, 캐패시터 전극과 MOSFET 사이의 전기적 접속의 신뢰성을 높여준다. 더불어서, 종래에는 확산방지층이 도체이어야 했으나 본 실시예에서는 제1확산방지층(220)이 부도체이어도 상관이 없으므로 그 재료의 선택 폭이 매우 넓다. 이것은 제1확산방지층(220) 위에 증착되는 하부전극층(230), 예를 들어 Pt전극의 물성을 최적화할 수 있다는 것을 의미한다. 실제로 기존의 방법에서와 같이 Ti 배리어층 위에 Pt를 증착하면 같은 조건에서 SiO2위에 증착한 Pt에 비해 결정성이 크게 떨어진다. 유전박막 특히 고유전/강유전 박막의 물성은 하부전극물질과 그 막질에 의해 크게 좌우되므로 결국 확산방지층 물질의 선택폭이 넓어지면 캐패시터 자체의 특성이 획기적으로 향상될 수 있다.
또한, 도 2와 같은 구조를 갖는 본 발명의 고집적 기억소자에서, 도전체 스페이서(280)가 하부전극층(230)과 도전체(210a, 210b)만을 연결하여야지, 그 밖의 상부전극층(250) 또는 유전체층(240)과 접하게되면 문제점이 발생하게 되는데, 부도체 스페이서(270)가 이러한 문제점을 방지하여 준다. 즉, 캐패시터의 하부전극층(230)과 상부전극층(250)이 서로 전기적으로 합선되어서는 안되고 하부전극층(230)과 도전체층(210b)이 서로 전기적으로 서로 끊어져서도 안되기 때문에, 도전체 스페이서(280)를 형성함에 있어 그 크기를 정확하게 제어하기가 어렵게 되는데, 부도체 스페이서(270)가 유전체층(240) 및 상부전극층(250)의 측벽을 둘러싸도록 하면, 앞서 말한 문제점을 해결할 수 있다. 그리고, 유전체층(240)이 제2확산방지층(290) 및 도전체 스페이서(280)와 접촉하게되면 후속 열공정에서의 상호 확산에 의해 유전체층(240)의 유전특성을 저하시킬 수 있는데, 부도체 스페이서(270)가 이러한 문제점 역시 방지하여 준다.
도 3a 내지 도 3f에 본 발명의 일실시예에 따른 고집적 기억소자 제조 방법을 공정순서에 따라 도시하였다.
먼저, 도 3A를 참조하면, 반도체기판(301)상에 필드산화막(302)을 형성하여 활성영역과 필드영역을 분리한 후, 활성영역상의 반도체기판(301)상에 게이트(303)와 소스 및 드레인(S/D)으로 이루어진 MOSFET를 형성한 후, 기판 전면에 절연층(305)을 형성하여 평탄화 시킨다. 이어서 절연층(305)을 선택적으로 식각하여 MOSFET의 소스 또는 드레인(S/D)을 노출시키는 콘택홀을 형성한 후, 이 콘택홀내에 예컨대 폴리실리콘과 같은 제1도전체를 매립하여 제1도전체 플러그(306)를 형성한다. 이어서 절연층(305) 및 제1도전체 플러그(306) 상부에 예컨대 폴리실리콘과 같은 제2도전체층(310)과 예컨대 TiO2와 같은 제1확산방지층(311) 및 예컨대 Pt와 같은 하부전극층(312)을 차례로 형성하고, 그 위에 예컨대 BST, PZT, SBT 등과 같은 고유전체 또는 강유전체 박막(313)을 증착하고 결정화시킨 후, 그 상부에 예컨대 Pt와 같은 상부전극층(314)과 하드마스크층(315)을 차례로 형성한다.
여기서, 제1확산방지층(311)은 산소 확산 장벽 역할을 수행할 수 있는 재료를 선택하거나 또는 제1확산방지층을 생략하고 제2도전체층(310)의 표면이 산화되면 이 산화막이 산소장벽 역할을 하도록 제2도전체층 재료를 선택할 수 있다. 공정 도중에 생길 수 있는 제2도전체층의 표면 산화층 또는 제1확산장벽층은 전도체일 필요가 없고, 유전체 박막의 증착 및 열처리 공정에서 산소의 확산으로 인하여 제2도전체층(310)의 최 하부나 제1도전체 플러그(306)의 전도성이 상실되지 않도록, 그 물질을 선택한다.
이어서, 도 3B는 스토리지노드 마스크 및 식각 공정에 의해 하드마스크층(315), 상부전극층(314), 및 유전체층(313)을 차례로 식각한 상태로서, 하드마스크층(315)은 전도체 또는 부도체를 사용할 수 있고, 스토리지노드 마스크공정에 의한 포토레지스트 패턴을 식각장벽으로 하드마스크층(315)만 식각하고 포토레지스트 패턴을 제거한 다음 하드마스크층(315)을 식각장벽으로하여 상부전극층(314) 및 유전체층(313)을 식각할 수 있고, 포토레지스트 패턴을 제거하지 않은 상태에서 3개의 층을 모두 식각하는 방법을 사용할 수도 있다.
이어서, 도 3c는 기판 전면에 부도체를 형성하고 하드마스크층(315)의 표면이 노출되도록 마스크 없이 전면식각하여, 상기 패터닝된 유전체층(313), 상부전극층(314), 및 하드마스크층(315)의 측벽을 감싸도록 부도체 스페이서(316)를 형성한 상태이다.
이어서, 도 3d는 하드마스크층(315)과 부도체 스페이서(316)를 식각장벽으로하여 하부전극층(312), 제1확산방지층(311), 및 제2도전체층(310)을 전면식각한 상태이다.
이어서, 도 3e는 기판 전면에 제3도전체를 형성하고 마스크 없이 전면식각하여 제3도전체 스페이서(317)를 형성한 상태로서, 식각 정도는 오버에칭을 행하되 제3도전체 스페이서(317)의 최 상부가 하부전극층(312)을 덮도록 한다. 즉, 하드마스크층(315)의 표면 및 부도체 스페이서(316)의 일부가 노출되도록 식각정도를 조절한다.
여기서, 제1확산방지층(311)이 부도체로 이루어져 있거나 제2도전체층(310)의 상부(표면)가 유전체 박막의 증착 및 결정화 공정으로 인한 산소의 확산으로 산화되어 부도체로 변화되었다 하더라도 하부전극(312)과 MOSFET 소스는 제3도전체 스페이서(317)와 제2도전체층의 하부, 그리고 제1도전체 플러그(306)를 통하여 전기적으로 안정되게 연결됨을 알 수 있다.
이어서, 도 3f는 전도체들이 더 이상 산화되어 전기적 연결이 끊어지는 것을 막을 수 있도록 산소의 확산장벽 역할을 하는 제2확산방지막(318)을 형성한 상태이다. 여기서, 제3도전체 스페이서(317)와 제2도전체층(310)의 하부, 및 제1도전체 플러그(306)등은 두터운 제2확산방지층(318)으로 보호되므로 후속공정에서 온도가 올라가더라도 산화되지 않고 캐패시터의 전극과 MOSFET를 전기적으로 안정되게 연결해주는 역할을 수행하게 된다.
도 1에 도시한 종래의 기억소자에서는 확산방지층이 하부전극과 폴리실리콘 플러그의 접합성을 유지시켜야 하고, 고온에서 폴리실리콘 플러그로의 산소의 확산을 막아야 하고, 또한 자신이 산화되어 전기적 접촉이 불량해지지 않아야 하므로 그 물질의 선택폭이 매우 작았으며, 그나마 만족스런 특성을 얻는 것도 불가능하였다. 그러나 상술한 바와 같이 본 발명에서는 제1확산방지막이 부도체이어도 상관이 없으므로 그 재료의 선택의 폭이 매우 넓다. 이것은 제1확산방지막 위에 증착되는 하부전극, 예를 들어 Pt전극의 물성을 최적화할 수 있다는 것을 의미한다. 실제로 기존의 방법에서와 같이 Ti 베리어층 위에 Pt를 증착하면 같은 조건에서 SiO2위에 증착한 Pt에 비해 결정성이 크게 떨어진다. 유전 박막 특히 고유전/강유전 박막의 물성은 하부전극물질과 그 막질에 의해 크게 좌우되므로 결국 확산방지막 물질의 선택폭이 넓어지면 캐패시터 자체의 특성이 획기적으로 향상될 수 있다.
한편, 제3도전체 스페이서를 형성함에 있어, 부도체 스페이서에 의해 식각 공정 마진을 크게 확보할 수 있고, 제3도전체 스페이서의 식각공정은 마스크 없이 진행되므로 두 스토리지노드 사이의 간격은 최저 수준까지 좁아질 수 있다. 따라서 본 발명의 적용으로 인하여 기억소자의 집적도가 감소하는 일은 없다. 제1도전체, 제2도전체, 제3도전체 등은 같은 도핑된 폴리실리콘과 같은 동일 재료일 수 있다. 그리고, 각 층들 사이, 예를 들어 제1도전체와 제2도전체 사이, 제1확산방지층과 하부전극 사이 또는 제3도전체의 증착 전단계 등에 접착력 향상 등을 목적으로 한 중간층을 삽입할 수 있다.
본 발명의 실시예에서 도전체들은 폴리실리콘, Al, Ti, Cu, W, Ta, Pt, Au, Pd, Rh, Ru, Ir, Re, La, Sr, Sc, Co등을 포함한 금속 또는 이들을 포함한 합금, 전도성 산화물, 전도성 질화막, 실리사이드 등으로 형성할 수 있다.
상기 제1확산방지막은 산소의 확산을 막아주는 Si, Ti, Ta, Sr, Bi, Zr을 포함한 다양한 원소를 포함하는 산화물 또는 질화물로 형성하는 것이 가능하며, CVD나 PVD방법, 또는 스핀-온-글래스(spin on glass)를 이용하는 것이 바람직하다.
상기 캐패시터의 전극은 Pt, Au, Ag, Pd, Rh, Ru, Ir, Re등을 포함한 금속 또는 합금들, 또는 Ru, Ir, Re, La, Sc, Co등의 원소를 포함한 전도성 산화물, 전도성 질화물, 전도성 실리사이드 등으로 형성할 수 있다.
상기 유전체 박막은 Ba(Sr, Ti)O3을 비롯하여 유전상수가 50 이상인 물질들, 또는 도핑되거나 되지 않은 Pb(Zr,Ti)O3을 포함하는 페로브스카이트(perovskite)구조를 갖는 강유전 재료로 형성하거나 SrBi2Ta2O9, BaBi2Nb2O9, PbBi2Ta2O9, BaBi2Ta2O9, SrBi2TaNbO9, SrBi2Nb2O9, SrBi4Ti4O15, PbBi2Nb2O9 또는 이들의 두 개이상의 고체 용제(solid solution)로 형성할 수 있다.
또한, 상기 강유전체 박막은 A1w1 +a1 A2w2 +a2 ....... Ajwj +aj S1x1 +s1 S2x2 +s2......Skxk +sk B1y1 +b1 B2y2 +b2 ...... Blyl +bl Qz -2의 구조식을 갖는 레이어드 초격자 물질(layered superlattice material)로도 형성할 수 있다. 여기서, Aj는 perovskite구조의 A사이트(site) 원소이고 Sk는 초격자 발생기(superlattice generator) 원소이며, Bl은 perovskite구조의 B사이트 원소이고, Q는 음이온이다. 또한, 윗첨자는 원자가를 나타내고, 아래 첨자는 단위셀내의 평균원자 개수를 나타낸다.
상기 제2확산방지막은 산소의 확산을 막아주는 Si, Ti, Ta, Sr, Bi, Zr을 포함한 다양한 원소를 포함하는 산화물 또는 질화물로 형성하는 것이 가능하며, CVD나 PVD방법, 또는 스핀-온-글래스(spin on glass)를 이용하는 것이 바람직하다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명에 의하면, 고집적 기억소자에 있어서 캐패시터 전극과 MOSFET 사이의 전기적 접속의 신뢰성을 향상시킬 수 있으며, 캐패시터 자체의 특성을 향상시킬 수 있다.
도 1은 종래의 COB구조의 고집적 기억소자 단면도,
도 2는 본 발명에 의한 기억소자 구조를 나타내는 단면도,
도 3a 내지 도 3f는 본 발명의 일실시예에 의한 기억소자 제조 방법을 도시한 공정순서도.
*도면의 주요부분에 대한 부호의 설명*
201 : 반도체기판 202 : 필드산화막
203 : 게이트 204 : 비트라인
S/D : 소스 및 드레인 접합 205 : 절연층
210a : 도전체 플러그 210b : 도전체층
220 : 제1확산방지층 230 : 하부전극층
240 : 유전체층 250 : 상부전극층
260: 하드마스크층 270 : 부도체 스페이서
280: 도전체 스페이서 290 : 제2확산방지층
Claims (12)
- 반도체기판상의 절연층을 관통하여 하부구조를 이루고 있는 모스펫의 접합층에 콘택된 제1도전체 플러그;상기 제1도전체 플러그에 접속되도록 그 상부에 형성된 제2도전체층 패턴과, 상기 제2도전체층 패턴상에 차례로 적층된 제1확산방지층 패턴 및 캐패시터 하부전극층 패턴을 포함하는 제1결과물;상기 하부전극층 패턴상에 차례로 적층된 유전체층 패턴 및 캐패시터 상부전극층 패턴과, 상기 하부전극층 패턴상에서 상기 유전체층 패턴 및 캐패시터 상부전극층 패턴의 측벽을 감싸는 부도체 스페이서를 포함하는 제2결과물;상기 제1결과물 및 제2결과물의 측벽을 감싸도록 형성되어 적어도 상기 제2도전체층 패턴과 상기 캐패시터 하부전극층 패턴을 전기적으로 접속하는 제3도전체 스페이서; 및상기 제3도전체 스페이서 및 상기 부도체 스페이서의 측면을 덮는 제2확산방지층을 포함하여 이루어지는 기억소자.
- 제1항에 있어서,상기 제1 및 제2확산방지막은 Si, Ti, Ta, Sr, Bi, Zr중 어느 한 계열의 산화막 또는 질화막으로 이루어진 기억소자.
- 제1항에 있어서,상기 제1도전체 플러그와 제2도전체층 패턴은 동일한 물질임을 특징으로 하는 기억소자.
- 제1항에 있어서,상기 제1도전체 플러그와 제2도전체층 패턴은 서로 다른 물질이며, 상기 제1 및 제2도전체간의 접촉성을 증가시키기 위해 상기 제1 및 제2도전체 사이에 제3도전층을 더 포함하는 것을 특징으로 하는 기억소자.
- 제1항에 있어서,상기 제1, 제2 및 제3 도전체는 각각 폴리실리콘, Al, Ti, Cu, W, Ta, Pt, Au, Pd, Rh, Ru, Ir, Re, La, Sr, Sc, Co등을 포함한 금속 또는 이들을 포함한 합금, 전도성 산화물, 전도성 질화막, 실리사이드중의 어느 하나로 이루어지는 기억소자.
- 제1항에 있어서,상기 캐패시터 하부전극층 및 캐패시터 상부전극층은 Pt, Au, Ag, Pd, Rh, Ru, Ir, Re등을 포함한 금속 또는 합금들, 또는 Ru, Ir, Re, La, Sc, Co등의 원소를 포함한 전도성 산화물, 전도성 질화물, 전도성 실리사이드중의 어느 하나로 이루어지는 기억소자.
- 제1항에 있어서,상기 유전체층은 고유전체 또는 강유전체 박막으로 이루어진 기억소자.
- 반도체기판상에 반도체기판 소정부분을 노출시키는 개구부를 갖는 절연층을 형성하는 단계;상기 개구부 내에 제1도전체를 매립하여 플러그를 형성하는 단계;상기 플러그를 포함한 절연층 상부에 제2도전체층과 제1확산방지층, 캐패시터 하부전극층, 유전체 박막, 캐패시터 상부전극층, 및 하드마스크층을 차례로 적층하는 단계;상기 유전체 박막, 캐패시터 상부전극층, 및 하드마스크층을 소정패턴으로 패터닝하고, 이 패턴들 측벽에 부도체 스페이서를 형성하는 단계;상기 부도체 스페이서 및 상기 하드마스크층을 식각장벽으로하여 상기 제2도전체층, 제1확산방지층 및 캐패시터 하부전극층을 소정패턴으로 패터닝하고, 이패턴 측벽에 제3도전체 스페이서를 형성하는 단계; 및상기 제3도전체 스페이서 및 상기 부도체 스페이서의 측면을 덮는 제2확산방지층을 형성하는 단계를 포함하여 이루어진 기억소자 제조 방법.
- 제8항에 있어서,상기 제1 및 제2확산방지막은 Si, Ti, Ta, Sr, Bi, Zr중 어느 한 계열의 산화막 또는 질화막으로 형성하는 기억소자 제조방법.
- 제9항에 있어서,상기 제1, 제2 확산방지막은 CVD 또는 PVD, 또는 스핀-온-글래스 방법으로 형성하는 기억소자 제조방법.
- 제8항에 있어서,상기 부도체 스페이서는 기판 전면에 상기 부도체를 형성한 후, 이를 마스크 없이 전면식각하여 형성하는 기억소자 제조방법.
- 제8항에 있어서,상기 제3도전체 스페이서는 기판 전면에 상기 제3도전체층을 형성한 후, 이를 마스크 없이 전면식각하여 형성하는 기억소자 제조방법.
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