KR20030086004A - 반도체 소자의 ｍｉｍ형 커패시터 제조방법 - Google Patents
반도체 소자의 ｍｉｍ형 커패시터 제조방법 Download PDFInfo
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Abstract
본 발명은 반도체 소자의 MIM형 커패시터 제조방법에 관한 것으로서, 특히, 이 방법은 반도체기판의 층간절연막 상부에 하부 금속막과 제 1절연체 박막 및 상부 금속막을 순차적으로 적층하고, 적층된 상부 금속막을 제 1마스크 패턴을 이용한 식각 공정으로 패터닝하여 상부 전극을 형성하고, 제 1마스크 패턴을 제거하고 결과물을 세정한 후에, 결과물 전면에 제 2절연체막을 증착하고 이를 건식 식각해서 상부 전극의 측벽에 스페이서를 형성함과 동시에 제 1절연체막을 패터닝하고, 결과물에 제 2마스크 패턴을 이용한 식각 공정을 진행하여 하부 금속막을 패터닝하여 하부 전극을 형성한다. 따라서, 본 발명은 절연체박막 식각 공정시 하부의 반사 방지막의 금속 물질이 식각되어 절연체박막 측벽에 증착하더라도 스페이서가 상부 전극 측벽을 보호하고 있기 때문에 상부 전극과 하부 전극의 브릿지 역할을 하는 것을 막아 커패시터의 누설 원인을 제거한다.
Description
본 발명은 반도체 소자의 커패시터 제조 방법에 관한 것으로서, 특히, 금속(metal)/ 절연체(insulator)/ 금속(metal) 구조를 갖는 반도체 소자의 MIM형 커패시터 제조방법에 관한 것이다.
현재, 반도체 소자 중에서 고속 동작을 요구하는 로직 회로에서는 고용량의 커패시터를 구현하기 위한 반도체소자의 개발 및 연구가 진행되고 있다. 일반적으로, 고용량 커패시터가 PIP(Polysilicon/Insulator/Polysilicon) 구조일 경우에는 상부 전극 및 하부 전극을 도전성 폴리실리콘으로 사용하기 때문에 상부전극/하부전극과 절연체 박막 계면에서 산화반응이 일어나 자연산화막이 형성되어 전체 커패시턴스의 크기가 줄어들게 되는 단점이 있다.
이를 해결하기 위하여 커패시터의 구조가 MIM(Metal/Insulator/Metal)로 변경되었는데, MIM형 커패시터는 비저항이 작고 내부에 공핍(deplection)에 의한 기생커패시턴스가 없기 때문에 높은 Q값을 요구하는 고성능 반도체 소자, 예를 RF CMOS장치에서 주로 이용되고 있다.
도 1 내지 도 6은 종래 기술에 의한 반도체 소자의 MIM형 커패시터 제조방법을 설명하기 위한 공정 순서도로서, 이들 도면을 참조하여 종래 기술에 대해 설명한다.
도 1에 도시된 바와 같이, 반도체기판으로서 실리콘기판 상부에 통상의 반도체 로직 공정을 진행하고 층간절연막(1)을 형성한다. 이어서, 층간절연막(1) 상부에 하부 금속막(12), 예를 들어 0.5%Cu+Al막을 형성한다. 이때, 하부 금속막(12) 하부에 배리어메탈(Barrier Metal)(10)과, 상부에 반사 방지막(Anti ReflectiveLayer)(14)을 순차 증착할 수 있다. 배리어메탈(10) 및 반사 방지막(14)은 Ti/TiN을 이용한다.
그리고, 반사 방지막(14) 상부에 플라즈마 인헨스드(Plasma Enhanced) 증착 장비로 절연체 박막(16)을 증착한다. 예컨대, 절연체 박막(16)은 SiN, SiH4, SiON의 단층 또는 복층으로 이루어진다. 이와 같이 플라즈마 인헨스드 증착 장비로 절연체 박막(16)을 형성하는 이유는, 하부 금속막(13)이 400℃ 이상의 공정 진행시 플로우(flow)되어 녹을 위험이 있기 때문에 저온 공정으로 증착하는 것이다.
그 다음 절연체 박막(16) 상부에 상부 금속막(18)으로써, Ti/TiN 또는 TiN 막을 증착한다.
이어서 도 2에 도시된 바와 같이, 상부 금속막(18) 상부에 MIM형 커패시터의 상부 전극을 패터닝하기 위한 제 1마스크 패턴(20)을 형성한다.
그 다음 도 3 및 도 4에 도시된 바와 같이, Cl계 가스를 이용한 플라즈마 식각 공정으로 상부 금속막(18)을 식각하여 커패시터의 상부 전극(18')을 형성한 후에, F계 가스를 이용한 플라즈마 식각 공정으로 그 하부의 절연체 박막(16')을 식각한다. 그리고나서 제 1마스크 패턴(20)을 제거한다.
이어서 도 5에 도시된 바와 같이, 상기 결과물에 MIM형 커패시터의 하부 전극을 패터닝하기 위한 제 2마스크 패턴(22)을 형성한다. 그리고 제 2마스크 패턴(22)에 의해 노출된 반사 방지막(14)과 하부 금속막(12) 및 배리어메탈(10)을 순차적으로 식각하여 하부 전극(14', 12', 10')을 형성한다. 그리고나서 제 2마스크 패턴(22)을 제거한다.
하지만, 종래 기술의 MIM 커패시터 제조 공정에 있어서, 상부 전극(18') 및 절연체 박막(16')을 식각할 때 반사 방지막(14)도 일부 식각된다. 이때 반사 방지막(14)의 Ti 막질(24)이 절연체 박막(16')으로 재증착(redeposition)된다. 이렇게 재스퍼터링된 Ti 물질(24)은 절연체 박막(16') 측벽에 증착되어 상부 전극과 하부 전극의 브릿지 역할을 하는 누설 전류원인으로 작용하게 된다. 이로 인해 반도체 소자의 결함이 발생하게 되어 신뢰성이 저하된다.
본 발명의 목적은 종래 기술의 문제점을 해결하기 위하여 상부 금속막을 패터닝하여 상부 전극을 형성한 후에 절연체막을 추가 증착하고 이를 건식 식각하여 상부 전극 측벽에 스페이서를 형성함과 동시에 전극간 절연체박막을 패터닝함으로써 절연체박막 식각 공정시 하부의 반사 방지막의 금속 물질이 식각되어 절연체박막 측벽에 증착되는 커패시터의 누설 원인을 제거하여 반도체 소자 결함을 미연에 방지할 수 있는 반도체 소자의 MIM형 커패시터 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은 금속/절연체 박막/금속 구조를 갖는 반도체 소자의 커패시터 제조 방법에 있어서, 반도체기판의 층간절연막 상부에 하부 금속막과, 제 1절연체 박막 및 상부 금속막을 순차적으로 적층하는 단계와, 적층된 상부 금속막을 제 1마스크 패턴을 이용한 식각 공정으로 패터닝하여 상부 전극을 형성하는 단계와, 제 1마스크 패턴을 제거하고 결과물을 세정하는 단계와, 결과물 전면에 제 2절연체막을 증착하고 이를 건식 식각해서 상부 전극의 측벽에 스페이서를 형성함과 동시에 제 1절연체막을 패터닝하는 단계와, 결과물에 제 2마스크 패턴을 이용한 식각 공정을 진행하여 하부 금속막을 패터닝하여 하부 전극을 형성하는 단계를 포함한다.
도 1 내지 도 6은 종래 기술에 의한 반도체 소자의 MIM형 커패시터 제조방법을 설명하기 위한 공정 순서도,
도 7은 종래 기술의 MIM형 커패시터 제조 공정시 절연체박막에 하부 금속의 누설 소스가 발생한 것을 나타낸 도면,
도 8 내지 도 14는 본 발명에 따른 반도체 소자의 MIM형 커패시터 제조방법을 설명하기 위한 공정 순서도.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판의 층간절연막 112 : 배리어 메탈
114 : 하부 금속막(0.5%Cu+Al) 116 : 반사 방지막
120 : 제 1절연체 박막 130 : 상부 금속막
140 : 제 1마스크 패턴 150 : 제 2절연체막
160 : 제 2마스크 패턴
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세하게 설명하고자 한다.
도 8 내지 도 14는 본 발명에 따른 반도체 소자의 MIM형 커패시터 제조방법을 설명하기 위한 공정 순서도로서, 이를 참조하면 본 발명의 제조 공정은 다음과 같다.
우선 도 8에 도시된 바와 같이, 반도체기판으로서 실리콘기판 상부에 통상의 반도체 로직 공정을 진행하고 층간절연막(100)을 형성한다. 이어서, 층간절연막(100) 상부에 하부 금속막(114), 예를 들어 0.5%Cu+Al막을 형성한다. 이때, 하부 금속막(114) 하부에 배리어메탈(112)과, 상부에 반사 방지막(116)을 순차 증착할 수 있는데, 배리어메탈(112) 및 반사 방지막(116)은 Ti/TiN을 이용한다.
그리고, 반사 방지막(116) 상부에 플라즈마 인헨스드 증착 장비로 절연체 박막(120)을 증착한다. 예컨대, 절연체 박막(120)은 SiN, SiH4, SiON의 단층 또는 복층으로 이루어진다. 이와 같이 플라즈마 인헨스드 증착 장비로 절연체 박막(120)을 형성하는 이유는, 하부 금속막(114)이 400℃ 이상의 공정 진행시 플로우(flow)되어 녹을 위험이 있기 때문에 저온 공정으로 증착하는 것이다.
그 다음 절연체 박막(120) 상부에 상부 금속막(130)으로써, Ti/TiN 또는 TiN 막을 증착한다.
이어서 도 9에 도시된 바와 같이, 상부 금속막(130) 상부에 MIM형 커패시터의 상부 전극을 패터닝하기 위한 제 1마스크 패턴(140)을 형성한다. Cl계 가스를 이용한 플라즈마 반응성 이온 식각 공정으로 상부 금속막(130)을 식각하여 커패시터의 상부 전극(130')을 형성한다.
그 다음 도 10에 도시된 바와 같이, 제 1마스크 패턴(140)을 제거하고 결과물을 세정한다.
이어서 도 11에 도시된 바와 같이, 세정이 완료된 결과물 전면에 플라즈마 인헨스드 증착 장비로 제 2절연체막(150)을 증착한다. 그리고 도 12에 도시된 바와 같이, 제 2절연체막(150)을 건식 식각해서 상부 전극(130')의 측벽에 스페이서(150')를 형성함과 동시에 스페이서(150')에 얼라인되도록 제 1절연체박막(120')을 패터닝한다. 이때, 제 2절연체막(150)을 건식 식각하고 제 1절연체박막(120')을 패터닝하는 식각 공정은 F계 가스를 이용한 플라즈마 반응성 이온 식각 공정으로 진행한다.
본 발명은 스페이서 제조 공정시 제 2절연체막(150)을 식각하면서 제 1절연체박막(120')을 함께 패터닝하기 때문에 상부 전극(130')의 측벽뿐만 아니라 전극들 사이의 제 1절연체박막(120')의 측벽또한 마스킹한다. 따라서 상기 식각 공정시 하부의 반사 방지막(116)이 일부 식각되어 스페이서(150') 혹은 제 1절연체박막(120') 측벽에 증착하더라도 상부 전극과 하부 전극의 브릿지 역할을 할 수 없어 누설 전류원인으로 작용하지 못하게 된다.
계속해서 도 13에 도시된 바와 같이, 상기 결과물에 MIM형 커패시터의 하부전극을 패터닝하기 위한 제 2마스크 패턴(160)을 형성한다. 그리고 제 2마스크 패턴(160)에 의해 노출된 반사 방지막(116)과 하부 금속막(114) 및 배리어메탈(112)을 순차적으로 식각하여 하부 전극(116', 114', 112')을 형성한다. 그리고나서 도 14에 도시된 바와 같이, 제 2마스크 패턴(22)을 제거하여 본 발명에 따른 MIM 커패시터의 제조 공정을 완료한다.
그러므로, 본 발명에 따른 반도체 소자의 MIM형 커패시터 제조방법은 상부 금속막을 패터닝하여 상부 전극을 형성한 후에 절연체막을 추가 증착하고 이를 건식 식각하여 상부 전극 측벽에 스페이서를 형성함과 동시에 전극간 절연체박막을 패터닝함으로써 절연체박막 식각 공정시 하부의 반사 방지막의 금속 물질이 식각되어 절연체박막 측벽에 증착하더라도 스페이서가 상부 전극 측벽을 보호하고 있기 때문에 상부 전극과 하부 전극의 브릿지 역할을 하는 것을 막는다.
따라서 본 발명은 커패시터의 누설 원인을 제거하여 반도체 소자 결함을 미연에 방지하고 이로 인해 신뢰성을 향상시킬 수 있다.
Claims (6)
- 금속/절연체 박막/금속 구조를 갖는 반도체 소자의 커패시터 제조 방법에 있어서,반도체기판의 층간절연막 상부에 하부 금속막과, 제 1절연체 박막 및 상부 금속막을 순차적으로 적층하는 단계;상기 적층된 상부 금속막을 제 1마스크 패턴을 이용한 식각 공정으로 패터닝하여 상부 전극을 형성하는 단계;상기 제 1마스크 패턴을 제거하고 상기 결과물을 세정하는 단계;상기 결과물 전면에 제 2절연체막을 증착하고 이를 건식 식각해서 상기 상부 전극의 측벽에 스페이서를 형성함과 동시에 제 1절연체막을 패터닝하는 단계; 및상기 결과물에 제 2마스크 패턴을 이용한 식각 공정을 진행하여 상기 하부 금속막을 패터닝하여 하부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 MIM형 커패시터 제조방법.
- 제 1항에 있어서, 상기 하부 금속막의 하부에는 배리어메탈이, 그 상부에는 반사 방지막이 추가 적층된 것을 특징으로 하는 반도체 소자의 MIM형 커패시터 제조방법.
- 제 1항에 있어서, 상기 제 1절연체박막 및 제 2절연체막은 플라즈마 인헨스드 방식으로 증착된 산화막인 것을 특징으로 하는 반도체 소자의 MIM형 커패시터 제조방법.
- 제 1항에 있어서, 상기 상부 금속막은 Ti 또는 TiN의 단층, 복층으로 이루어진 것을 특징으로 하는 반도체 소자의 MIM형 커패시터 제조방법.
- 제 1항에 있어서, 상기 하부 전극 및 상부 전극의 식각 공정은 플라즈마 반응성 이온 식각 공정인 것을 특징으로 하는 반도체 소자의 MIM형 커패시터 제조방법.
- 제 1항에 있어서, 상기 제 2절연체막을 건식 식각하고 제 1절연체박막을 패터닝하는 식각 공정은 플라즈마 반응성 이온 식각 공정인 것을 특징으로 하는 반도체 소자의 MIM형 커패시터 제조방법.
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