KR100654040B1 - 이미지센서의 ｍｉｍ 캐패시터 형성 방법 - Google Patents

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KR100654040B1 KR1020050090870A KR20050090870A KR100654040B1 KR 100654040 B1 KR100654040 B1 KR 100654040B1 KR 1020050090870 A KR1020050090870 A KR 1020050090870A KR 20050090870 A KR20050090870 A KR 20050090870A KR 100654040 B1 KR100654040 B1 KR 100654040B1
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Abstract

본 발명은 상하부전극 식각에 따른 메탈릭 폴리머성 레지듀를 줄이면서, 유전막의 펀치 쓰루를 방지할 수 있는 이미지센서의 MIM 캐패시터 형성 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 전도막 상에 제1금속막과 유전막과 제2금속막 및 식각정지막을 차례로 형성하는 단계; 상기 식각정지막을 선택적으로 식각하여 캐패시터의 제2전극 형상을 갖도록 하는 단계; 상기 식각정지막을 식각마스크로 상기 제2금속막을 식각하여 캐패시터의 제2전극을 형성하는 단계; 상기 제2전극 상에 하드마스크용 절연막을 형성하는 단계; 상기 하드마스크용 절연막 상에 캐패시터의 제1전극 형상을 정의하는 포토레지스트 패턴을 상기 제2전극에 비해 그 폭이 크도록 형성하는 단계; 상기 포토레지스트 패턴을 식각마스크로 상기 하드마스크용 절연막과 상기 유전막을 식각하여 하드마스크와 상기 유전막이 적층 구조를 이루는 듀얼 하드마스크를 형성하는 단계; 상기 포토레지스트 패턴을 제거하는 단계; 및 상기 듀얼 하드마스크를 식각마스크로 상기 제1금속막을 식각하여 캐패시터의 제1전극을 형성하는 단계를 포함하는 이미지센서의 MIM 캐패시터 형성 방법을 제공한다.
CMOS 이미지센서, 폴리머성 메탈릭 레지듀, 하드마스크, 듀얼 하드마스크, MIM.

Description

이미지센서의 ＭＩＭ 캐패시터 형성 방법{FORMING METHOD OF MIM CAPACITOR IN IMAGE SENSOR}
도 1a 내지 도 1g는 종래기술에 따른 이미지센서의 아날로그 캐패시터 형성 공정을 도시한 단면도.
도 2는 도 1g의 상부전극 상부를 평면적으로 도시한 사진.
도 3a 내지 도 3f는 개선된 종래기술에 따른 이미지센서의 아날로그 캐패시터 형성 공정을 도시한 단면도.
도 4는 얇은 유전막 구조에서의 개선된 종래기술의 한계를 도시한 단면도.
도 5a 내지 도 5k는 본 발명의 일실시 예에 따른 C이미지센서의 아날로그 캐패시터 형성 공정을 도시한 단면도.
도 6은 도 5k의 상부전극 상부를 평면적으로 도시한 사진.
* 도면의 주요부분에 대한 부호의 설명 *
500 : 기판 501 : 구리배선
502 : 확산 배리어막 503a : 절연막
505a : 하부전극 506a : 유전막
507a : 상부전극 510a : 하드마스크
본 발명은 이미지센서 제조 방법에 관한 것으로 특히, 이미지센서의 MIM(Metal-Insulator-Metal) 구조의 캐패시터 형성 방법에 관한 것이다.
이미지센서는 광학 영상(Optical image)을 전기 신호로 변환시키는 반도체소자이며, 이미지센서는 크게 전하결합소자(Charge Coupled Device; 이하 CCD라 함)와 CMOS(Complementary MOS; 이하 CMOS라 함) 이미지센서로 이루어진다.
CCD는 개개의 MOS(Metal Oxide Semiconductor) 캐패시터가 서로 매우 근접하도록 배치되어 있고, 전하 캐리어가 캐패시터에 저장되고 이송되는 방식의 소자이다.
반면, CMOS 이미지센서는 반도체의 CMOS 공정을 적용하여 하나의 단위 화소에 하나의 포토다이오드와 3개 또는 4개 등의 단위 화소 구동을 위한 트랜지스터를 포함한다. CMOS 이미지센서는 제어회로(Control circuit) 및 신호처리회로(Signal processing circuit)를 주변회로로 사용하는 CMOS 기술을 이용하며, 화소 수만큼 구동을 위한 MOS 트랜지스터들을 만들고, 이들을 이용하여 차례차례 출력(Output)을 검출하는 스위칭 방식을 채용하는 소자이다.
높은 정밀도를 요구하는 CMOS 이미지센서의 로직 회로에 적용되는 아날로그 캐패시터(Analog capacitor)는 발전된 아날로그 MOS 기술(Advanced analog MOS technology), 특히 아날로그/디지털 변환기(Analog to digital converter)나 스위치드 캐패시터 필터(Switched capacitor filter) 분야의 핵심 요소이다.
이와 같은 캐패시터의 구조로는 폴리실리콘과 폴리실리콘, 폴리실리콘과 실리콘, 메탈과 실리콘, 메탈과 실리콘, 메탈과 폴리실리콘 및 메탈과 메탈을 각각 상하부전극으로 사용하는 것 등이 있다.
이 중 메탈과 메탈 즉, MIM 구조는 직렬 저항(Series resistance)이 낮아 높은 캐패시턴스(Capacitance)를 갖는 캐패시터를 만들 수 있으며, 써멀 버짓(Thermal budget)과 전원전압(VCC)가 낮은 장점으로 인하여 현재 아날로그 캐패시터 구조로 널리 사용되고 있다.
도 1a 내지 도 1g는 종래기술에 따른 이미지센서의 아날로그 캐패시터 형성 공정을 도시한 단면도로서, 이를 참조하여 종래기술에 따른 MIM 캐패시터 형성 공정을 살펴본다.
이하에서 설명하는 캐패시터는 듀얼 다마신(Dual damascene) 공정에 의한 구리 배선 공정에서 구현되고 있는 'U'자 형태의 MIM 캐패시터이다.
도 1a에 도시된 바와 같이, 기판(100)에 상부가 평탄화된 다마신 구조의 구리배선(101)을 형성한다. 구리배선(101)이 다마신 구조로 형성되어 있으며, 그 또한 전도성을 갖는 배선이므로, 기판(100)은 적어도 구리배선(101)을 둘러싼 부분에서는 절연막으로 이루어질 것이다.
구리배선(101) 상에 확산 배리어막(102)을 형성한다.
확산 배리어막(102)은 300Å ∼ 700Å의 두께를 갖도록 하며, 질화막을 주로 사용한다.
질화막을 사용할 경우에는 PECVD(Plasma Enhanced Chemical Vapor Deposition) 증착 방식을 이용한다.
도 1b에 도시된 바와 같이, 확산 배리어막(102) 상에 절연막(103)을 형성한다. 절연막(103)은 확산 배리어막(102) 증착 두께의 두 배 이상 즉, 600Å ∼3000Å의 두께를 갖도록 하며, 산화막을 주로 사용한다.
산화막을 사용할 경우에는 PECVD 증착 방식을 이용한다.
절연막(103) 상에 캐패시터 형성 영역을 정의하기 위한 포토레지스트 패턴(104)을 형성한다.
예컨대, 포토레지스트 패턴(104) 형성 시 I-line 노광원과 그에 해당하는 포토레지스트를 사용할 수 있다.
포토레지스트 패턴(104)을 식각마스크로 절연막(103)을 식각한다. 이때, 확산 배리어막(102)의 펀치 쓰루(Punch-through)에 의한 구리배선(101)의 산화를 방지하기 위해 확산 배리어막(102)에서 식각 정지가 이루어지도록 한다.
상기한 바와 같이, 절연막(103)으로 산화막을 사용하였을 경우, CxFy(x,y는 자연수)/O2/Ar의 가스 조합을 이용한다.
확산 배리어막(102)으로 질화막을 사용하고 절연막(103)으로 산화막을 사용할 경우 식각정지가 원활하게 이루어질 즉, 산화막과 질화막의 식각선택비를 높일 수 있는 조건은, CxFy(x,y는 자연수)/O2/Ar의 가스 조합에서 CxFy의 x와 y가 높거나, O2의 유량이 낮을 경우이다.
도 1c에 도시된 바와 같이, O2 플라즈마 또는 O3를 이용하여 포토레지스트 패턴(104)을 제거한다.
이어서, 확산 배리어막(102)을 식각한다.
이때, 절연막(103)에 비해 확산 배리어막(102)의 식각이 빠르게 진행되는 식각 조건을 이용한다.
확산 배리어막(102)으로 질화막을 사용하고 절연막(103)으로 산화막을 사용할 경우, CHF3/O2/Ar 또는 CHF3/CF4/O2/Ar의 가스 조합을 이용한다. 확산 배리어막(102) 식각으로 인해 캐패시터의 하부전극과 접속될 하부의 구리배선(101)의 일부가 노출되며, 이 과정에서 절연막(103a)도 그 일부가 손실된다.
세정 공정을 실시하여 식각시 하부의 구리가 스퍼터(Sputter)되면서 발생한 메탈릭 폴리머(Metallic polymer)를 제거한다.
도 1d에 도시된 바와 같이, 구리배선(101)의 일부가 노출된 전체 구조 상부에 캐패시터의 하부전극용 제1금속막(105)과 유전막(106)과 상부전극용 제2금속막(107) 및 후속 비아 콘택시 식각 정지를 위한 식각 정지막(108)을 차례로 형성한다.
하부전극용 제1금속막(105)은 100Å ∼ 500Å 정도의 두께로 형성하며, TaN을 사용한다. 유전막(106)은 200Å ∼ 1000Å 정도의 두께로 형성하며, 질화막을 사용한다. 상부전극용 제2금속막(107)은 500Å ∼ 1500Å 정도의 두께로 형성하며, TaN을 사용한다. 식각 정지막(108)은 500Å ∼ 1500Å 정도의 두께로 형성하며, 질화막을 사용한다.
TaN의 경우 PVD(Physical Vapor Deposition) 방식을 이용하며, 질화막의 경우 PECVD 방식을 이용한다.
도 1e에 도시된 바와 같이, 상부전극 패턴 형성을 위한 포토레지스트 패턴(109)을 형성한다.
포토레지스트 패턴(109)을 식각마스크로 식각 정지막(108)을 식각한 다음, 상부전극용 제2금속막(107)을 식각하여 상부전극(107a)을 형성한다.
식각 정지막(108a)으로 질화막을 사용하였을 경우, 식각 시 CHF3/O2/Ar 또는 CHF3/CF4/O2/Ar의 가스 조합을 이용한다.
상부전극용 제2금속막(107)으로 TaN을 사용하였을 경우, 식각 시 Cl2/BCl3, CF4/O2/Ar 또는 SF6/O2/Ar 등의 가스 조합을 이용한다.
도 1f에 도시된 바와 같이, 하부전극 패턴 형성을 위한 포토레지스트 패턴(110)을 형성한다.
하부전극 패턴 형성을 위한 포토레지스트 패턴(110)은 상부전극 패턴 형성을 위한 포토레지스트 패턴(109)에 비해 그 폭을 크게 한다.
도 1g에 도시된 바와 같이, 포토레지스트 패턴(110)을 식각마스크로 유전막(106)과 하부전극용 제1전도막(105) 및 절연막(103)을 차례로 식각하여 상부전극 (107a)/유전막(106a)/하부전극(105a)의 적층 구조를 갖는 MIM 구조의 아날로그 캐패시터를 형성한다.
유전막(106a)으로 질화막을 사용하였을 경우, 식각 시 CHF3/O2/Ar 또는 CHF3/CF4/O2/Ar의 가스 조합을 이용하며, 하부전극용 제1금속막(105)으로 TaN을 사용하였을 경우, 식각 시 Cl2/BCl3, CF4/O2/Ar 또는 SF6/O2/Ar 등의 가스 조합을 이용한다.
O2 플라즈마 또는 O3를 이용하여 포토레지스트 패턴(110)을 제거한 다음, 습식 세정 공정을 실시한다.
한편, 전술한 바와 같이 이루어지는 종래의 캐패시터는 MIM 구조 형성 후 포토레지스트 스트립(Photo-resist strip) 및 습식 세정 공정을 통해 메탈릭 폴리머가 완벽하게 제거되지 않는다.
도 2는 도 1g의 상부전극 상부를 평면적으로 도시한 사진이다.
도 2를 참조하면, 상부전극 상에 메탈릭 폴리머 레지듀(Residue)가 완벽하게 제거되지 않은 것을 확인할 수 있다.
이러한 레지듀는 소자의 신뢰성을 떨어뜨리는 원인이 된다.
이러한 레지듀 문제를 개선하기 위해 후술하는 개선된 종래기술이 제시된다.
도 3a 내지 도 3f는 개선된 종래기술에 따른 이미지센서의 아날로그 캐패시터 형성 공정을 도시한 단면도로서, 이를 참조하여 개선된 종래기술에 따른 MIM 구조의 캐패시터 형성 공정을 살펴본다.
한편, 도 1a 내지 도 1d의 공정은 상기한 종래기술과 동일하므로 그 설명은 생략하며, 동일한 구성 요소에 대해서는 동일 부호를 사용한다.
도 3a에 도시된 바와 같이, 상부전극 패턴 형성을 위한 포토레지스트 패턴(109)을 형성한다.
포토레지스트 패턴(109)을 식각마스크로 식각 정지막(108)을 식각함으로써, 포토레지스트 패턴(109)의 형상을 식각 정지막(108a)에 전사시킨다.
식각 정지막(108a)으로 질화막을 사용하였을 경우, 식각 시 CHF3/O2/Ar 또는 CHF3/CF4/O2/Ar의 가스 조합을 이용한다.
도 3b에 도시된 바와 같이, O2 플라즈마 또는 O3를 이용하여 포토레지스트 패턴(109)을 제거한다.
도 3c에 도시된 바와 같이, 식각 정지막(108a)을 식각마스크로 상부전극용 제2금속막(107)을 식각하여 상부전극(107a)을 형성한다.
상부전극용 제2금속막(107)으로 TaN을 사용하였을 경우, 식각 시 Cl2/BCl3, CF4/O2/Ar 또는 SF6/O2/Ar 등의 가스 조합을 이용한다.
도 3d에 도시된 바와 같이, 하부전극 패턴 형성을 위한 포토레지스트 패턴(110)을 형성한다.
하부전극 패턴 형성을 위한 포토레지스트 패턴(110)은 상부전극 패턴 형성을 위한 포토레지스트 패턴(109)에 비해 그 폭을 크게 한다.
도 3e에 도시된 바와 같이, 포토레지스트 패턴(110)을 식각마스크로 유전막(106)을 식각한다. 따라서, 유전막(106a)에는 포토레지스트 패턴(110)의 형상이 전사된다.
유전막(106a)으로 질화막을 사용하였을 경우, 식각 시 CHF3/O2/Ar 또는 CHF3/CF4/O2/Ar의 가스 조합을 이용한다.
O2 플라즈마 또는 O3를 이용하여 포토레지스트 패턴(110)을 제거한다.
도 3f에 도시된 바와 같이, 유전막(106a)을 식각마스크로 하부전극용 제1전도막(105)을 식각하여 상부전극(107a)/유전막(106a)/하부전극(105a)의 적층 구조를 갖는 MIM 구조의 아날로그 캐패시터를 형성한다.
하부전극용 제1금속막(105)으로 TaN을 사용하였을 경우, 식각 시 Cl2/BCl3, CF4/O2/Ar 또는 SF6/O2/Ar 등의 가스 조합을 이용한다.
습식 세정 공정을 실시한다.
개선된 종래기술에서는 상부전극의 패터닝을 포토레지스트 패턴으로 직접하지 않고 식각 정지막을 하드마스크 즉, 식각마스크로 사용하며, 하부전극 식각 시에도 유전막을 식각마스크로 사용함으로써, 폴리머성 레지듀를 상당 부분 줄일 수 있다.
하지만, 개선된 종래기술의 경우 캐패시턴스가 큰 즉, 유전막의 두께가 얇은 경우에는 하부전극 식각시 하드마스크로 사용될 유전막의 두께가 얇아 하드마스크 로 사용할 경우 펀치 쓰루가 발생하며, 하부전극까지 식각되어 구리배선(101)이 노출될 가능성이 있다.
도 4는 얇은 유전막 구조에서의 개선된 종래기술의 한계를 도시한 단면도이다.
상기와 같은 종래 기술의 문제점을 해결하기 위해 제안된 본 발명은, 상하부전극 식각에 따른 메탈릭 폴리머성 레지듀를 줄이면서, 유전막의 펀치 쓰루를 방지할 수 있는 이미지센서의 MIM 캐패시터 형성 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 전도막 상에 제1금속막과 유전막과 제2금속막 및 식각정지막을 차례로 형성하는 단계; 상기 식각정지막을 선택적으로 식각하여 캐패시터의 제2전극 형상을 갖도록 하는 단계; 상기 식각정지막을 식각마스크로 상기 제2금속막을 식각하여 캐패시터의 제2전극을 형성하는 단계; 상기 제2전극 상에 하드마스크용 절연막을 형성하는 단계; 상기 하드마스크용 절연막 상에 캐패시터의 제1전극 형상을 정의하는 포토레지스트 패턴을 상기 제2전극에 비해 그 폭이 크도록 형성하는 단계; 상기 포토레지스트 패턴을 식각마스크로 상기 하드마스크용 절연막과 상기 유전막을 식각하여 하드마스크와 상기 유전막이 적층 구조를 이루는 듀얼 하드마스크를 형성하는 단계; 상기 포토레지스트 패턴을 제거하는 단 계; 및 상기 듀얼 하드마스크를 식각마스크로 상기 제1금속막을 식각하여 캐패시터의 제1전극을 형성하는 단계를 포함하는 이미지센서의 MIM 캐패시터 형성 방법을 제공한다.
본 발명은, 유전막 패터닝 후 별도의 절연성 하드마스크를 추가하여 듀얼 하드마스크 구조를 이루고, 이를 이용하여 하부전극 식각함으로써, 폴리머성 레지듀 발생을 억제하며 유전막 및 하부전극의 펀치쓰루를 방지할 수 있도록 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부한 도면을 참조하여 설명한다.
도 5a 내지 도 5k는 본 발명의 일실시 예에 따른 C이미지센서의 아날로그 캐패시터 형성 공정을 도시한 단면도로서, 이를 참조하여 본 발명에 따른 MIM 캐패시터 형성 공정을 살펴본다.
이하에서 설명하는 캐패시터는 듀얼 다마신 공정에 의한 구리 배선 공정에서 구현되고 있는 'U'자 형태의 MIM 캐패시터이다.
도 5a에 도시된 바와 같이, 기판(500)에 상부가 평탄화된 다마신 구조의 구리배선(501)을 형성한다. 구리배선(501)이 다마신 구조로 형성되어 있으며, 그 또한 전도성을 갖는 배선이므로, 기판(500)은 적어도 구리배선(501)을 둘러싼 부분에 서는 절연막으로 이루어질 것이다.
구리배선(501) 상에 확산 배리어막(502)을 형성한다.
확산 배리어막(502)은 300Å ∼ 700Å의 두께를 갖도록 하며, 질화막을 주로 사용한다.
질화막을 사용할 경우에는 PECVD 증착 방식을 이용한다.
도 5b에 도시된 바와 같이, 확산 배리어막(502) 상에 절연막(503)을 형성한다. 절연막(503)은 확산 배리어막(502) 증착 두께의 두 배 이상 즉, 600Å ∼3000Å의 두께를 갖도록 하며, 산화막을 주로 사용한다.
산화막을 사용할 경우에는 PECVD 증착 방식을 이용한다.
절연막(503) 상에 캐패시터 형성 영역을 정의하기 위한 포토레지스트 패턴(504)을 형성한다.
예컨대, 포토레지스트 패턴(504) 형성 시 I-line 노광원과 그에 해당하는 포토레지스트를 사용할 수 있다.
포토레지스트 패턴(504)을 식각마스크로 절연막(503)을 식각한다. 이때, 확산 배리어막(502)의 펀치 쓰루에 의한 구리배선(501)의 산화를 방지하기 위해 확산 배리어막(502)에서 식각 정지가 이루어지도록 한다.
상기한 바와 같이, 절연막(503)으로 산화막을 사용하였을 경우, CxFy(x,y는 자연수)/O2/Ar의 가스 조합을 이용한다.
확산 배리어막(502)으로 질화막을 사용하고 절연막(503)으로 산화막을 사용 할 경우 식각정지가 원활하게 이루어질 즉, 산화막과 질화막의 식각선택비를 높일 수 있는 조건은, CxFy(x,y는 자연수)/O2/Ar의 가스 조합에서 CxFy의 x와 y가 높거나, O2의 유량이 낮을 경우이다.
도 5c에 도시된 바와 같이, O2 플라즈마 또는 O3를 이용하여 포토레지스트 패턴(504)을 제거한다.
이어서, 확산 배리어막(502)을 식각한다.
이때, 절연막(503)에 비해 확산 배리어막(502)의 식각이 빠르게 진행되는 식각 조건을 이용한다.
확산 배리어막(502)으로 질화막을 사용하고 절연막(503)으로 산화막을 사용할 경우, CHF3/O2/Ar 또는 CHF3/CF4/O2/Ar의 가스 조합을 이용한다. 확산 배리어막(502) 식각으로 인해 캐패시터의 하부전극과 접속될 하부의 구리배선(501)의 일부가 노출되며, 이 과정에서 절연막(503a)도 그 일부가 손실된다.
세정 공정을 실시하여 식각시 하부의 구리가 스퍼터되면서 발생한 메탈릭 폴리머를 제거한다.
도 5d에 도시된 바와 같이, 구리배선(501)의 일부가 노출된 전체 구조 상부에 캐패시터의 하부전극용 제1금속막(505)과 유전막(506)과 상부전극용 제2금속막(507) 및 후속 비아 콘택시 식각 정지를 위한 식각 정지막(508)을 차례로 형성한다.
하부전극용 제1금속막(505)은 100Å ∼ 500Å 정도의 두께로 형성하며, TaN 을 사용한다. 유전막(506)은 200Å ∼ 1000Å 정도의 두께로 형성하며, 질화막을 사용한다. 상부전극용 제2금속막(507)은 500Å ∼ 1500Å 정도의 두께로 형성하며, TaN을 사용한다. 식각 정지막(508)은 500Å ∼ 1500Å 정도의 두께로 형성하며, 질화막을 사용한다.
TaN의 경우 PVD 방식을 이용하며, 질화막의 경우 PECVD 방식을 이용한다.
도 5e에 도시된 바와 같이, 상부전극 패턴 형성을 위한 포토레지스트 패턴(509)을 형성한다.
포토레지스트 패턴(509)을 식각마스크로 식각 정지막(508)을 식각함으로써, 포토레지스트 패턴(509)의 형상을 식각 정지막(508a)에 전사시킨다.
식각 정지막(508a)으로 질화막을 사용하였을 경우, 식각 시 CHF3/O2/Ar 또는 CHF3/CF4/O2/Ar의 가스 조합을 이용한다.
도 5f에 도시된 바와 같이, O2 플라즈마 또는 O3를 이용하여 포토레지스트 패턴(509)을 제거한다.
도 5g에 도시된 바와 같이, 식각 정지막(508a)을 식각마스크로 상부전극용 제2금속막(507)을 식각하여 상부전극(507a)을 형성한다.
상부전극용 제2금속막(507)으로 TaN을 사용하였을 경우, 식각 시 Cl2/BCl3, CF4/O2/Ar 또는 SF6/O2/Ar 등의 가스 조합을 이용한다.
도 5h에 도시된 바와 같이, 전면에 하드마스크용 절연막(510)을 형성한다.
하드마스크용 절연막(510)은, 후속 하부전극 패터닝 시 유전막의 두께가 감소함에 따라 하드마스크로서의 역할을 못하게 됨에 다라 이를 보조하기 위한 역할을 할 것이다. 하드마스크용 절연막(510)으로는 산화막 또는 질화막을 사용한다.
하드마스크용 절연막(510)으로 산화막을 사용할 경우, PE-TEOS막, FSG(Fluorinated Silicate Glass)막 또는 USG(Undoped Silicate Glass)막을 사용한다. 하드마스크용 절연막(510)으로 질화막을 사용할 경우, PECVD 방식을 이용하여 증착하거나 산화 질화막을 사용한다.
도 5i에 도시된 바와 같이, 하드마스크용 절연막(510) 상에 하부전극 패턴 형성을 위한 포토레지스트 패턴(511)을 형성한다.
하부전극 패턴 형성을 위한 포토레지스트 패턴(511)은 상부전극 패턴 형성을 위한 포토레지스트 패턴(509)에 비해 그 폭을 크게 한다.
도 5j에 도시된 바와 같이, 포토레지스트 패턴(511)을 식각마스크로 하드마스크용 절연막(510)과 유전막(506)을 식각함으로써, 포토레지스트 패턴(110)의 형상이 전사된 하드마스크(510a)와 유전막(506a)이 이루는 듀얼 하드마스크 구조를 형성한다.
하드마스크(510a)와 유전막(506a) 식각 시에는 CHF3/O2/Ar 또는 CHF3/CF4/O2/Ar의 가스 조합을 이용한다.
O2 플라즈마 또는 O3를 이용하여 포토레지스트 패턴(511)을 제거한다.
도 5k에 도시된 바와 같이, 하드마스크(510a)과 유전막(106a)을 식각마스크 로 하부전극용 제1전도막(505)을 식각하여 상부전극(507a)/유전막(506a)/하부전극(505a)의 적층 구조를 갖는 MIM 구조의 아날로그 캐패시터를 형성한다.
하부전극용 제1금속막(105)으로 TaN을 사용하였을 경우, 식각 시 Cl2/BCl3, CF4/O2/Ar 또는 SF6/O2/Ar 등의 가스 조합을 이용한다.
습식 세정 공정을 실시한다.
도 6은 도 5k의 상부전극 상부를 평면적으로 도시한 사진이다.
도 6을 참조하면, 상부전극 상에 메탈릭 폴리머 레지듀가 완벽하게 제거되었음을 확인할 수 있다. 따라서, 소자의 신뢰성을 향상시킬 수 있다.
전술한 바와 같이 이루어지는 본 발명은, 상부전극의 패터닝을 포토레지스트 패턴으로 직접하지 않고 식각 정지막을 하드마스크 즉, 식각마스크로 사용하며, 하부전극 식각 시에도 유전막을 식각마스크로 사용함으로써, 폴리머성 레지듀를 상당 부분 줄일 수 있으며, 유전막 상에 절연성 하드마스크를 형성함으로써, 유전막의 두께가 얇은 경우에도 펀치 쓰루 발생을 억제할 수 있음을 실시 예를 통해 알아보았다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은, 이미지센서의 아날로그 캐패시터 형성시 불량 발생을 줄이고 그 성능을 향상시킬 수 있으므로, 이미지센서의 수율과 신뢰성을 높이는 효과가 있다.

Claims (7)

  1. 전도막 상에 제1금속막과 유전막과 제2금속막 및 식각정지막을 차례로 형성하는 단계;
    상기 식각정지막을 선택적으로 식각하여 캐패시터의 제2전극 형상을 갖도록 하는 단계;
    상기 식각정지막을 식각마스크로 상기 제2금속막을 식각하여 캐패시터의 제2전극을 형성하는 단계;
    상기 제2전극 상에 하드마스크용 절연막을 형성하는 단계;
    상기 하드마스크용 절연막 상에 캐패시터의 제1전극 형상을 정의하는 포토레지스트 패턴을 상기 제2전극에 비해 그 폭이 크도록 형성하는 단계;
    상기 포토레지스트 패턴을 식각마스크로 상기 하드마스크용 절연막과 상기 유전막을 식각하여 하드마스크와 상기 유전막이 적층 구조를 이루는 듀얼 하드마스크를 형성하는 단계;
    상기 포토레지스트 패턴을 제거하는 단계; 및
    상기 듀얼 하드마스크를 식각마스크로 상기 제1금속막을 식각하여 캐패시터의 제1전극을 형성하는 단계
    를 포함하는 이미지센서의 MIM 캐패시터 형성 방법.
  2. 제 1 항에 있어서,
    상기 하드마스크용 절연막은 산화막 또는 질화막을 포함하는 것을 특징으로 하는 이미지센서의 MIM 캐패시터 형성 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 유전막은 질화막을 포함하는 것을 특징으로 하는 이미지센서의 MIM 캐패시터 형성 방법.
  4. 제 3 항에 있어서,
    상기 하드마스크용 절연막과 상기 유전막을 식각하는 단계에서, CHF3/O2/Ar 또는 CHF3/CF4/O2/Ar의 가스 조합을 이용하는 것을 특징으로 하는 이미지센서의 MIM 캐패시터 형성 방법.
  5. 제 3 항에 있어서,
    상기 제1금속막과 상기 제2금속막은 TaN을 포함하는 것을 특징으로 하는 이미지센서의 MIM 캐패시터 형성 방법.
  6. 제 5 항에 있어서,
    상기 제1금속막 및 상기 제2금속막을 식각하는 단계에서, l2/BCl3, CF4/O2/Ar 또는 SF6/O2/Ar 중 어느 하나의 가스 조합을 이용하는 것을 특징으로 하는 이미지센서의 MIM 캐패시터 형성 방법.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 전도막은 구리 배선이며, 그 주변은 절연막을 이루어진 것을 특징으로 하는 이미지센서의 MIM 캐패시터 형성 방법.
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* Cited by examiner, † Cited by third party
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CN112630696A (zh) * 2020-12-07 2021-04-09 广西电网有限责任公司电力科学研究院 一种电容屏耦合模拟测试装置

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