KR100369339B1 - 캐패시터 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 상부플레이트전극 상에 절연막을 증착함으로서, 후속 공정에 의한 전극간 단락을 방지하며 하지 유전막의 손상을 방지하여 전극용량과 전기적 특성을 향상시킨 캐패시터 및 그 제조 방법을 제공하기 위한 것으로서, 이를 위해 본 발명은 캐패시터 제조 방법에 있어서, 하부전극, 유전막 및 메탈성분의 상부전극을 적층하는 단계; 상기 상부전극 상에 절연막을 증착한 후 감광막을 도포하는 단계; 상기 감광막을 노광 및 현상하여 패턴을 감광막 패턴을 형성하고, 이를 마스크로 하여 상기 절연막을 식각하여 절연막 패턴을 형성하는 단계; 및 상기 감광막 패턴을 제거하고, 상기 절연막 패턴을 마스크로 하여 상기 상부전극을 식각하는 단계를 포함하여 이루어진다.
또한, 본 발명은 캐패시터에 있어서, 폴리실리콘 하부전극; 상기 폴리실리콘 하부전극 상에 형성된 P-TEOS 유전막; 상기 P-TEOS 유전막 상에 형성된 TiN 상부전극; 및 상기 TiN 상부전극 상에 형성되어 마스크로 사용되는 P-TEOS 절연막을 포함하는 캐패시터를 제공한다.
Description
본 발명은 반도체소자 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 캐패시터 및 그 제조 방법에 관한 것이다.
모스 트랜지스터(Metal Oxide Semiconductor Field Effect Transistor; MOSFET)를 사용하는 회로에서 아날로그 특성을 요구하는 제품의 수요가 많이 증가하고 있다.
이를 위해 집적도가 향상되고 공정의 안정성을 요구하는 반도체소자의 연구가 활발하게 이루어지는 바, 요구되는 사양에 충족하는 공정 방법의 개선은 필수적이다.
도 1은 종래기술에 따라 형성된 캐패시터를 나타내는 단면도이다.
도 1을 참조하면, 기판(10) 상에 질화막을 마스크로 이용하여 부분 산화막을 형성하는 통상적인 로코스(Local Oxidation of Silicon; LOCOS)를 이용한 필드산화막(11)을 형성되어 있고, 그 상부에 폴리실리콘 등의 하부전극(12)과 P-TEOS(Tetra-Ethyl Ortho-Silicate)를 이용한 유전막(13)과 TiN 상부전극(14)이 형성되어 있다.
한편, 전술한 바와 같이 이루어지는 종래의 캐패시터 및 그 제조 방법은, 다음과 같은 문제점이 있다.
첫번째로, TiN 상부전극(14) 식각 공정 시, 하지 유전막(13)이 손상되어(15) 캐패시터 전체의 전극 용량이 열화되는 문제가 발생한다.
두번째로, TiN 식각 시 상기 TiN 상부전극(14) 표면에 금속성 폴리머가 잔류하게 되어 전극간 단락을 발생시킬 수 있다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위한 것으로서, TiN 상부전극 상에 절연막을 증착함으로서, 후속 공정에 의한 전극간 단락을 방지하며 하지 유전막의 손상을 방지하여 전극용량과 전기적 특성을 향상시킨 캐패시터 및 그 제조 방법을 제공하는데 그 목적이 있다.
도 1은 종래기술에 따라 형성된 캐패시터를 나타내는 단면도,
도 2a 내지 도 2d는 본 발명의 실시예에 따른 캐패시터 제조 공정을 나타내는 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
20 : 기판
21 : 필드산화막
22 : 하부전극
23 : 유전막
24 : TiN 상부전극
25 : 절연막
상기 목적을 달성하기 위하여 본 발명은 캐패시터 제조 방법에 있어서, 하부전극, 유전막 및 메탈성분의 상부전극을 적층하는 단계; 상기 상부전극 상에 절연막을 증착한 후 감광막을 도포하는 단계; 상기 감광막을 노광 및 현상하여 패턴을 감광막 패턴을 형성하고, 이를 마스크로 하여 상기 절연막을 식각하여 절연막 패턴을 형성하는 단계; 및 상기 감광막 패턴을 제거하고, 상기 절연막 패턴을 마스크로 하여 상기 상부전극을 식각하는 단계를 포함하여 이루어진다.
또한, 본 발명은 캐패시터에 있어서, 폴리실리콘 하부전극; 상기 폴리실리콘 하부전극 상에 형성된 P-TEOS 유전막; 상기 P-TEOS 유전막 상에 형성된 TiN 상부전극; 및 상기 TiN 상부전극 상에 형성되어 마스크로 사용되는 P-TEOS 절연막을 포함하는 캐패시터를 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 기술을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도 2a 내지 도 2d를 참조하여 설명한다.
먼저 도 2a에 도시된 바와 같이 기판(20) 상에 필드산화막(21)을 형성한 후, 폴리실리콘 등의 하부전극(22)을 증착한다.
이어서, 상기 하부전극(22)을 마스크 공정 및 식각 공정을 통하여 선택적으로 제거함으로써, 하부전극(22)을 형성한다. 계속해서, P-TEOS 등의 유전막(23)과 스퍼터법(Sputter)에 의해 TiN 상부전극(24)을 증착하는 바, 상기 TiN 뿐만이아니라 Pt계, TaN 또는 Al계의 금속을 사용할 수 있다.
다음으로, 도 2b에 도시된 바와 같이 후속 공정에 따른 상기 유전막(23)의 손상과 전극간 단락을 방지하기 위한 절연막(25)을 증착한 후, 감광막(26)을 도포한다. 여기서, 상기 절연막(25)은 P-TEOS, SiO2또는 ONO 등을 사용하여, 1000Å 내지 3000Å의 두께로 한다.
다음으로, 도 2c에 도시된 바와 같이 상기 감광막(26)을 노광 및 현상하여 감광막 패턴을 형성하고, 이를 마스크로 하여 상기 절연막(25)을 식각하여 절연막 패턴을 형성한다.
다음으로, 도 2d에 도시된 바와 같이 상기 감광막을 제거하고 상기 절연막(25) 패턴을 마스크로 하여 상기 TiN 상부전극(24)을 식각하여 캐패시터를 형성하는 바, 종래의 상부전극(24)의 식각 공정에서의 오버에치에 의한 하지 유전막(23)의 손상을 P-TEOS 등의 절연막(24)에 의해 마진을 확보할 수 있어 상기 유전막(23)의 손상을 최소화할 수 있다.
전술한 것처럼 본 발명의 캐패시터 및 그 제조 방법은, 캐패시터 형성 시 TiN 상부전극 상에 절연막을 증착함으로서, TiN 식각 시 발생되는 전도성 폴리머에의한 전극간 단락을 방지하며, 상기 TiN 상부플레이트전극의 식각 공정 시 발생하는 하지 유전막의 손상을 최소화함으로써, 캐패시터의 전기적 특성 및 전극용량을 향상시킬 수 있음을 실시예를 통해 알아보았다.
이상에서 본 발명의 기술 사상을 바람직한 실시예에 따라 구체적으로 기술하였으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명은 캐패시터 및 그 제조 방법에 있어서, 캐패시터의 전기적 특성 및 전극용량을 향상시킬 수 있다.
Claims (7)
- 캐패시터 제조 방법에 있어서,하부전극, 유전막 및 메탈성분의 상부전극을 적층하는 단계;상기 상부전극 상에 절연막을 증착한 후 감광막을 도포하는 단계;상기 감광막을 노광 및 현상하여 패턴을 감광막 패턴을 형성하고, 이를 마스크로 하여 상기 절연막을 식각하여 절연막 패턴을 형성하는 단계; 및상기 감광막 패턴을 제거하고, 상기 절연막 패턴을 마스크로 하여 상기 상부전극을 식각하는 단계를 포함하여 이루어짐을 특징으로 하는 캐패시터 제조 방법.
- 제 1 항에 있어서,상기 유전막은,P-TEOS인 것을 특징으로 하는 캐패시터 제조 방법.
- 제 1 항에 있어서,상기 절연막은,P-TEOS, SiO2또는 ONO 중 어느 하나를 이용하는 것을 특징으로 하는 캐패시터 제조 방법.
- 제 1 항에 있어서,상기 절연막은,1000Å 내지 3000Å의 두께인 것을 특징으로 하는 캐패시터 제조 방법.
- 제 1 항에 있어서,상기 상부전극은,Pt계, TiN, TaN 또는 Al계 중 어느 하나인 것을 특징으로 하는 캐패시터 제조 방법.
- 제 1 항에 있어서,상기 하부전극은,폴리실리콘을 이용하는 것을 특징으로 하는 캐패시터 제조 방법.
- 캐패시터에 있어서,폴리실리콘 하부전극;상기 폴리실리콘 하부전극 상에 형성된 P-TEOS 유전막;상기 P-TEOS 유전막 상에 형성된 TiN 상부전극; 및상기 TiN 상부전극 상에 형성되어 마스크로 사용되는 P-TEOS 절연막을 포함하는 캐패시터.
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