KR20030001747A - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 도전층과 다른 도전층의 연결 공정시에 PR 측벽을 이용하여 콘택 저항(Contact Resistance;Rc)을 줄일 수 있도록한 반도체 소자의 제조 방법에 관한 것으로, 반도체 기판상에 하부 도전층을 형성하고 상기 하부 도전층을 포함하는 전면에 버퍼층을 형성하는 단계;상기 버퍼층을 선택적으로 식각하여 상부 도전층 형성 영역을 정의하는 단계;상기 상부 도전층 형성 영역을 포함하는 전면에 포토레지스트를 도포하고 에치백하여 상부 도전층 형성 영역의 측면에 마스크용 측벽을 형성하는 단계;상기 마스크용 측벽을 이용하여 하부 도전층을 일정 깊이 식각하여 하부 도전층의 상부에 리세스 부분을 형성하는 단계;상기 리세스 부분을 포함하는 상부 도전층 형성 영역내에 상부 도전층을 형성하는 단계를 포함한다.

Description

반도체 소자의 제조 방법{Method for fabricating of semiconductor device}
본 발명은 반도체 소자의 제조에 관한 것으로, 특히 도전층과 다른 도전층의 연결 공정시에 PR 측벽을 이용하여 콘택 저항(Contact Resistance;Rc)을 줄일 수 있도록한 반도체 소자의 제조 방법에 관한 것이다.
반도체 집적회로는 웨이퍼 프로세스 기술의 진보에 따라 비약적으로 고집적 화 되고 있는데, 이에 따라 소자를 구성하는 서로 다른 도전층들간을 전기적으로 서로 연결하기 위한 상호연결 기술도 더욱 어려워지고 있다.
동일 웨이퍼상에 소자들을 형성한 후에, 소자 제조의 마지막 단계로서 콘택형성 공정이 서로 다른 도전층들간의 전기적인 연결을 위해서 통상적으로 수행된다.
이하, 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 제조 공정에 관하여 설명하면 다음과 같다.
도 1a내지 도 1d는 종래 기술의 반도체 소자의 제조를 위한 공정 단면도이다.
먼저, 도 1a에서와 같이, 반도체 기판(1)상에 게이트 절연층(2),게이트 전극(3),게이트 캡층(4)으로 이루어진 워드 라인을 형성하고 상기 워드 라인의 측면에 사이드 월 스페이서(5)를 형성한다.
이어, 상기 사이드월 스페이서(5)에 의해 워드 라인과 절연되도록 스토리지 노드 플러그(6)을 형성한후에 전면에 나이트라이드막(7),버퍼 산화막(8),하드 마스크층(9)를 차례로 형성한다.
그리고 상기 하드 마스크층(9)상에 포토레지스트를 도포하고 스토리지 노드 마스크를 사용하여 선택적으로 패터닝하여 포토레지스트 패턴층(10)을 형성한다.
이어, 도 1b에서와 같이, 상기 포토레지스트 패턴층(10)을 마스크로 하여 하드 마스크층(9)을 식각하고 이를 마스크로 노출된 버퍼 산화막(8)을 선택적으로 식각하여 스토리지 노드를 형성하기 위한 버퍼 산화막 패턴층(8a)을 형성한다.
물론, 노출된 나이트라이드막(7) 역시 식각하여 스토리지 노드 플러그(6)를 노출시킨다.
그리고 도 1c에서와 같이, 상기 버퍼 산화막 패턴층(8a)을 이용하여 스토리지 노드 플러그(6)에 콘택되는 스토리지 노드(11)를 형성한다.
이어, 상기 스토리지 노드(11) 형성시에 버퍼층 역할을 했던 버퍼 산화막 패턴층(8a)을 제거하여 커패시터 스토리지 노드를 형성한다.
종래 기술에서 도전층과 다른 도전층과의 콘택을 설명하기 위하여 예를 들어 설명한 이와 같은 커패시터 형성 공정시에 스토리지 노드 플러그(6)와 스토리지 노드(11)를 콘택시키기 위하여 스토리지 노드 영역을 정의하기 위한 식각 공정시에 오버 에치를 하지만, 콘택 부분에서의 스토리지 노드 플러그를 구성하는 폴리층의 리세스 부분이 정확하게 디파인되지 않는다.
그러나 이와 같은 종래 기술의 반도체 소자의 제조 공정은 다음과 같은 문제가 있다.
하부의 플러그층과 스토리지 노드가 콘택되는 면적을 충분히 확보하기 위하여 오버 에치를 하지만, 콘택 부분에서의 플러그 리세스가 정확하게 발생되지 않아 콘택 저항의 증가가 필연적으로 발생한다.
이는 셀 전체의 Rc를 높여 소자의 전기적 특성을 저하시킨다.
본 발명은 이와 같은 종래 기술의 반도체 소자의 제조 공정의 문제를 해결하기 위한 것으로, 도전층과 다른 도전층의 연결 공정시에 PR 측벽을 이용하여 콘택 저항(Contact Resistance;Rc)을 줄일 수 있도록한 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1a내지 도 1d는 종래 기술의 반도체 소자의 제조를 위한 공정 단면도
도 2a내지 도 2f는 본 발명에 따른 반도체 소자의 제조를 위한 공정 단면도
도면의 주요 부분에 대한 부호의 설명
21. 반도체 기판 22. 게이트 절연층
23. 게이트 전극 24. 게이트 캡층
25. 사이드월 스페이서 26. 스토리지 노드 플러그층
27. 나이트라이드막 28. 버퍼 산화막
29. 하드 마스크층 30. 포토레지스트 패턴층
31. 측벽 형성용 PR 31a. 하부 도전층 마스크 측벽
32. 스토리지 노드 형성 영역 33. 스토리지 노드
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판상에 하부 도전층을 형성하고 상기 하부 도전층을 포함하는 전면에 버퍼층을 형성하는 단계;상기 버퍼층을 선택적으로 식각하여 상부 도전층 형성 영역을 정의하는 단계;상기 상부 도전층 형성 영역을 포함하는 전면에 포토레지스트를 도포하고 에치백하여 상부 도전층 형성 영역의 측면에 마스크용 측벽을 형성하는 단계;상기 마스크용 측벽을 이용하여 하부 도전층을 일정 깊이 식각하여 하부 도전층의 상부에 리세스 부분을 형성하는 단계;상기 리세스 부분을 포함하는 상부 도전층 형성 영역내에 상부 도전층을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체 소자의 제조 방법에 관하여 상세히 설명하면 다음과 같다.
도 2a내지 도 2f는 본 발명에 따른 반도체 소자의 제조를 위한 공정 단면도이다.
먼저, 도 2a에서와 같이, 반도체 기판(21)상에 게이트 절연층(22),게이트 전극(23),게이트 캡층(24)으로 이루어진 워드 라인을 형성하고 상기 워드 라인의 측면에 사이드 월 스페이서(25)를 형성한다.
이어, 상기 사이드월 스페이서(25)에 의해 워드 라인과 절연되도록 하부 도전층으로 스토리지 노드 플러그(26)을 형성한후에 전면에 에치 스토퍼층 역할을 하는 나이트라이드막(27),스토리지 노드 형성용 버퍼층 예를들면, 버퍼 산화막(28),하드 마스크층(29)를 차례로 형성한다.
여기서, 하드 마스크층(29)은 폴리 실리콘층으로 형성한다.
그리고 상기 하드 마스크층(29)상에 포토레지스트를 도포하고 스토리지 노드 마스크를 사용하여 선택적으로 패터닝하여 포토레지스트 패턴층(30)을 형성한다.
이어, 도 2b에서와 같이, 상기 포토레지스트 패턴층(30)을 마스크로 하여 하드 마스크층(29)을 식각하고 하드 마스크 패턴층(29a)을 마스크로 노출된 버퍼 산화막(28)을 선택적으로 식각하여 상부 도전층 즉, 스토리지 노드를 형성하기 위한 버퍼 산화막 패턴층(28a)을 형성한다.
그리고 상기 버퍼 산화막 패턴층(28a)을 포함하는 전면에 측벽 형성용 PR(31)을 형성한다.
그리고 도 2c에서와 같이, 상기 측벽 형성용 PR(31)을 에치백하여 하부 도전층 마스크 측벽(31a)을 형성하고 이를 이용하여 하부 도전층 즉, 스토리지 노드 플러그(26)를 일정 깊이 식각하여 콘택 면적을 충분히 확보한다.
이어, 도 2d에서와 같이, 상기 하부 도전층 마스크 측벽(31a)을 제거한후, 도 2e에서와 같이, 상기 버퍼 산화막 패턴층(28a)에 의해 정의된 스토리지 노드 형성 영역(32)에 스토리지 노드 플러그(26)에 콘택되는 스토리지 노드(33)를 형성한다.
이어, 상기 스토리지 노드(33) 형성시에 버퍼층 역할을 했던 버퍼 산화막 패턴층(28a)을 제거하여 커패시터 스토리지 노드를 형성한다.
본 발명에서 도전층과 다른 도전층과의 콘택을 설명하기 위하여 예를 들어 설명한 이와 같은 커패시터 형성 공정시에는 스토리지 노드 플러그와 스토리지 노드를 콘택시키기 위한 면적을 충분히 확보하기 위하여 포토레지스트(PR)를 사용한 측벽을 마스크로 하여 하부 도전층을 충분히 식각한 것이다.
즉, 콘택 부분에서의 스토리지 노드 플러그를 구성하는 폴리층의 리세스 부분이 정확하게 디파인 되도록 한 것이다.
이와 같은 PR 측벽을 이용한 콘택 면적의 충분한 확보 기술은 커패시터 스토리지 노드 콘택 이외에도 다른 기술에서의 도전층과 도전층간의 콘택시에 적용될 수 있음은 당연하다.
이와 같은 본 발명에 따른 반도체 소자의 제조 방법은 다음과 같은 효과가 있다.
콘택 저항의 증가로 인한 소자 특성 저하가 우려되는 부분에서 포토레지스트 측벽을 이용한 하부 도전층의 식각으로 충분한 콘택 면적을 확보할 수 있으므로 소자의 콘택 저항 증가를 억제한다.
이는 소자의 전기적 특성을 향상시키는 효과가 있다.

Claims (4)

  1. 반도체 기판상에 하부 도전층을 형성하고 상기 하부 도전층을 포함하는 전면에 버퍼층을 형성하는 단계;
    상기 버퍼층을 선택적으로 식각하여 상부 도전층 형성 영역을 정의하는 단계;
    상기 상부 도전층 형성 영역을 포함하는 전면에 포토레지스트를 도포하고 에치백하여 상부 도전층 형성 영역의 측면에 마스크용 측벽을 형성하는 단계;
    상기 마스크용 측벽을 이용하여 하부 도전층을 일정 깊이 식각하여 하부 도전층의 상부에 리세스 부분을 형성하는 단계;
    상기 리세스 부분을 포함하는 상부 도전층 형성 영역내에 상부 도전층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서, 버퍼층을 형성하기 전에 반도체 기판상에 게이트 절연층,게이트 전극,게이트 캡층으로 이루어진 워드 라인을 형성 공정,
    상기 워드 라인의 측면에 사이드 월 스페이서를 형성하는 공정,
    상기 사이드월 스페이서에 의해 워드 라인과 절연되도록 하부 도전층으로 스토리지 노드 플러그를 형성하는 공정,
    전면에 에치 스토퍼층 역할을 하는 나이트라이드막을 형성하는 공정을 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서, 상부 도전층은 스토리지 노드 플러그에 콘택되는 커패시터 스토리지 노드인 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서, 버퍼층상에 하드 마스크용 폴리층을 더 형성한후 선택적으로 식각하여 상부 도전층 형성 영역을 정의하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2616706B2 (ja) * 1994-08-04 1997-06-04 日本電気株式会社 半導体装置およびその製造方法
KR100231847B1 (ko) * 1996-05-21 1999-12-01 김영환 반도체소자 제조방법
KR100200073B1 (ko) * 1996-07-19 1999-06-15 윤종용 반도체 메모리장치 및 그 제조방법
KR19990000275A (ko) * 1997-06-04 1999-01-15 윤종용 반도체장치 및 그 제조방법
KR19990057932A (ko) * 1997-12-30 1999-07-15 김영환 콘택홀 프로파일 개선을 위한 반도체 소자 제조 방법
KR20000000763A (ko) * 1998-06-03 2000-01-15 윤종용 반도체 장치의 제조 방법
KR100268443B1 (ko) * 1998-08-29 2000-10-16 윤종용 반도체 장치의 자기 정렬 콘택 형성 방법
KR20010003286A (ko) * 1999-06-22 2001-01-15 김영환 반도체장치의 비트라인 콘택 형성방법
KR100309799B1 (ko) * 1999-11-15 2001-11-02 윤종용 반도체 소자의 제조방법

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