KR100231847B1 - 반도체소자 제조방법 - Google Patents

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Abstract

본 발명은 단차가 높은 곳에서의 콘택을 형성할때 원치 않는 절연막 측벽의 발생으로 인한 접속 불량을 해결하기 위한 것으로, 반도체기판상에 형성된 콘택홀을 구비한 절연막 상부에 상기 콘택홀을 통해 기판 소정부분과 접속되도록 하부도전층을 형성하는 단계와, 상기 하부도전층상에 절연막을 형성하는 단계, 상기 절연막 상부 소정영역에 포토레지스터 패턴을 형성하는 단계, 상기 포토레지스터 패턴을 마스크로 이용하여 상기 절연막을 선택적으로 식각하여 상기 하부도전층의 소정부분을 노출시키는 단계, 상기 포토레지스터 패턴을 플로우시키는 단계, 습식식각을 행하는 단계, 및 상기 노출된 하부도전층 부부에 접속되도록 상부도전층을 형성하는 단계를 포함하는 반도체소자 제조방법을 제공한다.

Description

반도체소자 제조방법
제1(a)도 내지 제1(d)도는 종래기술에 의한 반도체소자의 층간 콘택 형성방법을 도시한 공정 단면도.
제2(a)도 및 제2(b)도는 본 발명에 의한 반도체소자의 층간 콘택 형성방법을 도시한 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2 : 필드산화막
3 : 제1도전층 4,7 : 산화막
6 : 제2도전층 7′ : 산화막 스페이서
8 : 포토레지스터 패턴 8′ : 플로우된 포토레지스터 패턴
10 : 제3도전층
본 발명은 반도체소자 제조방법에 관한 것으로, 특히 단차가 큰 곳에서의 콘택을 형성할 때 원치 않는 절연막 측벽의 발생으로 인한 접속 불량을 해결할 수 있는 반도체소자 제조방법에 관한 것이다.
SRAM 등과 같은 반도체소자 제조시, 단차가 큰 지역에서 층간접속을 위한 콘택을 형성할 때 종래의 기술은 접속하고자 하는 부위의 큰 단차로 인해 콘택의 측벽에 절연막 스페이서가 형성되고, 이에 따라 접속 불량이 일어나 콘택 저항이 높은 불안정한 콘택이 형성됨으로써 수율을 떨어뜨리게 되는 문제가 있다. 이를 제1(a)도 내지 제1(d)도를 참조하여 상세히 설명한다.
제1(a)도에 도시된 바와 같이 제1도전층(3)이 형성된 반도체 기판(1) 전면에 절연막으로서 제1산화막(4)을 형성하고 이를 선택적으로 식각하여 상기 제1도전층(3)을 노출시키는 콘택홀을 형성한다. 이어서 반도체 기판 전면에 제2도전층(6)을 형성하여 상기 콘택홀을 통해 제1도전층(6)과 접속시키고 패터닝한다. 여기서, 참조부호‘2’는 필드산화막을 나타낸다.
이어서, 제1(b)도에 도시된 바와 같이 제2도전층(6)이 형성된 반도체 기판전면에 절연막으로서, 제2산화막(7)을 형성한다.
다음으로, 제1(c)도에 도시된 바와 같이 상기 제2산화막(7) 상부에 콘택홀 영역을 노출시키는 포토레지스터 패턴(8)을 형성한 후, 제1(d)도에 도시된 바와 같이 상기 포토레지스터 패턴(8)을 마스크로 이용하여 상기 제2산화막(7)을 건식식각해서 제3도전층과 접속될 제2도전층(6) 부분을 노출시킨다. 이때, 도시된 바와 같이 큰 단차로 인해 상기 제2산화막(7)의 식각공정시 제2도전층(6) 측벽에 원치않는 산화막 스페이서(7′)가 형성될 수 있다. 따라서, 상기 제2도전층(6)상에 제3도전층을 형성할 경우, 상기 산화막 스페이서(7′)로 인해 제2도전층과 제3도전층간의 콘택 불량이 발생하고, 콘택 저항이 높아지는 문제가 생기게 된다.
본 발명은 이와 같은 문제를 해결하기 위한 것으로, 좁은 지역에 다층간의 접속을 위한 콘택을 형성할 때, 단차가 콘 콘택홀 측벽의 하부도전층 상에 스페이서 형태로 잔류하는 절연막을 제거하여 콘택면적을 증가시킴으로써 안정된 콘택을 형성할 수 있는 반도체소자 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은, 반도체 기판 상에 형성된 제1절연막을 선택적으로 식각하여 제1절연막 하부의 제1도전층을 노출시키는 콘택홀을 형성하는 제1단계; 상기 콘택홀 바닥 및 측벽 상에 상기 제1 도전층과 연결되는 제2도전층을 형성하는 제2단계; 상기 제2 단계가 완료된 전체 구조 상에 제2절연막을 형성하는 제3단계; 상기 제2절연막 상에 상기 콘택홀 영역을 노출시키는 포토레지스터 패턴을 형성하는 제4단계; 상기 콘택홀 영역의 상기 제2절연막을 선택적으로 식각하여 상기 제2도전층을 노출시키는 제5단계; 상기 포토레지스터 패턴을 플로우시켜 콘택홀 입구 주변의 상기 제2절연막을 덮는 제6단계; 상기 제5단계에 의한 상기 콘택홀 측벽의 상기 제2도전층 상에 스페이서 형태로 잔류하는 상기 제2절연막을 습식식각으로 제거하는 제7단계; 상기 포토레지스터 패턴을 제거하는 제8단계; 및 상기 제2도전층과 접속되는 제3도전층을 형성하는 제9단계를, 포함하는 반도체소자 제조방법을 제공한다.
본 발명은 큰 단차로 인해 형성된 원치하는 절연막 스페이서를 제거하기 위해 포토레지스터의 하드 베이크(hard bake)를 통한 플로우(flow)를 이용하여 다른 층에 영향을 미치지 않으면서 건식식각으로 제거할 수 없었던 절연막 스페이서를 습식식각으로 제거함으로써 콘택 불량을 제거하여 콘택 크기를 증가시키지 않고도 콘택 면적을 증대시킬 수 있는 안정적이고 효율적인 콘택 형성방법을 제공하는데 그 특징이 있다.
이하, 첨부된 도면 제2(a)도 및 제2(b)도를 참조하여 본 발명의 일실시예에 따른 반도체소자 제조방법을 상세히 설명한다.
상기 제1(d)도에 도시된 바와 같이 높은 단차로 인해 산화막 스페이서(7′)가 형성된 상태에서 제2(a)도에 도시된 바와 같이 상기 콘택홀 영역을 노출시키기 위해 형성된 포토레지스터 패턴(8)을 120℃ 내지 180℃에서 30분 내지 1시간 동안 하드 베이크로 플로우시켜 남아 있는 산화막(7) 측벽을 감싸는 플로우된 포토레지스트 패턴(8′)을 형성한다. 이와 같은 플로우 과정에 따라 제2(a)도에 도시한 바와 같이 콘택홀 입구 주변의 제1산화막(7)이 플로우된 포토레지스터 패턴(8′)으로 덮이게 된다. 제2(a)도에서 점선은 플로우 되기 전의 포토레지스터 패턴을 나타낸다.
이어서, 제2(b)도에 도시된 바와 같이 습식식각을 실시하여 상기 콘택홀 측벽의 제2도전층 상에 형성된 산화막 스페이서를 제거하고, 상기 플로우된 포토레지스터 패턴(8′)을 제거한 다음, 제3도전층(10)을 형성하여 상기 제2도전층(6)과 콘택이 이루어지도록 한다. 상기 습식식각시 플로우된 포토레지스터 패턴(8′)이 콘택홀 주변에 남아 있는 산화막(7)을 보호하기 때문에 원하지 않는 산화막(7)의 식각은 일어나지 않는다.
상기와 같은 본 발명에 의하면, 좁은 면적내의 높은 단차가 있는 콘택 영역에서 콘택 크기를 증가시키지 않고도 안정된 콘택을 형성할 수 있으며, 이에 따라 공정 마진을 확보할 수 있어 수율 향상을 도모할 수 있다. 또한, 포토레지스터를 플로우시키는 간단한 공정에 의한 안정된 콘택을 형성할 수 있으므로 제조 비용을 절감할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.

Claims (2)

  1. 반도체소자 제조방법에 있어서, 반도체 기판 상에 형성된 제1절연막을 선택적으로 식각하여 제1절연막 하부의 제1도전층을 노출시키는 콘택홀을 형성하는 제1단계; 상기 콘택홀 바닥 및 측벽 상에 상기 제1도전층과 연결되는 제2도전층을 형성하는 제2단계; 상기 제2단계가 완료된 전체 구조상에 제2절연막을 형성하는 제3단계; 상기 제2절연막 상에, 상기 콘택홀 영역의 상기 제2절연막을 노출시키는 포토레지스터 패턴을 형성하는 제4단계; 상기 콘택홀 영역의 상기 제2절연막을 선택적으로 식각하여 상기 제2도전층을 노출시키는 제5단계; 상기 포토레지스터 패턴을 플로우시켜 콘택홀 입구 주변의 상기 제2절연막을 덮는 제6단계; 상기 제5단계에 의해 상기 콘택홀 측벽의 상기 제2 도전층 상에 스페이서 형태로 잔류하는 상기 제2절연막을 습식식각으로 제거하는 제7단계; 상기 포토레지스터 패턴을 제거하는 제8단계; 및 상기 제2도전층과 접속되는 제3도전층을 형성하는 제9단계를 포함하는 반도체소자 제조방법.
  2. 제1항에 있어서, 상기 제6단계는, 120℃ 내지 180℃ 온도에서 30분 내지 1시간 동안 하드 베이크를 실시하는 것을 특징으로 하는 반도체소자 제조방법.
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