KR20010003286A - 반도체장치의 비트라인 콘택 형성방법 - Google Patents
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Abstract
본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히, 비트라인과 게이트와의 콘택부를 종래의 실리사이드/폴리실리콘 대신 폴리실리콘/폴리실리콘으로 형성하므로서 콘택부위의 저항을 감소시키도록 한 반도체장치의 비트라인 콘택 형성방법에 관한 것이다. 본 발명에 따른 반도체장치의 비트라인 콘택 형성방법은 메인 셀부와 코아페리부가 정의된 반도체기판 위에 게이트절연막, 제 1 도전층, 제 2 도전층, 제 1 절연막, 제 2 절연막을 차례로 형성하는 단계와, 코아페리부의 제 2 절연막을 제거하는 단계와, 메인 셀부의 제 2 절연막, 제 1 절연막, 제 2 도전층, 제 1 도전층, 게이트절연막을 패터닝하여 제 1 게이트패턴을 형성하고, 코아페리부의 상기 제 1 절연막, 제 2 도전층, 제 1 도전층, 게이트절연막을 제거하여 제 2 게이트패턴을 형성하는 단계와, 제 1, 제 2 게이트패턴의 측면에 제 2 절연막과 동일한 물질로 측벽 스페이서를 형성하는 단계와, 제 1, 제 2 게이트패턴을 포함하는 반도체기판의 전면에 층간절연층을 형성하는 단계와, 코아페리부의 층간절연층, 잔류한 제 1 절연막, 그리고 제 2 도전층의 소정부위를 제거하여 제 1 도전층의 표면을 노출시키는 콘택홀을 형성하는 단계와, 노출된 제 1 도전층의 표면을 덮는 제 3 도전층을 제 1 도전층과 동일한 물질로 콘택홀을 포함하는 층간절연층 위에 형성하는 단계와, 제 3 도전층 위에 제 4 도전층을 형성하는 단계와, 제 4, 제 3 도전층을 패터닝하여 비트라인을 형성하는 단계를 포함하여 이루어진다.
Description
본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히, 비트라인과 게이트와의 콘택부를 종래의 실리사이드/폴리실리콘 대신 폴리실리콘/폴리실리콘으로 형성하므로서 콘택부위의 저항을 감소시키도록 한 반도체장치의 비트라인 콘택 형성방법에 관한 것이다.
반도체 메모리 소자는 메인셀(main cell)부와 코아/페리부(core and peri)부로 나누어진다. 코아/페리부에 형성되는 게이트는 비트라인과 비트라인 콘택부와 전기적으로 연결된다. 이러한 연결부를 형성하기 위하여 비트라인 콘택을 형성한다. 비트라인을 폴리실리콘/실리사이드 적층구조를 갖도록 형성하고, 게이트를 폴리실리콘/실리사이드로 이루어진 적층구조로 형성하는 경우에 있어서, 비트라인 콘택부위는 일반적으로 게이트의 실리사이드층을 노출시켜 비트라인의 폴리실리콘층과 접촉되도록 형성한다.
따라서 비트라인과 게이트는 비트라인 콘택에서 일반적으로 저항이 증가하게 된다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체장치의 비트라인 콘택 형성방법을 도시하는 공정단면도이다.
도 1a를 참조하면, 메인셀부(MC1)와 코아/페리부(core & peri, CP1)가 정의된 반도체기판인 실리콘기판(100)상에 게이트절연막(110)을 열산화막으로 형성한 후 게이트 형성을 위한 도핑된 폴리실리콘층(120)/텅스텐 실리사이드층(130)을 차례로 증착하여 형성한 다음 그위에 캡핑용절연막으로 산화막(140)과 질화막(150)을 차례로 증착하여 형성한다.
도 1b를 참조하면, 사진식각공정을 실시하여 질화막/산화막/실리사이드층/폴리실리콘층/게이트절연막을 차례로 패터닝하여 잔류한 질화막/산화막/실리사이드층/폴리실리콘층/게이트절연막(151/141/131/121/111)으로 이루어진 게이트패턴을 메인셀부(MC1)와 코아/페리부(CP1)에 형성한다.
그리고, 상기 게이트패턴을 포함하는 기판의 전면에 질화막을 화학기상증착법으로 증착하여 형성한 다음, 질화막을 에치백하여 게이트패턴의 측면에 잔류한 질화막으로 이루어진 측벽 스페이서(160)를 형성한다.
측벽 스페이서(160)가 형성된 게이트패턴을 포함하는 기판의 전면에 산화막을 증착하여 층간절연층(170)을 형성한 다음, 층간절연층(170)에 화학기계적 연마를 실시하여 평탄화된 표면을 형성한다.
도 1c를 참조하면, 층간절연층(171)의 소정부위를 사진식각공정을 실시하여 제거하여 코아/페리부(CP1)에 위치한 게이트패턴의 상부를 노출시키는 콘택홀을 형성한다. 따라서 게이트패턴의 최상부를 이루는 질화막(152)의 표면이 노출된다.
그리고, 잔류한 층간절연층(171)을 식각마스크로 이용하여 노출된 질화막을 제거하여 그 하단에 위치한 산화막(142) 표면을 노출시킨다. 다시, 잔류한 질화막(152)을 식각마스크로 이용하여 노출된 부위의 산화막을 제거하여 게이트전극인 실리사이드층(132) 의 일부 표면을 노출시킨다. 이때, 산화막 식각시 과도식각되게 하여 실리사이드층의 일부도 제거된다. 이는, 콘택부위에 이물질이 잔류하여 콘택저항이 증가하는 것을 방지하기 위해서다.
노출된 실리사이드층(132) 표면과 콘택홀 내부 표면을 포함하는 층간절연층(171) 전면에 비트라인 형성용 폴리실리콘층과 텅스텐 실리사이드로 이루어진 실리사이드층을 차례로 증착하여 형성한다. 이때, 폴리실리콘층은 화학기상증착법으로 형성하고 실리사이드층은 스퍼터링으로 각각 형성하거나, 폴리실리콘층과 텅스텐층을 각각 화학기상증착법과 스퍼터링으로 형성한 다음 열처리를 실시하여 실리사이드층을 형성한다.
비트라인 형성용 폴리실리콘층/실리사이드층을 사진식각공정으로 패터닝하여 코아/페리부(CP1)에만 잔류하는 폴리실리콘층(180)/실리사이드층(181)으로 이루어진 비트라인 콘택을 형성한다.
그러나, 상술한 종래 기술에 따른 반도체장치의 비트라인 콘택 형성방법은 비트라인 콘택부위에서 비트라인의 폴리실리콘과 게이트전극의 실리사이드가 직접 접촉하므로 콘택저항이 증가하여 소자의 안정된 동작을 기대하기 곤란한 문제점이 있다.
따라서, 본 발명의 목적은 폴리실리콘/실리사이드 적층구조를 갖는 게이트전극과 동일한 구조를 갖는 비트라인의 콘택부위를 게이트전극의 폴리실리콘과 비트라인의 폴리실리콘이 직접 접촉하도록 형성하므로서 콘택저항을 별도의 추가 공정없이 감소키는 반도체장치의 비트라인 콘택 형성방법을 제공하는데 있다.
상기 목적들을 달성하기 위한 본 발명에 따른 반도체장치의 비트라인 콘택 형성방법은 메인 셀부와 코아페리부가 정의된 반도체기판 위에 게이트절연막, 제 1 도전층, 제 2 도전층, 제 1 절연막, 제 2 절연막을 차례로 형성하는 단계와, 코아페리부의 제 2 절연막을 제거하는 단계와, 메인 셀부의 제 2 절연막, 제 1 절연막, 제 2 도전층, 제 1 도전층, 게이트절연막을 패터닝하여 제 1 게이트패턴을 형성하고, 코아페리부의 상기 제 1 절연막, 제 2 도전층, 제 1 도전층, 게이트절연막을 제거하여 제 2 게이트패턴을 형성하는 단계와, 제 1, 제 2 게이트패턴의 측면에 제 2 절연막과 동일한 물질로 측벽 스페이서를 형성하는 단계와, 제 1, 제 2 게이트패턴을 포함하는 반도체기판의 전면에 층간절연층을 형성하는 단계와, 코아페리부의 층간절연층, 잔류한 제 1 절연막, 그리고 제 2 도전층의 소정부위를 제거하여 제 1 도전층의 표면을 노출시키는 콘택홀을 형성하는 단계와, 노출된 제 1 도전층의 표면을 덮는 제 3 도전층을 제 1 도전층과 동일한 물질로 콘택홀을 포함하는 층간절연층 위에 형성하는 단계와, 제 3 도전층 위에 제 4 도전층을 형성하는 단계와, 제 4, 제 3 도전층을 패터닝하여 비트라인을 형성하는 단계를 포함하여 이루어진다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체장치의 비트라인 콘택 형성방법을 도시하는 공정단면도
도 2a 내지 도 2e는 본 발명에 따른 반도체장치의 비트라인 콘택 형성방법을 도시하는 공정단면도
본 발명은 반도체장치의 비트라인의 폴리실리콘과 게이트의 실리사이드(WSix)로 이루어지는 콘택부위에서의 저항증가를 감소시키기 위하여 게이트 노출용 식각공정을 게이트의 폴리실리콘이 노출되도록 실시하므로서 비트라인의 폴리실리콘과 게이트의 폴리실리콘이 직접 접촉하게 하여, 종래 기술에서 콘택저항 감소용 이온주입공정과 비트라인 형성 후 진행하는 급속어닐링(RTP annealing)공정을 생략하여도 콘택저항을 감소시키므로 안정된 소자동작을 확보하도록 한다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2e는 본 발명에 따른 반도체장치의 비트라인 콘택 형성방법을 도시하는 공정단면도이다.
도 2a를 참조하면, 메인셀부(MC2)와 코아/페리부(core & peri, CP2)가 정의된 반도체기판인 실리콘기판(200)상에 게이트절연막(210)을 산화막으로 형성한 후, 게이트 형성을 위한 도핑된 폴리실리콘층(220)/텅스텐 실리사이드(WSix)층(230)을 차례로 증착하여 형성한 다음 그위에 캡핑용절연막으로 산화막(240)과 질화막(250)을 차례로 증착하여 형성한다.
도 2b를 참조하면, 질화막(250) 위에 포토레지스트를 도포한 다음 노광 및 현상을 실시하여 메인셀부(MC2)만을 덮고 코아/페리부(CP2)를 노출시키는 포토레지스트패턴(400)을 식각마스크로 사용하기 위하여 형성한다.
그리고, 폴토레지스트패턴으로 보호되지 않는 부위의 질화막을 건식식각으로 제거하여 메인셀부(MC2)에만 질화막(21)을 잔류시킨다.
도 2c를 참조하면, 게이트 형성용 마스크를 이용한 사진식각공정을 메인셀부와 코아/페리부에 동시에 실시하여 메인셀부(MC2)의 질화막/산화막/실리사이드층/폴리실리콘층/게이트절연막과 코아/페리부(CP2)의 산화막/실리사이드층/폴리실리콘층/게이트절연막을 차례로 패터닝한다. 따라서, 메인셀부(MC2)에는 잔류한 질화막/산화막/실리사이드층/폴리실리콘층/게이트절연막(252/242/232/222/212)으로 이루어진 제 1 게이트패턴이 형성되고, 코아/페리부(CP2)에는 잔류한 산화막/실리사이드층/폴리실리콘층/게이트절연막(241/231/221/211)으로 이루어진 제 2 게이트패턴이 형성된다.
도 2d를 참조하면, 상기 제 1 게이트패턴과 제 2 게이트패턴을 포함하는 기판의 전면에 질화막을 화학기상증착법으로 증착하여 형성한 다음, 질화막을 에치백하여 제 1, 제 2 게이트패턴의 측면에 잔류한 질화막으로 이루어진 측벽 스페이서(260)를 형성한다. 이때, 형성되는 측벽 스페이서(260)를 살펴보면, 메인셀부(MC2)의 제 1 게이트 패턴에서 폴리실리콘(212)과 실리사이드(222)로 이루어진 게이트전극은 상부가 산화막(242)/질화막(252)으로 절연되고 측면은 측벽 스페이서(260)로 절연된다. 반면에, 코아/페리부(CP2)의 제 2 게이트패턴의 게이트전극(232,221)은 그 상부가 산화막(241)만으로 절연되고 측면은 측벽 스페이서(260)로 절연된다. 따라서, 이후, 비트라인 콘택 형성을 위한 콘택홀 형성시 질화막과 산화막의 식각선택비를 이용하여 코아/페리부(CP2)의 산화막 식각공정만 실시하므로 질화막으로 이루어진 측벽 스페이서에 손상을 끼치지 않게 된다.
그리고, 측벽 스페이서(260)가 형성된 제 1, 제 2 게이트패턴을 포함하는 기판의 전면에 산화막을 증착하여 층간절연층(270)을 형성한 다음, 층간절연층(270) 표면에 화학기계적 연마를 실시하여 평탄화된 표면을 형성한다.
도 2e를 참조하면, 코아/페리부(CP2)의 층간절연층(270)의 소정부위를 사진식각공정으로 제거하여 코아/페리부(CP2)에 위치한 제 2 게이트패턴의 상부를 노출시키는 콘택홀을 형성한다. 이때, 콘택홀은 건식식각으로 형성하며, 층간절연층(271)이 산화막으로 이루어지고 또한 제 2 게이트패턴의 게이트(233,223)의 상부를 산화막(243)이 절연시키고 있으므로 콘택홀 형성시 층간절연층(271)과 산화막(243)이 동일 식각공정으로 제거된다. 따라서, 제 2 게이트패턴의 실리사이드층 표면 일부가 노출된다.
그리고, 잔류한 산화막(243)을 식각마스크로 이용하여 노출된 실리사이드층(233) 제거하여 그 하단에 위치한 폴리실리콘층(223) 표면을 노출시킨다. 이때, 실리사이드층(233) 식각시 과도식각되게 하여 폴리실리콘층(223)의 일부도 제거된다. 이는, 비트라인 콘택부위에 실리사이드가 잔류하여 콘택저항이 증가하는 것을 방지하기 위해서다.
그 다음, 노출된 폴리실리콘층(223) 표면과 콘택홀 내부 표면을 포함하는 층간절연층(271) 전면에 비트라인 형성용 폴리실리콘층과 텅스텐 실리사이드로 이루어진 실리사이드층을 차례로 증착하여 형성한다. 이때, 폴리실리콘층은 화학기상증착법으로 형성하고 실리사이드층은 스퍼터링으로 각각 형성하거나, 폴리실리콘층과 텅스텐층을 각각 화학기상증착법과 스퍼터링으로 형성한 다음 열처리를 실시하여 실리사이드층을 형성한다.
그리고, 비트라인 형성용 폴리실리콘층/실리사이드층을 사진식각공정으로 패터닝하여 코아/페리부(CP2)에만 잔류하는 폴리실리콘층(280)/실리사이드층(281)으로 이루어진 비트라인 콘택을 형성한다.
따라서, 본 발명은 종래의 비트라인 콘택 부위가 실리사이드/폴리실리콘으로 이루어지는데 비하여 폴리실리콘/폴리실리콘의 동일 물질로 이루어지므로, 비트라인 콘택 저항을 감소시키기 위하여 비트라인용 폴리실리콘 증착 후 실시하는 이온주입공정과 비트라인 형성 후 진행하는 급속열처리 어닐링동정 등을 생략하여도, 비트라인 콘택 저항을 현저히 감소시키므로서 소자의 안정된 동작을 확보할 수 있는 장점이 있다.
Claims (5)
- 메인 셀부와 코아페리부가 정의된 반도체기판 위에 게이트절연막, 제 1 도전층, 제 2 도전층, 제 1 절연막, 제 2 절연막을 차례로 형성하는 단계와,상기 코아페리부의 상기 제 2 절연막을 제거하는 단계와,상기 메인 셀부의 상기 제 2 절연막, 제 1 절연막, 제 2 도전층, 제 1 도전층, 게이트절연막을 패터닝하여 제 1 게이트패턴을 형성하고, 상기 코아페리부의 상기 제 1 절연막, 제 2 도전층, 제 1 도전층, 게이트절연막을 제거하여 제 2 게이트패턴을 형성하는 단계와,상기 제 1, 제 2 게이트패턴의 측면에 상기 제 2 절연막과 동일한 물질로 측벽 스페이서를 형성하는 단계와,상기 제 1, 제 2 게이트패턴을 포함하는 상기 반도체기판의 전면에 층간절연층을 형성하는 단계와,상기 코아페리부의 상기 층간절연층, 잔류한 상기 제 1 절연막, 그리고 상기 제 2 도전층의 소정부위를 제거하여 상기 제 1 도전층의 표면을 노출시키는 콘택홀을 형성하는 단계와,노출된 상기 제 1 도전층의 표면을 덮는 제 3 도전층을 상기 제 1 도전층과 동일한 물질로 상기 콘택홀을 포함하는 상기 층간절연층 위에 형성하는 단계와,상기 제 3 도전층 위에 제 4 도전층을 형성하는 단계와,상기 제 4, 제 3 도전층을 패터닝하여 비트라인을 형성하는 단계로 이루어진 반도체장치의 비트라인 콘택 형성방법.
- 청구항 1에 있어서, 상기 제 1 절연막, 층간절연층은 산화막으로 형성하고 상기 제 2 절연막과 측벽 스페이서는 질화막으로 형성하는 것이 특징인 반도체장치의 비트라인 콘택 형성방법.
- 청구항 1에 있어서, 상기 제 1 도전층과 제 3 도전층은 폴리실리콘으로 형성하는 것이 특징인 반도체장치의 비트라인 콘택 형성방법.
- 청구항 1에 있어서, 상기 제 2 도전층과 제 4 도전층은 실리사이드로 형성하는 것이 특징인 반도체장치의 비트라인 콘택 형성방법.
- 청구항 1에 있어서, 상기 제 2 도전층과 제 4 도전층은 동일한 물질로 형성하는 것이 특징인 반도체장치의 비트라인 콘택 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990023527A KR20010003286A (ko) | 1999-06-22 | 1999-06-22 | 반도체장치의 비트라인 콘택 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990023527A KR20010003286A (ko) | 1999-06-22 | 1999-06-22 | 반도체장치의 비트라인 콘택 형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20010003286A true KR20010003286A (ko) | 2001-01-15 |
Family
ID=19594256
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990023527A KR20010003286A (ko) | 1999-06-22 | 1999-06-22 | 반도체장치의 비트라인 콘택 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20010003286A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100745057B1 (ko) * | 2001-06-27 | 2007-08-01 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
-
1999
- 1999-06-22 KR KR1019990023527A patent/KR20010003286A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100745057B1 (ko) * | 2001-06-27 | 2007-08-01 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
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