KR20040057644A - 반도체 소자의 스토리지 노드 콘택 형성방법 - Google Patents

반도체 소자의 스토리지 노드 콘택 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 스토리지 노드 콘택 형성방법을 개시한다. 개시된 본 발명의 방법은, 소정의 하지층이 형성되고, 하지층을 덮도록 전 영역 상에 층간절연막이 형성된 반도체 기판을 제공하는 단계와, 상기 층간절연막을 식각하여 기판 소정 영역 또는 하지층을 노출시키는 콘택홀을 형성하는 단계와, 상기 콘택홀을 매립하도록 층간절연막 상에 폴리실리콘막을 증착하는 단계와, 상기 층간절연막이 노출되도록 폴리실리콘막을 에치백하는 단계와, 상기 에치백된 폴리실리콘막의 표면을 아르곤 스퍼터링으로 식각하는 단계를 포함한다. 본 발명에 따르면, 폴리실리콘막의 에치백 후에 아르곤 스퍼터링을 추가 수행해 줌으로써 콘택홀로부터 돌출된 폴리실리콘막을 신뢰성있고 균일하게 식각해 낼 수 있으며, 이에 따라, 이웃하는 스토리지 노드 콘택들간의 브릿지 발생을 효과적으로 방지할 수 있고, 그래서, 소자의 신뢰성 및 제조수율을 확보할 수 있다.

Description

반도체 소자의 스토리지 노드 콘택 형성방법{Method for forming storage node contact of semiconductor device}
본 발명은 반도체 소자의 스토리지 노드 콘택 형성방법에 관한 것으로, 특히, 이웃하는 스토리지 노드 콘택들간의 브릿지(bridge) 발생을 방지하기 위한 방법에 관한 것이다.
반도체 소자의 고집적화에 따라 기판 접합 영역과 캐패시터의 스토리지 노드간의 안정적인 전기적 연결을 위해 스토리지 노드 콘택(storage node contact)의 형성이 일반화되어 있다.
상기 스토리지 노드 콘택은 기판 접합 영역 또는 상기 기판 접합 영역과 콘택된 LPP(Landing Plug Poly)와 캐패시터의 스토리지 노드간을 연결시키는 도전체를 말하는 것으로, 통상은 층간절연막의 식각을 통해 기판 접합 영역 또는 LPP를 노출시키는 콘택홀을 형성한 후에 상기 콘택홀을 매립하도록 폴리실리콘막을 증착하고, 그런다음, 상기 폴리실리콘막을 건식 에치백(Dry Etch Back)하는 것에 의해 형성된다.
여기서, 상기 폴리실리콘막의 건식 에치백은 그 자체로 스토리지 노드 콘택의 형성이 이루어지도록 함은 물론 이웃하는 스토리지 노드 콘택들간의 전기적 분리를 위해 수행하는 것이다.
그러나, 종래의 스토리지 노드 콘택 형성방법에 따르면, 건식 에치백 후의 공정 마진(process margin) 부족으로 인해 이웃하는 스토리지 노드 콘택들간의 완전한 절연이 이루어지지 못하며, 특히, 스토리지 노드 콘택의 돌출로 인해, 이웃하는 스토리지 노드 콘택들간에 브릿지(bridge)가 발생하고 있고, 그래서, 소자 신뢰성은 물론 제조수율이 확보되지 못한다.
도 1은 종래 스토리 노드 콘택 형성방법에서의 문제점을 설명하기 위한 사진으로서, 건식 에치백의 불안정으로 인해 이웃하는 스토리지 노드 콘택들(1)간에 브릿지(B)가 발생되었음을 볼 수 있다.
한편, 이웃하는 스토리지 노드 콘택들간의 브릿지를 방지하기 위해, 종래에는 스토리지 노드 콘택의 표면이 콘택홀 내부로 들어가도록 하는 조건으로 건식 에치백을 수행하기도 하는데, 이 경우, 콘택홀 내의 식각률이 평판 지역에 비해 대략 2∼4배 정도 빠르기 때문에 하부층인 식각정지용 질화막에 어택(attack)을 유발함으로써 후속의 습식 클리닝(wet cleaning) 공정에서 또 다른 문제를 야기하게 된다.
결국, 이 방법은 스토리지 노드 콘택 표면의 균일한 제거에 어려움이 있는 바, 실질적으로 그 이용이 곤란하다.
또한, 상기 건식 에치백 대신에 CMP(Chemical Mechanical Polishing) 공정을 이용하는 경우, 이웃하는 스토리지 노드 콘택들간의 전기적 분리는 안정적으로 이룰 수 있는데, 이 경우에는 스토리지 노드 콘택들간의 안정적인 절연을 이룰 수 있으나, 제조비용이 증가하므로, 비용 측면을 고려할 때, 그 적용은 바람직하지 못하다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 이웃하는 스토리지 노드 콘택들간의 브릿지 발생을 방지할 수 있는 반도체 소자의 스토리지 노드 콘택 형성방법을 제공함에 그 목적이 있다.
또한, 본 발명은 이웃하는 스토리지 노드 콘택들간의 브릿지를 방지함으로써 소자 신뢰성 및 제조수율을 확보할 수 있는 반도체 소자의 스토리지 노드 콘택 형성방법을 제공함에 그 다른 목적이 있다.
도 1은 종래 스토리지 노드 콘택 형성방법에서의 문제점을 설명하기 위한 사진.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 스토리지 노드 콘택 형성방법을 설명하기 위한 공정별 단면도.
도 3은 도 2c에 대응하는 사진.
* 도면의 주요 부분에 대한 부호의 설명 *
21 : 반도체 기판 22 : 층간절연막
23 : 콘택홀 24 : 폴리실리콘막
25,25a : 스토리지 노드 콘택
상기와 같은 목적을 달성하기 위해, 본 발명은, 소정의 하지층이 형성되고, 하지층을 덮도록 전 영역 상에 층간절연막이 형성된 반도체 기판을 제공하는 단계; 상기 층간절연막을 식각하여 기판 소정 영역 또는 하지층을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀을 매립하도록 층간절연막 상에 폴리실리콘막을 증착하는 단계; 상기 층간절연막이 노출되도록 폴리실리콘막을 에치백하는 단계; 및 상기 에치백된 폴리실리콘막의 표면을 아르곤 스퍼터링으로 식각하는 단계를 포함하는 반도체 소자의 스토리지 노드 콘택 형성방법을 제공한다.
여기서, 상기 에치백된 폴리실리콘막의 표면을 아르곤 스퍼터링으로 식각하는 단계는, 콘택홀로부터 돌출된 폴리실리콘막의 모서리 부분을 식각한다.
또한, 상기 아르곤 스퍼터링은 이온 에너지의 직진성을 증가시키는 것에 의한 스퍼터링 효과가 증가되도록 10∼30mT의 저압 하에서 수행한다.
게다가, 상기 아르곤 스퍼터링은 폴리머 발생 및 폴리머의 재증착에 기인하는 결함 발생이 제거되도록 바텀 파워를 300∼600W로 하는 조건으로 수행한다.
본 발명에 따르면, 폴리실리콘막의 에치백 후에 아르곤 스퍼터링을 추가 수행해 줌으로써 콘택홀로부터 돌출된 폴리실리콘막을 신뢰성있고 균일하게 식각해 낼 수 있으며, 이에 따라, 이웃하는 스토리지 노드 콘택들간의 브릿지 발생을 효과적으로 방지할 수 있다.
(실시예)
이하, 첨부된 도면에 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 스토리지 노드 콘택 형성방법을 설명하기 위한 공정별 단면도이다.
도 2a를 참조하면, 트랜지스터 및 비트라인을 포함한 소정의 하지층(도시안됨)이 형성되고, 상기 하지층을 덮도록 층간절연막(22)이 형성된 반도체 기판(21)을 마련한다.
그런다음, 자세하게 도시하지는 않았지만, 상기 층간절연막(22)의 소정 부분을 선택적으로 식각하여 기판 접합 영역 또는 LPP를 노출시키는 콘택홀(23)을 형성한다.
이어서, 상기 콘택홀(23)을 완전 매립시키도록 층간절연막(22) 상에 도전막, 바람직하게, 도핑된 폴리실리콘막(24)을 증착한다. 이때, 상기 도핑된 폴리실리콘막은 그 증착시, 또는, 증착 후에 적정량의 도우즈(dose)로 도펀트(dopant)를 도핑시킨다.
도 2b를 참조하면, 층간절연막(22)이 노출되도록 상기 폴리실리콘막(24)을 건식 에치백하고, 이를 통해, 폴리실리콘으로 이루어진 스토리지 노드 콘택(25)을 형성한다. 이때, 폴리실리콘막의 에치백을 통해 형성된 스토리지 노드 콘택(25)은 콘택홀(23)의 표면으로부터 약간 돌출되며, 이에 따라, 이웃하는 스토리지 노드 콘택들(25)간에 브릿지(B)가 발생될 수 있다.
도 2c를 참조하면, 상기 단계까지의 기판 결과물에 대해 아르곤 스퍼터링(Ar sputtering)을 수행하여 이웃하는 스토리지 노드 콘택들간의 브릿지가 제거되도록하고, 이를 통해, 완전하게 절연된 스토리지 노드 콘택(25a)을 형성한다.
여기서, 상기 아르곤 스퍼터링은 그 특성상 플라즈마에 의해 형성된 쉬스 볼티지(sheath voltage)의 토폴로지 효과(topology effect)에 의해 콘택홀로부터 돌출된 스토리지 노드 콘택 윗부분의 모서리 지역이 타 지역에 비해 빠르게 식각되도록 하며, 이를 위해, 이온 에너지의 직진성을 증가시키는 것에 의해 스퍼터링 효과가 증가되도록 10∼30mT의 저압 하에서 수행한다.
또한, 상기 아르곤 스퍼터링은 바텀 파워를 300∼600W의 낮은 범위로 조절하여 수행함으로써 상기 아르곤 스퍼터링에 의한 폴리머(polymer) 발생 및 폴리머 재증착(re-deposition)에 의한 공정 및 장비에 문제가 없도록 한다.
이와 같이 하면, 비록 폴리실리콘의 건식 에치백 후에 이웃하는 스토리지 노드 콘택들간의 브릿지가 발생되었더라도, 모서리의 식각 속도가 상대적으로 매우 빠른 아르곤 스퍼터링의 특성으로 인해, 콘택홀 표면으로부터 돌출된 스토리지 노드 콘택의 모서리가 식각되는 바, 이웃하는 스토리지 노드 콘택들간의 브릿지는 효과적으로 제거 또는 방지될 수 있다.
도 3은 도 2c에 대응하는 사진으로서, 보여지는 바와 같이, 본 발명에 따라 형성된 스토리지 노드 콘택들(25a)은 이웃하는 그것들간에 브릿지 발생없이 안정적으로 형성되었음을 볼 수 있다.
한편, 전술한 아르곤 스퍼터링은 층간절연막 상의 폴리실리콘막을 제거한 상태로 수행하므로, 상기 아르곤 스퍼터링에 의한 폴리머 발생 및 폴리머 재증착에 의한 문제 발생은 없다.
이상에서와 같이, 본 발명은 폴리실리콘막의 에치백 후에 아르곤 스퍼터링을 추가 수행해 줌으로써, 콘택홀로부터 돌출된 스토리지 노드 콘택의 모서리를 신뢰성있고 식각해 낼 수 있으며, 이에 따라, 이웃하는 스토리지 노드 콘택들간의 브릿지를 효과적으로 제거할 수 있으며, 이에 따라, 소자의 신뢰성 및 제조수율을 확보할 수 있다.
기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (4)

  1. 소정의 하지층이 형성되고, 하지층을 덮도록 전 영역 상에 층간절연막이 형성된 반도체 기판을 제공하는 단계;
    상기 층간절연막을 식각하여 기판 소정 영역 또는 하지층을 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀을 매립하도록 층간절연막 상에 폴리실리콘막을 증착하는 단계;
    상기 층간절연막이 노출되도록 폴리실리콘막을 에치백하는 단계; 및
    상기 에치백된 폴리실리콘막의 표면을 아르곤 스퍼터링으로 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 스토리지 노드 콘택 형성방법.
  2. 제 1 항에 있어서, 상기 에치백된 폴리실리콘막의 표면을 아르곤 스퍼터링으로 식각하는 단계는, 콘택홀로부터 돌출된 폴리실리콘막의 모서리 부분을 식각하는 것을 특징으로 하는 반도체 소자의 스토리지 노드 콘택 형성방법.
  3. 제 1 항에 있어서, 상기 아르곤 스퍼터링은 이온 에너지의 직진성을 증가시키는 것에 의한 스퍼터링 효과가 증가되도록 10∼30mT의 저압 하에서 수행하는 것을 특징으로 하는 반도체 소자의 스토리지 노드 콘택 형성방법.
  4. 제 1 항에 있어서, 상기 아르곤 스퍼터링은 폴리머 발생 및 폴리머의 재증착에 기인하는 결함 발생이 없도록 바텀 파워를 300∼600W로 하는 조건으로 수행하는 것을 특징으로 하는 반도체 소자의 스토리지 노드 콘택 형성방법.
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