KR20000000763A - 반도체 장치의 제조 방법 - Google Patents

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Abstract

여기에 게재된 반도체 장치의 제조 방법은 활성 영역과 비활성 영역이 정의된 반도체 기판상에 게이트 전극들이 형성된다. 상기 게이트 전극들 및 상기 반도체 기판상에 제 1 절연층이 형성된다. 다음으로 상기 제 1 절연층 상에 리버스 패턴이 형성된다. 상기 리버스 패턴을 사용하여 상기 제 1 절연층이 식각되고 상기 활성영역상의 게이트 전극들 사이에 콘택홀이 형성된다. 상기 리버스 패턴이 제거되고 상기 콘택홀에 도전층이 형성된다. 상기 게이트 전극 노출될 때까지 상기 제 1 절연층 및 도전층이 평탄화 식각된다. 상기 게이트 전극들 사이의 도전막 양측벽이 노출되도록 상기 게이트 전극들 및 상기 제 1 절연막이 부분적으로 식각된다. 그리고 상기 도전막의 상부 표면 및 측벽에 HSG층이 형성된다.

Description

반도체 장치의 제조 방법(A METHOD OF FABRICATION SEMICONDUCTOR DEVICE)
본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 구체적으로는 SAC(self aligned contact)에 관한 것이다.
SAC는 콘택홀을 형성함에 있어 콘택 타입(contact type)(도 2)과 리버스 액티브 타입(reverse active type)(도 4b 참조)으로 나눌 수 있다. 도 1 및 도 2를 참조하면, 콘택 타입의 SAC는 DC와 셀 패드와의 오버랩 마진을 확보할 수 있는 이점이 있다.
그러나, 이는 오픈 영역이 작아서 콘택홀을 형성을 위한 식각공정시 식각 시간이 많이 소요되고, 게이트 스페이서나 마스크가 손상되는 문제점이 있다.
리버스 액티브 타입의 SAC는 콘택 타입보다 오픈 영역이 넓어 식각 시간이 콘택 타입에 비해 적게 소요된다. 반면에 리버스 액티브 타입의 SAC는 활성영역상의 게이트 전극들이 모두 드러나게 되므로 비활성 영역의 게이트들과 단차가 발생된다. 상기 게이트들간의 단차로 인해, 게이트 전극들 사이에 형성되는 도전층이 게이트 전극상에도 남아 있어 단락을 초래하게 된다.
게이트 전극들간의 패드 사이즈는 게이트 길이에 의해 결정된다. 상기 도전층이 게이트 전극들 사이에 위치함에 따라 패드의 사이즈가 작아져 DC(direct contact), BC(buried contact) 오버랩 마진이 작아지고 콘택 저항이 증가하게 된다.
따라서, 게이트 전극들간의 패드와 DC의 오버랩 마진을 충분히 확보하고, 게이트 전극 단락을 막는 SAC를 제공하기 위함이다.
도 1은 종래 기술에 따른 자기 정렬 콘택이 형성된 반도체 장치의 단면도:
도 2는 콘택 타입의 포토레지스트 패턴을 보여주는 도면;
도 3a내지 도 3i는 본 발명에 따른 자기 정렬 콘택 형성 방법을 순차적으로 보여주는 도면;
도 4a 및 도 4b는 활성영역 및 리버스 패턴을 보여주는 도면이다.
*도면의 주요부분에 대한 부호 설명
100 : 반도체 기판 101 : 활성 영역
103 : 패드 산화막 102 : 비활성 영역
104 : 게이트 전극 105 : 스페이서
108 : 절연막 110 : 리버스 패턴
111 : 오픈 영역 112 : 도전막
112a, 112b : 패드 114 : HSG막
(구성)
상술한 바와 같은 목적을 달성하기 위한 일 특징에 의하면, 반도체 장치 제조 방법은 활성 영역과 비활성 영역이 정의된 반도체 기판상에 게이트 전극들을 형성하는 단계, 상기 게이트 전극들 및 상기 반도체 기판상에 제 1 절연층을 형성하는 단계, 상기 제 1 절연층 상에 리버스 패턴을 형성하는 단계, 상기 리버스 패턴을 사용하여 상기 제 1 절연층을 식각하여 상기 활성영역상에 게이트 전극들 사이에 콘택홀을 형성하는 단계, 상기 리버스 패턴을 제거하는 단계, 상기 콘택홀에 도전층을 형성하는 단계, 상기 게이트 전극이 노출될 때까지 상기 제 1 절연층 및 도전층을 평탄화 식각하는 단계, 상기 게이트 전극 사이의 도전막의 측벽이 노출되도록 상기 게이트 전극들 및 상기 제 1 절연막을 부분적으로 식각하는 단계 및 상기 도전막의 상부 표면 및 측벽에 HSG막을 형성하는 단계를 포함한다.
바람직한 실시예에 있어서, 상기 게이트 전극들 및 상기 제 1 절연막을 부분적으로 식각하는 단계는 습식 식각 공정에 의해 수행된다.
바람직한 실시예에 있어서, 상기 게이트 전극들 및 제 1 절연막은 인산이 포함된 용액에 의해 식각된다.
바람직한 실시예에 있어서, 상기 HSG막 형성 공정은 500℃-550℃의 범위 내에서의 어닐링에 의해 수행된다.
이와 같은 방법에 의해서, 콘택홀 패드의 마진을 충분히 확보할 수 있다.
(실시예)
이하 본 발명의 실시예에 따른 참조 도면 도 3 및 도 4에 의거하여 상세히 설명한다.
도 3a 내지 도 3i는 본 발명에 따른 반도체 장치의 제조 방법을 순차적으로로 보여주는 흐름도이다.
도 3a 및 도 4a를 참조하면, 반도체 기판(100)의 활성영역(101)과 비활성 영역(102)을 정의하는 소자 격리막이 형성된다. 상기 반도체 기판의 활성영역(101)에 열산화막인 패드 산화막(103)이 형성된다. 그리고 패드 산화막(103) 상에 제 1 도전층(104a) 및 제 1 절연층(104b)이 적층된 게이트 스텍들(104)이 형성된다.
다음으로 상기 게이트 스텍들(104) 상에는 LPCVD(low pressure chemical vapor deposition)에 의해 제 2 절연층이 형성된다(미도시됨). 상기 제 2 절연층은 500Å-1000Å 두께 범위내에서 형성된다. 상기 제 2 절연층이 에치백 공정에 의해 식각되어 도 3b와 같이 게이트 스텍(104)의 양 측벽에 스페이서(105)가 형성된다.
도 3c에 있어서, 상기 게이트 스텍들(104) 및 반도체 기판(100)상에 층간 절연을 위한 제 3 절연층(108)이 형성된다. 상기 제 3 절연층(108)은 약 3000Å-9000Å의 두께 범위내로 형성된다.
도 4a 및 도 4b를 참조하면, 반도체 기판의 활성영역(101)에 형성된 제 3 절연층(108)상에 도 4b와 같은 리버스 패턴(110)이 형성된다.
계속해서, 상기 리버스 패턴(110)을 사용하여 도 4a에서의 활성 영역(101)이 모두 오픈된 결과, 게이트 전극 사이의 절연층(108)이 식각된다. 그 결과 활성 영역(101)의 게이트 스텍들(104) 사이에 콘택홀이 형성된다. 이때 비활성 영역(102)의 게이트 스텍들 사이의 절연층(108a, 108b)은 식각되지 않는다.
다음으로 도 3f를 참조하면, 상기 콘택홀 및 게이트 스텍들(104) 상에 도전층(112)이 형성된다. 상기 도전층(112)은 약 3000Å-7000Å의 두께 범위내로 형성된다. 상기 도전층(112)은 폴리 실리콘이 적합하다.
도 3g에 있어서, 상기 제 3 절연층(108) 및 도전층(112)이 상기 게이트 스텍(104)이 노출될 때까지 평탄화 식각된다. 상기 평탄화 식각은 CMP(chemical mechanical polishing) 또는 에치백(etchback) 공정에 의해 수행된다. 상기 평탄화 식각 공정은 게이트 스텍들(104) 사이에 숏(단락)을 막기 위해 게이트 스텍(104)이 노출될 때까지 수행된다. 그 결과, 게이트 스텍들 사이에 패드(112a, 112b)가 형성된다.
만일, 0.30㎂ 피치 이하의 디바이스에서 게이트 바(gate bar) 사이즈는 0.12㎂-0.15㎂가 유지되어야 한다. 이때, 게이트 스페이서(105) 두께가 0.04㎂-0.10㎂라면 0.15㎂ 이상으로 패드 사이즈를 확보하기도 어려워진다. 상기 0.15㎂의 패드 사이즈는 후속 DC, BC 하부 콘택 CD가 0.1㎂이상이 될 때, 패드의 오버랩 마진이 0.025㎂밖에 되질 않는다.
계속해서, 도 3h를 참조하면, 게이트 스텍들(104) 사이의 패드(112a, 112b)의 측벽이 노출되도록 상기 게이트 스텍들(104) 상부와 제 3 절연층(108a, 108b)이 습식 식각 공정(wet etch)에 의해 일부 식각된다.
상기 게이트 스텍(104) 상부의 제 1 절연막(104b)과 제 3 절연막(108a, 108b)은 질화물질이므로 인산이 포함된 용액에 의해 약 100Å-500Å정도 식각된다. 상기 게이트 스텍(104) 및 제 3 절연층(108a, 108b)의 식각은 건식식각으로도 가능하다.
도 3i에 있어서, 상기 패드(112a, 112b)의 상부 표면 및 측벽에 HSG 막(high spherical grain)(114)이 형성된다. 이는 패드(114)의 오버랩 마진을 확보하기 위해 형성된다. HSG막(114)은 비정질 폴리 실리콘에만 성장하는 시딩(seeding) 공정과 어닐링(anneling) 공정에 의해 형성된다. 그 결과 패드 사이즈는 약 40Å-500Å정도 증가된다.
이상과 같이, 본 발명에 따르면 게이트 전극들 사이의 패드에 HSG 막을 형성하여 DC와 패드와의 오버랩 마진을 충분히 확보할 수 있다.

Claims (5)

  1. 활성 영역과 비활성 영역이 정의된 반도체 기판상에 게이트 전극들을 형성하는 단계와;
    상기 게이트 전극들 및 상기 반도체 기판상에 제 1 절연층을 형성하는 단계와;
    상기 제 1 절연층 상에 리버스 패턴을 형성하는 단계와;
    상기 리버스 패턴을 사용하여 상기 제 1 절연층을 식각하여 상기 활성영역상의 게이트 전극들 사이에 콘택홀을 형성하는 단계와;
    상기 리버스 패턴을 제거하는 단계와;
    상기 콘택홀에 도전층을 형성하는 단계와;
    상기 게이트 전극 노출될 때까지 상기 제 1 절연층 및 도전층을 평탄화 식각하는 단계와;
    상기 게이트 전극 사이의 도전막의 측벽이 노출되도록 상기 게이트 전극들 및 상기 제 1 절연막을 부분적으로 식각하는 단계와; 그리고
    상기 도전막의 상부 표면 및 측벽에 HSG막을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 평탄화 식각 공정은, 에치백 공정 및 CMP 중 어느 하나에 의해 수행되는 반도체 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 게이트 전극들 및 상기 제 1 절연막을 부분적으로 식각하는 단계는, 습식 식각 공정에 의해 수행되는 반도체 장치의 제조 방법.
  4. 제 3 항에 있어서,
    상기 게이트 전극들 및 제 1 절연막은, 인산이 포함된 용액에 의해 식각되는 반도체 장치의 제조 방법.
  5. 제 1 항에 있어서,
    상기 HSG층 형성 공정은 500℃-550℃의 범위 내에서의 어닐링에 의해 수행되는 반도체 장치의 제조 방법.
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