KR20100074520A - 반도체 소자의 제조방법 - Google Patents

Abstract

본 발명은 MIM 하부전극의 쇼트(Short)를 방지할 수 있는 MIM 캐패시터 반도체 소자의 제조방법에 관한 것으로,

본 발명의 실시 예에 따른 반도체 소자의 제조방법은 반도체 기판 상에 제 1 금속막, 하부 전극 및 제 2 금속막을 차례대로 형성하는 단계와, 상기 제 2 금속막 상에 SiON으로 캐패시터 유전층을 형성하는 단계와, 상기 캐패시터 유전층 상에 상부전극을 형성하는 단계와, 상기 상부전극과 캐패시터 유전층의 일정영역을 포토레지스트 패턴을 이용하여 선택적으로 식각하는 단계를 포함하는 것을 특징으로 한다.

MIM 캐패시터, SiON

Description

반도체 소자의 제조방법{method of fabricating the semiconductor device}

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 MIM 하부전극의 쇼트(Short)를 방지할 수 있는 MIM 캐패시터 반도체 소자의 제조방법에 관한 것이다.

최근 반도체 소자의 고집적화 기술에 의해 아날로그 캐패시터(Capacitor)가 로직 회로와 함께 집적화된 반도체 소자가 연구 개발되어 제품으로 사용되고 있다. CMOS(Complementary Metal Oxide Silicon) 로직에서 사용되는 아날로그 캐패시터는 피아이피(Polysilicon Insulator Polysilicon, PIP) 또는 엠아이엠(Metal-Insulator-Metal, MIM) 형태가 주로 사용된다.

이러한 PIP 또는 MIM 캐패시터는 MOS형 캐패시터나 정션(Junction) 캐패시터와는 달리 바이어스에 독립적이므로 정밀성이 요구된다. 일반적으로 캐패시터가 PIP 구조일 경우에는 상부 전극 및 하부 전극을 도전성 폴리실리콘(Polysilicon)으로 사용하기 때문에 상부 전극 및 하부 전극과 유전체 박막 계면에서 산화 반응이 일어나 자연 산화막이 형성되어서 이에 따라, 전체 정전용량(Capasitance)이 낮아진다. 또한, 폴리 실리콘(Poly Silicon)층에 형성되는 공핍층(Depletion region)으로 인하여 정전용량이 낮아지게 되는 문제점이 있다. 따라서 PIP 캐패시터는 고속 및 고주파 동작에 적합하지 않다.

이를 해결하기 위해 상부 전극 및 하부 전극을 모두 금속층으로 형성하는 MIM(Metal/Insulator/Metal) 캐패시터가 적용되었다. MIM 캐패시터는 비저항이 작고 내부에 공핍에 의한 기생 캐패시터가 없기 때문에 고성능 반도체 소자에 주로 이용되고 있다.

일반적으로 MIM 캐패시터는 비아 홀(Via hole)에서 형성되는 형태에서 금속 탑 플레이트 형태로 이루어지고 있으며, 디바이스(device)의 집적화가 이루어지면서 DUV를 사용하는 미세 선폭 금속 공정에서도 MIM 공정이 도입되고 있다.

따라서, 본 발명은 본 발명은 MIM 하부전극의 쇼트(Short)를 방지할 수 있는 MIM 캐패시터 반도체 소자의 제조방법을 제공하는 데 그 목적이 있다.

본 발명이 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.

본 발명의 실시 예에 따른 반도체 소자의 제조방법은 반도체 기판 상에 제 1 금속막, 하부 전극 및 제 2 금속막을 차례대로 형성하는 단계와, 상기 제 2 금속막 상에 SiON으로 캐패시터 유전층을 형성하는 단계와, 상기 캐패시터 유전층 상에 상부전극을 형성하는 단계와, 상기 상부전극과 캐패시터 유전층의 일정영역을 포토레지스트 패턴을 이용하여 선택적으로 식각하는 단계를 포함하는 것을 특징으로 한다.

이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 제조방법은 MIM 캐패시터 구조에서 절연체 역할을 하는 캐패시터 유전층을 SiON으로 형성함으로써 DUV 포토레지스트를 이용한 상부 전극의 식각공정시 무기 하부반사방지막 역할을 하게 되어 Foot 현상을 방지하여 공정능력을 향상시키는 효과를 가진다.

이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 본 발명을 구체적으로 살펴보면 다음과 같다.

이하, 첨부된 도면을 참고하여 본 발명의 실시 예에 따른 반도체 소자의 제조방법에 관하여 상세히 설명하기로 한다.

도 1 내지 3은 본 발명에 따른 반도체 소자의 제조방법을 나타내는 도면이다.

도 1 내지 3에서는 전체 MIM 캐패시터 반도체 소자 중 본 발명과 관련된 영역만을 도시하였다. 이외의 영역은 일반적인 MIM 캐패시터 반도체 소자와 동일한 구성을 가지므로 도시를 생략하기로 한다.

먼저, 도 1에 도시된 바와 같이, 반도체 기판(100) 상에 스퍼터링(sputtering) 방법에 의해 제 1 금속막(102), 하부전극(lower metal)(104) 및 제 2 금속막(106)을 차례대로 형성한다.

여기서, 하부전극(104)은 MIM(Metal-Insulator-Metal) 구조에서의 하부전극 역할을 하는 금속층을 가르키는 것으로, 저항이 낮으며 전기 신호를 전달할 수 있는 알루미늄 계열의 금속층으로 형성되고, 제 1 금속막(102)은 Ti/TiN막으로 구성된다.

제 1 금속막(102)의 Ti막은 반도체 기판(100)과 하부전극(104)간의 접착력을 강화시키는 역할을 하고, TiN막은 하부전극(104)의 알루미늄 성분이 반도체 기 판(104)의 하부로 확산되는 것을 방지하기 위한 확산 방지층의 역할을 한다.

또한, 제 2 금속막(106) 또한 제 1 금속막(102)과 동일하게 Ti/TiN막으로 구성되며, 여기서 Ti막 역시 접착력을 강화시키는 역할을 하며, TiN막은 후속 공정에서 포토레지스트를 도포하고 패터닝할 경우 빛을 흡수함으로써 포토레지스트로부터 빛이 반사되는 것을 방지시키는 역할을 한다.

이어서, 도 2에 도시된 바와 같이, 전하를 축적하는 절연체(Insulator) 역할의 캐패시터 유전층(108)을 SiON으로 형성한다. 여기서, SiON은 절연체로 사용가능한 부도체이면서도 무기 하부반사방지막(Bottom Anti Reflective Coating : BARC)로 사용되는 물질이다.

즉, 일반적인 MIM 캐패시터 반도체 소자에서 절연체로 쓰이는 SiN 대신에 SiON을 사용함으로써 후속 층간절연막 형성공정시 무기 BARC 상에 포토레지스트 패터닝을 실시하는 효과를 가져와 스탠딩 웨이브(standing wave) 효과를 감소시킨다.

또한, 일반적인 MIM 캐패시터 반도체 소자 형성 공정에서 하부 전극에 패턴을 형성하기 위해서 사진 공정을 진행하는데 이때, DUV 포토레지스트를 사용한다. 이러한 DUV 포토레지스트의 특성상 캐패시터 유전층으로 SiN을 사용하였을 경우, 상부전극 형성 이후의 후속 포토레지스트 공정에서 Foot을 발생시키는데 SiON은 포토레지스트의 Foot 형성을 방지한다. 이와 같은 효과로 인하여, 포토레지스트의 스페이스가 작은 경우에도 포토레지스트 패턴 형성이 정상적으로 가능하여 하부 전극의 쇼트(Short)를 방지하여 제품의 수율을 향상시킬 수 있다.

이후, 도 3에 도시된 바와 같이, 캐패시터 유전층(108) 상에 스퍼터링 공정 에 의해 상부전극(110)을 형성한다. 여기서, 상부전극(110)은 MIM 구조에서의 상부전극 역할을 하는 금속층을 가르키는 것으로, 티타늄(Titanium) 계열의 금속층으로 형성된다. 이때, 상부전극(110)은 W(tungsten), Al 또는 TiN 등을 이용할 수도 있다.

다음으로, 상부전극(110)을 포함한 반도체 기판(100) 전면에 포토레지스트를 도포한 후, 노광 및 현상하여 포토레지스트 패턴(미도시)을 형성하고, 포토레지스트 패턴을 마스크로 이용하여 상부전극(110) 및 캐패시터 유전층(108)을 차례로 건식식각한다.

이 후, 층간절연막, 비아홀 및 도전플러그 등을 형성하는 공지된 후속 공정을 실시하여 MIM 커패시터 구조의 반도체 소자를 완성한다.

이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

도 1 내지 3은 본 발명에 따른 반도체 소자의 제조방법을 나타내는 도면.

* 도면의 주요 부분에 대한 부호의 설명 *

100: 반도체기판 102: 제 1 금속막

104: 하부전극 106: 제 2 금속막

108: 캐패시터 유전층 110: 상부전극

Claims (4)

1. 반도체 기판 상에 제 1 금속막, 하부 전극 및 제 2 금속막을 차례대로 형성하는 단계와,

   상기 제 2 금속막 상에 SiON으로 캐패시터 유전층을 형성하는 단계와,

   상기 캐패시터 유전층 상에 상부전극을 형성하는 단계와,

   상기 상부전극과 캐패시터 유전층의 일정영역을 포토레지스트 패턴을 이용하여 선택적으로 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
2. 제 1항에 있어서,

   상기 제 1 금속막 및 제 2 금속막은 Ti/TiN막으로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
3. 제 1항에 있어서,

   상기 하부 전극은 알루미늄 계열의 물질층으로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
4. 제 1항에 있어서,

   상기 상부 전극은 T(Titanium), W(tungsten), Al 및 TiN 중 적어도 어느 하 나로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.

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