TWI757857B - 半導體結構及其製造方法 - Google Patents

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Abstract

一種半導體結構及其製造方法。所述半導體結構的製造方法包括以下步驟：提供基底，其中所述基底具有電容區與周邊區，所述電容區中的基底中形成有電晶體，且所述周邊區中的基底中形成有導電元件；於所述電容區中的所述基底上形成電容器，其中所述電容器與所述電晶體電性連接，且所述電容器的上電極層延伸至所述周邊區中的所述基底上；於所述上電極層上形成保護層；於所述電容區中的所述保護層的至少表面中形成摻雜層；以及以所述摻雜層為罩幕，進行蝕刻製程，以移除所述周邊區中的所述保護層與所述上電極層。

Description

半導體結構及其製造方法
本發明是有關於一種半導體結構及其製造方法。
在記憶體結構中，在晶胞區中（cell region）設置有記憶體陣列以作為儲存元件。此外，在晶胞區外的周邊區（periphery region）中設置有其他電子元件，且透過與這些電子元件連接的接觸窗（contact）來對這些電子元件施加電壓。
一般來說，在形成金屬-絕緣層-金屬（MIM）電容器的過程中，會先於基底上依序定義出下電極與絕緣層，然後於基底上形成一層金屬層，之後對金屬層進行圖案化製程來定義出上電極。在上述圖案化製程中，使用光阻層來定義出上電極的圖案，然後進行非等向性蝕刻製程來移除未被光阻層覆蓋的金屬層。然而，為了確保所形成的上電極能夠完整的覆蓋絕緣層與下電極，光阻層除了覆蓋電容區中的金屬層之外，還會覆蓋周邊區中鄰近電容區的金屬層，以避免電容區中的金屬層在蝕刻期間被移除。
然而，上述方法會導致所形成的上電極延伸至周邊區中。由於周邊區中的接觸窗必須與延伸至周邊區中的上電極間隔一定的距離以避免產生短路，因此造成了周邊區的面積增加，進而導致晶片尺寸增加。
本發明提供一種半導體結構，其中電容區中的電容器的上電極不延伸至周邊區中。
本發明提供一種半導體結構的製造方法，其用以製造上述的半導體結構。
本發明的半導體結構包括基底以及電容器。所述基底具有電容區與周邊區。所述電容區中的所述基底中設置有電晶體。所述周邊區的所述基底中設置有導電元件。所述電容器設置於所述電容區中的所述基底上且與所述電晶體電性連接，其中所述電容器的上電極層不延伸至所述周邊區中。
本發明的半導體結構的製造方法包括以下步驟：提供基底，其中所述基底具有電容區與周邊區，所述電容區中的基底中形成有電晶體，且所述周邊區中的基底中形成有導電元件；於所述電容區中的所述基底上形成電容器，其中所述電容器與所述電晶體電性連接，且所述電容器的上電極層延伸至所述周邊區中的所述基底上；於所述上電極層上形成保護層；於所述電容區中的所述保護層的至少表面中形成摻雜層；以及以所述摻雜層為罩幕，進行蝕刻製程，以移除所述周邊區中的所述保護層與所述上電極層。
基於上述，在本發明的半導體結構的製造方法中，由於周邊區中的上電極層已被完全被移除，因此後續形成的接觸窗的位置可以盡可能地靠近但不接觸電容區中的電容器。如此一來，可使接觸窗與電容區（或電容器）之間的距離最小化，且因此能夠達成縮減晶片尺寸的目的。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
首先，參照圖1A，提供基底100。在本實施例中，基底100為介電基底，其例如是形成於矽基底上的介電層，且覆蓋設置於矽基底上的電子元件（例如電晶體）。基底100具有電容區100a以及周邊區100b。在本實施例中，為使圖式清晰，並未繪示出上述的矽基底以及設置於其上的電子元件。電容區100a為用以設置電容器的區域，而電容器與矽基底上的電晶體電性連接後可構成動態隨機存取記憶體（dynamic random access memory，DRAM）。周邊區100b為用以設置各種電子元件以及線路圖案的區域，其為本領域技術人員所熟知，於此不另行說明。
接著，於電容區100a中的基底100上形成導電層102。導電層102例如為金屬層或由金屬層與氮化金屬層所構成的複合層，但本發明不限於此。導電層102用以作為電容器的下電極。然後，於導電層102上形成介電層104。在本實施例中，介電層104僅覆蓋導電層102的表面，但本發明不限於此。在其他實施例中，介電層104也可延伸至周邊區11b中的基底100上。介電層104的材料例如為具有高介電常數的介電材料。舉例來說，介電層104可以是由氧化鋯（ZrO 2）層、氧化鋁（Al 2O 3）層與氧化鋯層所構成的複合層，但本發明不限於此。介電層104用以作為電容器的電容介電層。之後，於基底100上共形地形成導電層106。因此，導電層106除了位於電容區100a中之外，還會延伸至周邊區100b中的基底100上。導電層106例如為金屬層或由金屬層與氮化金屬層所構成的複合層，但本發明不限於此。導電層106用以作為電容器的上電極。在本實施例中，電容區100a中的導電層102、介電層104與導電層106構成電容器108，且導電層102（下電極）藉由基底100中的接觸窗（未繪示）而與上述的設置於矽基底上的電晶體電性連接。
然後，參照圖1B，於導電層106（上電極）上形成保護層110。在本實施例中，保護層110例如為氧化物層，但本發明不限於此。保護層110用以保護導電層106，以避免導電層106在後續製程中因與外界環境接觸而氧化。接著，於保護層110上形成介電層112。在本實施例中，周邊區100b中的介電層112的厚度大於電容區100a中的介電層112的厚度。由圖1B可以清楚看出，在形成介電層112之後，電容區100a中的保護層110上僅形成一層薄的介電層112。在一實施例中，周邊區100b中的介電層112的厚度為電容區100a中的介電層112的厚度的2倍以上。為了形成具有上述厚度特徵的介電層112，在本實施例中，進行旋轉塗佈製程來形成介電層112。基於旋轉塗佈製程的特性，不需特別調整製程參數即可在周邊區100b中形成厚度較大的介電層112，且於電容區100a中於電容器108上形成厚度較小的介電層112。
此外，介電層112與保護層110之間必須具有蝕刻選擇性。也就是說，在蝕刻製程期間，介電層112的蝕刻速率必須大於保護層110的蝕刻速率。在一實施例中，介電層112可為氧化物層，且在蝕刻製程期間，介電層112的蝕刻速率大於保護層110的蝕刻速率。
接著，參照圖1C，移除電容區100a中的介電層112，以暴露出電容器108的頂面上的保護層110。移除電容區100a中的介電層112的方法例如是進行非等向性蝕刻製程。在移除移除電容區100a中的介電層112的過程中，也會同時移除周邊區100b中的介電層112。由於周邊區100b中的介電層112的厚度大於電容區100a中的介電層112的厚度，因此在完全移除電容區100a中的介電層112之後，周邊區100b中仍保留有介電層112。
然後，參照圖1D，於電容區100a中的保護層110的表面中形成摻雜層114，以改變保護層110的蝕刻特性。摻雜層114的形成方法例如是進行植入製程。上述植入製程所植入的摻質例如為矽、鍺、砷或其組合，但本發明不限於此。在本實施例中，在植入製程期間，摻質除了被植入保護層110的表面中之外，同時還植入介電層112的表面中而形成摻雜層116，但本發明不限於此。在其他實施例中，摻質也可以僅被植入保護層110的表面中。
在本實施例中，保護層110的表面中的摻雜層114與保護層110之間具有蝕刻選擇性。也就是說，在蝕刻製程期間，摻雜層114的蝕刻速率會小於保護層110的蝕刻速率，以在保護層110上作為蝕刻罩幕。
此外，在本實施例中，摻雜層114僅形成於保護層110的表面中，但本發明不限於此。在其他實施例中，摻雜層114也可以形成於整個保護層110中，亦即摻雜層114的深度即為保護層110的厚度。
接著，參照圖1E，移除剩餘的介電層110，以暴露出周邊區110b中的保護層110。移除介電層110的方法例如是進行灰化（ash trip）處理。在本實施例中，由於保護層110的表面中形成有摻雜層114，因此在移除介電層110的過程中可避免電容區110a的保護層110被移除。
然後，參照圖1F，以摻雜層114為罩幕，進行蝕刻製程，移除周邊區100b中的保護層110，暴露出周邊區100b中的導電層106。在本實施例中，上述的蝕刻製程例如為等向性蝕刻製程。在本實施例中，基於等向性蝕刻製程的特性，除了移除周邊區100b中未被摻雜層114覆蓋的保護層110之外，位於電容區100a與周邊區100b的交界處（即電容器108的側壁上）的保護層110也會被移除。此外，取決於蝕刻製程的時間，位於電容區100a與周邊區100b的交界處的些微的摻雜層114也有可能被移除。
接著，參照圖1G，以摻雜層114為罩幕，進行蝕刻製程，移除周邊區100b中的導電層106，以暴露出基底100。在本實施例中，上述的蝕刻製程例如為非等向性蝕刻製程。由於摻雜層114僅形成於電容區100a中，因此周邊區110b中的導電層106可完全被移除。此外，在本實施例中，以摻雜層114為罩幕來進行蝕刻製程，因此不需額外地形成覆蓋電容區100a的光阻層。之後，可進行後續熟知的製程。舉例來說，於基底100上形成覆蓋電容區100a與周邊區110b的介電層118，以及於介電層118中形成與基底100中的導電元件（未繪示）連接的接觸窗120。
在本實施例中，由於周邊區110b中的導電層106已被完全被移除，因此接觸窗120的位置可盡可能地靠近但不接觸電容器108。也就是說，接觸窗120與電容區100a（或電容器108）之間的距離D可被最小化，進而能夠達成縮減晶片尺寸的目的。
以下將以圖1G為例來對本發明的半導體結構作說明。參照圖1G，本發明的半導體結構包括基底100以及電容器108。電容器108設置於電容區100a中的基底100上且與基底100中的電晶體（未繪示）電性連接。此外，電容器108的作為上電極的導電層106不延伸至周邊區100b中。此外，對本發明的半導體結構還可包括設置於周邊區100b中且與基底100中的導電元件（未繪示）電性連接的接觸窗120。由於電容器108的上電極（導電層106）不延伸至周邊區100b中，因此接觸窗120的位置可盡可能地靠近但不接觸電容器108，亦即接觸窗120與電容區100a（或電容器108）之間的距離D可被最小化而能夠達成縮減晶片尺寸的目的。
在上述實施例中，包括導電層102（下電極）、介電層104（電容介電層）與導電層106（上電極）的電容器108為本領域技術人員所熟知的平板式電容器，但本發明不限於此。在其他實施例中，電容器108可替換為其他型式的電容器，例如杯狀電容器，且具有此電容器的半導體結構的製造方法如同圖1A至圖1G所述，於此不再另行說明。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100:基底 100a:電容區 100b:周邊區 102、106:導電層 104、112、118:介電層 108:電容器 110:保護層 114、116:摻雜層 120:接觸窗
圖1A至圖1G為依照本發明實施例的半導體結構的製造流程剖面示意圖。
100:基底
100a:電容區
100b:周邊區
102、106:導電層
104:介電層
108:電容器
110:保護層
114:摻雜層

Claims (10)

  1. 一種半導體結構的製造方法，包括：提供基底，其中所述基底具有電容區與周邊區，所述電容區中的基底中形成有電晶體，且所述周邊區的基底中形成有導電元件；於所述電容區中的所述基底上形成電容器，其中所述電容器與所述電晶體電性連接，且所述電容器的上電極層延伸至所述周邊區中的所述基底上；於所述上電極層上形成保護層；於所述電容區中的所述保護層的至少表面中形成摻雜層；以及以所述摻雜層為罩幕，進行蝕刻製程，以移除所述周邊區中的所述保護層與所述上電極層。
  2. 如請求項1所述的半導體結構的製造方法，其中所述摻雜層的形成方法包括：於所述周邊區中的所述保護層上形成介電層；進行植入製程，以於所述電容區中的所述保護層的至少表面中；以及移除所述介電層。
  3. 如請求項2所述的半導體結構的製造方法，其中所述介電層的形成方法包括： 於所述保護層上形成介電層，其中所述周邊區中的所述介電層的厚度大於所述電容區中的所述介電層的厚度；以及進行非等向性蝕刻製程，移除所述電容區中的所述介電層。
  4. 如請求項3所述的半導體結構的製造方法，其中所述介電層的形成方法包括進行旋轉塗佈製程。
  5. 如請求項3所述的半導體結構的製造方法，其中所述周邊區中的所述介電層的厚度為所述電容區中的所述介電層的厚度的2倍以上。
  6. 如請求項1所述的半導體結構的製造方法，其中移除所述周邊區中的所述保護層與所述上電極層的方法包括：以所述摻雜層為罩幕，進行等向性蝕刻製程，移除所述周邊區中的所述保護層；以及以所述摻雜層為罩幕，進行非等向性蝕刻製程，移除所述周邊區中的所述上電極層。
  7. 如請求項1所述的半導體結構的製造方法，其中在移除所述周邊區中的所述保護層與所述上電極層之後，更包括於所述周邊區形成與所述導電元件電性連接的接觸窗。
  8. 一種半導體結構，包括：基底，具有電容區與周邊區，其中所述電容區中的所述基底中設置有電晶體，且所述周邊區中的所述基底中設置有導電元件；電容器，設置於所述電容區中的所述基底上且與所述電晶體電性連接，其中所述電容器的上電極層不延伸至所述周邊區中； 保護層，設置於所述電容器的所述上電極層上；以及摻雜層，設置於所述保護層的至少表面中。
  9. 如請求項8所述的半導體結構，其中所述摻雜層設置於整個所述保護層中。
  10. 如請求項8所述的半導體結構，更包括接觸窗，設置於所述周邊區中且與所述導電元件電性連接。
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