JP2016048707A

JP2016048707A - 半導体装置及びその製造方法

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Publication number: JP2016048707A
Application number: JP2014172557A
Authority: JP
Inventors: 稔泰藤本; Toshiyasu Fujimoto
Original assignee: Micron Technology Inc
Current assignee: Micron Technology Inc
Priority date: 2014-08-27
Filing date: 2014-08-27
Publication date: 2016-04-07

Abstract

【課題】微細化と信頼性が確保できる半導体装置及びその製造方法を提供する。【解決手段】半導体基板１０と、メモリセル領域ＭＡに配置されたシリコン膜からなるシリンダー層間膜１６と、シリンダー層間膜の周囲を囲むように配置された周辺埋設絶縁膜１８と、シリンダー層間膜の上面に配置されたマスク絶縁膜１９と、マスク絶縁膜及びシリンダー層間膜を貫通して形成された第１シリンダーホール２０の内側面を覆うように配置されて第２シリンダーホールを形成する第１容量絶縁膜２１と、第２シリンダーホールの内側面に接する外側面を有する有底筒状の下部電極２２と、下部電極の内表面を覆い第３シリンダーホールを形成する第２容量絶縁膜２３と、第２容量絶縁膜の表面を覆うと共に第３シリンダーホールを埋設する上部電極２４と、メモリセル領域全体に配置され、シリンダー層間膜１６の上面２４ｕの所定領域に直接接触するプレート電極２５を含む。【選択図】図１

Description

本発明は、半導体装置及びその製造方法に関し、特に、キャパシタを含む半導体装置の製造方法に関する。

ＤＲＡＭ（Dynamic Random Access Memory）などに代表される半導体デバイスの高密度化に伴って、半導体デバイスを構成している様々な構成要素の占有面積が縮小されている。ＤＲＡＭではキャパシタの専有面積の縮小は容量の低減を招くので、キャパシタの容量を確保するためには、キャパシタの高さをできるだけ高くする必要がある。これは、製造工程において、シリコン酸化膜などの絶縁膜からなるシリンダー層間膜に深いシリンダーホールを形成する必要があることを意味する。しかし、開口径が小さくなればなるほどシリンダーホールの形成自体が困難になる。このため、開口径の縮小に伴ってより深いシリンダーホールを形成することが極めて困難となってきた。この困難さを克服するために、シリコン酸化膜よりエッチングが容易なシリコン膜をシリンダー層間膜に用いてキャパシタを形成する方法が検討されている。特許文献１には、シリンダー層間膜に、シリコン酸化膜に代えて、多結晶シリコン膜を形成し、その多結晶シリコン膜に形成したシリンダーホールを利用してキャパシタを形成する方法が開示されている。

詳述すると、特許文献１の図１１から図１６には、半導体基板上のメモリセル領域に島状に形成された多結晶シリコン膜からなるシリンダー層間膜を用いてキャパシタを形成する方法が開示されている。この方法では、メモリセル領域内に配置されるシリンダー層間膜に複数のシリンダーホールを形成し、シリンダーホールの内壁を覆う第１容量絶縁膜を形成し、第１容量絶縁膜の表面を覆い下層コンタクトプラグに接続する断面凹形状の下部電極を形成し、下部電極の内面を覆う第２容量絶縁膜を形成し、第２容量絶縁膜の表面を覆い周辺回路領域まで延在する上部電極を形成することで、キャパシタが形成される。このキャパシタは、導体のシリンダー層間膜と、第１容量絶縁膜と、下部電極と、からなる第１キャパシタを含む。また、このキャパシタは、下部電極と、第２容量絶縁膜と、上部電極と、からなる第２キャパシタを含む。すなわち、このキャパシタは、下部電極の内外面をキャパシタとして用いるクラウン構造を持つ。このような構造の場合、第１キャパシタの上部電極を構成するシリンダー層間膜と、第２キャパシタの上部電極と、を同時に制御するために両者を電気的に接続する必要がある。特許文献１の図１６には、シリンダー層間膜の上面に接続する第１コンタクトプラグと、周辺回路まで延在する上部電極の上面に接続する第２コンタクトプラグと、を上層配線で接続することにより、シリンダー層間膜と上部電極とを接続する構成が示されている。

ＵＳ２００３／０００８４６９Ａ１

近年、半導体装置の微細化に伴い、パターン形成に用いられるリソグラフィには極めて高度な制御性が要求される。そして、このような高度な制御性を実現するために、露光機には高い分解能が求められる。

ところが、高い分解能を有する露光機の焦点深度は浅い。そのため、加工対象物の表面に段差がある場合、段差に見合った必要な露光機の焦点深度を確保できず、焦点が合う領域と合わない領域が発生する。これは、高さ方向に段差を有する２つの平面に同時にパターンを形成することは極めて困難あるいは不可能であることを意味する。

特許文献１では、高い位置にあるシリンダー層間膜の上面に形成される配線と、低い位置のある上部電極の上面に形成される配線と、を同一配線で形成している。このため、この配線は、深さ方向に傾斜した配線となっている。しかしながら、半導体装置の微細化が進むと、このような深さ方向に傾斜した配線の形成は困難又は不可能となる。即ち、露光機の焦点を高い位置及び低い位置の一方に合致させざるを得なくなり、焦点が合っていない高い位置及び低い位置の他方では、パターン形成ができない、もしくはパターンが断線する。

このように、特許文献１に記載の半導体装置には、微細化に対応できないという問題点がある。

本発明の一形態に係る半導体装置は、半導体基板と、前記半導体基板上のメモリセル領域に配置されたシリコン膜からなるシリンダー層間膜と、前記シリンダー層間膜の周囲を囲むように前記半導体基板上に配置され、かつ前記シリンダー層間膜の上面に一致する上面を有する周辺埋設絶縁膜と、前記シリンダー層間膜の上面の所定領域を除く領域に配置されたマスク絶縁膜と、前記マスク絶縁膜及び前記シリンダー層間膜を貫通して形成された第１シリンダーホールの内側面を覆うように配置されて第２シリンダーホールを形成する第１容量絶縁膜と、前記第２シリンダーホールの内側面に接する外側面を有する有底筒状の下部電極と、前記下部電極の内表面を覆い第３シリンダーホールを形成する第２容量絶縁膜と、前記第２容量絶縁膜の表面を覆うと共に前記第３シリンダーホールを埋設する上部電極と、前記上部電極の上面を覆うように前記メモリセル領域全体に配置され、前記シリンダー層間膜の上面の前記所定領域に直接接触するプレート電極と、を含むことを特徴とする。

また、本発明の他の形態に係る半導体装置は、半導体基板と、前記半導体基板上のメモリセル領域に配置され、第１シリコン膜及び第２シリコン膜の積層膜からなるシリンダー層間膜と、前記シリンダー層間膜の周囲を囲むように前記半導体基板上に配置され、かつ前記シリンダー層間膜の上面に一致する上面を有する周辺埋設絶縁膜と、前記シリンダー層間膜上及び前記周辺埋設絶縁膜上に配置されたマスク絶縁膜と、前記マスク絶縁膜及び前記シリンダー層間膜を貫通して形成された第１シリンダーホールの内側面を覆うように配置されて第２シリンダーホールを形成する第１容量絶縁膜と、前記第２シリンダーホールの内側面に接する外側面を有する有底筒状の下部電極と、前記下部電極の内表面を覆い第３シリンダーホールを形成すると共に前記マスク絶縁膜の前記メモリセル領域に位置する部分の上面を覆う第２容量絶縁膜と、前記第２容量絶縁膜の表面を覆うと共に前記第３シリンダーホールを埋設する上部電極と、前記上部電極の上面を覆うように前記メモリセル領域全体に配置されるプレート電極と、前記プレート電極、前記上部電極、前記第２容量絶縁膜、前記マスク絶縁膜及び前記第２シリコン膜を貫通し、その一部が前記第１シリコン膜の内部に位置するように配置されたセルコンタクトプラグと、を含むことを特徴とする。

本発明のさらに他の形態に係る半導体装置は、半導体基板と、前記半導体基板上のメモリセル領域に配置されたシリコン膜からなるシリンダー層間膜と、前記シリンダー層間膜の周囲を囲むように前記半導体基板上に配置され、かつ前記シリンダー層間膜の上面に一致する上面を有する周辺埋設絶縁膜と、前記シリンダー層間膜上及び前記周辺埋設絶縁膜上に配置されるマスク絶縁膜と、前記マスク絶縁膜及び前記シリンダー層間膜を貫通して形成された第１シリンダーホールの内側面を覆うように配置されて第２シリンダーホールを形成する第１容量絶縁膜と、前記第２シリンダーホールの内側面に接する外側面を有する有底筒状の下部電極と、前記下部電極の内表面を覆い第３シリンダーホールを形成すると共に前記マスク絶縁膜の上面であって所定領域を除く前記メモリセル領域に位置する部分を覆う第２容量絶縁膜と、前記第２容量絶縁膜の表面を覆うと共に前記第３シリンダーホールを埋設する上部電極と、前記上部電極の上面を覆うように配置されるプレート電極と、前記プレート電極の上面に接続される第１セルコンタクトプラグと、前記所定領域において、前記マスク絶縁膜を貫通し、その一部が前記シリンダー層間膜の内部に位置するように配置された第２セルコンタクトプラグと、を含むことを特徴とする。

本発明の一実施の形態に係る半導体装置の製造方法は、半導体基板上のメモリセル領域にシリコン膜からなるシリンダー層間膜を形成する工程と、前記シリンダー層間膜の周囲を囲むように前記半導体基板上に周辺埋設絶縁膜を形成する工程と、前記周辺埋設絶縁膜の上面を前記シリンダー層間膜の上面に一致させる工程と、前記シリンダー層間膜の上面及び前記周辺埋設絶縁膜の上面にマスク絶縁膜を形成する工程と、前記マスク絶縁膜に開口を形成する工程と、前記開口が形成された前記マスク絶縁膜をマスクとして前記シリンダー層間膜をエッチングして第１シリンダーホールを形成する工程と、前記第１シリンダーホールの内側面を覆いかつ第２シリンダーホールを形成するように第１容量絶縁膜を形成する工程と、前記第２シリンダーの内側面及び底面を覆うように下部電極を形成する工程と、前記下部電極の内表面を覆いかつ第３シリンダーホールを形成するように第２容量絶縁膜を形成する工程と、前記第２容量絶縁膜の表面を覆いかつ前記第３シリンダーホールを埋設するように上部電極を形成する工程と、前記メモリセル領域に含まれるキャパシタ領域以外の領域に形成された前記上部電極、前記第２容量絶縁膜及び前記マスク絶縁膜を除去し、前記シリンダー層間膜の上面の一部を露出させる工程と、前記上部電極の上面を覆い、かつ露出した前記シリンダー層間膜の上面の一部に直接接触するようにプレート電極を形成する工程と、を含むことを特徴とする。

また、本発明の他の実施の形態に係る半導体装置の製造方法は、半導体基板上のメモリセル領域に第１シリコン膜及び第２シリコン膜の積層膜からなるシリンダー層間膜を形成する工程と、前記シリンダー層間膜の周囲を囲むように前記半導体基板上に周辺埋設絶縁膜を形成する工程と、前記周辺埋設絶縁膜の上面を前記シリンダー層間膜の上面に一致させる工程と、前記シリンダー層間膜上及び前記周辺埋設絶縁膜上にマスク絶縁膜を形成する工程と、前記マスク絶縁膜に開口を形成する工程と、前記開口が形成された前記マスク絶縁膜をマスクとして前記シリンダー層間膜をエッチングして第１シリンダーホールを形成する工程と、前記第１シリンダーホールの内側面を覆いかつ第２シリンダーホールを形成するように第１容量絶縁膜を形成する工程と、前記第２シリンダーホールの内側面及び底面を覆うように下部電極を形成する工程と、前記下部電極の内表面を覆い第３シリンダーホールを形成すると共に前記マスク絶縁膜の前記メモリセル領域に位置する部分の上面を覆うように第２容量絶縁膜を形成する工程と、前記第２容量絶縁膜の表面を覆うと共に前記第３シリンダーホールを埋設するように上部電極を形成する工程と、前記上部電極の上面を覆うようにプレート電極を形成する工程と、前記プレート電極、前記上部電極、前記第２容量絶縁膜、前記マスク絶縁膜及び前記第２シリコン膜を貫通し、前記第１シリコン膜の内部に達するセルコンタクトホールを形成する工程と、前記セルコンタクトホールを埋設するようにセルコンタクトプラグを形成する工程と、を含むことを特徴とする。

本発明のさらに他の実施の形態に係る半導体装置の製造方法は、半導体基板上のメモリセル領域にシリンダー層間膜を形成する工程と、前記シリンダー層間膜の周囲を囲むように前記半導体基板上に周辺埋設絶縁膜を形成する工程と、前記周辺埋設絶縁膜の上面を前記シリンダー層間膜の上面に一致させる工程と、前記シリンダー層間膜上及び前記周辺埋設絶縁膜上にマスク絶縁膜を形成する工程と、前記マスク絶縁膜に開口を形成する工程と、前記開口が形成された前記マスク絶縁膜をマスクとして前記シリンダー層間膜をエッチングして第１シリンダーホールを形成する工程と、前記第１シリンダーホールの内側面を覆いかつ第２シリンダーホールを形成するように第１容量絶縁膜を形成する工程と、前記第２シリンダーホールの内側面及び底面を覆うように下部電極を形成する工程と、前記下部電極の内表面を覆い第３シリンダーホールを形成すると共に前記マスク絶縁膜の上面を覆うように第２容量絶縁膜を形成する工程と、前記第２容量絶縁膜の表面を覆うと共に前記第３シリンダーホールを埋設するように上部電極を形成する工程と、前記上部電極の上面を覆うようにプレート電極を形成する工程と、前記メモリセル領域に含まれる特定領域を除いて前記メモリセル領域上に前記プレート電極、前記上部電極及び前記第２容量絶縁膜が残存するように、前記プレート電極、前記上部電極及び前記第２容量絶縁膜の一部を除去する工程と、上部層間絶縁膜を全面に形成する工程と、前記メモリセル領域の前記特定領域以外の領域において前記上部像間絶縁膜を貫通し前記プレート電極の一部を露出させる第１セルコンタクトホールと、前記メモリセル領域の前記特定領域において前記上部層間絶縁膜及び前記マスク絶縁膜を貫通しかつ前記シリンダー層間膜の内部に達する第２セルコンタクトホールとを同時に形成する工程と、前記第１セルコンタクトホールを埋設する第１セルコンタクトプラグと、前記第２セルコンタクトホールを埋設する第２セルコンタクトプラグとを形成する工程と、を含むことを特徴とする。

本発明によれば、深さ方向に傾斜した配線を用いることなくシリコン層間膜と上部電極とを電気的に接続した半導体装置及びその製造方法が得られる。これにより、信頼性の高い微細化された半導体装置を得ることができる。

本発明の第１の実施の形態に係る半導体装置の部分断面図である。本発明の第１の実施の形態に係る半導体装置のレイアウト平面図である。図１及び図２に示す半導体装置の製造方法を説明するための工程図であって、図２のＡ−Ａ’線断面に相当する部分を示す断面図である。図３の工程に続く工程を説明するための断面図である。図４の工程に続く工程を説明するための断面図である。図５の工程に続く工程を説明するための断面図である。図６の工程に続く工程を説明するための断面図である。図７の工程に続く工程を説明するための断面図である。図８の工程に続く工程を説明するための断面図である。図９の工程に続く工程を説明するための断面図である。図１０の工程に続く工程を説明するための断面図である。図１１の工程に続く工程を説明するための断面図である。本発明の第２の実施の形態に係る半導体装置の部分断面図である。本発明の第２の実施の形態に係る半導体装置のレイアウト平面図である。図１及び図２に示す半導体装置の製造方法を説明するための工程図であって、図１４のＡ−Ａ’線断面に相当する部分を示す断面図である。本発明の第３の実施の形態に係る半導体装置のレイアウト平面図である。図１６におけるＡ−Ａ’線断面図である。図１６におけるＢ−Ｂ’線断面図である。

以下、図面を参照して本発明の実施の形態に係る半導体装置及びその製造方法について詳細に説明する。なお、以下の説明では、上下又は高低を意味する用語はＺ軸方向に関して用いられる。また、用語「領域」は、Ｘ−Ｙ平面に関して用いられ、Ｚ軸方向に関して何ら限定するものではない。

（第１の実施の形態に係る半導体装置の構成）
まず、図１及び図２を参照して、本発明の第１の実施の形態に係る半導体装置である半導体記憶装置１００の構成について説明する。図示の半導体記憶装置１００は、ＤＲＡＭ（半導体チップ）であるが、本発明はＤＲＡＭに限らずそれ以外の半導体装置にも適用可能である。

図１は、半導体記憶装置１００の部分断面図である。図２は、半導体記憶装置１００の概略平面レイアウトを示す平面図である。なお、図１は、図２のＡ−Ａ’線に対応する部分の断面図である。

最初に、図１を参照する。半導体記憶装置１００は、例えばｐ型の単結晶シリコン基板からなる半導体基板１０を含む。半導体基板１０には、メモリセル領域ＭＡ及びその周囲を囲む周辺回路領域ＰＡが画定されている。なお、メモリセル領域ＭＡは、メモリマットと呼ばれることもある。

半導体基板１０のメモリセル領域ＭＡには、埋め込みゲート電極１１及び容量拡散層１１ａを含む複数のスイッチングトランジスタが配置される。また、メモリセル領域ＭＡには、図示しないビット線が配置される。半導体基板１０の周辺回路領域ＰＡにも図示しない周辺回路を構成する周辺トランジスタが配置される。

半導体基板１０上には、ビット線、周辺トランジスタ等を覆うように第１（下部）層間絶縁膜１２が配置される。第１層間絶縁膜１２には容量拡散層１１ａに接続する容量コンタクトプラグ１３が配置される。周辺回路領域ＰＡに位置する第１層間絶縁膜１２上には周辺配線１４が配置される。第１層間絶縁膜１２上には、周辺配線１４を覆うようにシリコン窒化膜（ＳｉＮ膜）からなる第１（下部）ストッパー膜１５が配置される。

メモリセル領域ＭＡに位置する第１ストッパー膜１５上には不純物含有多結晶シリコン膜からなるシリンダー層間膜１６が配置される。含有不純物にはｎ型不純物となるリン（Ｐ）やｐ型不純物となるボロン（Ｂ）などを用いることができる。いずれの場合も不純物濃度は１Ｅ２０〜１Ｅ２１（ａｔｏｍｓ／ｃｍ^３）とすることができる。

後に製造方法の説明で述べるように、この不純物含有多結晶シリコン膜は、不純物含有非晶質シリコン膜として成膜した後、熱処理によって不純物含有多結晶シリコン膜に変換したシリコン膜であることが好ましい。そのような方法で得られる不純物含有多結晶シリコン膜は、多結晶状態で成膜したシリコン膜より低い比抵抗を示す。後述のように、シリンダー層間膜１６は第１キャパシタを構成する第１上部電極として機能させる。それゆえ、シリンダー層間膜１６は低抵抗であることが望ましい。

シリンダー層間膜１６は、上面１６ｕを有すると共にメモリセル領域ＭＡを区画するメモリセル領域端部４０Ａとなる側面を有している。周辺回路領域ＰＡに位置する第１ストッパー膜１５の上面には、シリンダー層間膜１６の上面１６ｕとＺ方向（半導体基板１０の上面に垂直な方向）の高さが等しい上面１８ｕを有する周辺埋設絶縁膜１８が配置される。周辺埋設絶縁膜１８はシリコン酸化膜で構成することができる。

シリンダー層間膜１６上には、一部の領域を除いてシリコン酸化膜（ＳｉＯ膜）からなるマスク絶縁膜１９が配置される。マスク絶縁膜１９はキャパシタ領域４１を区画するキャパシタ領域端部４１Ａとなる側面を有している。図１に示すように、キャパシタ領域端部４１Ａはメモリセル領域端部４０ＡからＸ方向に後退した位置に配置される。したがって、キャパシタ領域端部４１Ａとメモリセル領域端部４０Ａの間にはシリンダー層間膜１６の上面１６ｕが露出する領域が存在する。この領域をコンタクト領域ＣＡと称する。コンタクト領域ＣＡのＸ方向の幅は、例えば１００ｎｍとする。

マスク絶縁膜１９、シリンダー層間膜１６及び第１ストッパー膜１５を貫通して容量コンタクトプラグ１３の上面を露出させる（第１）シリンダーホール２０が配置される。シリンダーホール２０の直径は例えば６０ｎｍとする。

シリンダーホール２０の内側面には第１容量絶縁膜２１が配置される。第１容量絶縁膜２１は、酸化ジルコニウム膜（ＺｒＯ膜）及び酸化アルミニウム膜（ＡｌＯ膜）を含んで構成されるが、これに限るものではない。第１容量絶縁膜２１の厚さは例えば７ｎｍとする。

第１容量絶縁膜２１の表面を覆い容量コンタクトプラグ１３の上面に接続する王冠（クラウン）形状の下部電極２２が配置される。換言すると、第１容量絶縁膜２１により形成される新たな（第２）シリンダーホールの内側面に接する外側面を有する有底筒状の下部電極２２が、容量コンタクトプラグ１３の上面に接するように配置される。下部電極２２は例えば窒化チタン（ＴｉＮ）などの金属膜で構成される。下部電極２２の厚さは例えば８ｎｍとする。

下部電極２２の内表面（内側面及び底面）を覆うように第２容量絶縁膜２３が配置される。第２容量絶縁膜２３は、また、下部電極２２の上面、第１容量絶縁膜２１の上面及びマスク絶縁膜１９の上面をも覆う。第２容量絶縁膜２３の厚さは例えば７ｎｍとする。第２容量絶縁膜２３は第１容量絶縁膜２１と同じ構成でも良いが、異なっていても良い。

さらに、第２容量絶縁膜２３の表面を覆い、第２容量絶縁膜により形成される新たな（第３）シリンダーホールを埋設するように上部電極２４が配置される。上部電極２４は例えば窒化チタンなどの金属膜で構成される。第２容量絶縁膜２３及び上部電極２４の各々の端部はマスク絶縁膜１９の端部と同様に、キャパシタ領域端部４１Ａの位置に一致している。

上部電極２４の上面２４ｕに接して上部電極２４を覆うようにプレート電極２５及び第２（上部）ストッパー膜２５Ａが配置される。プレート電極２５は、コンタクト領域ＣＡにおいてシリンダー層間膜１６の上面１６ｕに直接接触（接続）する構成を有する。すなわち、シリンダー層間膜１６はプレート電極２５を介して上部電極２４と電気的に接続される構成となっている。プレート電極２５は、チタンシリサイド膜（ＴｉＳｉ膜）、ＴｉＮ膜、Ｗ膜が順次積層された構成を有する。

第２ストッパー膜２５Ａ及び周辺埋設絶縁膜１８の上面１８ｕを覆うように第２（上部）層間絶縁膜２５Ｂが配置される。第２層間絶縁膜２５Ｂを貫通しプレート電極２５の上面２５ｕを露出させるセルコンタクトホール２６ａが配置される。セルコンタクトホール２６ａ内にはプレート電極２５の上面２５ｕに接続するセルコンタクトプラグ２７が配置される。さらに、第２層間絶縁膜２５Ｂの上面に、セルコンタクトプラグ２７の上面に接続するセル上層配線２９が配置される。

周辺回路領域ＰＡには、第２層間絶縁膜２５Ｂ、周辺埋設絶縁膜１８及び第１ストッパー膜１５を貫通して周辺配線１４を露出させる周辺コンタクトホール２６ｂが配置される。周辺コンタクトホール２６ｂ内には周辺配線１４の上面に接続する周辺コンタクトプラグ２８が配置される。さらに、第２層間絶縁膜２５Ｂの上面に、周辺コンタクトプラグ２８の上面に接続する周辺上層配線３０が配置される。

以上の構成に加え、図示しない、さらに上層の配線及び層間絶縁膜をさらに積層してＤＲＡＭからなる半導体記憶装置が構成される。

次に、図２を参照する。半導体記憶装置１００は矩形の半導体チップ５０として構成される。半導体チップ５０は、複数のメモリセルが配置されるメモリセル領域ＭＡと、メモリセルを駆動するための周辺回路が配置される周辺回路領域ＰＡを有している。

メモリセル領域ＭＡは、矩形のメモリセル領域端部４０Ａを有する。メモリセル領域端部４０Ａに接してメモリセル領域ＭＡを囲む周辺回路領域ＰＡが配置される。さらに、メモリセル領域ＭＡは、複数のキャパシタ（２４Ａ、２４Ｂ）が規則的に配置される矩形の領域であってキャパシタ領域端部４１Ａを有するキャパシタ領域４１と、キャパシタ領域端部４１Ａに接してキャパシタ領域４１を囲むコンタクト領域ＣＡと、で構成される。キャパシタ領域４１は、メモリセル領域ＭＡの中央部に配置され、コンタクト領域ＣＡはその周辺部に配置される。

コンタクト領域ＣＡは、メモリセル領域端部４０Ａとキャパシタ領域端部４１Ａとに挟まれる矩形の帯状領域である。上部電極２４はキャパシタ領域４１の全体に配置され、プレート電極２５は上部電極２４を覆うようにメモリセル領域ＭＡの全体に配置される。したがって、プレート電極２５は、キャパシタ領域４１の全体で上部電極２４と接続されると共に、コンタクト領域ＣＡの全領域でシリンダー層間膜１６と接続される構成となる。

コンタクト領域ＣＡのプレート電極２５上には、Ｙ方向に沿って配列される複数のセルコンタクトプラグ２７が配置されている。また、これらのセルコンタクトプラグ２７の上面に接続されるセル上層配線２９がＹ方向に延在して配置されている。しかしながら、セルコンタクトプラグ２７はプレート電極２５の上面２５ｕに接続されていればよく、コンタクト領域ＣＡの上方に限らず、メモリセル領域ＭＡ内の任意の位置に配置してもよい。

上記のように、本実施の形態に係る半導体記憶装置１００は、シリンダー層間膜（第１上部電極）１６と第１容量絶縁膜２１と下部電極２２とからなる第１キャパシタ２４Ａと、下部電極２２と第２容量絶縁膜２３と上部電極（第２上部電極）２４からなる第２キャパシタ２４Ｂと、を有する構成となっている。すなわち、半導体記憶装置１００に含まれるキャパシタは、下部電極２２の外側面側に配置される第１キャパシタ２４Ａと内面側に形成される第２キャパシタ２４Ｂを有するクラウン構造となっている。そして、このキャパシタは、２つの上部電極（シリンダー層間膜１６、上部電極２４）がプレート電極２５を介して互いに電気的に接続される構成となっている。

以上説明したように、本実施の形態に係る半導体記憶装置１００は、以下の構成を有している。即ち、半導体記憶装置は、半導体基板１０を有する。半導体基板１０上のメモリセル領域ＭＡには、シリコン膜からなるシリンダー層間膜１６が配置されている。また、半導体基板１０上には、シリンダー層間膜１６の周囲を囲むように周辺埋設絶縁膜１８が配置されている。周辺埋設絶縁膜１８の上面１８ｕは、シリンダー層間膜１６の上面１６ｕに高さ方向（Ｚ軸方向）に関して一致している。シリンダー層間膜１６の上面１６ｕの一部領域（コンタクト領域ＣＡ）を除く領域には、マスク絶縁膜１９が配置されている。マスク絶縁膜１９及びシリンダー層間膜１６を貫通して形成された（第１）シリンダーホール２０の内側面を覆うように第１容量絶縁膜２１が配置され、それによって、第２シリンダーホールが形成される。半導体記憶装置１００は、また、第２シリンダーホールの内側面に接する外側面を有する有底筒状の下部電極２２を有する。下部電極２２の内表面を覆う第２容量絶縁膜２３が配置され、第３シリンダーホールが形成される。第２容量絶縁膜２３の表面を覆うと共に第３シリンダーホールを埋設する上部電極２４が配置される。上部電極２４の上面を覆うようにメモリセル領域ＭＡ全体にプレート電極２５が配置される。プレート電極は、シリンダー層間膜１６の上面の一部領域に直接接触している。

上記の構成により上部電極２４とシリンダー層間膜１６とは、リソグラフィを必要とする配線やコンタクトプラグを介さずに相互接続される。そのため、配線形成に起因する断線やショートなどの問題は発生しない。よって、信頼性の高いクラウン構造のキャパシタを得ることができる。また、上記構成は、シリンダー層間膜１６とプレート電極２５の接続及び上部電極２４とプレート電極２５の接続にコンタクトプラグを用いていない。具体的には、プレート電極２５が、シリンダー層間膜１６の上面１６ｕのコンタクト領域ＣＡ内に位置する部分全体と、上部電極２４の上面２４ｕの全体と、に直接接触する構成となっている。それゆえ、接触面積を増大でき接触抵抗を低減できる。したがって、上記構成は、半導体記憶装置の高速動作に寄与できる。

また、上記構成によれば、メモリセル領域ＭＡ内においてシリンダー層間膜１６とプレート電極２５との接続を実現できる。これにより、周辺回路領域ＰＡへ延びる配線が不要となり、装置の小型化が実現できる。

（第１の実施の形態に係る半導体記憶装置の製造方法）
次に、半導体記憶装置１００の製造方法について、図３〜図１１を参照し、さらに図１及び図２を参照して説明する。

まず、図３を参照する。ｐ型のシリコン単結晶からなる半導体基板１０の表面側に、周知の方法により、図示しないｎウェル、ｐウェル、素子分離領域を形成する。次に、メモリセル領域ＭＡに位置する半導体基板１０内にメモリセルを構成するスイッチングトランジスタを形成する。スイッチングトランジスタは埋め込みゲート電極１１及び埋め込みゲート電極１１に隣接する容量拡散層１１ａを含んで構成される。次に、メモリセル領域ＭＡに図示しないビット線を形成し、周辺回路領域ＰＡに周辺回路用のトランジスタを形成する。その後、ビット線及び周辺回路用のトランジスタを第１層間絶縁膜１２で覆い、ＣＭＰ（Chemical Mechanical Polishing）法により第１層間絶縁膜１２の上面を平坦化する。次に、第１層間絶縁膜１２内に容量拡散層１１ａに接続する容量コンタクトプラグ１３を形成する。次に、周辺回路領域ＰＡの第１層間絶縁膜１２上に周辺配線１４を形成する。次に、シリコン窒化膜からなる第１ストッパー膜１５をＣＶＤ（Chemical Vapor Deposition）法により形成する。

次に、図４を参照する。第１ストッパー膜１５上に、厚さ６００ｎｍのリン含有非晶質シリコン膜からなる第１シリンダー層間膜１６ａをプラズマＣＶＤ法により成膜する。原料ガスには例えばモノシラン（ＳｉＨ_４）とホスフィン（ＰＨ_３）を用いることができる。成膜温度は４００〜４５０℃の範囲とする。成膜された膜中の不純物濃度は、１Ｅ２０〜１Ｅ２１（ａｔｏｍｓ／ｃｍ^３）となるようにモノシランとホスフィンの供給量を制御する。上記温度条件のプラズマＣＶＤ法で成膜されたシリコン膜は非晶質となる。

次に、第１シリンダー層間膜１６ａ上に、厚さ３００ｎｍの不純物を含有しない非晶質シリコン膜からなる第２シリンダー層間膜１６ｂを熱ＣＶＤ法により成膜する。熱ＣＶＤ法は、反応エネルギーにプラズマを用いず、熱のみを用いる方法である。熱ＣＶＤ法は、一般的にＬＰ（Low Pressure）ＣＶＤ法と呼ばれている。半導体基板が載置台に載置された定温の電気炉体に原料ガスを供給し、熱反応により半導体基板上に所望の成膜を行う。本実施の形態の場合、原料ガスにモノシランを用い、成膜温度は５１０〜５３５℃の範囲、例えば５３０℃とする。５３５℃を超えると成膜された膜中に結晶核が含まれるようになり、シリンダーホールのドライエッチング加工を阻害する原因となる。本工程により、第１シリンダー層間膜１６ａと第２シリンダー層間膜１６ｂとからなるシリンダー層間膜１６が形成される。

次に、メモリセル領域ＭＡのシリンダー層間膜１６（第２シリンダー層間膜１６ｂ）の上面を覆う図示しないマスク膜を形成する。形成したマスク膜をマスクとする異方性ドライエッチングを行い、周辺回路領域ＰＡに上面が露出するシリンダー層間膜１６を選択的に除去する。このエッチングには塩素含有プラズマを用いる。これにより、周辺回路領域ＰＡには第１ストッパー膜１５の上面が露出する。次に、マスク膜を選択的に除去する。

次に、図５を参照する。厚さが例えば１１００ｎｍのシリコン酸化膜を例えばＨＤＰ（High Density Plasma）ＣＶＤ法により全面に成膜する。次に、ＣＭＰ法を用いて、シリンダー層間膜１６上に成膜されたシリコン酸化膜を除去する。これにより、周辺回路領域ＰＡには、シリコン酸化膜からなる周辺埋設絶縁膜１８が形成される。周辺埋設絶縁膜１８は、シリンダー層間膜１６の上面１６ｕとＺ方向の高さが同じ上面１８ｕを有する。また、メモリセル領域ＭＡを区画するメモリセル領域端部４０Ａは、周辺埋設絶縁膜１８で囲まれた状態となる。なお、膜厚１１００ｎｍのシリコン酸化膜を全面に形成すると、メモリセル領域ＭＡ上にはシリコン酸化膜が突き出して形成されるため、周辺回路領域ＰＡの上方には凹部が発生する。この状態でＣＭＰを実施すると、広い面積を有する凹部ではディッシングというＣＭＰ特有の問題が生じる場合がある。これを回避するためには、この凹部に犠牲酸化シリコン膜を形成し、全体を疑似平坦化した後でＣＭＰを実施することが好ましい。

次に、シリンダー層間膜１６の上面１６ｕ及び周辺埋設絶縁膜１８の上面１８ｕに、厚さ１５０ｎｍのシリコン酸化膜からなるマスク絶縁膜１９をプラズマＣＶＤ法により成膜する。次に、リソグラフィと異方性ドライエッチング法によりマスク絶縁膜１９にマスク開口１９Ａを形成する。マスク開口１９Ａは、マスク１９の側面１９ａにより規定され、平面視において円形となるパターンで形成される。マスク開口１９Ａの直径は６０ｎｍとする。マスク開口１９Ａ内にはシリンダー層間膜１６の上面１６ｕが露出する。

次に、図６を参照する。マスク開口１９Ａの形成工程に連続して、上面１６ｕが露出するシリンダー層間膜１６と第１ストッパー膜１５とを異方性ドライエッチングし、（第１）シリンダーホール２０を形成する。シリンダー層間膜１６のエッチングには塩素含有プラズマを用い、第１ストッパー膜１５のエッチングにはフッ素含有プラズマを用いる。この段階でマスク絶縁膜１９の残存膜厚が１００ｎｍとなるように、マスク絶縁膜１９の成膜膜厚を予め調整しておく。これにより、シリンダーホール２０の深さは約１０００ｎｍとなる。

アスペクトの高いシリンダーホールの形成の際には、種々の問題が発生することが知られている。以下、そのような問題に対する本実施の形態における対処法について説明する。

第１の問題は、シリンダーホールがボーイングすることである。すなわち、シリンダーホールが局所的に横方向に拡幅してしまう現象が生じる。これにより、隣接シリンダーホール間が狭くなり隣接する下部電極間が短絡しやすくなる。このボーイングは、開口上端からシリンダーホールの深さの１／４程度下方の位置に発生しやすいことが発明者の検討結果により明らかとなっている。本実施の形態では、この問題に対処するために、ボーイング発生位置に相当する深さ領域に不純物を含有しないシリコン膜からなる第２シリンダー層間膜１６ｂを形成している。不純物非含有シリコン膜は、不純物含有シリコン膜に比べてエッチング速度が遅い。本実施の形態ではボーイングが発生しやすい領域に不純物を含有しないシリコン膜（第２シリンダー層間膜１６ｂ）を配置してボーイングの発生を抑制している。

第２の問題は、ボーイングの発生が抑制されたとしても、シリンダーホールの深さが深くなるのにしたがって直径が小さくなることである。この問題は、シリンダーホールの内面積を減少させる。その結果、得られるキャパシタの容量が小さくなり、半導体記憶装置の動作マージンを縮小する。本実施の形態では、この問題に対処するために、第１シリンダー層間膜１６ａを不純物含有シリコン膜で形成し、第２シリンダー層間膜１６ｂを不純物非含有シリコン膜で形成している。この組み合わせでは、同じウェットエッチング液を用いた場合、不純物含有シリコン膜のエッチング速度が不純物非含有シリコン膜のそれに比べて速くなる。すなわち、直径が小さくなるシリンダーホール２０の深い部分をエッチング速度の速い第１シリンダー層間膜１６ａで形成し、浅い部分をエッチング速度の遅い第２シリンダー層間膜１６ｂで形成している。この構成により、シリンダーホール２０を形成した後、ウェットエッチングを施すことにより第１シリンダー層間膜１６ａを選択的に拡幅することができる。つまり、シリンダーホールの径が深さ方向に沿って減少する量を低減することができる。

第３の問題は、シリンダー層間膜を多結晶シリコン膜で形成すると、加工精度が低下することである。成膜段階で多結晶状態となっているシリコン膜は、結晶粒の集合体となっている。すなわち、多結晶シリコン膜は粒界を伴って形成されている。この粒界部分は結晶部分に比べてエッチング速度が速くなる。このため、多結晶シリコン膜にシリンダーホールを形成するとその側面は微細な凹凸面で形成されることとなる。凹凸面は容量絶縁膜の絶縁性能を低下させ、リーク電流を増加させる。その結果、半導体記憶装置の信頼性が低下する。本実施の形態では、この問題に対処するために第１シリンダー層間膜１６ａ及び第２シリンダー層間膜１６ｂを共に非晶質シリコン膜で形成している。非晶質シリコン膜には粒界が存在しないので、シリンダーホール２０の側面における微細な凹凸の発生を回避することができる。即ち、高い精度でシリンダー層間膜の加工が可能である。

再び、図６を参照する。シリンダーホール２０を形成すると、第１シリンダー層間膜１６ａの側面１６ａａ、第２シリンダー層間膜１６ｂの側面１６ｂａ、マスク絶縁膜１９の側面１９ａが露出する。この段階では、シリンダーホール２０の第１シリンダー層間膜１６ａに形成された部分の直径が他の部分の直径よりも小さくなっている。次に、アンモニア水を用いるウェットエッチングにより、第１シリンダー層間膜１６ａの側面１６ａａをエッチングして拡幅する。前述のように、エッチング速度は、第２シリンダー層間膜１６ｂに比べ第１シリンダー層間膜１６ａの方が速い。エッチング時間を短く設定することで、実質的に第１シリンダー層間膜１６ａを選択的にエッチングすることができる。なお、このエッチングによるシリンダーホール２０の拡幅量は数ｎｍと極めて小さいので図には示していない。

次に、図７を参照する。斜めイオン注入法により、厚さ３００ｎｍの第２シリンダー層間膜１６ｂの全体にリンを導入する。導入されたリンの濃度が第１シリンダー層間膜と同じとなるように注入条件を調整する。これにより、シリンダー層間膜１６の全体にわたって不純物が導入された状態となる。斜めイオン注入法を用いているので、半導体基板１０内に形成されている容量拡散層１１ａへはイオンが注入されない。容量拡散層１１ａに過剰な不純物が注入されると半導体記憶装置の性能に悪影響を与えるので、容量拡散層１１ａへのイオン注入は回避する必要がある。

次に、１０００℃、１０秒の不純物活性化熱処理を施し、非晶質シリコン膜であるシリンダー層間膜１６を多結晶シリコン膜に変換すると共に不純物を活性化させる。これにより、シリンダー層間膜１６全体が導体となり第１上部電極として機能可能になる。

次に、図８を参照する。シリンダーホール２０の内面を含む全面に厚さ７ｎｍの第１容量絶縁膜２１を周知のＡＬＤ（Atomic Layer Deposition）法により成膜する。これによりシリンダーホール２０内に新たな（第２）シリンダーホールが形成される。第１容量絶縁膜２１は酸化ジルコニウム膜、酸化アルミニウム膜及び酸化チタン膜で構成されるが、これに限るものではない。

次に、第１容量絶縁膜２１の保護膜になると共に下部電極２２の一部となる厚さ３ｎｍの第１ＴｉＮ膜２２ａをＡＬＤ法により全面に成膜する。これにより、第２シリンダーホール内に新たなシリンダーホール２０ａが形成される。

次に、塩素含有プラズマを用いる異方性ドライエッチング法により、マスク絶縁膜１９の上面及びシリンダーホール２０ａの底面に成膜されている第１ＴｉＮ膜２２ａ及び第１容量絶縁膜２１を除去する。これによりシリンダーホール２０ａの底面に容量コンタクトプラグ１３の上面が露出する。第１容量絶縁膜２１は、マスク絶縁膜１９の側面１９ａ及びシリンダー層間膜１６の側面１６ｂａ，１６ａａを覆うように残留する。また、下部電極の一部となる第１ＴｉＮ膜２２ａは、第１容量絶縁膜２１の表面（第２シリンダーホールの内側面）を覆うように残留する。

ここで、第１ＴｉＮ膜２２ａを形成することなしに第１容量絶縁膜２１の異方性ドライエッチングを行ったとすると、シリンダーホール２０の側面に形成された第１容量絶縁膜２１も異方性ドライエッチングの雰囲気に曝される。その結果、シリンダーホール２０の側面に形成された第１容量絶縁膜２１はダメージを受ける。そして、最終的に第１容量絶縁膜２１のリーク電流が増大し、第１容量絶縁膜２１はキャパシタの容量絶縁膜として機能しなくなってしまう。そこで、本実施の形態では第１容量絶縁膜２１を第１ＴｉＮ膜２２ａで保護した状態で異方性ドライエッチングを実施する。これによりリーク電流の増大を回避することができる。第１容量絶縁膜２１はシリンダー層間膜１６と下部電極とを絶縁分離する機能を有すると共に第１キャパシタの容量絶縁膜として機能する。

次に、図９を参照する。シリンダーホール２０ａの内面を含む全面に、厚さ７ｎｍの第２ＴｉＮ膜をＡＬＤ法により成膜する。次に、塩素含有プラズマを用いる異方性ドライエッチング法によりマスク絶縁膜１９の上面に形成されている第２ＴｉＮ膜を除去する。このエッチングでは、異方性を発現するバイアス電圧条件を小さくし、異方性を弱めた条件でエッチングする。これにより、シリンダーホール２０ａの底面に形成された第２ＴｉＮ膜は除去されずに残存する。残存する第１ＴｉＮ膜と残存する第２ＴｉＮ膜とで下部電極が構成される。換言すると、下部電極２２は、シリンダーホール２０ａの底面に形成され容量コンタクトプラグ１３に接続する第２ＴｉＮ膜と、シリンダーホール２０ａの側面に形成され第１ＴｉＮ膜２２ａと合体した第２ＴｉＮ膜と、で構成される。下部電極２２は、各々のシリンダーホール２０内に独立して存在する。この段階で、シリンダー層間膜（第１上部電極）１６と、第１容量絶縁膜２１と、下部電極２２と、からなる第１キャパシタ２４Ａが形成される。シリンダー層間膜１６は全ての第１キャパシタ２４Ａに共有される構成となる。

次に、図１０を参照する。下部電極２２の表面（内表面及び上面）を含む全面に厚さ７ｎｍの第２容量絶縁膜２３を形成する。これによりシリンダーホール２０ａ内に新たな（第３）シリンダーホールが形成される。第２容量絶縁膜２３は、第１容量絶縁膜２１と同様に形成することができる。

次に、第２容量絶縁膜２３の表面を覆い、第３シリンダーホールを埋設する厚さ１０ｎｍの上部電極２４をＡＬＤ法により形成する。上部電極２４は、下部電極２２と同様にＴｉＮ膜で形成することができる。この段階で、下部電極２２、第２容量絶縁膜２３、上部電極２４からなる第２キャパシタ２４Ｂが形成される。上部電極２４は全ての第２キャパシタ２４Ｂに共有される構成となる。

次に、図１１を参照する。図２に示したキャパシタ領域４１を覆う図示しないキャパシタ領域マスク膜を形成する。次に、キャパシタ領域マスク膜をマスクとする異方性ドライエッチング法により、上面が露出している上部電極２４、第２容量絶縁膜２３及びマスク絶縁膜１９を順次エッチングする。これにより、周辺埋設絶縁膜１８の上面１８ｕとシリンダー層間膜１６の一部の上面１６ｕとが露出する。シリンダー層間膜１６の上面１６ｕが露出した領域がコンタクト領域ＣＡを規定する。コンタクト領域ＣＡは図２に示したように、メモリセル領域端部４０Ａに沿って、キャパシタ領域４１の外周を囲んで形成される帯状の領域となる。次に、キャパシタ領域マスク膜を除去する。

次に、図１２を参照する。全面にプレート電極２５及び第２ストッパー膜２５Ａを形成する。プレート電極２５は、シリサイド層と、バリヤ層と、低抵抗層の三層構造とすることができる。例えば、チタンシリサイド（ＴｉＳｉ）膜、ＴｉＮ膜、Ｗ膜を順次スパッタ法で成膜することによりプレート電極２５を形成することができる。この場合、ＴｉＮ膜からなる上部電極２４の上面２４ｕ、コンタクト領域ＣＡに位置する多結晶シリコン膜からなるシリンダー層間膜１６の上面１６ｕ及び周辺埋設絶縁膜１８の上面１８ｕのいずれにも、ＴｉＳｉ膜、ＴｉＮ膜、Ｗ膜からなる３層膜が形成される。なお、シリサイド膜にはＴｉＳｉ膜に限らずコバルトシリサイド（ＣｏＳｉ）膜やニッケルシリサイド（ＮｉＳｉ）膜を用いても良い。また、シリサイド膜は、Ｔｉ、Ｃｏ、Ｎｉなどの金属原子層をスパッタ法により成膜した後、熱処理によりシリサイド化する方法を用いて形成しても良い。この場合、金属原子層とシリコンとの反応によってシリサイド膜が形成されるので、コンタクト領域ＣＡに位置するシリコン膜からなるシリンダー層間膜１６の上面にのみシリサイド膜が形成される。その他の領域に形成された金属原子層はシリサイド膜を形成しないので熱処理後に除去する。

第２ストッパー膜２５Ａは、例えばシリコン窒化膜である。プラズマＣＶＤ法を用いてプレート電極２５の全面にシリコン窒化膜を形成し、第２ストッパー膜２５Ａとする。

上記のように、コンタクト領域ＣＡのシリンダー層間膜１６の上面１６ｕにはシリサイド層と、バリヤ膜となるＴｉＮ膜と、低抵抗のＷ膜が形成される。これにより、コンタクト領域ＣＡにおけるシリンダー層間膜１６との接触抵抗を低減すると共に電極自体の抵抗が低減されたプレート電極２５を形成することができる。

次に、リソグラフィと異方性ドライエッチング法により、メモリセル領域ＭＡを覆うマスク膜を形成した後、周辺埋設絶縁膜１８上に形成されている第２ストッパー膜２５Ａ及びプレート電極２５を除去する。これにより、メモリセル領域ＭＡ内に第２ストッパー膜２５Ａ及びプレート電極２５が形成される。次に、マスク膜を除去する。

上記のように、プレート電極２５を形成することにより、第１キャパシタ２４Ａを構成する第１上部電極（シリンダー層間膜１６）と第２キャパシタ２４Ｂを構成する第２上部電極（上部電極２４）とが接続される。本実施の形態では、各々の電極を接続するためのコンタクトプラグや配線を必要としない。したがって、コンタクトプラグや配線を用いることなく各々の上部電極を接続できるので配線の断線やショートに起因する不都合を回避できる。

次に、再び図１及び図２を参照する。第２ストッパー膜２５Ａ及び周辺埋設絶縁膜１８を覆うように全面にシリコン酸化膜からなる第２層間絶縁膜２５Ｂを形成する。次に、ＣＭＰ法により第２層間絶縁膜２５Ｂの表面を平坦化する。次に、リソグラフィと異方性ドライエッチング法により、第２層間絶縁膜２５Ｂと第２ストッパー膜２５Ａとを貫通するセルコンタクトホール２６ａをコンタクト領域ＣＡに形成する。これによりプレート電極２５の上面２５ｕが露出する。同様に、第２層間絶縁膜２５Ｂと第１ストッパー膜１５とを貫通する周辺コンタクトホール２６ｂを周辺配線１４上に形成する。これにより周辺配線１４の上面が露出する。シリコン酸化膜からなる第２層間絶縁膜２５Ｂの異方性ドライエッチングにはフッ素含有プラズマを用いる。この場合、プレート電極２５を構成するＷ膜もエッチングされるが、本実施の形態では第１ストッパー膜１５、第２ストッパー膜２５Ａを各々のＷ膜の上面に形成しているので、エッチング条件の調整により各々のＷ膜が過剰にエッチングされることを回避できる。

次に、周知のＣＶＤ法により、セルコンタクトホール２６ａ及び周辺コンタクトホール２６ｂを埋設するように、全面にＷ膜を形成する。その後、ＣＭＰ法により第２層間絶縁膜２５Ｂ上に形成されたＷ膜を除去する。これによりセルコンタクトプラグ２７及び周辺コンタクトプラグ２８が形成される。次に、スパッタ法により金属膜を成膜した後、リソグラフィと異方性ドライエッチング法によりセル上層配線２９及び周辺上層配線３０を形成する。セル上層配線２９は、複数のセルコンタクトプラグ２７の上面に接触するように、周辺上層配線３０は、複数の周辺コンタクトプラグ２８の上面に接触するように形成される。これにより、図２に示すように、複数のセルコンタクトプラグ２７はセル上層配線２９により相互に接続される。また、複数の周辺コンタクトプラグ２８は周辺上層配線３０により相互に接続される。

その後、図示しないさらに上層の配線や層間絶縁膜を積層して半導体記憶装置１００が完成する。

本実施の形態では、セルコンタクトプラグ２７を各々分離された個別のセルコンタクトホール２６ａ内に形成しているが、これに限るものではない。セルコンタクトプラグ２７に代えて、連続する溝を埋設するライン状のコンタクトプラグとすることもできる。ライン状コンタクトプラグではプレート電極２５との接触面積を拡大できるので接触抵抗を個別に形成されたセルコンタクトプラグ２７の場合よりも低減できる。前述のようにセルコンタクトプラグ２７はメモリセル領域内であれば、配置位置の制限はない。

また、本実施の形態では、シリンダー層間膜１６をリン含有シリコン膜で構成する例について説明したが、ボロン含有シリコン膜とすることもできる。この場合は、原料ガスとしてモノシランに加えジボラン（Ｂ_２Ｈ_６）もしくは３塩化ホウ素（ＢＣｌ_３）を用い、成膜温度を３５０から４００℃の範囲とする条件のＣＶＤ法により形成することができる。

（第２の実施の形態）
以下、第２の実施の形態に係る半導体記憶装置２００の構成について、図１３及び図１４を参照して説明する。本実施の形態が第１の実施の形態と異なる点は、シリンダー層間膜１６を構成する第２シリンダー層間膜１６ｂを不純物非含有シリコン膜のまま残存させることにある。これに伴って、第１キャパシタ２４Ａを構成する第１上部電極（シリンダー層間膜１６）と第２キャパシタ２４Ｂを構成する第２上部電極（上部電極２４）との接続方式が一つのコンタクトプラグを介して上下方向に接続される構成となる点も異なっている。以下、第１の実施の形態と重複する説明は割愛し、異なる構成について説明する。

図１３及び図１４を参照する。メモリセル領域ＭＡの第１ストッパー膜１５上に第１シリンダー層間膜１６ａと第２シリンダー層間膜１６ｂが配置される。第１シリンダー層間膜１６ａは、不純物としてリンを含有する多結晶シリコン膜で構成され導体として機能する。第２シリンダー層間膜１６ｂは、不純物を含有しない多結晶シリコン膜１６ｂｂと、不純物としてリンを含有する多結晶シリコン膜１６ｂｃと、で構成される。リンの濃度はいずれの場合も第１実施の形態と同じである。不純物を含有しない多結晶シリコン膜１６ｂｂは導体ではないため第１上部電極として機能しない。リン含有多結晶シリコン膜１６ｂｃは、シリンダーホール２０を構成する側面１６ｂａ（図６参照）に接して配置される。すなわち、リン含有多結晶シリコン膜１６ｂｃは、側面１６ｂａに沿ってＺ方向に延在し第１シリンダー層間膜１６ａの上面に接続される側面導体１６ｂｃとなる。したがって、本実施の形態において、第１キャパシタ２４Ａの第１上部電極１６は、第１シリンダー層間膜１６ａと、第２シリンダー層間膜１６ｂの一部となる側面導体１６ｂｃと、で構成される。

本実施の形態では、マスク絶縁膜１９が周辺埋設絶縁膜１８上にも残存する構成となる。したがって、キャパシタ領域４１を区画するキャパシタ領域端部４１Ａとなるマスク絶縁膜１９の側面が存在しない。そこで本実施の形態では、メモリセル領域ＭＡの中央部に所定サイズのキャパシタ領域４１を画定し、そのキャパシタ領域４１とメモリセル領域端部４０Ａの間に位置する領域をコンタクト領域ＣＡとする。

第２容量絶縁膜２３、上部電極２４、プレート電極２５は、メモリセル領域ＭＡに位置するマスク絶縁膜１９上に配置される。したがって、第２容量絶縁膜２３、上部電極２４、プレート電極２５は、いずれもメモリセル領域端部４０Ａに一致する同一の端部を有している。キャパシタ領域４１とメモリセル領域端部４０Ａの間に位置するコンタクト領域ＣＡにセルコンタクトプラグ２７が配置される。

セルコンタクトプラグ２７は、第２層間絶縁膜２５Ｂ、プレート電極２５、上部電極２４、第２容量絶縁膜２３、マスク絶縁膜１９、不純物非含有多結晶シリコン膜からなる第２シリンダー層間膜１６ｂを貫通し、その一部が第１シリンダー層間膜１６ａの内部に位置するように配置される。つまり、セルコンタクトプラグ２７の底面２７ａは、第１シリンダー層間膜１６ａの上面よりも低い位置にある。第２シリンダー層間膜１６ｂは導体ではないので電気的な接続を確保できない。したがって、導体であり上部電極として機能する第１シリンダー層間膜１６ａまでセルコンタクトプラグ２７を配置する必要がある。これにより、第２キャパシタ２４Ｂの第２上部電極（上部電極２４）と第１キャパシタ２４Ａの第１上部電極（第１シリンダー層間膜１６ａ）とはセルコンタクトプラグ２７を介してＺ軸方向（上下方向）に接続される構成となる。側面導体１６ｂｃは、その下面に接続される第１シリンダー層間膜１６ａ及びセルコンタクトプラグ２７を介して上部電極２４に接続される構成となる。側面導体１６ｂｃがない場合、不純物非含有多結晶シリコン膜が第１容量絶縁膜２１に接する構成となるが、不純物非含有多結晶シリコン膜は導体ではないためキャパシタとして機能しない。

本実施の形態では、セルコンタクトプラグ２７をコンタクト領域ＣＡに配置することが必要である。キャパシタ領域４１にはキャパシタ（２４Ａ，２４Ｂ）が配置されているのでセルコンタクトプラグ２７を配置することができないからである。図１４では複数のセルコンタクトプラグ２７が独立したセルコンタクトホール２６ａ（図１３参照）内にそれぞれ配置されている。しかしながら、第１の実施の形態と同様に、セルコンタクトプラグ２７に代えて、連続する溝内に配置されるライン状のコンタクトプラグとしても良い。なお、図１４ではメモリ領域ＭＡのＸ方向の両端に位置するコンタクト領域ＣＡにセルコンタクトプラグ２７が配置される構成を示しているが、これに限らずキャパシタ領域４１を囲むように全周に配置しても良い。また、各辺に半分ずつ配置するなど、メモリセル領域の周縁に沿って配置されるコンタクト領域ＣＡ内において複数のセルコンタクトプラグ２７を任意に配置することが可能である。

本実施の形態に係る半導体記憶装置２００の製造方法において、第１の実施の形態と異なる点は、図１５に示すように、シリンダーホール２０を形成した後、側面導体１６ｂｃを形成する点にある。その他の工程は第１の実施の形態に倣って製造することができる。

側面導体１６ｂｃを形成するには、気相拡散法や固相拡散層を用いることができる。気相拡散法としては、例えば、６５０〜７５０℃のホスフィン（ＰＨ_３）雰囲気中に半導体基板を晒す方法を用いる。これにより、不純物非含有シリコン膜からなる第２シリンダー層間膜１６ｂの表面に吸着したＰＨ_３のリンがシリコン中に拡散し、リン含有シリコン相６ｂｃを形成する。上記の温度では非晶質シリコン膜（第２シリンダー層間膜１６ｂ）は多結晶シリコン膜に変換される。したがって、気相拡散処理が終了した段階では、リン含有シリコン層はリン含有多結晶シリコン層からなる導体に変化している。気相拡散法の他、８００〜１０００℃のオキシ塩化リン（ＰＯＣｌ_３）と酸素の混合ガス中に半導体基板を晒す方法やＣＶＤ法により形成したＰＳＧ（Phospho-Silicate Glass）膜からリンを固相拡散させる方法などを用いることができる。側面導体１６ｂｃのＸ方向の厚さは２〜３ｎｍの範囲で形成される。

本実施の形態では、第１の実施の形態で用いたイオン注入法を用いることなく、キャパシタの上部電極として機能する側面導体を部分的に形成してキャパシタを構成することができる。

（第３の実施の形態）
第２の実施の形態では、セルコンタクトホール２６ａを形成する際に、シリコン酸化膜、金属膜、シリコン酸化膜、シリコン膜の４層材料を連続してドライエッチングする必要がある。このため、セルコンタクトホール２６ａを周辺コンタクトホール２６ｂと同時に形成する上で整合性を取りにくい場合がある。本実施の形態では、プレート電極２５及びシリンダー層間膜１６の各々の上面に独立したコンタクトプラグを形成し、それらのコンタクトプラグを上層配線で接続する。本実施の形態は、コンタクトプラグ及びコンタクトプラグを接続するための配線を用いるものであるが、いずれも同一平坦面上でのリソグラフィでパターン形成が可能であり、配線の断線やショートに起因する不都合は生じない。

図１６は、本実施の形態に係る半導体記憶装置３００の概略平面レイアウトを示す平面図である。図１６に示すように、本実施の形態では、第２容量絶縁膜２３、上部電極２４及びプレート電極２５の端部がメモリセル領域端部４０Ａに一致する領域と、キャパシタ領域端部４１Ａに一致する領域（所定領域）を有するように、第２容量絶縁膜２３、上部電極２４及びプレート電極２５が配置されている。この構成により、コンタクト領域ＣＡには、シリンダー層間膜１６の上方にプレート電極２５が存在する第１コンタクト領域ＣＡａと、プレート電極２５が存在しない第２コンタクト領域ＣＡｂと、が共存する構成となる。本実施の形態では、第１コンタクト領域ＣＡａと第２コンタクト領域ＣＡｂがメモリ領域端部４０Ａに沿って交互に配置されている。換言すると第１コンタクト領域ＣＡａ及び第２コンタクト領域ＣＡｂは、それぞれ、メモリセル領域の周縁に沿って周期的に配置されている。しかしながら、第１コンタクト領域ＣＡａと第２コンタクト領域ＣＡｂの配置はこれに限るものではない。

図１７は第１コンタクト領域ＣＡａをＸ方向に通過するＡ−Ａ’線断面を、図１８は第２コンタクト領域ＣＡｂをＸ方向に通過するＢ−Ｂ’線断面を、各々示している。

図１７には、第１コンタクト領域ＣＡａに第１セルコンタクトプラグ２７Ａを配置した構成が示されている。第１セルコンタクトプラグ２７Ａは、第１セルコンタクトホール２６ａａ内に配置されている。すなわち、第１セルコンタクトプラグ２７Ａはプレート電極２５を貫通することなく、プレート電極２５の上面２５ｕに接続されている。一方、図１８には第２セルコンタクトプラグ２７Ｂを配置した構成が示されている。第２セルコンタクトプラグ２７Ｂは、第２セルコンタクトホール２６ａｂ内に配置されている。すなわち、第２セルコンタクトプラグ２７Ｂは、第２層間絶縁膜２５Ｂ及びマスク絶縁膜１９を貫通し、その一部がシリンダー層間膜１６の内部に位置して配置され、シリンダー層間膜１６に電気的に接続されている。第２層間絶縁膜２５Ｂ及びマスク絶縁膜１９及びシリンダー層間膜１６は、いずれもシリコン酸化膜である。したがって、第１セルコンタクトプラグ２７Ａ及び第２セルコンタクトプラグ２７Ｂがそれぞれ内部に配置される第１及び第２コンタクトホール２６ａａ、２６ａｂは、いずれも基本的にシリコン酸化膜のドライエッチングだけで形成できる。また、同一平面上でのリソグラフィによりコンタクトホールパターンを形成できるので、リソグラフィにおける焦点深度の違いに起因するパターンサイズのばらつきを回避できる。

第１セルコンタクトプラグ２７Ａ及び第２セルコンタクトプラグ２７Ｂは、セル上層配線２９で相互に接続される。これにより、プレート電極２５すなわち上部電極２４はシリンダー層間膜１６と電気的に接続される。上層配線２９及び３０も同一平面上でのリソグラフィにより形成される配線パターンで構成されるので配線の断線やショートは発生しない。また、本実施の形態では第２の実施の形態とは異なり、第１及び第２セルコンタクトホール２６ａａ、２６ａｂをシリコン酸化膜のエッチングのみで形成するので、周辺コンタクトホール２６ｂを形成する工程との整合性を確保でき、同一工程で実施することができる。

以上本発明についていくつかの実施の形態に即して説明したが、本発明は上記実施の形態に限定されることなく種々の変形、変更が可能である。特に、成膜材料、成膜方法、エッチング方法、膜厚等は単なる例示に過ぎず適宜選択可能である。

１０半導体基板
１１埋め込みゲート電極
１１ａ容量拡散層
１２第１層間絶縁膜
１３容量コンタクトプラグ
１４周辺配線
１５第１ストッパー膜
１６シリンダー層間膜（第１上部電極）
１６ａ第１シリンダー層間膜
１６ａａ側面
１６ｂ第２シリンダー層間膜
１６ｂａ側面
１６ｂｂ多結晶シリコン膜
１６ｂｃ多結晶シリコン膜（側面導体）
１６ｕ上面
１８周辺埋設絶縁膜
１８ｕ上面
１９マスク絶縁膜
１９Ａマスク開口
１９ａ側面
２０シリンダーホール
２０ａシリンダーホール
２１第１容量絶縁膜
２２下部電極
２２ａ第１ＴｉＮ膜
２３第２容量絶縁膜
２４上部電極
２４ｕ上面
２４Ａ第１キャパシタ
２４Ｂ第２キャパシタ
２５プレート電極
２５Ａ第２ストッパー膜
２５Ｂ第２層間絶縁膜
２５ｕ上面
２６ａセルコンタクトホール
２６ｂ周辺コンタクトホール
２６ａａ第１セルコンタクトホール
２６ａｂ第２セルコンタクトホール
２７セルコンタクトプラグ
２７ａ底面
２７Ａ第１セルコンタクトプラグ
２７Ｂ第１セルコンタクトプラグ
２８周辺コンタクトプラグ
２９セル上層配線
３０周辺上層配線
４０Ａメモリセル領域端部
４１キャパシタ領域
４１Ａキャパシタ領域端部
５０半導体チップ
１００半導体記憶装置
２００半導体記憶装置
３００半導体記憶装置

Claims

半導体基板と、
前記半導体基板上のメモリセル領域に配置されたシリコン膜からなるシリンダー層間膜と、
前記シリンダー層間膜の周囲を囲むように前記半導体基板上に配置され、かつ前記シリンダー層間膜の上面に一致する上面を有する周辺埋設絶縁膜と、
前記シリンダー層間膜の上面の所定領域を除く領域に配置されたマスク絶縁膜と、
前記マスク絶縁膜及び前記シリンダー層間膜を貫通して形成された第１シリンダーホールの内側面を覆うように配置されて第２シリンダーホールを形成する第１容量絶縁膜と、
前記第２シリンダーホールの内側面に接する外側面を有する有底筒状の下部電極と、
前記下部電極の内表面を覆い第３シリンダーホールを形成する第２容量絶縁膜と、
前記第２容量絶縁膜の表面を覆うと共に前記第３シリンダーホールを埋設する上部電極と、
前記上部電極の上面を覆うように前記メモリセル領域全体に配置され、前記シリンダー層間膜の上面の前記所定領域に直接接触するプレート電極と、
を含むことを特徴とする半導体装置。
前記シリンダー層間膜の上面の前記所定領域は、前記メモリセル領域の周辺部に配置されていることを特徴とする請求項１に記載の半導体装置。
前記プレート電極の表面を覆う上部ストッパー膜と、
前記上部ストッパー膜及び前記周辺埋設絶縁膜を覆う上部層間絶縁膜と、
前記上部層間絶縁膜及び前記上部ストッパー膜を貫通して前記プレート電極に接触するセルコンタクトプラグと、
をさらに含むことを特徴とする請求項１又は２に記載の半導体装置。
前記セルコンタクトプラグは前記メモリセル領域の前記周辺部に配置されることを特徴とする請求項３に記載の半導体装置。
前記半導体基板と前記シリンダー層間膜及び前記周辺埋設絶縁膜の各々との間に配置された下部層間絶縁膜及び下部ストッパー膜と、
前記下部層間絶縁膜と前記下部ストッパー膜との間に配置された周辺配線と、
前記上部層間絶縁膜、前記周辺埋設絶縁膜及び前記下部ストッパー膜を貫通して前記周辺配線に接触する周辺コンタクトプラグと、
をさらに含むことを特徴とする請求項３又は４に記載の半導体装置。
前記上部層間絶縁膜上に配置され、前記セルコンタクトプラグの上面に接触するセル上層配線と、
前記上部層間絶縁膜上に配置され、前記周辺コンタクトプラグの上面に接触する周辺上層配線と、
をさらに含むことを特徴とする請求項５に記載の半導体装置。
半導体基板と、
前記半導体基板上のメモリセル領域に配置され、第１シリコン膜及び第２シリコン膜の積層膜からなるシリンダー層間膜と、
前記シリンダー層間膜の周囲を囲むように前記半導体基板上に配置され、かつ前記シリンダー層間膜の上面に一致する上面を有する周辺埋設絶縁膜と、
前記シリンダー層間膜上及び前記周辺埋設絶縁膜上に配置されたマスク絶縁膜と、
前記マスク絶縁膜及び前記シリンダー層間膜を貫通して形成された第１シリンダーホールの内側面を覆うように配置されて第２シリンダーホールを形成する第１容量絶縁膜と、
前記第２シリンダーホールの内側面に接する外側面を有する有底筒状の下部電極と、
前記下部電極の内表面を覆い第３シリンダーホールを形成すると共に前記マスク絶縁膜の前記メモリセル領域に位置する部分の上面を覆う第２容量絶縁膜と、
前記第２容量絶縁膜の表面を覆うと共に前記第３シリンダーホールを埋設する上部電極と、
前記上部電極の上面を覆うように前記メモリセル領域全体に配置されるプレート電極と、
前記プレート電極、前記上部電極、前記第２容量絶縁膜、前記マスク絶縁膜及び前記第２シリコン膜を貫通し、その一部が前記第１シリコン膜の内部に位置するように配置されたセルコンタクトプラグと、
を含むことを特徴とする半導体装置。
前記セルコンタクトプラグは前記メモリセル領域の周辺部に配置されていることを特徴とする請求項７に記載の半導体装置。
前記メモリセル領域において前記プレート電極の表面を覆うと共に前記メモリセル領域以外の領域において前記マスク絶縁膜の表面を覆う上部層間絶縁膜をさらに含み、
前記セルコンタクトプラグは前記上部層間絶縁膜を貫通して配置されている、
ことを特徴とする請求項７又は８に記載の半導体装置。
前記半導体基板と前記シリンダー層間膜及び前記周辺埋設絶縁膜の各々との間に配置された下部層間絶縁膜及び下部ストッパー膜と、
前記下部層間絶縁膜と前記下部ストッパー膜との間に配置された周辺配線と、
前記上部層間絶縁膜、前記マスク絶縁膜、前記周辺埋設絶縁膜及び前記下部ストッパー膜を貫通して前記周辺配線に接触する周辺コンタクトプラグと、
をさらに含むことを特徴とする請求項９に記載の半導体装置。
前記上部層間絶縁膜上に配置され、前記セルコンタクトプラグの上面に接触するセル上層配線と、
前記上部層間絶縁膜上に配置され、前記周辺コンタクトプラグの上面に接触する周辺上層配線と、
をさらに含むことを特徴とする請求項１０に記載の半導体装置。
半導体基板と、
前記半導体基板上のメモリセル領域に配置されたシリコン膜からなるシリンダー層間膜と、
前記シリンダー層間膜の周囲を囲むように前記半導体基板上に配置され、かつ前記シリンダー層間膜の上面に一致する上面を有する周辺埋設絶縁膜と、
前記シリンダー層間膜上及び前記周辺埋設絶縁膜上に配置されるマスク絶縁膜と、
前記マスク絶縁膜及び前記シリンダー層間膜を貫通して形成された第１シリンダーホールの内側面を覆うように配置されて第２シリンダーホールを形成する第１容量絶縁膜と、
前記第２シリンダーホールの内側面に接する外側面を有する有底筒状の下部電極と、
前記下部電極の内表面を覆い第３シリンダーホールを形成すると共に前記マスク絶縁膜の上面であって所定領域を除く前記メモリセル領域に位置する部分を覆う第２容量絶縁膜と、
前記第２容量絶縁膜の表面を覆うと共に前記第３シリンダーホールを埋設する上部電極と、
前記上部電極の上面を覆うように配置されるプレート電極と、
前記プレート電極の上面に接続される第１セルコンタクトプラグと、
前記所定領域において、前記マスク絶縁膜を貫通し、その一部が前記シリンダー層間膜の内部に位置するように配置された第２セルコンタクトプラグと、
を含むことを特徴とする半導体装置。
前記所定領域は、前記メモリセル領域の周縁に沿って間隔を開けて配置された複数の小領域であることを特徴とする請求項１２に記載の半導体装置。
前記プレート電極の表面を覆うと共に前記所定領域において前記マスク絶縁膜の表面を覆う上部層間絶縁膜をさらに含み、
前記第１セルコンタクトプラグ及び前記第２セルコンタクトプラグは前記上部層間絶縁膜を貫通して配置されている、
ことを特徴とする請求項１２又は１３に記載の半導体装置。
前記半導体基板と前記シリンダー層間膜及び前記周辺埋設絶縁膜の各々との間に配置された下部層間絶縁膜及び下部ストッパー膜と、
前記下部層間絶縁膜と前記下部ストッパー膜との間に配置された周辺配線と、
前記層間絶縁膜、前記マスク絶縁膜、前記周辺埋設絶縁膜及び前記下部ストッパー膜を貫通して前記周辺配線に接触する周辺コンタクトプラグと、
をさらに含むことを特徴とする請求項１４に記載の半導体装置。
前記上部層間絶縁膜上に配置され、前記第１セルコンタクトプラグ及び前記第２セルコンタクトプラグの上面に接触するセル上層配線と、
前記上部層間絶縁膜上に配置され、前記第周辺コンタクトプラグの上面に接触する周辺上層配線と、
をさらに含むことを特徴とする請求項１５に記載の半導体装置。
半導体基板上のメモリセル領域にシリコン膜からなるシリンダー層間膜を形成する工程と、
前記シリンダー層間膜の周囲を囲むように前記半導体基板上に周辺埋設絶縁膜を形成する工程と、
前記周辺埋設絶縁膜の上面を前記シリンダー層間膜の上面に一致させる工程と、
前記シリンダー層間膜の上面及び前記周辺埋設絶縁膜の上面にマスク絶縁膜を形成する工程と、
前記マスク絶縁膜に開口を形成する工程と、
前記開口が形成された前記マスク絶縁膜をマスクとして前記シリンダー層間膜をエッチングして第１シリンダーホールを形成する工程と、
前記第１シリンダーホールの内側面を覆いかつ第２シリンダーホールを形成するように第１容量絶縁膜を形成する工程と、
前記第２シリンダーの内側面及び底面を覆うように下部電極を形成する工程と、
前記下部電極の内表面を覆いかつ第３シリンダーホールを形成するように第２容量絶縁膜を形成する工程と、
前記第２容量絶縁膜の表面を覆いかつ前記第３シリンダーホールを埋設するように上部電極を形成する工程と、
前記メモリセル領域に含まれるキャパシタ領域以外の領域に形成された前記上部電極、前記第２容量絶縁膜及び前記マスク絶縁膜を除去し、前記シリンダー層間膜の上面の一部を露出させる工程と、
前記上部電極の上面を覆い、かつ露出した前記シリンダー層間膜の上面の一部に直接接触するようにプレート電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
半導体基板上のメモリセル領域に第１シリコン膜及び第２シリコン膜の積層膜からなるシリンダー層間膜を形成する工程と、
前記シリンダー層間膜の周囲を囲むように前記半導体基板上に周辺埋設絶縁膜を形成する工程と、
前記周辺埋設絶縁膜の上面を前記シリンダー層間膜の上面に一致させる工程と、
前記シリンダー層間膜上及び前記周辺埋設絶縁膜上にマスク絶縁膜を形成する工程と、
前記マスク絶縁膜に開口を形成する工程と、
前記開口が形成された前記マスク絶縁膜をマスクとして前記シリンダー層間膜をエッチングして第１シリンダーホールを形成する工程と、
前記第１シリンダーホールの内側面を覆いかつ第２シリンダーホールを形成するように第１容量絶縁膜を形成する工程と、
前記第２シリンダーホールの内側面及び底面を覆うように下部電極を形成する工程と、
前記下部電極の内表面を覆い第３シリンダーホールを形成すると共に前記マスク絶縁膜の前記メモリセル領域に位置する部分の上面を覆うように第２容量絶縁膜を形成する工程と、
前記第２容量絶縁膜の表面を覆うと共に前記第３シリンダーホールを埋設するように上部電極を形成する工程と、
前記上部電極の上面を覆うようにプレート電極を形成する工程と、
前記プレート電極、前記上部電極、前記第２容量絶縁膜、前記マスク絶縁膜及び前記第２シリコン膜を貫通し、前記第１シリコン膜の内部に達するセルコンタクトホールを形成する工程と、
前記セルコンタクトホールを埋設するようにセルコンタクトプラグを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
半導体基板上のメモリセル領域にシリンダー層間膜を形成する工程と、
前記シリンダー層間膜の周囲を囲むように前記半導体基板上に周辺埋設絶縁膜を形成する工程と、
前記周辺埋設絶縁膜の上面を前記シリンダー層間膜の上面に一致させる工程と、
前記シリンダー層間膜上及び前記周辺埋設絶縁膜上にマスク絶縁膜を形成する工程と、
前記マスク絶縁膜に開口を形成する工程と、
前記開口が形成された前記マスク絶縁膜をマスクとして前記シリンダー層間膜をエッチングして第１シリンダーホールを形成する工程と、
前記第１シリンダーホールの内側面を覆いかつ第２シリンダーホールを形成するように第１容量絶縁膜を形成する工程と、
前記第２シリンダーホールの内側面及び底面を覆うように下部電極を形成する工程と、
前記下部電極の内表面を覆い第３シリンダーホールを形成すると共に前記マスク絶縁膜の上面を覆うように第２容量絶縁膜を形成する工程と、
前記第２容量絶縁膜の表面を覆うと共に前記第３シリンダーホールを埋設するように上部電極を形成する工程と、
前記上部電極の上面を覆うようにプレート電極を形成する工程と、
前記メモリセル領域に含まれる特定領域を除いて前記メモリセル領域上に前記プレート電極、前記上部電極及び前記第２容量絶縁膜が残存するように、前記プレート電極、前記上部電極及び前記第２容量絶縁膜の一部を除去する工程と、
上部層間絶縁膜を全面に形成する工程と、
前記メモリセル領域の前記特定領域以外の領域において前記上部像間絶縁膜を貫通し前記プレート電極の一部を露出させる第１セルコンタクトホールを形成する工程と、
前記メモリセル領域の前記特定領域において前記上部層間絶縁膜及び前記マスク絶縁膜を貫通しかつ前記シリンダー層間膜の内部に達する第２セルコンタクトホールを形成する工程と、
前記第１セルコンタクトホールを埋設する第１セルコンタクトプラグと、前記第２セルコンタクトホールを埋設する第２セルコンタクトプラグとを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。