JP2008251763A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】本発明は、第１層配線の密度を緩和してレイアウトの自由度を確保することができ、かつ第１層配線の寄生抵抗・寄生容量を低減することができ、さらに製造の工程数を増加することなく製造できる半導体装置とその製造方法の提供を目的とする。
【解決手段】本発明はメモリセル領域と周辺回路領域を基板上に設けた半導体装置において、メモリセル領域のキャパシタの底面側にセルトランジスタとのコンタクト用に配設されたランディングパッドと同層にアシスト配線を周辺回路領域、あるいは、メモリセル領域と周辺回路領域の境界領域に設けてなる。
【選択図】図１

Description

本発明は、ＤＲＡＭ（Dynamic Random Access Memory)のメモリセルと周辺回路及び又はロジック回路を備える半導体装置及びその製造方法に関する。

汎用型ＤＲＡＭあるいは混載ＤＲＡＭ等、従来の半導体装置は、汎用型ＤＲＡＭの周辺回路領域において、あるいは、混載ＤＲＡＭのロジック回路領域において、複数のトランジスタを電気的に導通させるため、キャパシタの下方に設けられたメモリセルのビット配線と同じ層上に設けられた第１層配線と、キャパシタの上方に設けられた第２層配線、第３層配線とを電気邸に接続して回路を構築している。

図１６は、本発明者らが開発研究しているＤＲＡＭセルのメモリセル領域１００と周辺回路領域１０１を同一の半導体基板１０２に形成した半導体装置の概略図を示す。なお、本願明細書においては汎用型ＤＲＡＭの周辺回路領域と、混載ＤＲＡＭのロジック回路領域とをまとめて周辺回路領域と略称して以下に説明する。
この一例構造の半導体装置のメモリセル領域１００において、素子分離絶縁膜１０３、１０３により区画された領域に拡散層領域１０５、１０６、１０７が隣接形成され、それら領域間の半導体基板１０２上に個々にゲート絶縁膜１０８が形成され、これらゲート絶縁膜１０８上にゲート電極１０９が形成され、ゲート電極１０９がサイドウォール絶縁膜１１０と分離絶縁膜１１１とで覆われて絶縁分離されている。また、これらを覆って設けられている第１層間絶縁膜１１２を上下に貫通する形で拡散層領域１０５、１０６、１０７に個々に接続するように第１コンタクトプラグ１１３、１１３、１１３が設けられている。第１層間絶縁膜１１２の上には第２層間絶縁膜１１５が形成され、この第２層間絶縁膜１１５を上下に貫通する形で第２コンタクトプラグ１１６、１１６が形成され、個々のコンタクトプラグ１１６は先の拡散層１０５あるいは拡散層１０７に接続された第１コンタクトプラグ１１３に接続されている。また、先の拡散層１０６に接続された第１コンタクトプラグ１１３の上方であって、第１層間絶縁膜１１２の上にはビット配線１１７が接続形成されている。

前記第２層間絶縁膜１１５の上には第３層間絶縁膜１２０が積層され、この第３層間絶縁膜１２０の内部側に前記第２コンタクトプラグ１１６の上方に位置するようにキャパシタ構造部１２１が設けられている。このキャパシタ構造部１２１は、下部電極１２２と容量絶縁膜１２３と上部電極１２５からなり、下部電極１２２の底部側に設けられているランディングパッド１２６を介して第２コンタクトプラグ１１６にキャパシタ構造部１２１が電気的に接続された構造とされている。

一方、周辺回路領域（あるいは混載ＤＲＡＭの場合のロジック回路領域）１０１において、素子分離絶縁膜１０３、１０３により区画された領域に拡散層領域１３０、１３１が隣接形成され、それら領域間の基板上にゲート絶縁膜１３２が形成され、このゲート絶縁膜１３２上にゲート電極１３３が形成され、ゲート電極１３３がサイドウォール絶縁膜１３５と分離絶縁膜１３６とに覆われて絶縁分離されている。また、これらを覆って設けられている第１層間絶縁膜１１２を上下に貫通する形で拡散層領域１３０、１３１に個々に接続するように第３コンタクトプラグ１３７、１３７が設けられている。更に、第１層間絶縁膜１１２の上の第２層間絶縁膜１１５と第３層間絶縁膜１２０を上下に貫通する形で第４コンタクトプラグ１３８Ａ、１３８Ｂが形成され、これら第４コンタクトプラグ１３８Ａ、１３８Ｂは先の拡散層１３０あるいは拡散層１３１に接続された第３コンタクトプラグ１３７に第１層配線１３９Ａ、１３９Ｂを介し接続され、各コンタクトプラグ１３８Ａ、１３８Ｂは第３層間絶縁膜１２０の上に形成された第２層配線１４０に接続されている。
この一例構造の半導体装置においては、周辺回路領１０１においてトランジスタのソース領域またはドレイン領域となる拡散層１３０、１３１と、それらの上方に位置する第３層間絶縁膜１２０に設けられた第２層配線１４０との接続が、第１層配線１３９Ａ、１３９Ｂを介して層間絶縁膜のコンタクトホール内に埋設形成された金属のコンタクトプラグ１３８Ａ、１３８Ｂを通して行われる構造とされている。

ところで、この種のメモリセル領域にトランジスタ構造とキャパシタ構造を備え、周辺回路領域にトランジスタ構造と配線構造を備えて多層構造とされた半導体記憶装置として、半導体基板上に、第１層間絶縁膜と第２層間絶縁膜を積層し、これら層間絶縁膜にプラグ電極を貫通形成し、その上にパッド層を介してアルミニウム配線層を設けた構造が知られている。（特許文献１参照）
また、この種の半導体記憶装置においてキャパシタ下部電極の層構造を成膜する場合に同層位置に電源層を設けた構造（特許文献２参照）、あるいは、セルアレイのキャパシタを構成する上部電極、誘電体膜、下部電極のいずれかを周辺回路部分の局所配線として利用できるとした構造が知られている。（特許文献３参照）
更に、ＤＲＡＭ部のキャパシタ下部電極と同一の工程で形成されるロジック回路部のストレージノードパッドが開示されている。（特許文献４参照）
特開平７−１４２５９７号公報 特開平９−２７５１９３号公報 特開２０００−５８７７１号公報 特開２００２−３１９６３２号公報

ところで、高集積化された半導体装置においては、第１層配線１３９Ａ、１３９Ｂは、トランジスタとの導通端子数が特に多くなるために微細構造になっている。このため、半導体装置の高集積化が更に推し進められると、レイアウト寸法（Ｆ値）が小さくなるとともに、第１層配線１３９Ａ、１３９Ｂの微細加工が更に困難となる問題がある。そのため汎用型ＤＲＡＭの周辺回路領域において、あるいは、混載ＤＲＡＭのロジック回路領域において、メモリセル領域１００と周辺回路領域１０１に跨る領域は、配線が特に密に配置されるため、第１層配線１３９Ａ、１３９Ｂの更なる微細化は、困難であるという問題が生じている。また、配線幅が微細化することにより、ＲＣ遅延が顕在化する問題も生じている。従って、第１層配線１３９Ａ、１３９Ｂをこれまで以上に微細化せずに周辺回路あるいはロジック回路を構成することが求められている。

本発明は、上記の問題点を解決するためになされたもので、本発明の目的は、キャパシタの底面側に配設されたランディングパッドと同層、かつ、周辺回路領域にアシスト配線を設けることにより、第１層配線の密度を緩和してレイアウトの自由度を確保することができ、かつ第１層配線の寄生抵抗、寄生容量を低減することができ、さらに製造工程数を増加することなく製造することができる半導体記憶装置及びその製造方法を提供することにある。

本発明の半導体装置は、半導体基板上に情報を記録するためのメモリセル領域と該メモリセル領域に隣接して設けられる周辺回路領域とを具備する半導体装置において、前記メモリセル領域にセルトランジスタと該セルトランジスタに接続されるビット配線とキャパシタとが上下に階層構造で設けられ、前記セルトランジスタを覆う第１層間絶縁膜と、前記セルトランジスタの上層側に設けられるビット配線を覆う第２層間絶縁膜と、前記ビット配線の上層側に設けられるキャパシタを覆う第３層間絶縁膜が設けられ、前記周辺回路領域に前記第１層間絶縁膜に覆われて周辺回路用トランジスタが設けられ、前記第１層間絶縁膜の主表面上に前記周辺回路用トランジスタに接続される第１層配線が設けられ、前記第１層配線が前記第２層間絶縁膜に覆われ、前記第２層間絶縁膜の上に第３層間絶縁膜が設けられ、該第３層間絶縁膜の主表面上に第２層配線が設けられる一方、前記メモリセル領域において、前記第２層間絶縁膜の主表面上において下層側のセルトランジスタに接続するためのコンタクトプラグと前記キャパシタとの接続部分にランディングパッドが設けられるとともに、前記ランディングパッドが設けられた前記第２層間絶縁膜の主表面上に前記第１層配線に接続されるアシスト配線が設けられてなることを特徴とする。

本発明の半導体装置は、前記アシスト配線が前記第１層配線と前記第２層配線の両方に接続されてなることを特徴とする。
本発明の半導体装置は、前記キャパシタが下部電極と容量絶縁膜と上部電極を備えた積層構造とされ、前記ランディングパッドが、前記下部電極と前記コンタクトプラグとの間に介在されてなることを特徴とする。
本発明の半導体装置は、前記第２層間絶縁層の主表面上に形成されたアシスト用配線が、半導体基板のメモリセル領域と周辺回路領域の境界領域を跨いで配線されてなることを特徴とする。
本発明の半導体装置は、前記第２層間絶縁層の主表面上に形成されたアシスト用配線が、半導体基板のメモリセル領域と周辺回路領域とを区画する分離絶縁膜上において第１層間絶縁膜の主表面上に形成された第１配線膜と電気的に接続されてなることを特徴とする。

本発明の半導体装置は、半導体基板上に情報を記録するためのメモリセル領域と該メモリセル領域に隣接して設けられる周辺回路領域とを具備する半導体装置において、
前記メモリセル領域にセルトランジスタと該セルトランジスタに接続されるビット配線とキャパシタとが上下に階層構造で設けられ、前記セルトランジスタを覆う第１層間絶縁膜と、前記セルトランジスタの上層側に設けられるビット配線を覆う第２層間絶縁膜と、前記ビット配線の上層側に設けられるキャパシタを覆う第３層間絶縁膜が設けられ、前記周辺回路領域に前記第１層間絶縁膜に覆われて周辺回路用トランジスタが設けられ、前記第１層間絶縁膜の主表面上に前記周辺回路用トランジスタに接続される第１層配線が設けられ、前記第１層配線が前記第２層間絶縁膜に覆われ、前記第２層間絶縁膜の上に第３層間絶縁膜が設けられ、該第３層間絶縁膜の主表面上に第２層配線が設けられる一方、前記メモリセル領域において、前記第２層間絶縁膜の主表面上において下層側のセルトランジスタに接続するためのコンタクトプラグと前記キャパシタとの接続部分にランディングパッドが設けられるとともに、前記ランディングパッドが設けられた前記第２層間絶縁膜の主表面上に前記第１層配線に接続されるアシスト配線が設けられてなる半導体装置を製造するにあたり、
前記半導体基板のメモリセル領域にセルトランジシタを形成し、前記周辺回路領域に周辺回路用トランジスタを形成する工程と、前記半導体基板の主表面上に第１層間絶縁膜を形成する工程と、前記第１層間絶縁膜の主表面上に第１層配線を形成する工程と、前記第１層間絶縁膜の主表面上に第２層間絶縁膜を形成する工程と、前記第２層間絶縁膜の主表面上に第３層間絶縁膜を形成する工程と、前記第３層間絶縁膜の主表面に第２層配線を形成する工程と、前記第３層間絶縁膜内にメモリキャパシタを形成する工程とを具備するとともに、前記メモリセル領域において、前記第２層間絶縁膜の主表面上に前記メモリキャパシタと電気的に接続するためのランディングパッドを形成する工程と、前記周辺回路領域において、前記第２層間絶縁膜の主表面上に前記第１層配線と前記第２層配線とを接続するためのアシスト用配線を形成する工程とを具備し、前記ランディングパッドを形成する工程と、前記アシスト用配線を形成する工程を同一のフォトリソグラフィ工程で行うことを特徴とする。

本発明の半導体装置は、前記第２層間絶縁膜の上に一旦第３層間絶縁準備膜を形成した後、この第３層間絶縁準備膜を介して深孔シリンダを形成し、この深孔シリンダの内部側に下部電極を形成した後、前記第３層間絶縁準備膜を除去してから容量絶縁膜、上部電極を形成し、パターニングしてキャパシタを形成した後、これらを覆うように第３層間絶縁膜を形成し、この後に前記アシスト配線に接続するプラグを形成し、該プラグに接続する第２層配線を前記第３層間絶縁膜上に形成することを特徴とする。

本発明の半導体装置及びその製造方法によれば、キャパシタの底面に配設されたランディングパッドと同層、かつ、周辺回路領域にアシスト配線を設けることにより、第１層配線の密度を緩和してレイアウトの自由度を確保することができ、かつ第１層配線の寄生抵抗・寄生容量を低減することができ、さらに製造の工程数を増加することなく製造することができる半導体装置の提供を目的とする。

以下、ＤＲＡＭセルの周辺回路領域を備えた本発明の第１の実施形態による半導体装置及びその半導体装置の製造方法を図面を参照して説明する。
図１は、ＤＲＡＭセルのメモリ領域と周辺回路領域（あるいはロジック回路領域）を備えた半導体装置の実施形態を示す縦断面図である。本実施形態の半導体装置１０は、ＤＲＡＭセルのメモリセル領域１２と周辺回路領域１４とを同一の半導体基板２０上に備えて構成されている。

ＤＲＡＭセルのメモリ構造部分を以下に説明する。
半導体基板２０は、ｐ型不純物のドープされたシリコンにより形成されている。絶縁分離領域２２は、半導体基板２０のトランジスタ形成領域をそれ以外の部分から区画して絶縁分離する。

図１に示す絶縁分離領域２２により区画されている活性領域の中央側と両端側にｎ型不純物のドープされた拡散層領域が配置され、それぞれソース領域またはドレイン領域となる拡散層領域２６、２８、２８が形成されている。各領域の間の半導体基板２０上にゲート絶縁膜３０が形成され、その上にゲート電極３２が形成されており、これによりセルトランジスタ２４が形成されている。このセルトランジスタ２４は、ＤＲＡＭセルにおいて選択用トランジスタとなる。

セルトランジスタ２４において、ゲート絶縁膜３0は、半導体基板２０表面に熱酸化法により酸化シリコン膜として形成されている。ゲート電極３２は、多結晶シリコン膜と金属膜との多層膜により形成されており、多結晶シリコン膜は、ＣＶＤ法での成膜時に不純物を含有させて形成するドープド多結晶シリコン膜を適用することができる。金属膜は、タングステンやタングステンシリサイド等の高融点金属を適用することができる。ゲート電極３２の上に窒化シリコンの絶縁膜３４が形成され、ゲート電極６の側壁側に窒化シリコンの絶縁膜によるサイドウォール絶縁膜３４ａが形成されている。

半導体基板２０及び絶縁膜３４の上には、全面に第１層間絶縁膜３６が形成されている。この第１層間絶縁膜３６は、酸化シリコンにより形成されている。この第１層間絶縁膜３６には、拡散層領域２６、２８が個々に露出するように、各々第１コンタクトホール３８が貫通して設けられ、各第１コンタクトホール３８の内部にポリシリコンプラグ３９が形成されている。このポリシリコンプラグ３９は、第１コンタクトホール３８内にｎ型不純物濃度のドープされた多結晶シリコン膜を埋設した後、この多結晶シリコン膜をＣＭＰ（chemical Mechanical Polishing）法で研磨して多結晶シリコン膜をエッチバックして第１コンタクトホール３８の内部に残すことにより形成されている。
拡散層領域２６の上に接続されているポリシリコンプラグ３９の上方であって、第１層間絶縁膜３６の主表面４０上にビット配線４２が形成されている。また、拡散層領域２８の上に接続されているポリシリコンプラグ３９は、第１層間絶縁膜３６の上面位置まで形成されている。前記ビット配線４２は、タングステンなどの金属膜からなる。

第１層間絶縁膜３６及びポリシリコンプラグ３９の上には、全面に第２層間絶縁膜４４が形成されている。この第２層間絶縁膜４４は、例えばプラズマＣＶＤ法により形成された酸化シリコン膜によって構成されている。第２層間絶縁膜４４には容量接続用のコンタクトホール４６が貫通して設けられている。このコンタクトホール４６内に容量接続用の金属からなるコンタクトプラグ４７が形成されている。容量接続金属用のコンタクトプラグ４７は、タングステンを埋設した後、このタングステンをＣＭＰ法で研磨してタングステンをエッチバックしてコンタクトホール４６の内部に残すことにより形成する。

第２層間絶縁膜４４に形成されたコンタクトプラグ４７は、第１層間絶縁膜３６のポリシリコンプラグ３８を介して拡散層領域２８と接続されている。コンタクトプラグ４７が露出している第２層間絶縁膜４４の主表面上にチタンなどの金属材料からなるランディングパッド４８がパターニングにより形成されている。また、パターニングされたランディングパッド４８を覆って第２層間絶縁膜の主表面５０上に窒化シリコン膜５２が形成されている。
第２層間絶縁膜の主表面５０上に形成された窒化シリコン膜５２の全面に第３層間絶縁膜５４として酸化シリコン膜が形成されている。酸化シリコン膜からなる第３層間絶縁膜５４において、窒化シリコン膜の除去された領域にランディングパッド４８が形成され、その上にそれぞれキャパシタ用深孔シリンダ５６が形成されている。
キャパシタ用深孔シリンダ５６の内底面と内周面には、窒化チタンからなるコップ型の下部電極５８が設けられ、下部電極５８の表面に例えば厚さ８ｎｍの酸化ハフニウムからなる容量絶縁膜６０及び窒化チタンからなる厚さ１５ｎｍの上部電極６２が形成されることにより、データを蓄積する容量記憶部となる例えば高さ２μｍのキャパシタ６４が形成されている。

下部電極５８は、その下に配設されるランディングパッド４８を介して容量接続コンタクトホール４６内のコンタクトプラグ４７に接続され、さらにコンタクトプラグ４７に接続されるポリシリコンプラグ３９を介してトランジスタの拡散層領域２８に電気的に接続されている。
キャパシタ用深孔シリンダ５６の窒化チタンからなる上部電極６２は、半導体基板のメモリセル領域１２と周辺回路領域１４とを跨ぐ分離絶縁膜２２上で第２層間絶縁膜４４の主表面５０上に形成された窒化シリコン膜５２上に延出して設けられ、延出部６２Ａが形成されるとともに、上部電極６２の下に位置している容量絶縁膜６０も同様に演出して設けられ、延出部６０Ａが形成されている。
第２層間絶縁膜４４の主表面５０上で上部電極６２の延出部６２Ａが配置された位置に合致するように第３層間絶縁膜５４内にコンタクトホール６６が設けられ、このコンタクトホール６６内に金属が埋設されてコンタクトプラグ６７が形成され、このコンタクトプラグ６７が第３層間絶縁膜５４の主表面６８上に配設された第２層配線６９と接続されている。

次に、周辺回路領域１４の構造について以下に説明する。
半導体基板２０に形成されている絶縁分離領域２２は、半導体基板２０の周辺回路領域１４においてトランジスタ形成領域とその他の領域を区画し、トランジスタ形成領域を絶縁分離している。
絶縁分離領域２２により区画されている活性領域の両端側にｎ型不純物のドープされた拡散層領域が配置され、それぞれソース領域あるいはドレイン領域となる拡散層領域２６Ａ、２８Ａが形成されている。拡散層領域２６Ａ、２８Ａの間の領域の半導体基板２０上にゲート絶縁膜３０Ａが形成され、その上にゲート電極３２Ａが形成されており、これにより周辺回路領域１４のトランジスタ２５が形成されている。

この周辺回路用のトランジスタ２５において、ゲート絶縁膜３０Ａは、半導体基板２０の表面に熱酸化によりシリコン酸化膜として形成されている。ゲート電極３２Ａは、多結晶シリコン膜と金属膜との多層膜により形成されており、多結晶シリコン膜は、ＣＶＤ法での成膜時に不純物を含有させて形成するドープド多結晶シリコン膜を用いることができる。金属膜は、タングステンやタングステンシリサイド等の高融点金属を用いることができる。ゲート電極３２Ａの上に窒化シリコンの分離絶縁膜３４Ａが形成され、ゲート電極３２Ａの側壁に窒化シリコンの絶縁膜によるサイドウォール絶縁膜３４ａが形成されている。

半導体基板２０及び分離絶縁膜３４Ａの上には、全面に第１層間絶縁膜３６が形成され、この第１層間絶縁膜３６は、例えば酸化シリコン膜により構成されている。この第１層間絶縁膜３６には、拡散層領域２６Ａ、２８Ａが露出するように、第１コンタクトホール３８Ａが貫通して設けられている。第１コンタクトホール３８Ａの内部に第１金属のコンタクトプラグ３９Ａが形成されている。コンタクトプラグ３９Ａは、第１コンタクトホール３８Ａ内にチタンなどの金属を埋め込み形成した後、この金属膜をＣＭＰ法で研磨して金属膜をエッチバックして第１コンタクトホール３８Ａの内部に残すことにより形成されている。

第１層間絶縁膜３６は、その主表面上に第１層配線７２が形成されている。第１層配線７２は、第１金属のコンタクトプラグ３９Ａを介してそれぞれ拡散層領域２６Ａ、あるいは拡散層領域２８Ａに接続されている。また他の第１層配線７４が、半導体基板のメモリセル領域１２と周辺回路領域１４とを跨ぐ分離絶縁膜２２の上方であって第１層間絶縁膜３６の上面に形成されている。

第１層間絶縁膜３６及び第１金属のコンタクトプラグ３９Ａの上には、全面に第２層間絶縁膜４４が形成され、この第２層間絶縁膜４４は、プラズマＣＶＤ法により形成された酸化シリコン膜によって構成されている。第２層間絶縁膜４４には第２コンタクトホール７６が膜厚方向に貫通するように設けられている。第２コンタクトホール７６内に第２金属の第２コンタクトプラグ７８が形成される。第２金属のコンタクトプラグ７８は、第２コンタクトホール７６にチタンなどの金属膜を埋め込み形成後、この金属膜をＣＭＰ法で研磨して金属膜をエッチバックして第２コンタクトホール７６の内部に残すことにより形成されている。

第２層間絶縁膜４４に形成された第２金属のコンタクトプラグ７８は、第１層間絶縁膜３６に形成された第１金属のコンタクトプラグ３９Ａを介して拡散層領域２６Ａあるいは拡散層領域２８Ａと接続されている。第２層間絶縁膜４４の主表面５０には、第１層間絶縁膜３６の主表面上４０に設けられた第１層配線７２と、第３層間絶縁膜５４の主表面上６８上に設けられた第２層配線６９とを接続するためのアシスト用配線８０がパターニングにより形成されている。アシスト用配線８０は、例えばタングステンからなる。パターニングされたアシスト用配線８０を覆って第２層間絶縁層４４上に窒化シリコン膜５２が形成されている。

第２層間絶縁膜４４の主表面５０上に設けられた第３層間絶縁膜５４内に第３コンタクトホール８２が膜厚方向に貫通して設けられ、第３コンタクトホール８２内に第３金属のコンタクトプラグ８４が形成されている。第３金属のコンタクトプラグ８４は、第３コンタクトホール８２にチタンなどの金属膜を埋め込み形成した後、この金属膜をＣＭＰ法で研磨して金属膜をエッチバックして第３コンタクトホール８２の内部に残すことにより形成されている。第３金属のコンタクトプラグ８４は、第２層配線６９とアシスト用配線８０とを接続している。

以上説明の如く構成された半導体装置１０にあっては、第２層間絶縁膜４４の主表面上であってランディングパッド４８と同層位置にアシスト配線８０を設けたので、第１層配線７２あるいは７４の一部をアシスト配線８０側に代用あるいは一部兼用させることで、第１層配線７２あるいは７４の配線密度を緩和することができる。特にメモリセル領域１２と周辺回路領域１４との境界領域にあたる絶縁分離領域２２の上方側は、従来から高密度配線が形成される領域であるが、この領域の配線の一部をアシスト配線８０側に代用あるいは一部兼用させることで、この領域での第１層配線７２あるいは７４の配線密度を緩和することができる。
また、図１に示す如く第１層配線７２とアシスト配線８０を第２層間絶縁膜４４を介して上下に複層化することにより低抵抗化が可能となり、第１層配線７２の寄生抵抗の低減並びに寄生容量の低減に寄与する。
更に、先のアシスト配線８０はキャパシタ６４を製造する場合に必然的に設けるランディングパッド４８と同層位置に設けられているので、１つのフォトリソグラフィ工程においてランディングパッド４８の形成時に同時にアシスト配線８０を形成できるので、別途アシスト配線８０形成用のフォトリソグラフィ工程を追加することなく、即ち、工程数を増加することなく実現できる効果がある。

次に図２〜図１５に基づき、本発明の半導体装置の製造方法について説明する。
図２に示すように、ｐ型半導体基板２０上に絶縁分離領域２２を形成し、この絶縁分離領域２２によって区画されたセルトランジスタ領域側のトランジスタ形成領域に、ゲート絶縁膜３０、シリコン膜とタングステンの金属膜からなるゲート電極３２、ｎ型拡散層からなる拡散層領域２６、２８を有し、分離絶縁膜３４とサイドウォール絶縁膜３４ａにより絶縁分離されたトランジスタ２４を、また、周辺回路領域側のトランジスタ形成領域に、ゲート絶縁膜３０Ａと、シリコン膜とタングステンの金属膜からなるゲート電極３２、ｎ型拡散層からなる拡散層領域２６Ａ、２８Ａを有し、分離絶縁膜３４とサイドウォール絶縁膜３４ａにより絶縁分離されたトランジスタ２５を形成する。次いで半導体基板２０及びトランジスタ２４、２５の上にＣＶＤ法により第１層間絶縁膜３６としての酸化シリコン膜を成膜する。

その後、メモリセル領域１２と周辺回路領域１４において、フォトリソグラフィ技術とドライエッチング技術を用いてフォトレジスト膜をマスクとして第１層間絶縁膜３６を貫通して半導体基板２０上の拡散層領域２６、２８、２６Ａ、２８Ａに達する第１コンタクトホール３８、３８Ａを開口して形成する。その後、ドライエッチング技術を用いてフォトレジスト膜を剥離する。

メモリセル領域１２において、リン等の不純物を添加した多結晶シリコンを第１コンタクトホ−ル３８に埋め込む。ドライエッチング技術を用いたエッチバックとＣＭＰ技術により、第１層間絶縁膜３６上の膜のみを除去することにより、ポリシリコンプラグ３９を形成する。一方、周辺回路領域１４において、チタンをコンタクトホ−ルに埋設して、第１金属のコンタクトプラグ３９Ａを形成する。

第１層間絶縁膜３６上にＣＶＤ技術によりタングステン膜を例えば１１ｎｍ成膜した後、タングステン膜をドライエッチング技術を用いて目的の回路形状などにパターニング形成する。タングステン膜は、メモリセル領域１２では、ビット配線４２を構成し、周辺回路領域１４では、第１層配線７２、７４となる。それぞれの配線は、ソース領域、ドレイン領域となる拡散層領域２６、２８、２６Ａ、２８Ａに、ポリシリコンプラグ３９あるいは第１金属のコンタクトプラグ７０を介して接続される。
ポリシリコンプラグ３９及びビット配線４２並びに第１層配線７２、７４を形成した第１層間絶縁膜４０の主表面上の全面に酸化シリコン膜からなる第２層間絶縁膜４４を形成する。

図３に示すように、メモリ領域では、フォレジスト膜をマスクとして用い、ドライエッチング技術により、第２層間絶縁膜４４を貫通してポリシリコンプラグ３９に達する容量接続用のコンタクトホール４６を形成する。その後、ドライエッチング技術によりフォトレジスト膜を剥離する。
この容量接続用のコンタクトホール４６は、ポリシリコンプラグ３９と後に形成するキャパシタ用深穴シリンダ５６を接続するために設けられる。一方、周辺回路領域１４では、第２層間絶縁膜４４を貫通して金属のコンタクトプラグ３９Ａに達する第２コンタクトホール７６を形成する。

図４に示すように、ポリシリコンプラグ３９に接続する容量コンタクトホール４６並びに第１金属のコンタクトプラグ３９Ａに接続する第２コンタクトホール７６内にチタンが埋設される容量接続用の工程プラグ４７、及び第２金属のコンタクトプラグ７８を形成する。ここで、これらコンタクトホール外のチタンの金属膜をＣＭＰ法で研磨してこれら金属膜をエッチバックしてコンタクトホールの内部に金属を残すことにより金属の各コンタクトプラグを形成する。なお、メモリセル領域１２においては、チタン膜とポリシリコンプラグ３９の頭部のシリコンを熱処理により反応させてチタンシリサイド層を形成できるので、金属のコンタクトプラグ４７とポリシリコンプラグ３９との導通抵抗を小さくすることができる。

図５に示すように、第２層間絶縁膜４４の主表面上に窒化タングステン膜とタングステン膜をスパッタ法により堆積させて、フォトリソグラフィー技術とドライエッチング技術によりパターニングすることで、メモリセル領域１２にランディングパッド４８を、そして周辺回路領域１４にアシスト用配線８０を形成する。
この工程では先に記載した如く、アシスト配線８０をランディングパッド４８と同層位置に設けるので、１つのフォトリソグラフィ工程においてランディングパッド４８の形成時に同時にアシスト配線８０を形成できる。従って、別途アシスト配線８０形成用のフォトリソグラフィ工程を追加することなく、即ち、工程数を増加することなくアシスト配線８０を形成できる効果がある。

図６に示すように、ランディングパッド４８及びアシスト用配線８０を覆って窒化シリコン膜５２を堆積させ、ランディングパッド４８及びアシスト用配線８０を覆って形成された窒化シリコン膜５２上に第３層間絶縁準備膜５４ａとして厚さ３μｍの酸化シリコン膜を堆積させる。
図７に示すように、メモリセル領域１２において、第３層間絶縁準備膜５４ａ及び窒化シリコン膜５２を貫くキャパシタ用深穴シリンダ５６をフォトリソグラフィー技術とドライエッチング技術により開孔し、そしてキャパシタ用深穴シリンダ５６の底面部分にランディングパッド４８の表面を露出させる。

図８に示すように、キャパシタ用深穴シリンダ５６を用いてメモリ用キャパシタを形成する。まず、下部電極５８として厚さ１５ｎｍの第１窒化チタン膜をＣＶＤ法により成長させる。窒化チタン膜のＣＶＤ成長は、原料ガスとして四塩化チタン（ＴｉＣｌ_４）とアンモニア（ＮＨ_３）とを用いてウエハ温度を６００℃に設定して枚葉式成膜装置などを用いて行う。次に、シリンダー内にフォトレジスト膜を堆積して、シリンダの底部分の窒化チタン膜がエッチングされるのを保護しつつ、シリンダ上部の窒化チタン膜をエッチバック除去する。さらに、有機剥離液を用いてフォトレジスト膜を除去してコップ型の下部電極５８を形成する。

図９に示すように、希釈フッ化水素酸溶液（ＨＦ）を用いたウエットエッチング法により、窒化シリコン膜５２をエッチングストッパとして第３層間絶縁準備膜５４の酸化シリコンを除去する。

図１０に示すように、下部電極５８を覆って容量絶縁膜６０を形成する。まず、厚さ８ｎｍの酸化ハフニウム膜をＡＬＤ（Atomic Layer Deposition）法により形成する。酸化ハフニウム膜のＡＬＤ法による成長は、原料ガスとしてテトラキス・エチルメチルアミノ・ハフニウム（[ＣＨ_３ＣＨ_２（ＣＨ_３）Ｎ_４]Ｈｆ）とオゾン（Ｏ_３）を用いてウエハ温度を例えば３５０℃に設定して枚葉式成膜装置にて行う。続いて、上部電極６２の形成用として厚さ２０ｎｍの第１窒化チタン膜をＡＬＤ法により形成する。容量絶縁膜６０及び上部電極６２は窒化シリコン膜５２上に形成される。
窒化チタン膜のＣＶＤ成長は、ウエハ温度を例えば５００℃に設定して、原料ガスとして四塩化チタンとアンモニアとを同時に流すプロセス・ステップとアンモニアのみを流すプロセス・ステップを交互に繰り返すＳＦＤ（Sequential Flow Deposition）法にて行う。
更に、窒化チタン膜を酸化ハフニウム膜とともに、フォトリソグラフィ技術とドライエッチング技術とにより上部電極形状に加工して高さ２μｍのシリンダ形状のキャパシタ６４を形成することができる。一方、図１１に示すように、周辺回路領域１４に形成されていた容量絶縁膜６０形成用の酸化ハフニウム膜と上部電極６２形成用の窒化チタン膜を除去する。

図１２に示すように、再度第３層間絶縁膜５４としての酸化シリコン膜をキャパシタ６４の上部電極６２及び露出した窒化シリコン膜５２上に堆積させ、ＣＭＰ法によりメモリセル領域と周辺回路領域の段差を平坦化する。

図１３に示されるように、第３層間絶縁膜５４に第３コンタクトホール８２を設ける。メモリセル領域１２と周辺回路領域１４の境界部分に形成する第３コンタクトホール８２は、境界部分においてキャパシタ６４の側方側に設けられている上部電極の延出部６２Ａ上まで貫通し、一方、周辺回路領域１４においては、窒化シリコン膜５２を貫通し、その下のアシスト用配線８０に達するように形成する。

図１４に示すように、第３層間絶縁膜５４に開孔された第３コンタクトホール８２に窒化チタン膜とタングステン膜とを埋め込み形成後、コンタクトホール外の窒化チタン膜をＣＭＰ法により除去して、コンタクトホール内に第３金属のコンタクトプラグ８４を形成する。
その後、第３層間絶縁膜５４の主表面上にチタン膜とアルミニウム膜と窒化チタン膜とを順にスパッタ法で形成し、これらの積層膜をフォトリソグラフィ技術とドライエッチング技術を用いてパターニングして第２層配線６９を形成することにより図１に示す構造の半導体装置１０を得ることができる。

図１５は、本発明に係る半導体装置の第２実施形態を示すもので、本実施形態の半導体装置５０は、メモリセル領域１２と周辺回路領域１４との境界部分においてキャパシタ６４の側方側に上部電極６２を延出させた部分の構造が第１実施形態の構造と異なる。その他の構造は第１実施形態の半導体装置１０と同等であるので、同一構造の部分の説明は略する。
本第２実施形態の半導体装置５０において、キャパシタ用深孔シリンダ５６の上部電極６２は、図１５に示すように、メモリセル１２と周辺回路領域１４との境界部分において、第２層間絶縁膜４４の主表面５０上にパターン形成されて延出形成されたアシスト配線８０Ａを覆って設けられた窒化シリコン膜５２上に延出して設けられている。そして、アシスト配線８０Ａは、第１層間絶縁膜３６の主表面４０上にパターン形成された他の第１層配線７４に第２金属のコンタクトプラグ７８Ａを介し接続され、更に、第３層間絶縁膜５４に形成されたコンタクトプラグ８４を介して第３層間絶縁膜５４上の第２層配線６９に接続されている。

この第２実施形態の半導体装置５０では、特に配線が密に形成されるメモリセル１２と周辺回路領域１４との境界領域、即ち、メモリセル１２と周辺回路領域１４との境界に位置している絶縁分離膜２２上の領域において、アシスト配線８０Ａを設けて従来利用されていないこの領域に配線を効率良く配置しているので、第１層配線７２、７４の高密度化を緩和することができる。また、アシスト配線８０Ａはランディングパッド４８と同層位置に設けられるので、特別な工程の追加を行うことなく形成できる効果があることは先の実施形態において説明したアシスト配線８０の場合と同様である。

本発明は、ＤＲＡＭ、更にはロジック回路、周辺回路を搭載したＤＲＡＭなどの半導体デバイス、あるいはＤＲＡＭを搭載した混載ＬＳＩ、システムＬＳＩなどの集積回路に広く適用することができる。

本発明の第１実施形態の半導体装置の概略断面図である。 本発明の第１実施形態の半導体装置の製造方法を説明するためのもので、半導体基板上に形成したトランジスタの上に第１層間絶縁膜と第１層配線と第２層間絶縁膜を形成した状態を示す概略断面図である。 本発明の第１実施形態の半導体装置の製造方法を説明するためのもので、図２に示した第２層間絶縁膜にコンタクトホールを形成した状態を示す概略断面図である。 本発明の第１実施形態の半導体装置の製造方法を説明するためのもので、図３に示したコンタクトホールに金属プラグを形成した状態を示す概略断面図。 本発明の第１実施形態の半導体装置の製造方法を説明するためのもので、第２層間絶縁膜上に第２層配線を形成した状態を示す概略断面図。 本発明の第１実施形態の半導体装置の製造方法を説明するためのもので、図５に示した第２層配線上に窒化シリコン膜と第３層間絶縁膜を形成した状態を示す概略断面図。 本発明の第１実施形態の半導体装置の製造方法を説明するためのもので、第３層間絶縁膜に深孔シリンダを形成した状態を示す概略断面図。 本発明の第１実施形態の半導体装置の製造方法を説明するためのもので、深孔シリンダ内に下部電極を形成した状態を示す概略断面図。 本発明の第１実施形態の半導体装置の製造方法を説明するためのもので、第３の層間絶縁膜を一旦除去した状態を示す概略断面図。 本発明の第１実施形態の半導体装置の製造方法を説明するためのもので、下部電極上に容量絶縁膜と上部電極形成用の膜を積層した状態を示す概略断面図。 本発明の第１実施形態の半導体装置の製造方法を説明するためのもので、下部電極上に容量絶縁膜と上部電極形成用の膜を積層した状態から周辺回路領域の膜を除去してキャパシタ構造を形成した状態を示す概略断面図。 本発明の第１実施形態の半導体装置の製造方法を説明するためのもので、キャパシタ構造を形成した後に再度第３の層間絶縁膜を形成した状態を示す概略断面図。 本発明の第１実施形態の半導体装置の製造方法を説明するためのもので、第３の層間絶縁膜にコンタクトホールを形成した状態を示す概略断面図。 本発明の第１実施形態の半導体装置の製造方法を説明するためのもので、第３の層間絶縁膜に形成したコンタクトホールにコンタクトプラグを形成した状態を示す概略断面図。 本発明の半導体装置の第２の実施形態を示す概略断面図である。 本発明者が研究開発している半導体装置の概略断面図である。

符号の説明

１０ 半導体装置、
１２ メモリセル領域、
１４ 周辺回路領域、
２０ 半導体基板、
２２ 絶縁分離領域、
２４、２５ トランジスタ、
２６、２８ 拡散層領域、
２６Ａ、２８Ａ 拡散層領域、
３０、３０Ａ ゲート絶縁膜、
３２、３２Ａ ゲート電極、
３６ 第１層間絶縁膜、
３８、３８Ａ 第１コンタクトホール、
３９ ポリシリコンプラグ、
４０ 第１層間絶縁膜の主表面、
４２ ビット配線、
４４ 第２層間絶縁膜、
４６ コンタクトホール、
４７ コンタクトプラグ、
４８ ランディングパッド、
５０ 第２層間絶縁膜の主表面、
５２ 窒化シリコン膜、
５４ 第３層間絶縁膜、
５６ キャパシタ用深孔シリンダ、
５８ 下部電極、
６０ 容量絶縁膜、
６２ 上部電極、
６４ キャパシタ、
６６ コンタクトホール、
６７ コンタクトプラグ、
６９ 第２層配線、
７２、７４ 第１層配線、
７６ コンタクトホール、
７８ コンタクトプラグ、
８０ アシスト用配線、
８２ 第３コンタクトホール、
８４ コンタクトプラグ、

Claims (7)

1. 半導体基板上に情報を記録するためのメモリセル領域と該メモリセル領域に隣接して設けられる周辺回路領域とを具備する半導体装置において、
   前記メモリセル領域にセルトランジスタと該セルトランジスタに接続されるビット配線とキャパシタとが上下に階層構造で設けられ、前記セルトランジスタを覆う第１層間絶縁膜と、前記セルトランジスタの上層側に設けられるビット配線を覆う第２層間絶縁膜と、前記ビット配線の上層側に設けられるキャパシタを覆う第３層間絶縁膜が設けられ、
   前記周辺回路領域に前記第１層間絶縁膜に覆われて周辺回路用トランジスタが設けられ、前記第１層間絶縁膜の主表面上に前記周辺回路用トランジスタに接続される第１層配線が設けられ、前記第１層配線が前記第２層間絶縁膜に覆われ、前記第２層間絶縁膜の上に第３層間絶縁膜が設けられ、該第３層間絶縁膜の主表面上に第２層配線が設けられる一方、
   前記メモリセル領域において、前記第２層間絶縁膜の主表面上において下層側のセルトランジスタに接続するためのコンタクトプラグと前記キャパシタとの接続部分にランディングパッドが設けられるとともに、
   前記ランディングパッドが設けられた前記第２層間絶縁膜の主表面上に前記第１層配線に接続されるアシスト配線が設けられてなることを特徴とする半導体装置。
2. 前記アシスト配線が前記第１層配線と前記第２層配線の両方に接続されてなることを特徴とする請求項１に記載の半導体装置。
3. 前記キャパシタが下部電極と容量絶縁膜と上部電極を備えた積層構造とされ、前記ランディングパッドが、前記下部電極と前記コンタクトプラグとの間に介在されてなることを特徴とする請求項１または２に記載の半導体装置。
4. 前記第２層間絶縁層の主表面上に形成されたアシスト用配線が、半導体基板のメモリセル領域と周辺回路領域の境界領域を跨いで配線されてなることを特徴とする請求項１〜３のいずれかに記載の半導体装置。
5. 前記第２層間絶縁層の主表面上に形成されたアシスト用配線が、半導体基板のメモリセル領域と周辺回路領域とを区画する分離絶縁膜上において第１層間絶縁膜の主表面上に形成された第１配線膜と電気的に接続されてなることを特徴とする請求項１〜４のいずれかに記載の半導体装置。
6. 半導体基板上に情報を記録するためのメモリセル領域と該メモリセル領域に隣接して設けられる周辺回路領域とを具備する半導体装置において、
   前記メモリセル領域にセルトランジスタと該セルトランジスタに接続されるビット配線とキャパシタとが上下に階層構造で設けられ、前記セルトランジスタを覆う第１層間絶縁膜と、前記セルトランジスタの上層側に設けられるビット配線を覆う第２層間絶縁膜と、前記ビット配線の上層側に設けられるキャパシタを覆う第３層間絶縁膜が設けられ、
   前記周辺回路領域に前記第１層間絶縁膜に覆われて周辺回路用トランジスタが設けられ、前記第１層間絶縁膜の主表面上に前記周辺回路用トランジスタに接続される第１層配線が設けられ、前記第１層配線が前記第２層間絶縁膜に覆われ、前記第２層間絶縁膜の上に第３層間絶縁膜が設けられ、該第３層間絶縁膜の主表面上に第２層配線が設けられる一方、
   前記メモリセル領域において、前記第２層間絶縁膜の主表面上において下層側のセルトランジスタに接続するためのコンタクトプラグと前記キャパシタとの接続部分にランディングパッドが設けられるとともに、
   前記ランディングパッドが設けられた前記第２層間絶縁膜の主表面上に前記第１層配線に接続されるアシスト配線が設けられてなる半導体装置を製造するにあたり、
   前記半導体基板のメモリセル領域にセルトランジシタを形成し、前記周辺回路領域に周辺回路用トランジスタを形成する工程と、
   前記半導体基板の主表面上に第１層間絶縁膜を形成する工程と、
   前記第１層間絶縁膜の主表面上に第１層配線を形成する工程と、
   前記第１層間絶縁膜の主表面上に第２層間絶縁膜を形成する工程と、
   前記第２層間絶縁膜の主表面上に第３層間絶縁膜を形成する工程と、
   前記第３層間絶縁膜の主表面に第２層配線を形成する工程と、
   前記第３層間絶縁膜内にメモリキャパシタを形成する工程とを具備するとともに、
   前記メモリセル領域において、前記第２層間絶縁膜の主表面上に前記メモリキャパシタと電気的に接続するためのランディングパッドを形成する工程と、
   前記周辺回路領域において、前記第２層間絶縁膜の主表面上に前記第１層配線と前記第２層配線とを接続するためのアシスト用配線を形成する工程とを具備し、
   前記ランディングパッドを形成する工程と、前記アシスト用配線を形成する工程を同一のフォトリソグラフィ工程で行うことを特徴とする半導体装置の製造方法。
7. 前記第２層間絶縁膜の上に一旦第３層間絶縁準備膜を形成した後、この第３層間絶縁準備膜を介して深孔シリンダを形成し、この深孔シリンダの内部側に下部電極を形成した後、前記第３層間絶縁準備膜を除去してから容量絶縁膜、上部電極を形成し、パターニングしてキャパシタを形成した後、これらを覆うように第３層間絶縁膜を形成し、この後に前記アシスト配線に接続するプラグを形成し、該プラグに接続する第２層配線を前記第３層間絶縁膜上に形成することを特徴とする請求項６に記載の半導体装置の製造方法。

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