JP2007305681A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】半導体記憶装置のキャパシタ形成に際して、下部電極に接続するランディングパッドを簡易に形成する半導体装置の製造方法を提供する。
【解決手段】絶縁膜のコンタクト孔内に金属プラグを形成した後に、選択ＣＶＤ技術を用いて、タングステン膜を金属プラグと自己整合的に成長することにより、金属プラグに対応してランディングパッドを形成する。その上に下部電極、容量絶縁膜、及び、上部電極を順次に形成する。
【選択図】図２

Description

本発明は、半導体装置の製造方法に関し、特に半導体装置内にキャパシタを製造する、半導体装置の製造方法に関する。
ＤＲＡＭ(Dynamic Random Access Memory)等のメモリセルは、選択用トランジスタとキャパシタとから構成される。ＤＲＡＭでは、微細加工技術の進展によるメモリセルの微細化に伴い、キャパシタの電荷蓄積量の減少が問題となってきた。この問題を解決するため、ＤＲＡＭでは、ＣＯＢ(Capacitor Over Bitline)構造、及び、ＳＴＣ(Stacked Trench Capacitor)構造が採用されている。ＣＯＢ構造により、キャパシタをビット線上に形成することで、キャパシタの底面積（投影面積）を大きくできるようにし、また、ＳＴＣ構造により、円筒形状のキャパシタの高さを大きくして、キャパシタ電極の面積を増加させている。その代表例は、非特許文献１に記載されている。
非特許文献１では、ＣＯＢ構造とＳＴＣ構造のキャパシタを採用しており、選択用トランジスタに繋がる接続プラグとキャパシタ電極との間に、ランディングパッドを介在させている。従来、接続プラグとキャパシタ電極とを直接に接続する構造が使用されていた。しかし、この構造では、接続プラグとキャパシタ電極との電気的な連結を維持するため、また、キャパシタ電極のレイアウトが接続プラグのレイアウトにより制限を受けるため、キャパシタ電極の底面形状として、長軸と短軸の差が大きな楕円形状を採用することが不可欠になる。このため、キャパシタ電極の加工に際して、ホトリソグラフィー工程及びドライエッチング工程において、許容マージンが小さい、或いは、所望の接触面積が得られ難いという問題が生じていた。非特許文献１では、ランディングパッドを使用することで、キャパシタ電極の底面形状が真円に近い形状になるようにして、この問題を解消している。
IEDM Technical Digest 2002、819〜822ページ 特開２００４-８０００９号公報
しかしながら、ランディングパッドを形成するには、特許文献１にも記述があるように、従来の工程に、ホトリソグラフィー工程及びドライエッチング工程、あるいはＣＭＰ工程を追加する必要がある。この工程の追加により、ＤＲＡＭの歩留りが低下したり、或いは、チップコストが増大したりするという問題があった。
そこで、本発明の主な目的は、従来の工程にホトリソグラフィー工程及びドライエッチング工程、あるいはＣＭＰ工程を追加することなく、従って、チップコストを増大させずに、かつ、ホトリソグラフィー工程及びドライエッチング工程において許容マージンが不足するなどの困難な問題を生ずることなく、接続プラグとキャパシタ電極との間の電気的な接触を確保するランディングパッドを形成することが出来る、半導体装置の製造方法を提供することにある。
上記目的を達成するために、本発明の第１の態様に係る半導体装置の製造方法は、下部電極と、該下部電極と容量絶縁膜を介して対向する上部電極とを有するキャパシタを備え、前記下部電極が該下部電極に接して形成されたランディングパッドを介して下方の金属プラグに接続される半導体装置を製造する方法において、コンタクト孔を有する絶縁膜を形成する工程と、前記コンタクト孔内に金属プラグを埋め込む工程と、前記金属プラグと自己整合的に金属膜を成長させて、ランディングパッドを形成する工程とを有することを特徴とする。
また、本発明の第２の態様に係る半導体装置の製造方法は、下部電極と、該下部電極と容量絶縁膜を介して対向する上部電極とを有するキャパシタを備え、前記下部電極が該下部電極に接して形成されたランディングパッドを介して下方の金属プラグに接続される半導体装置を製造する方法において、コンタクト孔を有する絶縁膜を形成する工程と、前記コンタクト孔の内部及びその近傍の前記絶縁膜表面に、前記コンタクト孔と自己整合的に金属膜を成長させて、金属プラグ及びランディングパッドを形成する工程とを有することを特徴とする。
本発明の半導体装置の製造方法によると、ホトリソグラフィー工程及びドライエッチング工程を用いずにランディングパッドが形成できるので、半導体装置の製造のコストが低減でき、また、ランディングパッドの形成により、金属プラグと下部電極の電気的接続の信頼性が向上する結果、その歩留まりも向上する効果がある。
本発明の第１の態様に係る半導体装置の製造方法では、前記金属パッドは、少なくとも頂部がタングステン膜で形成されることが好ましい。金属パッドにタングステン膜を用いることにより、金属膜の自己整合的な成長が容易になる。
また、本発明の半導体装置の製造方法では、前記金属膜を自己整合的にを成長させる工程は、選択ＣＶＤ法又は選択ＡＬＤ法を利用して行うことが出来る。選択ＣＶＤ法や選択ＡＬＤ法を用いることで、自己整合的な成長が容易になり、所望の位置に容易にランディングパッドが形成できる。
また、前記金属膜がタングステン膜であることが好ましい。タングステン膜を用いることにより、所望の選択成長が容易になる。
また、前記金属膜を成長させる工程として、モノシラン及び六フッ化タングステンを原料ガスとして流す工程を用いてもよい。或いは、これに代えて、前記金属膜を成長させる工程は、原料ガスとして六フッ化タングステンを流す工程と、原料ガスとして六フッ化タングステン及びモノシランを流す工程とを順次に含むことでもよい。原料ガスとして六フッ化タングステンを流す工程を先に行うことにより、表面の酸化層の除去が可能になり、その後の成長が容易になる。
前記原料ガスとして六フッ化タングステン及びモノシランを流す工程は、基板温度を２５０〜３５０℃とし、雰囲気圧力を１〜１０Ｐａに設定して行うことが好ましい。所望の選択成長が実用的な成膜レートで得られる。また、この場合には、モノシランと六フッ化タングステンの流量比が０．１以上で０．６７未満であることが好ましい。
本発明の一実施形態に係る半導体装置の製造方法、及び、該製造方法で製造される半導体装置について、添付図面を参照して詳細に説明する。
まず、半導体装置の構造について説明する。図１は、本実施形態に係る製造方法で製造される半導体記憶装置（ＤＲＡＭ）の縦断面図である。同図において、ＤＲＡＭのメモリセル領域では、シリコン基板１０の主面を分離絶縁膜２によって区画した各活性領域に、２つの選択用トランジスタが形成されている。各選択用トランジスタは、シリコン基板１０の主面上にゲート絶縁膜３を介して形成されたゲート電極４と、ソース領域及びドレイン領域を構成する一対の拡散層領域５、６とから成り、活性領域内の双方の選択用トランジスタは、１つの拡散層領域６を共有している。ゲート電極４は、その表面及び側面の全体が絶縁膜３１で覆われている。
選択用トランジスタの共通の拡散層領域６は、層間絶縁膜２１上に形成されたビット線８（タングステン膜）に、層間絶縁膜２１を貫通するポリシリコンプラグ１１ａを介して接続されている。ビット線８は層間絶縁膜２２に覆われている。メモリセルのキャパシタは、この層間絶縁膜２２上に形成された第１の窒化チタン膜から成る下部電極５１と、酸化ハフニウム膜から成る容量絶縁膜５２（８ｎｍ厚）と、第２の窒化チタン膜から成る上部電極５３（１５ｎｍ厚）とが順次に積層されて構成される。
図２は、図１のキャパシタ部分の拡大図を示す。同図に示すように、下部電極５１は、頂部が開口し、且つ、底面が閉鎖された円筒形状、つまり、コップ形状を有する。また、下部電極５１は、その底面で、タングステン膜よりなるランディングパッド８１を介して下方の金属プラグ１２と接続され、さらに金属プラグ１２は、その下方のポリシリコンプラグ１１を介してトランジスタの拡散層領域５に接続されている。
図１に戻り、キャパシタの上部電極を構成する第２の窒化チタン膜５３上には、これを覆って層間絶縁膜２４が形成されている。層間絶縁膜２４上には、第２層配線６１が形成されている。上部電極５３と第２層配線６１とは、層間絶縁膜２４を貫通して形成された接続プラグ４４によって接続されている。
一方、ＤＲＡＭの周辺回路領域では、シリコン基板１０の主面を分離絶縁膜２によって区画した各活性領域に、周辺回路用のトランジスタが形成されている。この周辺回路用のトランジスタは、ゲート絶縁膜３を介して形成されたゲート電極４と、ソース領域及びドレイン領域を構成する一対の拡散層領域７、７ａとから成る。このトランジスタの一方の拡散層領域７は、金属プラグ４１を介して第１層配線８ｂに接続され、第１層配線８ｂは、更に金属プラグ４３を介して第２層配線６１に接続されている。また、他方の拡散層領域７ａは、金属プラグ４１ａを介して第１層配線８ａに接続され、更に、第１層配線８ａは、金属プラグ４２を介して第２層配線６１ａに接続されている。
次に、上記半導体記憶装置の製造方法について、図３乃至図１３を参照して説明する。シリコン基板１０の主面を、溝内に分離絶縁膜２が埋め込まれたＳＴＩ構造によって区画し、ゲート酸化膜３、ゲート電極４、拡散層領域５，６，７，７ａ、ポリシリコンプラグ１１、金属プラグ４１，４１ａ、ビット線及び第１層配線８，８ａ，８ｂを形成する。次いで、ビット線及び第１層配線８，８ａ，８ｂの上に層間絶縁膜（酸化シリコン膜）２２を堆積し、層間絶縁膜２２を貫通するコンタクト孔９５を開孔して、コンタクト孔９５の底面部分にポリシリコンプラグ１１の頂部を露出させる（図３）。
次に、コンタクト孔９５に、窒化チタン膜及びタングステン膜を順次に埋め込んだ後に、コンタクト孔外の窒化チタン膜及びタングステン膜をＣＭＰ法により除去して、金属プラグ１２を形成する（図４）。
次に、選択ＣＶＤ技術を用いて、タングステン膜よりなるランディングパッド８１を金属プラグ１２の頂部に自己整合的に成長させ形成する（図５）。ここで、タングステン膜８１の選択ＣＶＤ成長は、例えば原料ガスとして１０ｓｃｃｍのモノシラン(ＳｉＨ４)と、２０ｓｃｃｍの六フッ化タングステン(ＷＦ６)とを用いて、ウエハ温度を２８０℃、全圧力を１．３Ｐａに設定した枚葉式成膜装置にて行う。タングステン膜の成膜に先立ち、２０ｓｃｃｍの六フッ化タングステン(ＷＦ６)を１０秒程度先行して流すことにより、金属プラグ１２のタングステン膜表面の酸化層（酸化タングステン層）を効率的に除去できる。これにより、ウエハ面上の複数(＞１Ｅ１２)個の金属プラグ１２上に、大きさの均一性が良好なタングステン膜１２を、いわゆるインキュベーション時間を要しないで、成長することができる。
タングステン膜の成長の際に、その選択性が破れることによって層間絶縁膜２２上に不必要なタングステン膜が形成されることを防ぐためには、ウエハ温度を３５０℃以下とし、チャンバ内圧力を１０Ｐａ以下とする。また、モノシランと六フッ化タングステンの流量比を０．６７未満とする。更に、実用的な成膜速度を得るためには、基板温度をタングステン膜の成膜下限領域である２５０℃以上とし、チャンバ内の圧力を粘性流の下限領域である１Ｐａ以上に設定し、双方のガス流量比を０．１以上とする。なお、通常の選択ＣＶＤ法に代えて、選択ＡＬＤ（Atomic layer deposition）法を採用することも出来る。
次に、層間絶縁膜３２として窒化シリコン膜を形成し、その上に層間絶縁膜２３として厚さ３μｍの酸化シリコン膜を形成する（図６）。層間絶縁膜２３及び３２を貫くシリンダ孔９６を、ホトリソグラフィー技術とドライエッチング技術とにより開孔し、シリンダ孔９６の底面部分にランディングパッド８１の表面を露出させる（図７）。
次に、シリンダ孔９６の表面を含む全面に、下部電極膜として第１の窒化チタン膜５１（１５ｎｍ厚）をＣＶＤ法により成長する（図８）。第１の窒化チタン膜５１のＣＶＤ成長は、原料ガスとして四塩化チタン(ＴｉＣｌ4)とアンモニア(ＮＨ３)とを用いて、ウエハ温度を６００℃に設定した枚葉式成膜装置にて行う。
引き続き、シリンダ孔９６内にホトレジスト膜７１を形成して（図９）、シリンダ孔９６内部の第１の窒化チタン膜５１がエッチングされるのを保護しつつ、シリンダ孔外部の第１の窒化チタン膜５１をエッチバック除去し、さらに有機剥離液を用いてホトレジスト膜７１を除去して、コップ型の下部電極５１を得る（図１０）。
次に、希釈フッ化水素酸（ＨＦ）溶液を用いたウエットエッチング法により、層間絶縁膜３２（窒化シリコン膜）をエッチングストッパとして、層間絶縁膜（酸化シリコン膜）２３を除去する（図１１）。これにより、内部表面及び外部表面が露出した，コップ型の下部電極５１が得られる。
次に、酸化ハフニウム膜５２（８ｎｍ厚）をＡＬＤ法により全面に形成する。酸化ハフニウム膜５２のＡＬＤ成長は、原料ガスとしてテトラキス・エチルメチルアミノ・ハフニウム（[ＣＨ３ＣＨ２（ＣＨ３）Ｎ]４Ｈｆ）及びオゾン（Ｏ３）を用いて、ウエハ温度を３５０℃に設定した枚葉式成膜装置にて行う。つづいて、上部電極膜として第２の窒化チタン膜５３（２０ｎｍ厚）をＡＬＤ法により形成する(図１２)。窒化チタン膜５３のＣＶＤ成長には、ウエハ温度を５００℃に設定した枚葉式成膜装置において、原料ガスとして四塩化チタンとアンモニアとを同時に流すプロセス・ステップとアンモニアのみを流すプロセス・ステップを交互に繰り返すＳＦＤ(Sequential Flow Deposition)法にて行う。
第２の窒化チタン膜５３を、酸化ハフニウム膜５２とともに、ホトリソグラフィー技術とドライエッチング技術とにより上部電極形状に加工して、高さが３μｍのシリンダ形状のキャパシタを得る（図１３）。
次に、図１に示すような層間絶縁膜（酸化シリコン膜）２４を形成して、ＣＭＰ法によりメモリセル領域と周辺回路領域の段差を平坦化し、層間絶縁膜２４、３２、及び２２を貫いた接続孔を第３の窒化チタン膜とタングステン膜を埋め込む。次いで、接続孔外の第３の窒化チタン膜とタングステン膜をＣＭＰ法により除去して、金属プラグ４２，４３，４４を形成する。引き続き、チタン膜とアルミニウム膜と窒化チタン膜とを順にスパッタ法により形成し、これらの積層膜をリソグラフィー技術とドライエッチング技術を用いてパターニングして、第２層配線６１、６１ａを形成する。これにより、図１に示す構造が得られる。
図１４（ａ）は、上記実施形態の製造方法に従って作成したＤＲＡＭ装置のメモリセル領域について、金属プラグ１２、ランディングパッド８１及び下部電極５１を抽出して描いた上面図である。ＸとＸ’を結ぶ断面は図２のＸとＸ’に対応する。また、比較例として、、図１４（ｂ）にランディングパッドを用いないＤＲＡＭ装置の場合を同様に示した。比較例では、金属プラグ１２と下部電極５１の接触面積が小さいため、電気的な連結を維持することに困難を生じるが、本実施形態では、ランディングパッド８１と下部電極５１の接触面積を十分に確保できるため、電気的な連結を容易に維持できる。なぜならば、一般にシリンダ孔のアスペクト比が大きいほど（孔が深いほど）、接触抵抗は比抵抗値と接触面積とから計算される理論値からの増加度合が大きいので、下部電極から金属プラグまでの直列抵抗を低く保つためには、シリンダ底部の接触面積を大きく確保すべきだからである。
なお、上記実施形態では、金属プラグ１２とランディングパッド８１とを別々に形成した例を示したが、金属プラグ１２とランディングパッド８１を同時に形成しても良い。すなわち、コンタク孔９５を開孔した後に、選択ＣＶＤ技術を用いてタングステン膜をコンタクト孔９５に埋め込みつつ、ランディングパッド８１を同時に形成しても良い。この場合、上記実施形態よりも工程を簡略化できる利点がある。また、選択ＣＶＤ法に代えて選択ＡＬＤ法を用いることも出来る。
上記実施形態によると、工程の増加を抑えながら、従って、チップコストの増大を招くことなく、ランディングパッドを形成することができる。ランディングパッドの形成により、接続プラグとキャパシタ電極の安定な接触を維持でき、かつキャパシタ電極の加工プロセスにおけるホトリソグラフィー技術及びドライエッチング技術における許容マージン不足などの技術的困難性を排除できる。従って、半導体記憶装置（ＤＲＡＭなど）の製造コストを低減でき、かつ信頼性を向上するという効果がある。
なお、本発明は上記実施形態に限定されず、本発明の技術思想の範囲内において、実施形態は適宜変更され得ることは明らかである。
本発明の活用例として、ＤＲＡＭや、ＤＲＡＭを含む混載ＬＳＩが挙げられる。
本発明の一実施形態の製造方法で製造された半導体記憶装置の縦断面図である。 図１の半導体記憶装置のキャパシタの詳細を示す縦断面図である。 本発明の一実施形態の半導体記憶装置の製造方法の一工程における縦断面図である。 本発明の一実施形態の半導体記憶装置の製造方法の一工程における縦断面図である。 本発明の一実施形態の半導体記憶装置の製造方法の一工程における縦断面図である。 本発明の一実施形態の半導体記憶装置の製造方法の一工程における縦断面図である。 本発明の一実施形態の半導体記憶装置の製造方法の一工程における縦断面図である。 本発明の一実施形態の半導体記憶装置の製造方法の一工程における縦断面図である。 本発明の一実施形態の半導体記憶装置の製造方法の一工程における縦断面図である。 本発明の一実施形態の半導体記憶装置の製造方法の一工程における縦断面図である。 本発明の一実施形態の半導体記憶装置の製造方法の一工程における縦断面図である。 本発明の一実施形態の半導体記憶装置の製造方法の一工程における縦断面図である。 本発明の一実施形態の半導体記憶装置の製造方法の一工程における縦断面図である。 （ａ）及び（ｂ）はそれぞれ、実施形態及び比較例の半導体記憶装置におけるメモリセル領域の上面図である。
符号の説明
２…分離絶縁膜
３…ゲート絶縁膜
４…ゲート電極
５，６，７，７ａ…拡散層領域
８，８ａ，８ｂ…ビット線及び第１層配線
１０…シリコン基板
１１，１１ａ…ポリシリコンプラグ
１２…金属プラグ（タングステン膜、窒化チタン膜）及び接続プラグ
２１，２２，２３，２４…層間絶縁膜（酸化シリコン膜）
３１，３２…層間絶縁膜（窒化シリコン膜）
４１，４１ａ，４２，４３，４４…金属プラグ及び接続プラグ
５１…下部電極及び第１の窒化チタン膜
５２…容量絶縁膜及び酸化ハフニウム膜
５３…上部電極及び第２の窒化チタン膜
６１，６１ａ…第２層配線
７１…ホトレジスト膜
８１…ランディングパッド及びタングステン膜
９５…コンタクト孔
９６…シリンダ孔

Claims (9)

  1. 下部電極と、該下部電極と容量絶縁膜を介して対向する上部電極とを有するキャパシタを備え、前記下部電極が該下部電極に接して形成されたランディングパッドを介して下方の金属プラグに接続される半導体装置を製造する方法において、
    コンタクト孔を有する絶縁膜を形成する工程と、
    前記コンタクト孔内に金属プラグを埋め込む工程と、
    前記金属プラグと自己整合的に金属膜を成長させて、ランディングパッドを形成する工程とを有することを特徴とする半導体装置の製造方法。
  2. 前記金属パッドは、少なくとも頂部がタングステン膜で形成されることを特徴とする、請求項１に記載の半導体装置の製造方法。
  3. 下部電極と、該下部電極と容量絶縁膜を介して対向する上部電極とを有するキャパシタを備え、前記下部電極が該下部電極に接して形成されたランディングパッドを介して下方の金属プラグに接続される半導体装置を製造する方法において、
    コンタクト孔を有する絶縁膜を形成する工程と、
    前記コンタクト孔の内部及びその近傍の前記絶縁膜表面に、前記コンタクト孔と自己整合的に金属膜を成長させて、金属プラグ及びランディングパッドを形成する工程とを有することを特徴とする半導体装置の製造方法。
  4. 前記金属膜を自己整合的にを成長させる工程は、選択ＣＶＤ法又は選択ＡＬＤ法を利用して行う、請求項１〜３の何れか一に記載の半導体装置の製造方法。
  5. 前記金属膜がタングステン膜であることを特徴とする、請求項１〜４の何れか一に記載の半導体装置の製造方法。
  6. 前記金属膜を成長させる工程は、モノシラン及び六フッ化タングステンを原料ガスとして流す工程であることを特徴とする、請求項５に記載の半導体装置の製造方法。
  7. 前記金属膜を成長させる工程は、原料ガスとして六フッ化タングステンを流す工程と、原料ガスとして六フッ化タングステン及びモノシランを流す工程とを順次に含むことを特徴とする、請求項５に記載の半導体装置の製造方法。
  8. 前記原料ガスとして六フッ化タングステン及びモノシランを流す工程は、基板温度を２５０〜３５０℃とし、雰囲気圧力を１〜１０Ｐａに設定して行うことを特徴とする、請求項６又は７に記載の半導体装置の製造方法。
  9. モノシランと六フッ化タングステンの流量比が０．１以上で０．６７未満であることを特徴とする、請求項８に記載の半導体装置の製造方法。
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