JP2012084738A - 半導体装置及びその製造方法、並びにデータ処理システム - Google Patents

半導体装置及びその製造方法、並びにデータ処理システム Download PDF

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Abstract

【課題】ワード線とコンタクトプラグとの短絡や、ワード線とビット配線との短絡を防ぐことが可能な半導体装置を提供する。
【解決手段】本発明の半導体装置１００は、半導体基板５０と、前記半導体基板５０の表層に、形成された複数の活性領域Ｋと、前記活性領域Ｋの表層から深さ方向に形成された不純物拡散層２２，２４と、前記複数の活性領域Ｋを横切るように形成された複数の溝部７に、セルゲート絶縁膜７Ａを介して前記半導体基板５０の上面５０ａよりも下方に位置するように埋め込まれたワード９線と、前記ワード線９上を埋め込むように形成された窒化シリコンからなる埋込絶縁膜１１と、前記不純物拡散層２２，２４に接続するビット配線と容量コンタクトプラグと、を具備し、前記ビット配線１５と容量コンタクトプラグ１９の少なくとも一方が、前記埋込絶縁膜１１上の一部に重なるように配置されていることを特徴とする。
【選択図】図３Ｂ

Description

本発明は半導体装置及びその製造方法、並びにデータ処理システムに関する。
近年、コンピューターや電気機器の主要部分に、多数のＭＯＳトランジスタを一つの半導体チップ上に集積化する大規模集積回路(以下、ＬＳＩという)が採用されている。また、ＬＳＩの中でも、例えば、ＤＲＡＭ（Dynamic Random Access Memory）などの素子の急速な微細化に伴い、ＭＯＳトランジスタのゲート長も短くなりつつある。また、多数のＭＯＳトランジスタをメモリセル領域に集積させることにより、隣接するＭＯＳトランジスタ同士の距離も短くなる。一方、ゲート長が短くなればなるほど、ＭＯＳトランジスタの短チャネル効果によるトランジスタ特性の悪化が問題となる。
このようなＭＯＳトランジスタの短チャネル効果を抑制する手段の一つとして、ゲート電極として機能するワード線を半導体基板内に形成した溝部に埋め込み、更に、溝部内側のワード線上部を絶縁膜で埋め込んだ構成のＭＯＳトランジスタ（埋め込みゲート型ＭＯＳトランジスタ）を形成する方法が知られている（特許文献１）。埋め込みゲート型ＭＯＳトランジスタは、ワード線同士の間の活性領域の表層部に不純物拡散層が形成されるため、一定の長さの有効チャネル長（ゲート長）を物理的に確保できる。このため、埋め込みゲート型ＭＯＳトランジスタは、ＤＲＡＭのセルトランジスタの微細化に対応できる構造とされている。
また、酸化シリコン膜をスピンコート法により溝内に充填する方法が、溝部内側を絶縁膜で埋め込む方法として知られている（特許文献２）。
特開２００８−３００８４３号公報 特開平１１−３０７６２６号公報
しかし、本願発明者が、特許文献１に示される構成の埋め込みゲート型ＭＯＳトランジスタをメモリセルのトランジスタとして形成する場合の製造工程について検討したところ、不純物拡散層に接続するコンタクトプラグと、ワード線との間で短絡が生じやすいことが明らかになった。通常、不純物拡散層に接続されるコンタクトプラグは、ドライエッチングでコンタクト開口を形成した後に、フッ酸を用いた湿式エッチングにより自然酸化膜等を除去して清浄なコンタクト開口の底面を露出させてから、コンタクト開口内に導電体を埋め込むことにより形成される。このコンタクト開口形成の際に、コンタクト開口の側面部に露出している層間絶縁膜（酸化シリコン）も湿式エッチングの薬液にさらされるため、コンタクト開口形成の際に絶縁膜が部分的に大きくエッチングされることがある。層間絶縁膜が大きくエッチングされるとワード線上面が露出し、コンタクトプラグとワード線との短絡の原因となる。
また、特許文献２に示される、スピンコート法により形成された酸化シリコン膜からなる絶縁膜は、微細化した隙間を容易に埋め込むことができるが、フッ酸等を用いた湿式エッチングによりエッチングされやすい。このため、特許文献２に示される方法で、溝部内側のワード線上部を絶縁膜で埋め込むと、コンタクト開口形成の際に絶縁膜が大きくエッチングされやすい。
一方、酸化シリコン膜からなる絶縁膜のエッチングを防ぐ方法として、絶縁膜をプラズマＣＶＤ法で形成する方法が考えられる。しかし、プラズマＣＶＤ法等で形成された酸化シリコン膜のエッチング速度は、スピンコート法により形成した酸化シリコン膜より遅くなるものの、ワード線の露出を完全に防止することができない。
このため、従来の埋め込みゲート型ＭＯＳトランジスタの製造方法では、半導体装置の信頼性が低下し、製造歩留まりが低下する問題があった。
本発明の半導体装置の製造方法は、メモリセル領域を有する半導体装置の製造方法であって、前記メモリセル領域において、半導体基板の表層に形成した素子分離用の溝部に素子分離絶縁膜を埋め込むことによって、該素子分離絶縁膜の間に第一の方向に延在する複数の活性領域を並べて形成する工程と、前記半導体基板の表層に、前記複数の活性領域を横切るように第二の方向に延在する複数の埋め込みゲート用の溝部を並べて形成する工程と、前記溝部に、セルゲート絶縁膜を介して前記半導体基板の上面よりも下方に位置するようにワード線を埋め込み形成する工程と、前記溝部内側の前記ワード線上を埋め込むように、窒化シリコンからなる埋込絶縁膜を形成する工程と、前記埋込絶縁膜及び前記半導体基板上に層間絶縁膜を形成したのちに、エッチングにより前記層間絶縁膜に、前記埋込絶縁膜と前記活性領域とに達する第一のコンタクト開口を形成する工程と、前記第一のコンタクト開口に第一の導電膜を充填することにより、前記埋込絶縁膜上の一部に重なるようにして前記活性領域に接続する第一のコンタクトプラグを形成する工程と、を有することを特徴とする。
本発明の半導体装置の製造方法によれば、ワード線を半導体基板に埋め込み形成した後に、前記ワード線上を埋め込むように窒化シリコンからなる埋込絶縁膜を形成する。窒化シリコンは、フッ酸によりエッチングされないため、埋め込み絶縁膜上を露出するコンタクト開口を形成する際にフッ酸を用いた洗浄処理を行っても、前記埋込絶縁膜のエッチングを防ぐことができる。このため、ワード線上面の露出を防ぐことができる。このため、ワード線とコンタクトプラグとの短絡や、ワード線とビット配線との短絡を防ぐことができる。また、ワード線と容量コンタクトプラグとの短絡と、ワード線とビット配線との短絡とを防ぐことにより、半導体装置の動作不良の発生を防ぐことができる。これにより、半導体装置の信頼性を向上できると共に、半導体装置の製造歩留まりを向上させることができる。
本発明を適用した半導体装置を模式的に示す平面図である。 本発明方法により形成された半導体装置を備えたメモリセルの配線構造などの一部要素の一例を示す平面図である。 本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図２中に示すＡ−Ａ’線に沿った断面図である。 本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図２中に示すＢ−Ｂ’線に沿った断面図である。 本発明を適用した一実施形態である半導体装置を説明するための断面模式図である。 本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図２中に示すＡ−Ａ’線に沿った断面図である。 本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図２中に示すＢ−Ｂ’線に沿った断面図である。 本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図である。 本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図２中に示すＡ−Ａ’線に沿った断面図である。 本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図２中に示すＢ−Ｂ’線に沿った断面図である。 本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図である。 本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図２中に示すＡ−Ａ’線に沿った断面図である。 本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図２中に示すＢ−Ｂ’線に沿った断面図である。 本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図である。 本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図である。 本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図２中に示すＡ−Ａ’線に沿った断面図である。 本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図２中に示すＢ−Ｂ’線に沿った断面図である。 本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図である。 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以下、本発明の半導体装置について図面を参照にして説明する。なお、以下の説明において参照する図面は、特徴をわかりやすくするために便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などは実際と同じであるとは限らない。また、以下の説明において例示される原料、寸法等は一例であって、本発明はそれらに限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
はじめに、図１を用いて、第一の実施形態に係る半導体装置（ＤＲＡＭ）１００の一例である半導体チップの概略構成について説明する。図１は、半導体装置１００のメモリセル領域１０１と、周辺回路領域１０２の位置関係を説明するための平面図であるため、半導体装置１００を構成する具体的な構成要素の図示を省略する。
図１に示すように、半導体装置１００には、メモリセル領域１０１と、メモリセル領域１０１を囲むように形成された周辺回路領域１０２とから概略構成されている。
メモリセル領域１０１は、後述するＭＯＳトランジスタおよびキャパシタを含む複数のメモリセルが所定の規則に従って配列されている領域である。
周辺回路領域１０２は、たとえば半導体チップ外部への入出力回路等の回路ブロックが配置される領域であり、具体的には、図示しないセンスアンプ回路、ワード線の駆動回路、デコーダ回路、半導体チップ外部への入出力回路等を含む、メモリセルアレイ以外の回路ブロックが設けられている。また、周辺回路領域１０２は、各メモリセル領域１０１を囲むように形成されている。
このような構成により、半導体装置１００は、ＤＲＡＭ（Dynamic Random Access Memory）をとして機能する。
次いで、上記メモリセル領域１０１の構成について図２を用いて説明する。図２は、半導体装置１００のメモリセル領域１０１を示す平面図である。なお、本実施形態の半導体装置１００は、図２に示すように、６Ｆ２セル配置（Ｆは最小加工寸法）とされている。
半導体装置１００のメモリセル領域には、素子分離領域４に区画された帯状の複数の活性領域Ｋが、所定の間隔で形成されている。また、活性領域Ｋは後述する半導体基板５０の表面に形成され、各第一のワード線９と各ビット配線１５の延在方向に対し所定の角度で傾斜するように延在している。なお、活性領域Ｋの平面形状や整列方向は、図２に示すものに限定されない。
また、ゲート電極として機能する第一のワード線９と、素子分離用の第二のワード線１３が、活性領域Ｋを縦断するように、所定方向（図２中に示すＹ方向）に所定の間隔で埋め込み形成されている。第二のワード線１３は所定の固定電位を印加して素子分離として用いるシールド配線であり、個々のメモリセルに配置されたＭＯＳトランジスタの選択配線としては機能しない。後述のように第一および第二のワード線は同時に形成するので、本実施形態では、この素子分離用のシールド配線を便宜的に第二のワード線と記載する。また、複数の第一のワード線９は、Ｙ方向に延在しつつ、互いにＸ方向に離間した状態で形成されている。また、本実施形態の構造では、図２に示すように、２本の第一のワード線９と１本の第二のワード線１３とがこの順で交互にＸ方向に配列されている。また、第一のワード線９と活性領域Ｋとが交差する領域に、それぞれメモリセルが形成されている。
また、複数のビット線１５が、第一のワード線９及び第二のワード線１３と直交する方向（図２中に示すＸ方向）に、所定の間隔で配置されている。
また、ビット配線接続領域１６が、各ビット配線１５の下方に位置する活性領域Ｋの部分に区画形成されている。
また、容量コンタクトプラグ形成領域１７が、Ｙ方向に互いに隣接するビット配線１５同士の間で、かつ、Ｘ方向に隣接する前記第一のワード線９と第二のワード線１３との間の領域のうち領域Ｋと重なる部分に区画形成されている。また、容量コンタクトプラグ形成領域１７は、平面視において、第一のワード線９の一部と、素子分離領域４の一部と、活性領域Ｋの一部に跨っている。
また、詳述する容量コンタクトパッド１８が、容量コンタクトプラグ形成領域１７に対し、Ｙ方向に沿って互い違いの位置に形成されている。容量コンタクトパッド１８は、ビット配線１５同士の間に配置されているが、Ｙ方向に沿って１つおきに第一のワード線９上にその中心部を配置するか、Ｙ方向に沿って１つおきに第一のワード線９の側方上方にその中心部を配置するかの、いずれかの位置を繰り返すように互い違いに配置されている。
また、メモリセル領域全体には、複数のメモリセルが形成されており、個々のメモリセルには、それぞれキャパシタ素子（図示略）が設けられている。それらの容量コンタクトプラグ１９は、図２に示すように、互いに重ならないように、メモリセル領域内に所定の間隔で配置されている。
容量コンタクトプラグ１９の平面視形状はたとえば矩形状であり、平面視において、容量コンタクトプラグ形成領域１７の一部と、第一のワード線９の一部と、ＳＴＩ領域の一部と、活性領域Ｋの一部に跨って形成されている。また、容量コンタクトプラグ１９の一部分は、各第一のワード線９上に位置している。また、容量コンタクトプラグ１９の他の部分は、隣接するビット配線１５同士の間の領域であって第一のワード線９と第二のワード線１３との間の上方に配置され、後述するキャパシタ４７に個々に接続されている。
次に、図３を用いて、本実施形態の半導体装置１００を構成するメモリセルについて説明する。図３は半導体装置１００の部分断面構造であり、図３Ａには図２のＡ−Ａ’線に沿う断面構造を示し、図３Ｂには図２のＢ−Ｂ’線に沿う断面構造を示す。本実施形態のメモリセルは、トランジスタ形成層１とキャパシタ形成層２と配線層３から概略構成されている。
トランジスタ形成層１は埋め込みゲート型ＭＯＳトランジスタ（第一のＭＯＳトランジスタ）Ｔｒ１が形成された領域であり、半導体基板５０と、第一のＭＯＳトランジスタＴｒ１と、ビット配線１５と、容量コンタクトプラグ１９とが形成されている。
半導体基板５０は、たとえばＰ型のシリコン基板からなり、その表面（一面）に、活性領域Ｋと素子分離領域４が形成されている。また、素子分離領域４は、素子分離溝４Ａの内面を覆うように形成された窒化シリコン膜からなるＳＴＩ素子分離膜７Ａと、素子分離溝４Ａの内側を埋めるように形成された酸化シリコン膜（ＳｉＯ２）からなる素子分離絶縁膜６と、から構成されている。
活性領域Ｋは素子分離領域４により区画形成され、ライン状に延在している。このため、従来の半導体装置の島状の孤立パターンを配置した活性領域で問題となる、活性領域端部でのパターンの変形を回避し、リソグラフィの解像度高く、活性領域を所望の形状に形成できる。
第一のワード線９はタングステン（Ｗ）等の高融点金属からなり、図２のＹ方向に延在すると共に、図３ＢのＸ方向に所定の間隔で複数配列されている。また、第一のワード線９は、溝部７の底部に、第一のゲート絶縁膜（セルゲート絶縁膜）７Ａと、窒化チタン（ＴｉＮ）などからなる内面層８とを介して埋め込み形成されている。また、溝部７と活性領域Ｋとが重なる領域は、第一のＭＯＳトランジスタＴｒ１のチャネル領域として機能する。
また、第一のワード線９の上面９ａは、半導体基板５０の上面５０ａよりも下方に位置している。また、埋込絶縁膜１１が、第一のワード線９上を覆うとともに、溝部７を埋め込むよう形成されている。
また、埋込絶縁膜１１の上面は、半導体基板５０の上面５０ａとほぼ面一になるように積層されている。
また、埋込絶縁膜１１は、たとえばＬＰ−ＣＶＤ法（減圧ＣＶＤ法）によって形成された窒化シリコン膜（Ｓｉ３Ｎ４膜）により構成されている。埋込絶縁膜１１が窒化シリコンで形成されていることにより、エッチングによる侵食を確実に食い止めることができる。
また、図３Ａに示すように、Ｙ方向に隣接する素子分離溝４Ａ同士の間の領域（活性領域Ｋ）には、素子分離溝４Ａよりも浅いチャネル溝５が形成されている。また、チャネル溝５の内面及びチャネル溝５に隣接する素子分離溝４Ａの上面には、第一のゲート絶縁膜７Ａおよび内面層８を介して、第一のワード線９と同じ構造の、第二のワード線１３が形成されている。
また、図３Ｂに示すように、第一のワード線９と第二のワード線１３とは、Ｘ方向に所定の間隔を空けて隣接するように配列されている。また、第二のワード線１３は、溝部７の底部に、第一のゲート絶縁膜７Ａと、内面層８とを介して埋め込み形成されている。
また、第二のワード線１３上には、埋込絶縁膜１１が形成されている。なお、図３Ａに示すこれらの膜と、図３Ｂに示す膜は、後述する製造方法においてそれぞれ同時に形成されたものである。
また、第二のワード線１３は、第一のワード線９と同時に形成されたものである。第二のワード線１３は、ライン状に形成された活性領域Ｋにおいて、隣接する各々の第一のＭＯＳトランジスタＴｒ１を構成するソース領域およびドレイン領域（図３に示した第二のワード線１３の両側に形成される不純物拡散層）を電気的に分離する機能を有するものである。たとえば、第二のワード線１３を所定の電位（例えば−０．１Ｖ）に固定することで、隣接するメモリセル間を電気的に分離することが可能となる。
また、図２に示すように、第一のワード線９はＹ方向に延在しつつＸ方向に複数離間した状態で形成されているが、本実施形態の構造では図３Ｂに示すように、２本の第一のワード線９と１本の第二のワード線１３とがこの順で交互にＸ方向に配列されている。
図３Ａ、Ｂをもとに、トランジスタ形成層１について更に説明すると、図３Ｂに示すように、Ｘ方向に隣接する第一のワード線９同士の間に位置する半導体基板５０の上面５０ａ側であって前記活性領域Ｋに相当する領域に、深い方から順に第一の低濃度不純物拡散層２１と第二の高濃度不純物拡散層２２とが形成されている。また、Ｘ方向に隣接する第一のワード線９と第二のワード線１３の間に位置する半導体基板５０の上面５０ａ側であって前記活性領域Ｋに相当する領域に深い方から順に、第二の低濃度不純物拡散層２３と第二の高濃度不純物拡散層２４が形成されている。
また、図３Ａに示す領域では、第一の層間絶縁膜２６が埋込絶縁膜１１の上を覆うように形成されている。また、図３Ｂに示す領域では、半導体基板５０の上面５０ａ上、即ち、第一の高濃度不純物拡散層２２、２４の上と、埋込絶縁膜１１上を覆うように、第一の層間絶縁膜２６が形成されている。
また、第一の層間絶縁膜２６に対し、図３ＢのＸ方向に隣接する溝部７同士の間の領域に、第一のコンタクト開口２８が形成されている。また、第一の層間絶縁膜２６上に、図２に示すように第一のワード線９と直交する方向に延在するビット配線１５が形成されている。これらのビット配線１５は、前記第一のコンタクト開口２８の部分において、第一のコンタクト開口２８の底部側にまで延出形成されている。また、ビット配線１５は、埋込絶縁膜１１上に一部が重なり、かつ、各第一のコンタクト開口２８の下の第一の高濃度不純物拡散層２２に接続するように形成されている。従って、第一のコンタクト開口２８が形成されている領域において、ビット配線１５が存在する部分であって、その下に第一の高濃度不純物拡散層２２が存在する領域が、図２で示されるビット配線接続領域１６となる。
また、ビット配線１５は、ポリシリコンからなる底部導電膜３０とタングステンなどの高融点金属からなる金属膜３１と窒化シリコン膜などの上部絶縁膜３２からなる３層構造とされており、図３Ｂに示すビット配線１５の幅方向両側、及び、図３Ａに示す第１の層間絶縁膜２６の上には、ビット配線１５の幅方向両側に位置するように窒化シリコン膜からなる絶縁膜３３とライナー膜３４とがそれぞれ形成されている。より詳細には、底部導電膜３０は、後述する製造方法の説明においても述べるように、リン（Ｐ）などの不純物をドープした不純物ドープ型のポリシリコンからなる。
また、平面視矩形状の第二のコンタクト開口３６が、図２に示すＹ方向に隣接するビット配線１５同士の間の領域であって、かつ、第一のワード線９の上方領域からそれに隣接する第二のワード線１３との間の領域にかけて形成されている。また、窒化シリコン膜などのサイドウォール３７に囲まれた容量コンタクトプラグ１９が、第二のコンタクト開口３６の内側に形成されている。
従って、第二のコンタクト開口３６内において、活性領域Ｋと重なっている部分が、図２に示す容量コンタクトプラグ接続領域１７に対応している。
また、図３Ｂに示すように、容量コンタクトプラグ１９は、ポリシリコンなどからなる底部導電膜４０と、ＣｏＳｉなどからなるシリサイド層４１と、タングステンなどの金属膜４２と、からなる３層構造とされている。
また、ビット配線１５と容量コンタクトプラグ１９の上面は、半導体基板５０上において、略同一の高さに形成されている。また、半導体基板５０上の、ビット配線１５と容量コンタクトプラグ１９が形成されていない領域においては、埋込絶縁膜４３が、ビット配線１５と容量コンタクトプラグ１９の上面とほぼ同一の高さになるように形成されている。
図３Ａ、Ｂに示すキャパシタ形成層２においては、図２に示したように、平面視形状略円形の容量コンタクトパッド１８が、各容量コンタクトプラグ１９上に平面視で一部重なるように互い違いに形成されている。また、各容量コンタクトパッド１８は、ストッパー膜４５により覆われている。また、第３の層間絶縁膜４６がストッパー膜４５上に形成されている。また、第３の層間絶縁膜４６の内部に、個々のキャパシタ４７が、前記容量コンタクトパッド１８上にそれぞれ位置するように形成されている。
また、図３Ａ、Ｂに示すように、本実施形態におけるキャパシタ４７は、容量コンタクトパッド１８と接触するように形成されたカップ型の下部電極４７Ａと、下部電極４７Ａの内面から第３の層間絶縁膜４６上に延出形成されている容量絶縁膜４７Ｂと、容量絶縁膜４７Ｂの内側において下部電極４７Ａの内部側を埋めるとともに容量絶縁膜４７Ｂの上面側にまで延出形成された上部電極４７Ｃとによって構成されている。
また、上部電極４７Ｃの上面は、第４の層間絶縁膜４８によって覆われている。
なお、本実施形態におけるキャパシタ４７の構造は一例であって、本実施形態の構造の他、クラウン型やペデスタル型（ピラー型）などのようなＤＲＡＭのメモリセルに一般的に適用されている他のキャパシタ構造を配置しても良い。
配線層３は、キャパシタ形成層２上に設けられている。本実施形態では、３層の金属配線として、第１配線１０６、第２配線１０９、第３配線１１２が設けられている。
第１配線１０６は、第４の層間絶縁膜４８上に形成されている。また、第１配線１０６と第４の層間絶縁膜４８上を覆うように第５の層間絶縁膜１０７が形成されている。また、第２配線１０９が、第５の層間絶縁膜１０７上に形成されている。また、第６の層間絶縁膜１１０が、第２配線１０９と第５の層間絶縁膜１０７上を覆うように形成されている。また、第３配線１１２が、第６の層間絶縁膜１１０上に形成されている。また、保護膜１１３が、第３配線１１２と第６の層間絶縁膜１１０を覆うように形成されている。
次いで、第一の実施形態の半導体装置１００を構成する周辺回路領域について、図４を用いて説明する。図４に示すように、本実施形態の半導体装置１００の周辺回路領域は、トランジスタ形成層１と、メモリセル領域のキャパシタ形成層に対応した層２と、配線層３と、から概略構成されている。
トランジスタ形成層１の半導体基板５０上には、第二のＭＯＳトランジスタＴｒ２と、第二のＭＯＳトランジスタＴｒ２と異なる導電型の第三のＭＯＳトランジスタＴｒ３とが形成されている。
半導体基板５０は、たとえばＰ型のシリコン基板から構成されている。
また、半導体基板５０の上面５０ａ側に、素子分離領域である酸化シリコン膜５７が埋め込み形成され、活性領域Ｋを区画している。
第二のＭＯＳトランジスタＴｒ２はプレナー型のＰチャネル型トランジスタであり、第二のゲート電極１２０ａを有している。
第二のゲート電極１２０ａは、活性領域Ｋ上に、第二のゲート絶縁膜６０ａを介して形成されている。また、第二のゲート電極１２０ａは、第２ゲートポリシリ膜１１６（後述する底部導電膜と周辺回路領域の第１ゲートポリシリ膜１１５とが一体化した膜）、金属膜７９および窒化シリコン膜８０との積層体から構成されている。また、活性領域Ｋの上面近傍の、第二のゲート電極１２０ａと第二のゲート絶縁膜６０ａを介して接する領域は、第二のＭＯＳトランジスタＴｒ２のチャネル領域として機能する。
また、窒化シリコン膜からなる窒化膜サイドウォール１２１が、第二のゲート電極１２０ａの側面に形成されている。
また、Ｎ型不純物（リン等）が拡散された第一の不純物拡散層１１４が、活性領域Ｋの第二のＭＯＳトランジスタＴｒ２が配置される領域に形成されている。また、第一の不純物拡散層１１４はＮ型ウェルとして機能する。
また、第二のゲート電極１２０ａ周囲の第一の不純物拡散層１１４（Ｎ型ウェル）内に、Ｐ型の第二の不純物拡散層１２２が形成されている。また、第二の不純物拡散層１２２は第二のＭＯＳトランジスタＴｒ２のソース・ドレイン領域として機能する。
第三のＭＯＳトランジスタＴｒ３はプレナー型のＮチャネル型トランジスタであり、第二のゲート電極１２０ａと異なる導電型の第三のゲート電極１２０ｂを有している。ここでは、第二のゲート電極１２０ａはＰ型、第三のゲート電極１２０ｂはＮ型となるように形成されている。
第三のゲート電極１２０ｂは、活性領域Ｋ上に、第三のゲート絶縁膜６０ｂを介して形成されている。また、活性領域Ｋの上面近傍の、第三のゲート電極１２０ｂと第三のゲート絶縁膜６０ｂを介して接する領域は、第三のゲート電極１２０ｂのチャネル領域として機能する。また、窒化シリコン膜からなる窒化膜サイドウォール１２１が、第三のゲート電極１２０ｂの側面に形成されている。
また、第三のゲート電極１２０ｂ周囲の活性領域Ｋ内に、Ｎ型の第三の不純物拡散層１２３が形成されている。第三の不純物拡散層１２３は第三のＭＯＳトランジスタＴｒ３のソース・ドレイン領域として機能する。
また、１０〜２０ｎｍの膜厚の窒化シリコン膜等からなるライナー膜８３が、半導体基板５０の上面５０ａ側と、第二のゲート電極１２０ａと、第三のゲート電極１２０ｂとを覆うように形成されている。また、ライナー膜８３の一面側を覆うように、堆積膜８５と第二の層間絶縁膜８６とが積層されている。
また、シリサイド層１２５と金属膜９３とからなる複数の周辺コンタクトプラグ１２６が、堆積膜８５および第二の層間絶縁膜８６を貫通するように形成されている。また、周辺コンタクトプラグ１２６は、第二の不純物拡散層１２２および第三の不純物拡散層１２３にそれぞれ接続されている。
キャパシタ形成層に対応した層２は、局所配線１２７と、ストッパー膜９７と、第３の層間絶縁膜９８と、第４の層間絶縁膜１０５と、局所コンタクトプラグ１３０と、から概略構成されている。
局所配線１２７は、メモリセル領域の容量コンタクトパッド１８と同時に、同じ導電層から形成されたものであり、第二の層間絶縁膜８６上に形成されている。
また、局所配線１２７は、周辺コンタクトプラグ１２６を介して、各ＭＯＳトランジスタ（第二のＭＯＳトランジスタＴｒ２、第三のＭＯＳトランジスタＴｒ３）のソース・ドレイン領域（第二の不純物拡散層１２２、第三の不純物拡散層１２３）に接続されている。
また、局所配線１２７上面を覆うように、窒化シリコン膜からなるストッパー膜９７と、１〜２μｍ程度の膜厚の酸化シリコン膜等からなる第３の層間絶縁膜９８とが、この順で積層されている。また、酸化シリコン膜等からなる第４の層間絶縁膜１０５（４８）が、第３の層間絶縁膜９８を覆うように形成されている。
また、タングステン等の金属膜からなる複数の局所コンタクトプラグ１３０が、第４の層間絶縁膜１０５、第３の層間絶縁膜９８およびストッパー膜９７を貫通するように形成されている。また、局所コンタクトプラグ１３０は、局所配線１２７に接続されている。
配線層３は、キャパシタ形成層に対応した層２上に設けられている。本実施形態では、３層の金属配線として、第１配線１０６、第２配線１０９、第３配線１１２が設けられている。
第１配線１０６は、第４の層間絶縁膜１０５上に形成されている。また、第１配線１０６と第４の層間絶縁膜１０５上を覆うように第５の層間絶縁膜１０７が形成されている。また、タングステン等の金属膜からなる第1コンタクトプラグ１３１が、第５の層間絶縁膜１０７を貫通し、かつ、第１配線１０６に接続するように形成されている。
また、第２配線１０９が、第５の層間絶縁膜１０７上に形成されている。また、第６の層間絶縁膜１１０が、第２配線１０９と第５の層間絶縁膜１０７上を覆うように形成されている。また、タングステン等の金属膜からなる第２コンタクトプラグ１３２が、第６の層間絶縁膜１１０を貫通し、かつ、第２配線１０９に接続するように形成されている。
また、第３配線１１２が、第６の層間絶縁膜１１０上に形成されている。また、保護膜１１３が、第６の層間絶縁膜１１０を覆うように形成されている。また、第３配線１１２の上面１１２ａは、保護膜１１３に設けられた開口１１３ａから露出しており、ボンディング用のパッドとして機能する。
本実施形態の半導体装置１００によれば、ビット配線１５と容量コンタクトプラグ１９の少なくとも一方が埋込絶縁膜１１の一部に重なるように形成されているため、半導体装置１００の集積度が向上する。
また、第一のワード線９の上面９ａが半導体基板５０の上面５０ａよりも下方に位置し、かつ、第一のワード線９の上面９ａに、窒化シリコンからなる埋込絶縁膜１１が形成されているため、第一のワード線９と、ビット配線１５およびコンタクトプラグ（容量コンタクトプラグ１９）との間の短絡が防がれる。このため、半導体装置１の不良発生が防がれる。このため、半導体装置１の動作不良の発生が防がれ、半導体装置１００の信頼性を向上できる。
次いで、第一の実施形態の半導体装置１００の製造方法について図面を参照にして説明する。まず、図１〜図４に示す半導体装置１００の製造方法の一例について、図５〜図５３に基づいて説明する。なお、メモリセル領域と周辺回路領域は、特に指定した場合を除いて同時に形成されるものとする。また、メモリセル領域と周辺回路領域の断面図は、異なる縮尺で記載されている。また、メモリセル領域の断面図において、それぞれの図Ａは図２のＡ−Ａ‘線に沿う部分の断面構造を示し、それぞれの図Ｂは図２のＢ−Ｂ’線に沿う部分の断面構造を示す。
はじめに、図５Ａ、Ｂに示すように、メモリセル領域に、活性領域Ｋを区画するための素子分離溝５３を形成する。まず、メモリセル領域および周辺回路領域の半導体基板５０の上面５０ａを覆うように、酸化シリコン膜５１と、マスク用の窒化シリコン膜（Ｓｉ３Ｎ４膜）５２とを順次積層する。
次いで、図５Ａに示すように、フォトリソグラフィ技術およびドライエッチング技術を用いて、窒化シリコン膜５２をパターニングする。次いで前記窒化シリコン膜５２をマスクにして、酸化シリコン膜５１と半導体基板５０とをエッチングすることにより、素子分離溝（トレンチ）５３を形成する。素子分離溝５３は、例えば半導体基板５０を平面視した場合に、図２の帯状の活性領域Ｋの両側を挟むように所定の方向に延在するライン状のパターン溝として形成される。このとき、活性領域Ｋとなる領域の上面５０ａは窒化シリコン膜５２で覆われている。
この素子分離溝５３の形成と同時に、図６に示すように、窒化シリコン膜５２をマスクにして、周辺回路領域の酸化シリコン膜５１と半導体基板５０とをエッチングする。このエッチングにより、周辺回路領域の半導体基板５０に素子分離溝１１７が形成される。
素子分離溝１１７は、後述するＭＯＳトランジスタ（第二のＭＯＳトランジスタＴｒ２、第三のＭＯＳトランジスタＴｒ３）の形成領域（活性領域）を区画するように形成する。このときＭＯＳトランジスタの形成領域となる領域は、マスク用の窒化シリコン膜５２で覆われた状態となる。
次いで、図７Ａ、Ｂ、図８に示すように、熱酸化法によって酸化シリコン膜５５を、素子分離溝５３の内壁面、窒化シリコン膜５２、素子分離溝１１７の内壁面を覆うように形成する。このとき、素子分離溝１１７の内部が、窒化シリコン膜５５によって完全に充填されないように、酸化シリコン膜５５の形成条件（膜厚）を調整する。
次いで、図７Ａ、Ｂに示すように、窒化シリコン膜５６ａを、メモリセル領域の素子分離溝５３の内部を完全に充填するように堆積する。次いで、湿式エッチングを行い、素子分離溝５３内部の下部側にのみ窒化シリコン膜５６ａを残存させる。このエッチングにより、半導体基板５０の上面５０ａより若干低い位置まで充填された窒化シリコン膜５６ａからなる素子分離絶縁膜５６が形成される。ここで、メモリセル領域の素子分離溝５３の幅をＷ１とする。
このとき、図８に示すように、周辺回路領域の素子分離溝１１７は、図７に示すメモリセル領域の素子分離溝５３の幅Ｗ１よりも十分広い幅Ｗ２となるように形成されている。このため、周辺回路領域の素子分離溝１１７内では、窒化シリコン膜５６ａが隙間を有するように埋め込まれるため、先に実施した湿式エッチングによって、埋め込んだ窒化シリコン膜５６ａはすべて除去されることになる。
次いで、図９Ａ、Ｂ、図１０に示すように、ＣＶＤ法によって、酸化シリコン膜５７を、メモリセル領域の素子分離溝５３の内部（素子分離絶縁膜５６の上方）と、周辺回路領域の素子分離溝１１７の内側とを充填するように堆積する。
次いで、図９Ａ、Ｂに示すように、マスク用の窒化シリコン膜５２が露出するまでＣＭＰ（Chemical Mechanical Polishing）処理を行い、酸化シリコン膜５７の表面を平坦化する。
このＣＭＰ処理により、図１０に示すように周辺回路領域においても酸化シリコン膜５７の表面が平坦化され、素子分離溝１１７の内部に酸化シリコン膜５７が残留する。この素子分離溝１１７の内部に残留した酸化シリコン膜５７を、素子分離５７ａとする。
次いで、図１１に示すように、Ｎ型ウェルとして機能する第一の不純物拡散層１１４を、周辺回路領域の活性領域Ｋの表層部に形成する。
まず、湿式エッチングによって、酸化シリコン膜５７の一部およびマスク用の窒化シリコン膜５２を除去する。このとき、酸化シリコン膜５７（素子分離５７ａ）の上面を、酸化シリコン膜５１の上面の位置と概略同等の高さになるようにエッチング条件を調整する。なお、以降の周辺回路領域の断面図においては、簡略化のため、素子分離溝１１７の内部には酸化シリコン膜５７のみを記載する。
次いで、図示しないフォトレジスト膜をマスクとして、半導体基板５０の表面にＮ型不純物（リン等）をイオン注入し、第一の不純物拡散層１１４を形成する。この第一の不純物拡散層１１４は、後の工程でＰチャネル型のＭＯＳトランジスタ（第二のＭＯＳトランジスタＴｒ２）が配置されるＮ型ウェル領域となる。このとき、同様にして周辺回路領域の第一の不純物拡散層１１４以外の領域、および、メモリセル領域にホウ素（Ｂ）等のＰ型不純物をイオン注入することにより、Ｐ型ウェルを形成してもかまわない。
次いで、図１２Ａ、Ｂ、図１３に示すように、第１ゲートポリシリ膜１１５を形成する。
まず、湿式エッチングによって、メモリセル領域および周辺回路領域の半導体基板５０表面の酸化シリコン膜５１を除去して、半導体基板５０の上面５０ａを露出させる。メモリセル領域ではライン状の活性領域Ｋの表面が露出する。メモリセル領域を区画する素子分離５８は、素子分離溝５３の内部に残存させた窒化シリコン膜５６および酸化シリコン膜５７により形成されている。
次いで、熱酸化法により半導体基板５０の上面５０ａを覆うように周辺ゲート絶縁膜６０を形成する。この周辺ゲート絶縁膜６０は、周辺回路領域に配置されるＭＯＳトランジスタ（第二のＭＯＳトランジスタＴｒ２、第三のＭＯＳトランジスタＴｒ３）のゲート絶縁膜（第二のゲート絶縁膜６０ａおよび第三のゲート絶縁膜６０ｂ）として機能する。
次いで、ＣＶＤ法により、２０〜３０ｎｍ程度の膜厚のノンドープポリシリコン膜からなる第１ゲートポリシリ膜１１５を、周辺ゲート絶縁膜６０上を覆うように形成する。
次いで、図１３に示したように、周辺回路領域をフォトレジスト膜２００で覆い、図１２Ａ、Ｂに示すように、メモリセル領域の活性領域Ｋの表層部に、第１ゲートポリシリ膜１１５を貫通させて低濃度のＮ型不純物としてリンをイオン注入する。このイオン注入により、メモリセル領域の活性領域Ｋの表層部にＮ型の低濃度不純物拡散層６１が形成される。このイオン注入の際のイオンのドーズ量としては、たとえば５×１０１２〜１×１０１３atoms/cm２の範囲を例示できる。この低濃度不純物拡散層６１は、メモリセル領域に配置される埋め込みゲート型ＭＯＳトランジスタ（第一のＭＯＳトランジスタＴｒ１）のソース・ドレイン領域として機能する。
次いで、周辺回路領域をフォトレジスト膜２００でマスクした状態でドライエッチングを行い、メモリセル領域上の第１ゲートポリシリ膜１１５を除去する。ドライエッチング実施後にフォトレジスト膜２００は除去する。
次いで周辺回路領域およびメモリセル領域に、マスク用の酸化シリコン膜６２および、カーボン膜（アモルファス・カーボン膜）６３を順次堆積する。次いで、図１４Ａ、Ｂに示すように、前記酸化シリコン膜６２およびカーボン膜６３を、メモリセル領域の溝部６５（トレンチ）形成用のパターンにパターニングする。このとき、図１５に示すように、周辺回路領域では、前記酸化シリコン膜６２およびカーボン膜６３のパターニングを行わない。このため、周辺回路領域では半導体基板５０上が周辺ゲート絶縁膜６０、第１ゲートポリシリ膜１１５、酸化シリコン膜６２およびカーボン膜６３によって覆われたままの状態となる。
次いで、図１６Ａ、Ｂに示すように、メモリセル領域の半導体基板５０をエッチングし、複数の溝部６５を互いに隣接するように形成する。溝部６５は、活性領域Ｋと交差する所定の方向（図２のＹ方向）に延在するライン状のパターンとして形成される。
この時、溝部６５内に位置する素子分離領域５８の上面もエッチングされ、半導体基板５０の上面よりも低い位置となって浅溝を構成する。酸化シリコン膜のエッチング速度が半導体基板５０のエッチング速度よりも遅くなるようにエッチング条件を制御することにより、溝部６５は半導体基板５０がエッチングされた相対的に深い溝と、素子分離領域５８がエッチングされた相対的に浅い溝が連続し、底部に段差を有する溝として形成される。その結果、図１６Ａに示すように、素子分離領域５８と接する溝部６５の側面部分には薄膜状のシリコンがサイドウォール６６として残存し、リセス型のセルトランジスタのチャネル領域として機能する。
なお、素子分離５８よりも半導体基板５０のシリコンの部分を深くエッチングすることも可能であり、その場合にはチャネル領域の形成される場所が上述のセルトランジスタとは異なるリセス型のトランジスタを設けることができる。
次いで、図１６Ａ、Ｂ、図１７に示すように、メモリセル領域および周辺回路領域のカーボン膜６３を除去する。カーボン膜６３の除去により、図１７に示すように、周辺回路領域の半導体基板５０の上面５０ａは、周辺ゲート絶縁膜６０、第１ゲートポリシリ膜１１５および酸化シリコン膜６２によって覆われた状態となる。
次いで、図１８Ａ、Ｂに示すように、熱酸化法により４〜７ｎｍ程度の膜厚の酸化シリコン膜からなるセルゲート絶縁膜６７を、半導体基板５０のシリコン面が露出している部分を覆うように形成する。これにより、メモリセル領域におけるセルゲート絶縁膜６７は、溝部６５の内面を覆うように形成される。このセルゲート絶縁膜６７は、メモリセル領域に配置される埋め込みゲート型ＭＯＳトランジスタ（第一のＭＯＳトランジスタＴｒ１）の第一のゲート絶縁膜７Ａとして機能する。
次いで、メモリセル領域および周辺回路領域に、窒化チタン（ＴｉＮ）からなる内面層６８とタングステン（Ｗ）層６９とを順次堆積する。このとき、メモリセル領域におけるタングステン層６９は、溝部６５の内部を完全に充填する膜厚で形成する。
次に、図１９Ａ、Ｂに示すように、タングステン膜６９の上面６９ａを、半導体基板５０の上面５０ａよりも下方になるまでエッチバックを行う。このとき、溝部６５の底部に、窒化チタン層６８およびタングステン膜６９を残存させるようにエッチバックの条件を調整する。このエッチバックにより、ゲート電極を一部兼ねる構造の、タングステン膜６９からなる第一のワード線７０と第二のワード線７３とが、溝部６５の内側に形成される。
このとき、図２０に示すように、周辺回路領域における半導体基板５０の上面５０ａは平坦であるため、内面層６８およびタングステン層６９は、図１９Ａ、Ｂで説明したエッチバック時にすべて除去される。
次に、図２１Ａ、Ｂに示すように、第一のワード線７０と第二のワード線７３の上面（タングステン膜６９の上面６９ａ）を覆い、かつ、溝部６５の内部を埋め込むように、窒化シリコン（Ｓｉ３Ｎ４）膜７２を形成する。このとき、窒化シリコン膜７２の形成方法としては、ジクロルシラン（ＳｉＨ２Ｃｌ２）とアンモニア（ＮＨ３）を原料ガスとして用いたＬＰ−ＣＶＤ法（減圧ＣＶＤ法）を用いることが好ましい。窒化シリコン膜７２をこのような方法で形成することにより、溝部６５の内部でのボイド（空洞）発生を防ぐことができる。
次に、図２２Ａ、Ｂに示すように、マスク用の酸化シリコン膜６２で覆われていない領域の窒化シリコン膜７２のエッチバックを行い、窒化シリコン膜７２からなる埋込絶縁膜７４を形成する。このとき、窒化シリコン膜７２の上面が半導体基板５０の上面５０ａと略同一の高さとなるように、エッチバック量を調節する。このエッチバックにより、図２３に示すように、周辺回路領域における窒化シリコン膜７２はすべて除去される。また、マスク用の酸化シリコン膜６２も一部除去され、薄膜化した酸化シリコン膜６２ａが周辺回路領域に残存する。
引き続き、湿式エッチングによって、メモリセル領域および周辺回路領域に残存している酸化シリコン膜６２ａを除去する。周辺回路領域では、第１ゲートポリシリ膜１１５が露出する。
以上の工程により、メモリセル領域では第一のワード線７０上面と第二のワード線７３上面を覆い、かつ、溝部６５の上部領域を埋め込む構成の埋込絶縁膜７４が窒化シリコン膜によって形成される。
次いで、図２５Ａ、Ｂに示すように、メモリセル領域および周辺回路領域に、たとえば酸化シリコン膜からなる４０〜５０ｎｍ程度の膜厚の第１の層間絶縁膜７５を形成する。
次いで、図２５Ｂに示すように、メモリセル領域の第一の層間絶縁膜７５の一部を除去し、第一のコンタクト開口７６を形成する。
このとき、第一のコンタクト開口７６は、図２に示した場合と同様に、第一のワード線７０と同じ方向（図２のＹ方向）に延在するライン状の開口パターンとして形成される。この開口パターンの形成により、第一のコンタクト開口７６のパターンと活性領域Ｋとの交差した部分では、半導体基板５０の上面５０ａが露出する。また、この露出領域がビット配線接続領域とされる。また、このとき、第一のコンタクト開口７６の底部に、埋込絶縁膜７４の上面７４ａの一部が露出する。
次いで、Ｎ型不純物（ヒ素等）を、第一のコンタクト開口７６底部から露出する活性領域Ｋの表層部にリン等をイオン注入し、Ｎ型の第一の高濃度不純物拡散層７７を形成する。このとき、イオン注入のドーズ量としては１×１０１４〜５×１０１４atoms/cm２の範囲を例示できる。このイオン注入は第一のコンタクト開口７６を形成するためのフォトレジストマスク層を除去する前に実施してもよい。このＮ型の第一の高濃度不純物拡散層７７は、リセス型のセルトランジスタのソース・ドレイン領域として機能するとともに、後の工程で形成するビット配線の接続抵抗を低下させる機能を有している。
この時点で、メモリセル領域の第一のコンタクト開口７６の底部ではシリコン面（半導体基板５０の上面）が露出し、周辺回路領域では第１ゲートポリシリ膜１１５が露出している。希釈したフッ酸（ＨＦ）を薬液とした湿式エッチングを行うことで自然酸化膜を除去し、半導体基板５０の清浄なシリコン面（上面５０ａ）を露出させる。
また、このエッチングにより、第１ゲートポリシリ膜１１５の表面も清浄化される。
この湿式エッチングの際に、本実施形態では埋込絶縁膜７４を窒化シリコン膜で形成しているので、埋込絶縁膜７４はエッチングされず、第一のワード線７０と第二のワード線７３の上面が露出することを防止できる。
次いで、図２７Ａ、Ｂ、図２８に示すように、メモリセル領域および周辺回路領域に、不純物を含有しないポリシリコン膜からなる底部導電膜７８を形成する。この底部導電膜７８の形成により、図２８に示すように、周辺回路領域では第１ゲートポリシリ膜１１５と底部導電膜７８とが一体となり、第２ゲートポリシリ膜１１６が形成される。
次いで、図２８に示すように、図示しないフォトレジスト膜をマスクにして、ホウ素等のＰ型不純物を、周辺回路領域のＰチャネル型ＭＯＳトランジスタ（第二のＭＯＳトランジスタＴｒ２）を形成する領域Ｔ１上の第２ゲートポリシリ膜１１６にイオン注入する。同様にして、リン等のＮ型不純物を、Ｎチャネル型ＭＯＳトランジスタ（第三のＭＯＳトランジスタＴｒ３）を形成する領域Ｔ２上の第２ゲートポリシリ膜１１６にイオン注入する。
このように、第２ゲートポリシリ膜１１６の各領域（Ｔ１、Ｔ２）上に異なる導電型のイオンを注入することにより、周辺回路領域上に形成される第二のＭＯＳトランジスタＴｒ２の第二のゲート電極１２０ａの導電型がＰ型となり、第三のＭＯＳトランジスタＴｒ３の第三のゲート電極１２０ｂの導電型がＮ型となる。このため、トランジスタ特性を向上できる。
また、第２ゲートポリシリ膜１１６にＮ型不純物をイオン注入する際に、同時にメモリセル領域上の底部導電膜７８にＮ型不純物をイオン注入してもよい。底部導電膜７８にＮ型不純物をイオン注入することにより、メモリセル領域に形成するビット配線の抵抗を低減できる。
次いで、メモリセル領域および周辺回路領域の底部導電膜７８（第２ゲートポリシリ膜１１６）上に、タングステン膜などの金属膜７９、窒化シリコン膜８０を順次堆積する。
次いで、図２９Ａ、Ｂ、図３０に示すように、メモリセル領域および周辺回路領域の底部導電膜７８、金属膜７９、窒化シリコン膜８０の積層膜を所定の形状にパターニングする。このパターニングにより、メモリセル領域に、第一のワード線７０と交差する方向（図２に示す構造説明の場合のＸ方向）に延在するライン形状のビット配線８１が形成される。なお、図２９Ａ、Ｂに示すビット配線８１は、図２に示すビット配線１５の構造と同様に、第一のワード線７０と直交する直線形状となっているが、ビット配線８１の形状は直線形状に限られず、一部を湾曲させた折れ線形状や波型形状としてもかまわない。また、ビット配線８１の下層の底部導電膜７８は、第一の高濃度不純物拡散層７７と接続している。
また、このパターニングにより、図３０に示すように、周辺回路領域には第二のＭＯＳトランジスタＴｒ２の第二のゲート電極１２０ａと、第三のＭＯＳトランジスタＴｒ３の第三のゲート電極１２０ｂが形成される。
本実施形態においては、メモリセル領域のビット配線８１と、周辺回路領域のゲート電極（第二のゲート電極１２０ａ、第三のゲート電極１２０ｂ）とを同時に形成することにより、製造工程の増加を抑えることができる。
次いで、図３１Ａ、Ｂに示すように、メモリセル領域のビット配線８１および周辺回路領域のゲート電極（第二のゲート電極１２０ａ、第三のゲート電極１２０ｂ）を覆うように、窒化シリコン膜８２を形成する。
次いで、メモリセル領域を図示しないフォトレジスト膜でマスクし、異方性ドライエッチングを行う。このエッチングにより、図３２に示すように、周辺回路領域のゲート電極（第二のゲート電極１２０ａ、第三のゲート電極１２０ｂ）の側面に、窒化シリコン膜８２からなる窒化膜サイドウォール１２１が形成される。このとき、窒化膜サイドウォール１２１の膜厚は、所望のＭＯＳトランジスタの特性に応じて調整すればよい。なお、窒化膜サイドウォール１２１を形成する前に、イオン注入により、ゲート電極の両側の活性領域Ｋ内に低濃度の不純物拡散層（ＬＤＤ層）を形成しておいてもよい。
次いで、図示しないフォトレジスト膜をマスクとして周辺回路領域にイオン注入を行い、図３３に示すように、活性領域の表層部に第二の不純物拡散層１２２と第三の不純物拡散層１２３とを形成する。第二の不純物拡散層１２２は、Ｐ型の不純物が拡散された領域であり、第二のＭＯＳトランジスタＴｒ２のソース・ドレイン領域として機能する。また、第三の不純物拡散層１２３は、Ｎ型の不純物が拡散された領域であり、第三のＭＯＳトランジスタＴｒ３のソース・ドレイン領域として機能する。
次いで、図３４Ａ、Ｂ、図３５に示すように、メモリセル領域および周辺回路領域を覆うように、１０〜２０ｎｍの膜厚の窒化シリコン膜等からなるライナー膜８３を形成する。ここで、耐酸化性を備えた膜からなるライナー膜８３を形成しておくことにより、後述するＳＯＤ膜のアニール処理工程において、すでに形成されている下層の素子の酸化によるダメージを防止できる。
次いで、図３６Ａ、Ｂ、図３７に示すように、メモリセル領域のビット配線８１同士の間、および、周辺回路領域の第二のゲート電極１２０ａと第三のゲート電極１２０ｂとの間を充填するように、塗布膜であるＳＯＤ膜を堆積する。ＳＯＤ膜としては、たとえばポリシラザンを例示できる。次いで、高温の水蒸気（Ｈ２Ｏ）雰囲気中でアニール処理を行い、前記ＳＯＤ膜を固体の堆積膜８５に改質する。次いで、メモリセル領域のライナー膜８３の上面が露出するまでＣＭＰ処理を行い、堆積膜８５の表面を平坦化する。
次いで、ＣＶＤ法により、酸化シリコン膜からなる第二の層間絶縁膜８６を、メモリセル領域および周辺回路領域を覆うように形成する。
次いで、フォトリソグラフィ技術およびドライエッチング技術を用いて、図３８Ａ、Ｂに示すように、接続孔（第二のコンタクト開口）８７を形成する。このとき、第二のコンタクト開口８７を形成する位置は、図２を基に先に説明した構造の場合、図２の容量コンタクトプラグ形成領域１７に対応する位置とする。ここでは、先にビット配線８１の側面に形成した窒化シリコン膜８２およびライナー膜８３をサイドウォールとして用いたＳＡＣ（Self Alignment Contact）法によって、第二のコンタクト開口８７を形成することができる。
この第二のコンタクト開口８７形成の際のエッチングにより、第二のコンタクト開口８７と、図２に示した活性領域Ｋの交差する領域とにおいて、半導体基板５０の上面５０ａと埋込絶縁膜７４の上面７４ａとが露出する。また、この半導体基板５０の露出領域の下には、溝部６５を埋め込む構成の第一のワード線７０が位置し、また、その上には埋込絶縁膜７４が埋め込み形成されている。
次いで、第二のコンタクト開口８７の内壁を覆うように、窒化シリコン膜からなるサイドウォール８８を形成する。次いで、第二のコンタクト開口８７の底部に露出する半導体基板５０の上面５０ａに、Ｎ型不純物（リン等）をイオン注入する。このイオン注入により、第二のコンタクト開口８７の底部に露出する半導体基板５０の上面５０ａ近傍にＮ型の第二の高濃度不純物拡散層９０が形成される。イオン注入のドーズ量としては１×１０１４ 〜５×１０１４ atoms/cm２の範囲を例示できる。なお、この第二の高濃度不純物拡散層９０は、本実施形態のリセス型のトランジスタにおいて、ソース・ドレイン領域として機能する。
次に、希釈したフッ酸（ＨＦ）を薬液とした湿式エッチングによって、半導体基板５０の清浄なシリコン面（上面５０ａ）を露出させる。本実施形態では、第一のワード線７０上を埋め込むように、窒化シリコン膜からなる埋込絶縁膜７４を形成していることにより、このエッチングの際に、埋込絶縁膜７４がエッチングされることを防ぐことができる。このため、第一のワード線７０の露出を防止できる。
次いで図３９Ａ、Ｂに示すように、リンを含有したポリシリコン膜を、第二のコンタクト開口８７内を充填し、かつ、第二の層間絶縁膜８６上を覆うように堆積させる。次いで、第二のコンタクト開口８７の底部にポリシリコン膜を残存させるようにエッチバックを行う。このエッチバックにより、ポリシリコン膜からなる底部導電膜９１が形成される。
次いで、図４０に示すように、図示しないフォトレジスト膜をマスクとして用いた異方性ドライエッチングにより、周辺回路領域の第二の層間絶縁膜８６と堆積膜８５とを貫通し、半導体基板５０の上面５０ａを露出するように、周辺コンタクト開口１２４を形成する。このとき、周辺コンタクト開口１２４の底部で、第二の不純物拡散層１２２および第三の不純物拡散層１２３が露出するように、周辺コンタクト開口１２４の形成位置を調整する。
次いで、周辺コンタクト開口１２４の底面の、第二の不純物拡散層１２２および第三の不純物拡散層１２３が露出している部分に、コバルトシリサイド（ＣｏＳｉ）等からなるシリサイド層１２５を形成する。
このとき、メモリセル領域においては、図４１Ａ、Ｂに示すように、シリサイド層９２（１２５）が、底部導電膜９１の上面を覆うように形成される。
次いで、周辺回路領域の周辺コンタクト開口１２４と、メモリセル領域の第二のコンタクト開口８７内とを充填するように、たとえばタングステンからなる金属膜９３を形成する。金属膜９３を形成する前に、窒化チタン等のバリア膜を形成してもよい。
次いで、ＣＭＰ処理を行い、メモリセル領域の堆積膜８５上面と周辺回路領域の第二の層間絶縁膜８６とが露出するまで表面を平坦化し、堆積膜８５上と第二の層間絶縁膜８６上の金属膜９３を除去する。
このＣＭＰ処理により、底部導電膜９１、シリサイド層９２および金属膜９３からなる３層構造の容量コンタクトプラグ９５がメモリセル領域に形成される。また、シリサイド層１２５（９２）および金属膜９３からなる周辺コンタクトプラグ１２６が、周辺回路領域に形成される。このような構成により、周辺コンタクトプラグ１２６は、トランジスタのソース・ドレイン領域とそれぞれ導通する。
本実施形態の構成によれば、図４１Ｂに示すように、隣接する第一のワード線７０と第二のワード線７３との間に位置する第二の高濃度不純物拡散層９０の上に容量コンタクトプラグ９５を形成し、隣接する第一のワード線７０同士の間に位置する第一の高濃度不純物拡散層７７の上にビット配線８１を形成することにより、容量コンタクトプラグ９５とビット配線８１とを、トレンチ構造の第一のワード線７０上に密に配置できる。このため、半導体装置の微細化に寄与することができる。
次いで、図４２Ａ、Ｂに示すように、メモリセル領域および周辺回路領域に、窒化タングステン（ＷＮ）とタングステン（Ｗ）とを順次堆積し、図示しない積層膜からなる導電層を形成する。次いで、メモリセル領域および周辺回路領域の前記導電層を同時にパターニングする。このパターニングにより、前記導電層からなる容量コンタクトパッド９６が、メモリセル領域に形成される。また、図４３に示すように、前記導電層からなる局所配線１２７が、前記容量コンタクトパッド９６と同時に、周辺回路領域に形成される。
また、図４２Ａ、Ｂに示すように、容量コンタクトパッド９６は、容量コンタクトプラグ９５と接続する構成となる。また、図４３に示すように、局所配線１２７は、周辺コンタクトプラグ１２６と接続する構成となる。
また、局所配線１２７は、図示していない部分で周辺回路領域に配置されている他のＭＯＳトランジスタのゲート電極等と導通していてもかまわない。
次いで、図４４Ａ、Ｂ、図４５に示すように、メモリセル領域の容量コンタクトパッド９６上と、周辺回路領域の局所配線１２７上を覆うように、窒化シリコン膜からなるストッパー膜９７と、１〜２μｍ程度の膜厚の酸化シリコン膜等からなる第３の層間絶縁膜９８とを順次積層する。このとき、第３の層間絶縁膜９８の膜厚は、メモリセル領域に配置する最適なキャパシタの静電容量に応じて適宜設定すればよい。
次いで、図４６Ａ、Ｂに示すように、メモリセル領域の容量コンタクトパッド９６の上面を露出させるように、第３の層間絶縁膜９８およびストッパー膜９７を貫通する開口（コンタクト開口）９９を形成する。次いで、開口９９の内壁面を覆うように、窒化チタン等からなる第一の電極１０３ａを形成する。第一の電極１０３ａは、後述するキャパシタ素子の下部電極として機能する。また、第一の電極１０３ａの底部は容量コンタクトパッド９６と接続している。
次いで、図４７Ａ、Ｂに示すように、キャパシタ１０３を形成する。まず、第一の電極１０３ａの内壁面を覆うように容量絶縁膜１０３ｂを形成する。このとき、容量絶縁膜１０３ｂとしては、酸化ジルコニウム（ＺｒＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）やそれらの積層膜を用いることができる。
次いで、容量絶縁膜１０３ｂの内壁面を覆うように、窒化チタン等からなる上部電極１０３ｃを形成する。以上によりキャパシタ１０３が形成される。
次いで、図４８Ａ、Ｂ、図４９に示すように、メモリセル領域の上部電極１０３ｃ上と、周辺回路領域の第３の層間絶縁膜９８とを覆うように、酸化シリコン膜等からなる第４の層間絶縁膜１０５を形成する。この後に、周辺回路領域の局所配線１２７に接続する局所コンタクトプラグ１３０を形成する。局所コンタクトプラグ１３０は、ストッパー膜９７、第３の層間絶縁膜９８、第４の層間絶縁膜１０５を貫通するように形成したコンタクトホール１３０ａ内をタングステン等の金属膜で充填することで形成できる。
次いで、図５０Ａ、Ｂ、図５１に示すように、メモリセル領域および周辺回路領域の第４の層間絶縁膜１０５上に、アルミニウム（Ａｌ）や銅（Ｃｕ）等からなる第１配線１０６を形成する。このとき、図５１に示すように、周辺回路領域における第１配線１０６は、局所コンタクトプラグ１３０に接続するように形成される。次いで、酸化シリコン膜等からなる第５の層間絶縁膜１０７を、メモリセル領域および周辺回路領域の第１配線１０６を覆うように形成する。
次いで、図５１に示すように、タングステン等の金属膜からなる第1コンタクトプラグ１３１を、第５の層間絶縁膜１０７を貫通し、かつ、第１配線１０６に接続するように形成する。
次いで、図５２Ａ、Ｂに示すように、第５の層間絶縁膜１０７上に、アルミニウム（Ａｌ）や銅（Ｃｕ）等からなる第２配線１０９を形成する。このとき、周辺回路領域における第２配線１０９は、第1コンタクトプラグ１３１に接続するように形成される。
次いで、酸化シリコン膜等からなる第６の層間絶縁膜１１０を、メモリセル領域および周辺回路領域の第２配線１０９を覆うように形成する。
次いで、第３配線１１２を層間絶縁膜１１０上に形成する。第３配線１１２は、最上層の配線層であり、半導体チップの組立時にボンディングを行うためのパッドを兼ねる。そのため、第３配線１１２の材料としては、銅等の自然酸化されやすい金属膜を避けることが好ましい。このような材料としては、たとえばアルミニウムを用いることができる。
このとき、第３配線１１２は、第２コンタクトプラグ１３２に接続するように形成される。次いで、第３配線１１２を覆うように、たとえばシリコン酸窒化膜（ＳｉＯＮ）からなる保護膜１１３を形成する。次いで、周辺回路領域の保護膜１１３を一部除去し、第３配線１１２の上面１１２ａを露出させる。露出させた第３配線１１２はボンディング用のパッドとして機能する。
以上により、図２および図３示す構造のメモリセル領域と、図４に示す周辺回路領域とを備えた半導体装置１００が完成する。
第一の実施形態の半導体装置１００の製造方法によれば、ワード線（第一のワード線７０、第二のワード線７３）を半導体基板５０に埋め込み形成した後に、前記ワード線の上面６９ａを埋め込むように、窒化シリコンからなる埋込絶縁膜７４を形成する。窒化シリコンは、フッ酸によるエッチングを受けにくいため、埋込絶縁膜７４の上面７４ａを露出する第一のコンタクト開口７６および第二のコンタクト開口８７を形成する際に、埋込絶縁膜７４のエッチングを防ぐことができる。このため、ワード線（第一のワード線７０、第二のワード線７３）の上面の露出を防ぐことができる。このため、ワード線と容量コンタクトプラグ９５との短絡や、ワード線とビット配線８１との短絡を防ぐことができる。
また、ワード線と容量コンタクトプラグ９５との短絡と、ワード線とビット配線８１との短絡とを防ぐことにより、半導体装置１００の動作不良の発生を防ぐことができる。これにより、半導体装置１００の信頼性を向上できると共に、製造歩留まりを向上させることができる。
また、ワード線を埋め込むための溝部６５を形成するためのマスク層の一部として酸化シリコン膜６２を用いた。これにより埋込絶縁膜７４を窒化シリコン膜で形成する場合の加工が容易となる。
また、メモリセル領域および周辺回路領域に形成した導電層を同時にパターニングすることにより、メモリセル領域の容量コンタクトパッド９６と、周辺回路領域の局所配線１２７とを、同時に形成できる。このため、製造工程の増加を抑制できる。
次いで、図５６Ａ、Ｂを用いて、第二の実施形態に係る半導体装置１００の一例について説明する。なお、第二の実施形態の半導体装置１００は、埋込絶縁膜７４が第一埋込絶縁膜７４ｂと第二埋込絶縁膜７４ｃとからなる点のみが、第一の実施形態の半導体装置１００と異なる部分である。このため、第一の実施形態と同一の部分についてはその説明を省略する。また、図５６Ａ、Ｂには第二の実施形態に係る半導体装置１００の一部である、埋込絶縁膜７４とその周辺の領域のみを示す。
図５６Ａ、Ｂに示すように、埋込絶縁膜７４は、溝部６５の内壁側面を覆う第一埋込絶縁膜７４ｂと、溝部６５内側のワード線（第一のワード線７０、第二のワード線７３）上を埋め込む第二埋込絶縁膜７４ｃと、から構成されている。第一埋込絶縁膜７４ｂと第二埋込絶縁膜７４ｃは、たとえばＬＰ−ＣＶＤ法により形成された窒化シリコン膜から構成されている。また、第一埋込絶縁膜７４ｂはたとえば１０ｎｍ程度と、溝部６５内側を充填しない程度の膜厚で形成されている。
次いで、図５３〜５６を用いて、第二の実施形態に係る半導体装置１００の製造方法一例について説明する。なお、第二の実施形態の半導体装置１００の製造方法は、第一の実施形態の図１９で示す工程までは同一であるため、図１９までの工程については説明を省略する。
まず、第１の実施形態の半導体装置１００の製造方法と同様にして、第一のワード線７０と第二のワード線７３を形成する。
次いで、図５３Ａ、Ｂに示すように、ＬＰ−ＣＶＤ法により、窒化シリコンからなる第一埋込絶縁膜７４ｂを例えば１０ｎｍ程度の膜厚で、ワード線（第一のワード線７０、第二のワード線７３）の上面と、溝部６５の内壁側面とを覆うように形成する。このとき、溝部６５内部を完全に充填しないように、第一埋込絶縁膜７４ｂの膜厚を調整する。
次いで、図５４Ａ、Ｂに示すように、第一埋込絶縁膜７４ｂをエッチバックし、サイドウォール状の第一埋込絶縁膜７４ｂを、溝部６５の内壁側面に残存させる。このエッチバックにより、第一埋込絶縁膜７４ｂの上部は、第一埋込絶縁膜７４ｂの下部よりも膜厚が薄くなり、第一埋込絶縁膜７４ｂの膜厚は上に向かって先細り形状になる。また、このエッチバックにより、ワード線（第一のワード線７０、第二のワード線７３）の上面が露出する。
次いで、図５５Ａ、Ｂに示すように、窒化シリコンからなる第二埋込絶縁膜７４ｃを、ＬＰ−ＣＶＤ法により溝部６５内部を充填するように形成する。これにより、ワード線（第一のワード線７０、第二のワード線７３）の上面は、第二埋込絶縁膜７４ｃにより埋め込まれた構成となる。
次いで、図５６Ａ、Ｂに示すように、第二埋込絶縁膜７４ｃをエッチバックする。このとき、第二埋込絶縁膜７４ｃの上面が半導体基板５０の上面５０ａと略同一の高さとなるように、エッチバック量を調節する。以上により、溝部６５の内壁側面を覆う第一埋込絶縁膜７４ｂと、溝部６５内側のワード線（第一のワード線７０、第二のワード線７３）上を埋め込む第二埋込絶縁膜７４ｃと、からなる埋込絶縁膜７４が形成される。
以降の工程は、第一の実施形態と同様であるため、製造方法の説明を省略する。
第二の実施形態の半導体装置１００の製造方法によれば、溝部６５の内壁を覆うように第一埋込絶縁膜７４ｂを形成した後にエッチバックすることにより、膜厚が上に向かって先細り形状の第一埋込絶縁膜７４ｂを形成できる。これにより、第二埋込絶縁膜７４ｃを溝部６５内に充填する際に、溝部６５上部が閉塞することを防止できる。このため、半導体装置１００の微細化が進んで溝部６５のアスペクト比が増加した場合でも、第二埋込絶縁膜７４ｃを溝部６５の内部にボイド（空洞）を生じさせることなく容易に埋め込むことができる。
以上の実施形態では、ＤＲＡＭ（半導体装置１００）を形成する場合について説明したが、本発明はＤＲＡＭには限定されず、ワード線が半導体基板に埋め込まれた構造のメモリセルを有する半導体装置であれば、適宜適用することができる。具体的にはたとえば、容量コンタクトプラグ９５までは第一の実施形態同様に形成し、キャパシタ８の代わりに別の記憶素子を容量コンタクトプラグ９５に接続するように形成してもかまわない。また、例えば、記憶素子として、カルコゲナイド等の相変化材料を電極間に挟んだ素子を用いても構わない。このような素子を用いて半導体装置を形成することにより、相変化メモリ（ＰＲＡＭ）を形成することができる。また、電圧印加で抵抗値が変化する抵抗変化材料層を電極間に挟んだ素子を用いることで、可変抵抗メモリ（ＲｅＲＡＭ）を形成することができる。
次に、本発明のＤＲＡＭを備えるメモリモジュールについて、図５７を用いて説明する。図５７は半導体メモリモジュール４１０の平面模式図である。
半導体メモリモジュール４１０は、ＤＲＡＭチップを含有したパッケージ４０２と、インターフェースチップ４０３と、入出力端子４０１と、から概略構成されている。以下、各構成について詳細を説明する。
本実施形態の半導体メモリモジュール４１０には、たとえば８個のパッケージ４０２と、１個のインターフェースチップ４０３がプリント基板４００上に搭載されている。なお、インターフェースチップ４０３はプリント基板４００上に搭載されていなくても構わない。
パッケージ４０２は、ＤＲＡＭとして動作する半導体チップを内包するパッケージであり、プリント基板４００上に搭載されている。また、パッケージの種類としては、例えばＢＧＡ構造を例示できる。また、パッケージは、個片化した半導体チップを用いて公知の手段により形成されている。
また、プリント基板４００には、パッケージ４０２を外部の装置に電気的に接続するための複数の入出力端子（Ｉ／Ｏ端子）４０１が設けられている。このような構成により、入出力端子４０１を介して、例えば外部のメモリコントローラから、各パッケージ４０２へのデータの入出力が行われる。
インターフェースチップ４０３は、各パッケージ４０２へのデータの入出力を制御するチップである。インターフェースチップ４０３は、半導体メモリモジュール４１０の外部から供給されたクロック信号（Clock）及びコマンドアドレス信号（Command Address）のタイミング調整や、信号波形の形成を行って、各パッケージ４０２へ供給する。
本実施形態の半導体メモリモジュール４１０は、本発明の半導体装置が設けられた、集積度の高い半導体装置（パッケージ４０２）が用いられている。このため、微細化に対応することが可能であり、かつ、大容量のデータ記憶を実現することができる。
次に、本発明を適用したデータ処理システム５００について、図５８を用いて説明する。図５８は本実施形態のデータ処理システム５００の概略構成図である。データ処理システム５００は、上記半導体装置１００、４１０を備えたシステムの一例である。
データ処理システム５００は、データプロセッサ５２０と上記本発明を適用したＤＲＡＭメモリモジュール５３０が含まれている。
また、また、データプロセッサ５２０は、システムバス５１０を介して上記ＤＲＡＭメモリモジュール５３０に相互に接続されているが、システムバス５１０を介さずにローカルなバスによって接続されてもかまわない。また、図５８中には、１本のシステムバス５１０が図示されているが、必要に応じてコネクタなどを介して、シリアルないしパラレルに接続される。
データプロセッサ５２０としては、たとえばＭＰＵ（Micro Processing Unit）や、ＤＳＰ（Digital Signal Processor）等を挙げることができる。また、ＤＲＡＭメモリモジュール５３０は、本発明を用いて形成した半導体装置１００、４１０を備えている。
データ処理システム５００では、必要に応じて、不揮発性記憶デバイス５５０、入出力装置５６０、ＲＯＭ（Read Only Memory）５４０がシステムバス５１０に接続されるが、必ずしも必須の構成要素ではない。
ＲＯＭ５４０は、固定データの格納用として用いられる。また、不揮発性記憶デバイス５５０としては、ハードディスクや光ドライブ、ＳＳＤ（Solid State Drive）などを利用できる。また、入出力装置５６０には、例えば液晶ディスプレイなどの表示装置や、キーボード等のデータ入力装置が含まれる。また、入出力装置５６０には、入力デバイス若しくは出力デバイスの何れか一方のみの場合も含まれる。
図６２に示すように、データ処理システム５００の各構成要素の個数は、簡略化のため１つの記載にとどめているが、各構成要素の個数は、特に限定されるものではなく、少なくとも１個又は複数個の場合も含まれる。また、このデータ処理システム５００には、例えばコンピュータシステムが含まれるが、必ずしもこれに限定されるものではない。
本実施形態の半導体メモリモジュール４１０は、本発明を用いた半導体装置１００、４１０を備えているため、高速のデータ処理を実現できる。
具体的には、本発明に係る半導体装置１００は、ビット配線１５と容量コンタクトプラグ１９の少なくとも一方が埋込絶縁膜１１の一部に重なるように形成されているため、半導体装置１００の集積度が向上する。そして、このような高集積度の半導体装置１００を具備するＤＲＡＭパッケージ４０２が、本実施形態に係る半導体メモリモジュール４１０に備えられているため、記憶容量の大きい高性能のデータ処理システム５００を形成できる。また、本発明に係る半導体装置１００は信頼性が向上しているため、データ処理システム５００の動作不良の発生を抑制できる。
１…トランジスタ形成層、２…キャパシタ形成層、３…配線層、４…素子分離領域、７…溝部、７Ａ…第一のゲート絶縁膜、９…第一のワード線、９ａ…上面、１１…埋込絶縁膜、１３…第二のワード線、１５…ビット配線、１８…容量コンタクトパッド、１９…容量コンタクトプラグ、２１…第一の低濃度不純物拡散層、２２…第一の高濃度不純物拡散層、２３…第二の低濃度不純物拡散層、２４…第二の高濃度不純物拡散層、２８…第一のコンタクト開口、３６…第二のコンタクト開口、４７…キャパシタ、５０…半導体基板、５０ａ…上面、５７ａ…素子分離、５８…素子分離領域、６０…周辺ゲート絶縁膜、６０ａ…第二のゲート絶縁膜、６０ｂ…第三のゲート絶縁膜、６１ａ…第一の低濃度不純物拡散層、６１ｂ…第二の低濃度不純物拡散層、６７…セルゲート絶縁膜、７０…第一のワード線、７３…第二のワード線、７４…埋込絶縁膜、７４ａ…上面、７４ｂ…第一埋込絶縁膜、７４ｃ…第二埋込絶縁膜、７５…第１の層間絶縁膜、７６…第一のコンタクト開口、７７…第一の高濃度不純物拡散層、８５…堆積膜（絶縁膜）、８６…第二の層間絶縁膜、８７…第二のコンタクト開口、９０…第二の高濃度不純物拡散層、９５…容量コンタクトプラグ、９６…容量コンタクトパッド、９８…第３の層間絶縁膜、１１４…第一の不純物拡散層、１２２…第二の不純物拡散層、１２３…第三の不純物拡散層、１２７…局所配線、４１０…半導体メモリモジュール、５００…データ処理システム、５１０…システムバス、５２０…データプロセッサ、５３０…ＤＲＡＭメモリモジュール、５４０…ＲＯＭ、５５０…不揮発性記憶デバイス、５６０…入出力装置、Ｋ…活性領域、Ｔｒ１…第一のＭＯＳトランジスタ、Ｔｒ２…第二のＭＯＳトランジスタ、Ｔｒ３…第三のＭＯＳトランジスタ

Claims (17)

  1. メモリセルを備えたメモリセル領域を有する半導体装置であって、
    半導体基板と、
    前記半導体基板の表層に形成された素子分離用の溝部に素子分離絶縁膜が埋め込まれることによって、該素子分離絶縁膜の間に第一の方向に延在するように形成された複数の活性領域と、
    前記活性領域の表層から深さ方向に形成された不純物拡散層と、
    前記半導体基板の表層に、前記複数の活性領域を横切り第二の方向に延在するように形成された複数の埋め込みゲート用の溝部と、
    前記溝部に、セルゲート絶縁膜を介して前記半導体基板の上面よりも下方に位置するように埋め込まれたワード線と、
    前記溝部内側の前記ワード線上を埋め込むように形成された窒化シリコンからなる埋込絶縁膜と、
    前記不純物拡散層に接続するビット配線と容量コンタクトプラグと、を具備し、
    前記ビット配線と容量コンタクトプラグの少なくとも一方が、前記埋込絶縁膜上の一部に重なるように配置されていることを特徴とする半導体装置。
  2. 前記メモリセル領域を囲むように形成された周辺回路領域を備え、
    前記周辺回路領域の前記半導体基板上に、前記セルゲート絶縁膜とは異なる周辺ゲート絶縁膜を介して、プレナー型ＭＯＳトランジスタのゲート電極が配置されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記メモリセル領域の前記半導体基板上に層間絶縁膜を介して形成された導電層からなる容量コンタクトパッドと、
    前記周辺回路領域の前記層間絶縁膜上に形成された前記導電層からなる局所配線と、を具備してなることを特徴とする請求項２に記載の半導体装置。
  4. 前記プレナー型ＭＯＳトランジスタのゲート電極は、
    第一のポリシリコン膜と、該第一のポリシリコン膜上に積層した第二のポリシリコン膜を含み、
    前記ビット配線は、前記メモリセル領域上に堆積された前記第二のポリシリコン膜を用いて形成されていることを特徴とする請求項２または請求項３のいずれかに記載の半導体装置。
  5. 前記埋込絶縁膜が、前記溝部内壁側面を覆う第一埋込絶縁膜と、前記溝部内側の前記ワード線上を埋め込む第二埋込絶縁膜とからなることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
  6. メモリセル領域を有する半導体装置の製造方法であって、
    前記メモリセル領域において、
    半導体基板の表層に形成した素子分離用の溝部に素子分離絶縁膜を埋め込むことによって、該素子分離絶縁膜の間に第一の方向に延在する複数の活性領域を並べて形成する工程と、
    前記半導体基板の表層に、前記複数の活性領域を横切るように第二の方向に延在する複数の埋め込みゲート用の溝部を並べて形成する工程と、
    前記溝部に、セルゲート絶縁膜を介して前記半導体基板の上面よりも下方に位置するようにワード線を埋め込み形成する工程と、
    前記溝部内側の前記ワード線上を埋め込むように、窒化シリコンからなる埋込絶縁膜を形成する工程と、
    前記埋込絶縁膜及び前記半導体基板上に層間絶縁膜を形成したのちに、エッチングにより前記層間絶縁膜に、前記埋込絶縁膜と前記活性領域とに達する第一のコンタクト開口を形成する工程と、
    前記第一のコンタクト開口に第一の導電膜を充填することにより、前記埋込絶縁膜上の一部に重なるようにして前記活性領域に接続する第一のコンタクトプラグを形成する工程と、を有することを特徴とする半導体装置の製造方法。
  7. 前記埋め込みゲート用の溝部を形成する工程は、酸化シリコン膜をマスクの一部として用いて、前記半導体基板をエッチングする工程を含むことを特徴とする請求項６に記載の半導体装置の製造方法。
  8. 前記ワード線を埋め込み形成する工程は、前記半導体基板上に前記窒化シリコンからなる埋込絶縁膜を堆積した後に、前記酸化シリコン膜で覆われていない領域の前記埋込絶縁膜をエッチバックする工程を含むことを特徴とする請求項７に記載の半導体装置の製造方法。
  9. 前記第一のコンタクト開口を形成する工程と、前記コンタクトプラグを形成する工程の間に、自然酸化膜を除去するための湿式エッチングの工程を有することを特徴とする請求項６乃至８のいずれか一項に記載の半導体装置の製造方法。
  10. 前記第一のコンタクト開口を形成する工程と、前記コンタクトプラグを形成する工程の間に、前記第一の開口を介して不純物のイオン注入を行うことで、前記半導体基板の表層に不純物拡散層を形成する工程を備え、前記コンタクトプラグを前記不純物拡散層に接続するように形成することを特徴とする請求項６乃至８のいずれか一項に記載の半導体装置の製造方法。
  11. 前記第一の導電膜のパターニングを行い、前記第一のコンタクトプラグと一体になるビット配線を前記メモリセル領域に形成することを特徴とする請求項６乃至１０のいずれか一項に記載の半導体装置の製造方法。
  12. 前記第一のコンタクトプラグを形成した後に、前記埋込絶縁膜上の一部に重なるようにして前記活性領域に接続する第二のコンタクトプラグを、前記第一のコンタクトプラグに隣接して形成する工程を有することを特徴とする請求項６乃至１１のいずれか一項に記載の半導体装置の製造方法。
  13. 前記第二のコンタクトプラグに接続するキャパシタを形成する工程を有することを特徴とする請求項１２に記載の半導体装置の製造方法。
  14. 前記半導体基板上に周辺回路領域を備え、
    前記周辺回路領域上にプレナー型ＭＯＳトランジスタを形成する工程において、
    前記プレナー型ＭＯＳトランジスタのゲート電極と、前記ビット配線のパターニングを同時に行うことを特徴とする請求項１１に記載の半導体装置の製造方法。
  15. 前記前記埋込絶縁膜をＬＰ−ＣＶＤ法（減圧ＣＶＤ法）によって形成することを特徴とする請求項６乃至１４のいずれか一項に記載の半導体装置の製造方法。
  16. 前記埋込絶縁膜を形成する工程において、
    前記溝部の内壁側面を覆うように第一埋込絶縁膜を第一の窒化シリコン膜を用いて形成する工程と、
    前記第一埋込絶縁膜をエッチバックすることにより、前記第一埋込絶縁膜の膜厚を上に向かって先細りにするとともに前記ワード線上面を露出する工程と、
    前記溝部内側の前記ワード線上を埋め込むように第二埋込絶縁膜を第二の窒化シリコン膜を用いて形成する工程と、を有することを特徴とする請求項６乃至１４のいずれか一項に記載の半導体装置の製造方法。
  17. 請求項１乃至５のいずれか一項に記載の半導体装置を備えていることを特徴とするデータ処理システム。
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