JP2010109229A - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 200
- 230000005669 field effect Effects 0.000 claims abstract description 27
- 238000002955 isolation Methods 0.000 claims description 77
- 238000000034 method Methods 0.000 claims description 27
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 19
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 19
- 238000005530 etching Methods 0.000 claims description 13
- 239000003990 capacitor Substances 0.000 claims description 8
- 239000011248 coating agent Substances 0.000 claims description 4
- 238000000576 coating method Methods 0.000 claims description 4
- 229920001709 polysilazane Polymers 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims 1
- 239000007772 electrode material Substances 0.000 claims 1
- 238000004519 manufacturing process Methods 0.000 abstract description 20
- 230000002093 peripheral effect Effects 0.000 abstract description 15
- 239000010408 film Substances 0.000 description 96
- 239000010410 layer Substances 0.000 description 29
- 239000000758 substrate Substances 0.000 description 16
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 15
- 229910052814 silicon oxide Inorganic materials 0.000 description 15
- 239000012535 impurity Substances 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 239000003870 refractory metal Substances 0.000 description 4
- 239000004020 conductor Substances 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- IVHJCRXBQPGLOV-UHFFFAOYSA-N azanylidynetungsten Chemical compound [W]#N IVHJCRXBQPGLOV-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 238000000638 solvent extraction Methods 0.000 description 1
- 229910001928 zirconium oxide Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
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- Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
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- Semiconductor Memories (AREA)
- Electrodes Of Semiconductors (AREA)
- Element Separation (AREA)
Abstract
【解決手段】メモリセル領域に溝型ゲート電極構造のMOS型トランジスタ、周辺回路領域にはプレーナー型ゲート電極構造又は溝型ゲート電極構造のMOS型トランジスタが形成されるDRAMにおいて、ダミートランジスタ及び電界効果型トランジスタを第2の方向21に配列して、ダミートランジスタは第2の方向21に関して少なくとも一方の端に配置し、ダミートランジスタのゲート電極の埋設部36が電界効果トランジスタのゲート電極の埋設部36よりも第2方向21の幅が短い。
【選択図】図15
Description
以下の説明では半導体装置として、2層構造のSTIの素子分離領域を備えたメモリセルを有するDRAMを例にして説明を行う。
図1は、関連するDRAMのメモリセルの端部領域における素子分離領域の配置を模式的に示した平面図である。101はメモリセルを形成する活性領域(不純物拡散層領域)で、所定の規則に従い複数の活性領域が配列されている。各活性領域は半導体基板(図示せず)にSTIで形成した素子分離領域100を設けて区画することにより形成されている。101aはメモリセル領域の端部に配置された活性領域を示す。
図2に示すように、半導体基板200上に、シリコン窒化膜(Si3N4)105を用いて活性領域を覆うようにマスクパターンを形成し、エッチングを行うことで半導体基板200に溝104を形成する。この溝104内にはライナー膜106としてシリコン窒化膜を形成する。次に、ポリシラザン等のSOD領域107を充填した後に、高温の酸化性雰囲気中で熱処理を行い、緻密な膜へ転化(改質)する。
素子領域と、
半導体部と、
前記素子領域において、第1の方向に延在する突起状の第1の半導体領域及び複数の突起状の第2の半導体領域が第2の方向に周期的に配列された半導体領域の配列であって、前記第1の半導体領域は第2の方向に関して前記半導体部との距離が最も短い半導体領域を構成する半導体領域の配列と、
前記半導体部と前記第1の半導体領域間に設けられた第1の素子分離領域と、
隣り合う前記第1と第2の半導体領域間及び隣り合う前記第2の半導体領域間に設けられた、前記第1の素子分離領域よりも第2の方向の幅が短い第2の素子分離領域と、
前記第1および第2の素子分離領域を構成する溝の内壁上に設けられたライナー膜と、
前記第1および第2の素子分離領域を構成する溝内の前記ライナー膜上に設けられたSOD領域と、
前記第1及び第2の半導体領域の前記第1の方向に関して中間の部分に埋め込まれた埋設部と、前記埋設部を連結して前記第1及び第2の半導体領域の前記中間の部分上を前記第2の方向に延在する延在部と、を有するゲート電極と、
前記第2の半導体領域内に埋め込まれた前記ゲート電極の埋設部と接触するように設けられたゲート絶縁膜と、
第2の半導体領域内の、第1の方向に関して前記ゲート電極の埋設部を挟んだ両側に設けられたソース/ドレイン領域と、
を有し、
前記第2の半導体領域、ゲート電極、ゲート絶縁膜及びソース/ドレイン領域は、電界効果型トランジスタを構成し、
前記第1の半導体領域内のゲート電極の埋設部は、前記第2の半導体領域内のゲート電極の埋設部よりも、第2の方向の幅が短いことを特徴とする半導体装置に関する。
第1の方向に延在する突起状の第1の半導体領域及び複数の突起状の第2の半導体領域が、第2の方向に配列された半導体領域の配列であって、第1の半導体領域は第2の方向に関して少なくとも一方の端の半導体領域を構成する半導体領域の配列と、
前記第1及び第2の半導体領域の前記第1の方向に関して中間の部分に埋め込まれた埋設部と、前記埋設部を連結して前記第1及び第2の半導体領域の前記中間の部分上を前記第2の方向に延在する延在部と、を有するゲート電極と、
前記第2の半導体領域内に埋め込まれた前記ゲート電極の埋設部と接触するように設けられたゲート絶縁膜と、
前記第2の半導体領域内の、第1の方向に関して前記ゲート電極の埋設部を挟んだ両側に設けられたソース/ドレイン領域と、
を有し、
前記第2の半導体領域、ゲート電極、ゲート絶縁膜及びソース/ドレイン領域は、電界効果型トランジスタを構成し、
前記第1の半導体領域内のゲート電極の埋設部は、前記第2の半導体領域内のゲート電極の埋設部よりも、第2の方向の幅が短いことを特徴とする半導体装置に関する。
第1の方向に延在する突起状の第1の半導体領域を有するダミートランジスタと、
前記第1の方向に延在する突起状の第2の半導体領域と、
前記第1及び第2の半導体領域の前記第1の方向に関して中間の部分に埋め込まれた埋設部と、前記埋設部を連結して前記第1及び第2の半導体領域の前記中間の部分上を前記第2の方向に延在する延在部と、を有するゲート電極と、
前記第2の半導体領域と、前記第2の半導体領域内に埋め込まれた前記ゲート電極の埋設部と、前記第2の半導体領域内の埋設部に接触するように設けられたゲート絶縁膜と、前記第2の半導体領域内の第1の方向に関して前記ゲート電極の埋設部を挟んだ両側に設けられたソース/ドレイン領域と、を有する電界効果型トランジスタと、
を有し、
前記ダミートランジスタ及び電界効果型トランジスタは前記第2の方向に配列された配列を構成すると共に、前記ダミートランジスタは第2の方向に関して前記配列の少なくとも一方の端に配置されており、
前記第1の半導体領域内のゲート電極の埋設部は、前記第2の半導体領域内のゲート電極の埋設部よりも、第2の方向の幅が短いことを特徴とする半導体装置に関する。
突起状の半導体領域と前記半導体領域内に埋め込まれた溝型のゲート電極とを有する、複数の電界効果型トランジスタを、第2の方向に周期的に配列した素子領域を有し、
前記電界効果型トランジスタのうち、第2の方向に関して端に位置する1又は2の第1の電界効果型トランジスタ内に埋め込まれた前記溝型のゲート電極の前記第2の方向の幅は、前記第1の電界効果型トランジスタ以外の第2の電界効果型トランジスタの半導体領域内に埋め込まれた前記溝型のゲート電極の第2の方向の幅よりも短いことを特徴とする半導体装置に関する。
「半導体部」とは、素子領域と隣り合うように形成された、半導体から構成され一定の面積を占める領域のことを表す。
「第1の素子分離領域」及び「第2の素子分離領域」は、一定の面積を占める絶縁性の領域であれば良く、第1の素子分離領域と第2の素子分離領域、及び第2の素子分離領域同士は、その一部が連結されていても良い。
「第1及び第2の半導体領域の第1の方向に関して中間の部分」とは、第1及び第2の半導体領域の第1の方向に関して端部以外の部分を表す。
2 活性領域
6 ライナー膜
7 SOD領域
8 シリコン酸化膜
10 溝
15 シリコン窒化膜
16 多結晶シリコン膜
17 高融点金属膜
20a,20b 素子分離領域
21 第2の方向
22 第1の方向
23 側部
30、32 ゲート電極
31 ダミーゲート電極
33 素子分離領域
34 ソース/ドレイン領域
35 ゲート絶縁膜
36 埋設部
37 延在部
41 MOS型トランジスタ
57、57a、58、58a、59、59a、60 コンタクトプラグ
61 配線層
65、66、67、68 層間絶縁膜
80 キャパシター素子
85 配線層
86 表面保護膜
101、101a、102 活性領域
104 溝
105 シリコン窒化膜
106 ライナー膜
107 SOD領域
108 シリコン酸化膜
110 溝
115 シリコン窒化膜
120 凹部
121、122 凹部に残存した導電膜
123 深さ方向
200 半導体基板
D1 第1の素子分離領域
D2 第2の素子分離領域
Claims (16)
- 素子領域と、
半導体部と、
前記素子領域において、第1の方向に延在する突起状の第1の半導体領域及び複数の突起状の第2の半導体領域が第2の方向に周期的に配列された半導体領域の配列であって、前記第1の半導体領域は第2の方向に関して前記半導体部との距離が最も短い半導体領域を構成する半導体領域の配列と、
前記半導体部と前記第1の半導体領域間に設けられた第1の素子分離領域と、
隣り合う前記第1と第2の半導体領域間及び隣り合う前記第2の半導体領域間に設けられた、前記第1の素子分離領域よりも第2の方向の幅が短い第2の素子分離領域と、
前記第1および第2の素子分離領域を構成する溝の内壁上に設けられたライナー膜と、
前記第1および第2の素子分離領域を構成する溝内の前記ライナー膜上に設けられたSOD領域と、
前記第1及び第2の半導体領域の前記第1の方向に関して中間の部分に埋め込まれた埋設部と、前記埋設部を連結して前記第1及び第2の半導体領域の前記中間の部分上を前記第2の方向に延在する延在部と、を有するゲート電極と、
前記第2の半導体領域内に埋め込まれた前記ゲート電極の埋設部と接触するように設けられたゲート絶縁膜と、
第2の半導体領域内の、第1の方向に関して前記ゲート電極の埋設部を挟んだ両側に設けられたソース/ドレイン領域と、
を有し、
前記第2の半導体領域、ゲート電極、ゲート絶縁膜及びソース/ドレイン領域は、電界効果型トランジスタを構成し、
前記第1の半導体領域内のゲート電極の埋設部は、前記第2の半導体領域内のゲート電極の埋設部よりも、第2の方向の幅が短いことを特徴とする半導体装置。 - 前記ゲート電極は、更に前記第1の素子分離領域上まで延在することを特徴とする請求項1に記載の半導体装置。
- 前記第1及び第2の素子分離領域は、更に前記SOD領域および前記ライナー膜の上部を覆うように絶縁膜を有し、
前記ゲート電極は、前記第1及び第2の素子分離領域内の前記SOD領域及びライナー膜が露出しないように前記第1及び第2の半導体領域のエッチングを行った後、ゲート電極材料を堆積させることによって形成されたものであることを特徴とする請求項1または2に記載の半導体装置。 - 第1の方向に延在する突起状の第1の半導体領域及び複数の突起状の第2の半導体領域が、第2の方向に配列された半導体領域の配列であって、第1の半導体領域は第2の方向に関して少なくとも一方の端の半導体領域を構成する半導体領域の配列と、
前記第1及び第2の半導体領域の前記第1の方向に関して中間の部分に埋め込まれた埋設部と、前記埋設部を連結して前記第1及び第2の半導体領域の前記中間の部分上を前記第2の方向に延在する延在部と、を有するゲート電極と、
前記第2の半導体領域内に埋め込まれた前記ゲート電極の埋設部と接触するように設けられたゲート絶縁膜と、
前記第2の半導体領域内の、第1の方向に関して前記ゲート電極の埋設部を挟んだ両側に設けられたソース/ドレイン領域と、
を有し、
前記第2の半導体領域、ゲート電極、ゲート絶縁膜及びソース/ドレイン領域は、電界効果型トランジスタを構成し、
前記第1の半導体領域内のゲート電極の埋設部は、前記第2の半導体領域内のゲート電極の埋設部よりも、第2の方向の幅が短いことを特徴とする半導体装置。 - 前記第1の半導体領域と隣接し、前記第2の方向に関して、前記第1の半導体領域が前記第2の半導体領域に対向している側と反対側に位置する第1の素子分離領域を備え、
前記第1の素子分離領域は、前記第1の素子分離領域を構成する溝の内壁上にライナー膜と、前記溝内のライナー膜上に設けられた塗布絶縁膜と、を備えていることを特徴とする請求項4に記載の半導体装置。 - 前記ゲート電極は、その端部が前記第1の素子分離領域上に位置するように延在していることを特徴とする請求項5に記載の半導体装置。
- 第1の方向に延在する突起状の第1の半導体領域を有するダミートランジスタと、
前記第1の方向に延在する突起状の第2の半導体領域と、
前記第1及び第2の半導体領域の前記第1の方向に関して中間の部分に埋め込まれた埋設部と、前記埋設部を連結して前記第1及び第2の半導体領域の前記中間の部分上を前記第2の方向に延在する延在部と、を有するゲート電極と、
前記第2の半導体領域と、前記第2の半導体領域内に埋め込まれた前記ゲート電極の埋設部と、前記第2の半導体領域内の埋設部に接触するように設けられたゲート絶縁膜と、前記第2の半導体領域内の第1の方向に関して前記ゲート電極の埋設部を挟んだ両側に設けられたソース/ドレイン領域と、を有する電界効果型トランジスタと、
を有し、
前記ダミートランジスタ及び電界効果型トランジスタは前記第2の方向に配列された配列を構成すると共に、前記ダミートランジスタは第2の方向に関して前記配列の少なくとも一方の端に配置されており、
前記第1の半導体領域内のゲート電極の埋設部は、前記第2の半導体領域内のゲート電極の埋設部よりも、第2の方向の幅が短いことを特徴とする半導体装置。 - 前記延在部は更に、前記第1の半導体領域内の埋設部上から、第2の方向に沿って第1の半導体領域から第2の半導体領域に向かう方向と反対側の方向に延在することを特徴とする請求項7に記載の半導体装置。
- 更に、前記第1の半導体領域に対して、これが前記第2の半導体領域と対向する側と反対側に第1の半導体領域とは電気的に絶縁されるように設けられた半導体部を有することを特徴とする請求項7又は8に記載の半導体装置。
- 前記第1及び第2の半導体領域は、それぞれ、前記第1及び第2の半導体領域の前記第1の方向に関して前記中間の部分に位置し、かつ前記第1及び第2の半導体領域内に埋め込まれた前記埋設部の第1の方向と平行な側面に対向するように設けられた側部を有し、
前記ゲート絶縁膜は、前記第2の半導体領域の側部と接触していることを特徴とする請求項1〜9の何れか1項に記載の半導体装置。 - 更に、前記電界効果型トランジスタに接続されたキャパシター及びビット線を有し、
前記キャパシター及び前記電界効果型トランジスタは、メモリセルを構成し、
前記半導体装置は、DRAM(Dynamic Random Access Memory)を構成することを特徴とする請求項1〜10の何れか1項に記載の半導体装置。 - 突起状の半導体領域と前記半導体領域内に埋め込まれた溝型のゲート電極とを有する、複数の電界効果型トランジスタを、第2の方向に周期的に配列した素子領域を有し、
前記電界効果型トランジスタのうち、第2の方向に関して端に位置する1又は2の第1の電界効果型トランジスタ内に埋め込まれた前記溝型のゲート電極の前記第2の方向の幅は、前記第1の電界効果型トランジスタ以外の第2の電界効果型トランジスタの半導体領域内に埋め込まれた前記溝型のゲート電極の第2の方向の幅よりも短いことを特徴とする半導体装置。 - 前記第1の電界効果型トランジスタは、ソース領域又はドレイン領域が接地されているか、或いは所定電位に固定されていることを特徴とする請求項12に記載の半導体装置。
- 前記SOD領域は、ポリシラザンを含有することを特徴とする請求項1〜3の何れか1項に記載の半導体装置。
- 前記ライナー膜がシリコン窒化膜であることを特徴とする請求項1〜3の何れか1項に記載の半導体装置。
- 更に、前記第2の電界効果型トランジスタに接続されたキャパシター及びビット線を有し、
前記キャパシター及び第2の電界効果型トランジスタは、メモリセルを構成し、
前記半導体装置は、DRAM(Dynamic Random Access Memory)を構成することを特徴とする請求項12〜15の何れか1項に記載の半導体装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008281093A JP5557442B2 (ja) | 2008-10-31 | 2008-10-31 | 半導体装置 |
US12/335,964 US7859038B2 (en) | 2008-10-31 | 2008-12-16 | Semiconductor device |
US12/946,030 US8134398B2 (en) | 2008-10-31 | 2010-11-15 | Device having gate with two buried portions with different widths |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008281093A JP5557442B2 (ja) | 2008-10-31 | 2008-10-31 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010109229A true JP2010109229A (ja) | 2010-05-13 |
JP5557442B2 JP5557442B2 (ja) | 2014-07-23 |
Family
ID=42130331
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008281093A Expired - Fee Related JP5557442B2 (ja) | 2008-10-31 | 2008-10-31 | 半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (2) | US7859038B2 (ja) |
JP (1) | JP5557442B2 (ja) |
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-
2008
- 2008-10-31 JP JP2008281093A patent/JP5557442B2/ja not_active Expired - Fee Related
- 2008-12-16 US US12/335,964 patent/US7859038B2/en active Active
-
2010
- 2010-11-15 US US12/946,030 patent/US8134398B2/en not_active Expired - Fee Related
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---|---|
US20100109062A1 (en) | 2010-05-06 |
US20110057260A1 (en) | 2011-03-10 |
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US7859038B2 (en) | 2010-12-28 |
JP5557442B2 (ja) | 2014-07-23 |
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A977 | Report on retrieval |
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|
A131 | Notification of reasons for refusal |
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|
R150 | Certificate of patent or registration of utility model |
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R250 | Receipt of annual fees |
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S111 | Request for change of ownership or part of ownership |
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