JP2002203895A - トレンチ素子分離膜の形成方法 - Google Patents
トレンチ素子分離膜の形成方法Info
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- 238000000034 method Methods 0.000 title claims abstract description 69
- 238000002955 isolation Methods 0.000 title claims abstract description 41
- 238000005530 etching Methods 0.000 claims abstract description 49
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 47
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 47
- 230000008569 process Effects 0.000 claims abstract description 28
- 239000000758 substrate Substances 0.000 claims abstract description 26
- 238000011049 filling Methods 0.000 claims abstract description 18
- 238000000059 patterning Methods 0.000 claims abstract description 6
- 239000004065 semiconductor Substances 0.000 claims description 14
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 claims description 8
- 238000005229 chemical vapour deposition Methods 0.000 claims description 5
- 229910000147 aluminium phosphate Inorganic materials 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 230000003647 oxidation Effects 0.000 abstract description 9
- 238000007254 oxidation reaction Methods 0.000 abstract description 9
- 238000000137 annealing Methods 0.000 abstract description 2
- 238000000151 deposition Methods 0.000 abstract description 2
- 230000008439 repair process Effects 0.000 abstract description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 10
- 230000000694 effects Effects 0.000 description 7
- 238000003475 lamination Methods 0.000 description 5
- 238000001039 wet etching Methods 0.000 description 5
- 239000000969 carrier Substances 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- 239000005380 borophosphosilicate glass Substances 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 241000293849 Cordylanthus Species 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- UPSOBXZLFLJAKK-UHFFFAOYSA-N ozone;tetraethyl silicate Chemical compound [O-][O+]=O.CCO[Si](OCC)(OCC)OCC UPSOBXZLFLJAKK-UHFFFAOYSA-N 0.000 description 2
- 230000035882 stress Effects 0.000 description 2
- 238000004381 surface treatment Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000010893 electron trap Methods 0.000 description 1
- 239000007888 film coating Substances 0.000 description 1
- 238000009501 film coating Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000009832 plasma treatment Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920001709 polysilazane Polymers 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 230000008646 thermal stress Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Element Separation (AREA)
Abstract
法は、基板にトレンチエッチングパターンを形成し、エ
ッチングによってトレンチを形成する段階と、トレンチ
の内壁にシリコン窒化膜ライナを形成する段階と、第1
埋立酸化膜でトレンチを充填する段階と、第1埋立酸化
膜を湿式工程によってリセスして、トレンチのライナの
上部を露出する段階と、ライナの上部を等方性エッチン
グによって除去する段階と、第2埋立酸化膜でトレンチ
のリセスされた空間を充填する段階とを含む。本発明
で、基板にトレンチエッチングパターンを形成する段階
は、通常、パッド酸化膜が形成された基板にシリコン窒
化膜を積層し、パターニングして実施され、トレンチを
形成する段階とライナを形成する段階の間に、トレンチ
の内壁にエッチング損傷を修復するためのアニーリング
によって熱酸化膜が形成される段階をさらに含むことが
できる。
Description
チ素子分離膜の形成方法にかかり、より詳細には、上部
が除去された窒化膜ライナを有するトレンチ素子分離膜
の形成方法に関するものである。
ocal oxidation of silicon)型素子分離におけるバーズ
ビーク(bird's beak)による制限を解決するために開発
された、トレンチ型素子分離方法は、基板に形成された
トレンチに酸化膜を充填する方法を使用する。従って、
バーズビークの問題はないが、基板と分離膜の材質の差
による熱ストレスと分離膜周辺の基板の後続の酸化によ
る体積膨脹等の問題がある。このような問題を解決する
1つの方法として、シリコン窒化膜ライナをトレンチの
内壁に形成し、酸化膜で充填する方法が開発された。シ
リコン窒化膜ライナは酸素の拡散を防止するバリアとし
て作用して、これによりトレンチ周辺の基板が後続の熱
工程によって酸化されることを防止し、ストレスを減少
させ得る。
レンチを形成する際のエッチング防止膜として使用する
アクティブ領域のシリコン窒化膜を除去する段階で、シ
リコン窒化膜ライナの上部がエッチングされて、デント
(dent)現象が発生し、エッチングにより除去されたシリ
コン窒化膜領域をポリシリコン層で充填してゲートを形
成する場合には、いわゆる「ハンプ(hump)」が発生する
問題がある。
する特性が強い物質であるので、MOS(metal oxide s
ilicon)トランジスタのチャンネルの両側にあるシリコ
ン窒化膜ライナで、特に、熱酸化膜とシリコン窒化膜界
面でチャンネルに沿ってキャリアが移動する際に、電子
を捕捉して、キャリアの実質的な流れを変更する。チャ
ンネルの深さが浅く、幅が広い場合には、相対的にこの
ような問題は大きな影響を与えない。しかしながら、素
子の高集積化に従ってトレンチ素子分離をする半導体装
置の場合、チャンネルの幅は一般的に狭く、チャンネル
の両側のシリコン窒化膜と隣接した部分が多い。従っ
て、ライナとして使用されたシリコン窒化膜の電子の捕
捉はキャリアの移動量(流れ)に影響を与える。特に、
Pチャンネルトランジスタでソース/ドレイン電流がチ
ャンネルを通じて流れる時、主なキャリアはホールにな
り、チャンネルの両側の窒化膜で電子を捕捉する場合、
ホールの実質的な流れが増加し、ホットキャリア効果(h
ot carrier effect)が発生する。
の電子の捕捉を防止するために、シリコン窒化膜ライナ
をチャンネルの実質的な深さだけ除去する方法が米国特
許第5,940,717号に開示されている。図1〜図
4を参照して、この方法を説明する。
成された基板10にシリコン窒化膜を積層及びパターニ
ングすることによって、トレンチエッチングパターン1
3を形成する。そして、トレンチ21の内壁の熱酸化を
実施して、熱酸化膜15を形成し、さらに全面にシリコ
ン窒化膜を薄く積層して、トレンチ内壁ライナ17を形
成する。続いて、フォトレジスト膜19をスピンコーテ
ィング方法によって積層して、トレンチ21を充填す
る。
たフォトレジスト膜をエッチバックして、リセスされた
(recessed)残余フォトレジスト膜29を形成する。主
に、酸素プラズマ雰囲気でアッシング(ashing)を実施す
る。リセス工程は、残余フォトレジスト膜29がトレン
チ21でチャンネルの有効深さDC以下の位置に残存す
る時まで実施する。
リコン窒化膜ライナ17をエッチングによって除去す
る。通常、乾式プラズマエッチングによって露出された
ライナが除去され、フォトレジストが除去された深さま
でシリコン窒化膜ライナも除去される。
ォトレジストを除去し、全面にCVD(chemical vapor
deposition)酸化膜を積層して、トレンチを充填するト
レンチ素子分離膜39を形成する。そして、CMP(che
mical mechanical polishing)等の平坦化エッチングに
よって、アクティブ領域のシリコン窒化膜からなるトレ
ンチエッチングパターン13表面を露出させる。アクテ
ィブ領域のシリコン窒化膜は後続の湿式エッチングによ
って除去され、トレンチ素子分離膜39が完全に形成さ
れる。
場合、フォトレジストをリセスする過程とトレンチの上
部のエッチングでシリコン窒化膜ライナを除去する過程
によって、周辺の膜のエッチングを損傷する。アクティ
ブ領域のシリコン窒化膜が部分的にエッチングされて、
基板全体の高さが均等でないと、この膜の上面を基準に
して実施されるCVD酸化膜のCMP工程等で、素子分
離膜のレベルが一定ではなくなる。また、トレンチ側壁
にエッチングの損傷が発生すると、以降形成される素子
で電流漏洩が発生するおそれがある。
題点を解決するためのものであり、トレンチ素子分離型
半導体装置でシリコン窒化膜ライナの電子の捕捉による
素子作動の変化を防止し、ホットキャリア効果を防止で
きるトレンチ素子分離膜の形成方法を提供することを目
的とする。
に除去する間の素子分離膜のレベルを一定にし、トレン
チ周辺素子の電流漏洩を防止できるトレンチ素子分離膜
の形成方法を提供することを他の目的とする。
レンチ周辺の酸化を防止し、デントの問題点がないトレ
ンチ素子分離の形成方法を提供することを他の目的とす
る。
めの本発明は、基板にトレンチエッチングパターンを形
成し、エッチングによってトレンチを形成する段階と、
トレンチの内壁にシリコン窒化膜ライナを形成する段階
と、第1埋立酸化膜でトレンチを充填する段階と、第1
埋立酸化膜を湿式工程によってリセスして、トレンチの
ライナの上部を露出する段階と、ライナの上部を等方性
エッチングによって除去する段階と、第2埋立酸化膜で
トレンチのリセスされた空間を充填する段階とを含む半
導体装置のトレンチ素子分離膜の形成方法に関するもの
である。
ンを形成する段階は、好ましくは、パッド酸化膜が形成
された基板にシリコン窒化膜を積層し、パターニングし
てなされる。また、トレンチを形成する段階とライナを
形成する段階の間には、トレンチの内壁にエッチングの
損傷を修復するためのアニーイングによって熱酸化膜が
形成される段階をさらに含むことが好ましい。
酸化膜でトレンチを充填する段階の間には、埋立酸化膜
の下地膜依存性を減少させ、ギャップフィルを向上させ
るために、プラズマ表面処理を実施することが好まし
い。しかしながら、この過程でライナは損傷しやすいの
で、プラズマ表面処理からライナを保護するためにライ
ナの上にLP CVD(low pressure chemical vapor d
eposition)によって、HTO(high temperature oxide)
膜のようなバッファ酸化膜を積層する段階を、ライナを
形成する段階と第1埋立酸化膜でトレンチを充填する段
階の間に、含むことが好ましい。
のエッチング損傷を防止するために湿式工程によってリ
セスされるが、上記リセスする工程は、第1埋立酸化膜
の表面がトレンチで以降形成されるトランジスタ素子に
対して定まった所定のチャンネル深さ以下に低くなるま
で実施することが、シリコン窒化膜ライナによる電子の
捕捉を防止するのに十分な効果を有するので、望まし
い。
ッチングによって除去する段階は、リン酸溶液で湿式に
よって実施されることが好ましい。
の捕捉がホットキャリア効果を発生させ得るPチャンネ
ル領域のトレンチで、特に効果がある。従って、本発明
によるトレンチはPチャンネルトランジスタ領域のトレ
ンチに限って実施されることが好ましい。
に対するCMPを実施する段階とトレンチエッチングパ
ターンに対する除去段階をさらに含むことが好ましい。
第2埋立酸化膜は、好ましくはCVD方法によって形成
され、また、第1埋立酸化膜と第2埋立酸化膜のうち、
少なくとも一方は、SOG膜で形成されることが好まし
い。
段階は、好ましくは、HDP CVDによって前記第2
埋立酸化膜でリセスされた空間を充填する段階と共に実
施される。
発明の望ましい実施形態を詳細に説明する。なお、図に
おいて、層が他の層または基板上に位置するよう示され
る場合には、その層は他の層または基板上に直接位置し
てもあるいはこれらの間に中間層が存在するものである
場合双方を意味するものとする。
100〜200Åの厚さで薄く形成されたシリコン基板
100に、500Åの厚みのシリコン窒化膜を積層し、
パターニングして、トレンチ領域で基板が露出するトレ
ンチエッチングパターン103を形成する。パターニン
グは、フォトリソグラフィーによって、図示しないフォ
トレジストパターンを形成し、これをエッチングマスク
でシリコン窒化膜に対するエッチングを実施する方法に
よってなされる。さらに、シリコン窒化膜の上(トレン
チの内壁)に薄い酸化膜を積層して、シリコン窒化膜エ
ッチングに対するハードマスクで利用してもよい。
されると、これをエッチングマスクとして、基板100
を2000〜5000Åの深さにエッチングして、トレ
ンチ121を形成する。そして、トレンチ121の内壁
に、エッチング工程で発生した結晶損傷を修復するため
に、熱酸化によって熱酸化膜105を薄く形成する。ト
レンチ121の内壁、すなわち、熱酸化膜105が形成
された基板に、CVDによってシリコン窒化膜ライナ1
07を形成する。前述したのは通常のトレンチ素子分離
方法と同一の過程である。
107の上にLP CVD方法によって、HTO酸化膜
109が、バッファ酸化膜として、薄く形成される。こ
のHTO酸化膜109は、埋立酸化膜の形成の前に基板
表面に下地膜依存性を無くすために実施するプラズマ処
理の前に積層するものであり、バッファ酸化膜の一種で
ある。そして、トレンチが第1埋立酸化膜119で充填
される。この際、第1埋立酸化膜119は、CVD方
法、特にHDP CVD(high density plasma enhance
d chemical vapor deposition)方法によって形成される
ことが好ましく、また、オゾンTEOS USG(O3 te
tra ethyl ortho silicate undoped silicate glass)、
BPSG(boro phospho silicate glass)酸化膜、SO
G膜等が、特に好ましくはSOG膜が、トレンチ121
を充填する第1埋立酸化膜119に好ましく使用でき
る。この段階では、第1埋立酸化膜はトレンチ全体を完
全に充填しないこともできる。
て、ポリシラザン(polysilazane)等のSOG膜を埋立酸
化膜として形成してもよい。
を湿式工程、例えば、全面湿式エッチングによってリセ
スして、トレンチのライナの上部を露出させる。この
時、全面異方性エッチングを使用すると、トレンチ側壁
がエッチング損傷を受けるので、湿式エッチングを利用
する。第1埋立酸化膜119を湿式工程によってリセス
する段階は、第1埋立酸化膜119の表面、即ち、残余
酸化膜129がトレンチ周辺に形成されるトランジスタ
等の素子の所定の有効チャンネル深さDC以下に、即
ち、第1埋立酸化膜119の表面(残余酸化膜129)
が有効チャンネル深さDCより低い位置にくるまで、実
施することが望ましい。その結果、トレンチを充填する
埋立酸化膜がリセスされただけシリコン窒化膜ライナ1
07が露出される。
で詳述される)のうち少なくとも一方はSOG膜で形成
されることが好ましい。これは、SOG膜で埋立酸化膜
を使用する場合には、通常の湿式エッチングの外にも、
硬化前のSOG膜を、SOG膜をリセスするのに適当な
湿式溶液で処理することによって、上部を除去すること
ができるためである。硬化は上部が除去されたSOG膜
に対して実施してもよい。
化膜ライナ107(ライナの上部)を、好ましくはリン
酸溶液を含む湿式によって、等方性エッチングによって
除去する、即ち、残余酸化膜129が残っているより上
のライナが全部除去される。湿式等方性エッチングの代
わりに乾式等方性エッチングを実施してもよいが、プラ
ズマエッチングまたはRIE(reactive ion etching)は
ライナ107の積層形態とエッチング損傷を考慮すると
適切ではなく、ゆえに湿式等方性エッチング、特にリン
酸溶液を用いて湿式等方性エッチングが望ましい。
ナが除去された状態の基板上に第2埋立酸化膜149を
積層して、トレンチのリセスされた空間を第2埋立酸化
膜149で充填する。この際、トレンチは第2埋立酸化
膜149で十分に充填されることが好ましい。第2埋立
酸化膜は、上記第1埋立酸化膜に使用された方法と材質
が同様にして使用できる。例えば、方法としては、CV
D方法、特に好ましくはHDP CVD方法が好ましく
使用でき、また、オゾンTEOS USG、BPSG、
SOG膜等、特に好ましくはSOG膜が、第2埋立酸化
膜149に好ましく使用できる。そして、トレンチエッ
チングパターンの上面を基準にして、好ましくは全面異
方性エッチングによるトレンチエッチングパターンの除
去工程および/または第2埋立酸化膜に対するCMP工
程を実施して、第2埋立酸化膜を平坦化することが好ま
しい。
しないで、図9の段階でHDP CVDによって第2埋
立酸化膜でリセスされた空間を積層(充填)し、それと
同時にライナの上部が除去されるようにすることもでき
る。HDP CVDでは、積層とエッチングが交互に実
施されるので、ライナが除去される一方で、第2埋立酸
化膜の積層も可能である。
チ素子分離膜の一例を示すものであり、図9の状態のト
レンチエッチングパターン103で使用されたシリコン
窒化膜を湿式エッチングによって除去した状態を示す。
従って、完成されたトレンチ素子分離膜におけるトレン
チの基板には熱酸化膜105が形成され、その内側には
下部にシリコン窒化膜ライナ107と薄いHTO酸化膜
109、第1埋立酸化膜の残余酸化膜129が存在し、
上部には第2埋立酸化膜が平坦化されて残った分離膜1
39が存在する。しかしながら、HTO酸化膜109、
第1埋立酸化膜の残余酸化膜129及び第2埋立酸化膜
からの分離膜139が全部酸化膜であるので、トレンチ
の熱酸化膜105の内壁の下部にはシリコン窒化膜ライ
ナ107が形成された状態で、残りのトレンチ空間を酸
化膜が充填するということもできる。
で、トレンチのシリコン窒化膜ライナの上部を意図的に
除去することによって、トレンチのシリコン窒化膜ライ
ナによる電子の捕捉とこれによるホットキャリア効果を
防止でき、デントまたはハンプ現象の危険性を抑制でき
る。また、積層を2段階で実施するまたはSOG膜の被
覆と他の酸化膜の積層との組合わせによって、トレンチ
のギャップフィル特性を向上させ得る。
部領域が除去されるに従って、シリコン窒化膜ライナの
元の目的である後続工程によるストレスの制御が減少で
き、ストレスによる問題点なしに、下部領域ではライナ
に長所を維持しながら、上部では電子トラップの問題を
防止できる。
要段階を示す工程断面図である。
要段階を示す工程断面図である。
要段階を示す工程断面図である。
要段階を示す工程断面図である。
離膜の形成方法の重要段階を示す工程断面図である。
離膜の形成方法の重要段階を示す工程断面図である。
離膜の形成方法の重要段階を示す工程断面図である。
離膜の形成方法の重要段階を示す工程断面図である。
離膜の形成方法の重要段階を示す工程断面図である。
分離膜の形成方法の重要段階を示す工程断面図である。
Claims (11)
- 【請求項1】 基板にトレンチエッチングパターンを形
成し、エッチングによってトレンチを形成する段階と、 トレンチの内壁にシリコン窒化膜ライナを形成する段階
と、 第1埋立酸化膜で前記トレンチを充填する段階と、 前記第1埋立酸化膜を湿式工程によってリセスして、前
記トレンチのライナの上部を露出する段階と、 前記ライナの上部を等方性エッチングによって除去する
段階と、 第2埋立酸化膜で前記トレンチのリセスされた空間を充
填する段階とを含むことを特徴とする半導体装置のトレ
ンチ素子分離膜の形成方法。 - 【請求項2】 前記基板にトレンチエッチングパターン
を形成する段階は、パッド酸化膜が形成された基板にシ
リコン窒化膜を積層し、パターニングすることによって
実行されることを特徴とする請求項1に記載の半導体装
置のトレンチ素子分離膜の形成方法。 - 【請求項3】 前記トレンチを形成する段階と前記ライ
ナを形成する段階の間に、前記トレンチの内壁に熱酸化
膜を形成する段階を含むことを特徴とする請求項1また
は2に記載の半導体装置のトレンチ素子分離膜の形成方
法。 - 【請求項4】 前記ライナを形成する段階と前記第1埋
立酸化膜でトレンチを充填する段階の間に、前記ライナ
の上にバッファ酸化膜を積層する段階を含むことを特徴
とする請求項1〜3のいずれか1項に記載の半導体装置
のトレンチ素子分離膜の形成方法。 - 【請求項5】 前記第1埋立酸化膜を湿式工程によって
リセスする段階は、前記埋立酸化膜の表面が前記トレン
チで所定のチャンネル深さ以下に低くなるまで実施され
ることを特徴とする請求項1〜4のいずれか1項に記載
の半導体装置のトレンチ素子分離膜の形成方法。 - 【請求項6】 前記ライナの上部を等方性エッチングに
よって除去する段階は、リン酸溶液で湿式によって実施
されることを特徴とする請求項1〜5のいずれか1項に
記載の半導体装置のトレンチ素子分離膜の形成方法。 - 【請求項7】 前記トレンチはPチャンネルトランジス
タ領域のトレンチに限定されることを特徴とする請求項
1〜6のいずれか1項に記載の半導体装置のトレンチ素
子分離膜の形成方法。 - 【請求項8】 前記第2埋立酸化膜に対するCMPを実
施する段階と、 前記トレンチエッチングパターンを除去する段階とをさ
らに含むことを特徴とする請求項1〜7のいずれか1項
に記載の半導体装置のトレンチ素子分離膜の形成方法。 - 【請求項9】 前記第1埋立酸化膜及び前記第2埋立酸
化膜はCVD方法によって形成されることを特徴とする
請求項1〜8のいずれか1項に記載の半導体装置のトレ
ンチ素子分離膜の形成方法。 - 【請求項10】 前記第1埋立酸化膜と前記第2埋立酸
化膜のうち、少なくとも一方はSOG膜で形成されるこ
とを特徴とする請求項1〜9のいずれか1項に記載の半
導体装置のトレンチ素子分離膜の形成方法。 - 【請求項11】 前記ライナの上部を除去する段階は、
HDP CVDによって前記第2埋立酸化膜でリセスさ
れた空間を充填する段階と共に実施されることを特徴と
する請求項1〜10のいずれか1項に記載の半導体装置
のトレンチ素子分離膜の形成方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR2000-074837 | 2000-12-08 | ||
KR1020000074837A KR100354439B1 (ko) | 2000-12-08 | 2000-12-08 | 트렌치 소자 분리막 형성 방법 |
Publications (2)
Publication Number | Publication Date |
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JP2002203895A true JP2002203895A (ja) | 2002-07-19 |
JP4067815B2 JP4067815B2 (ja) | 2008-03-26 |
Family
ID=19702864
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001359530A Expired - Fee Related JP4067815B2 (ja) | 2000-12-08 | 2001-11-26 | トレンチ素子分離膜の形成方法 |
Country Status (3)
Country | Link |
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US (1) | US6596607B2 (ja) |
JP (1) | JP4067815B2 (ja) |
KR (1) | KR100354439B1 (ja) |
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Also Published As
Publication number | Publication date |
---|---|
US6596607B2 (en) | 2003-07-22 |
JP4067815B2 (ja) | 2008-03-26 |
US20020072198A1 (en) | 2002-06-13 |
KR20020045401A (ko) | 2002-06-19 |
KR100354439B1 (ko) | 2002-09-28 |
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Legal Events
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A621 | Written request for application examination |
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A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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A02 | Decision of refusal |
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A521 | Written amendment |
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A911 | Transfer to examiner for re-examination before appeal (zenchi) |
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TRDD | Decision of grant or rejection written | ||
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A61 | First payment of annual fees (during grant procedure) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
R150 | Certificate of patent or registration of utility model |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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