JP2010087117A - キャパシタを備えた半導体装置および、該半導体装置の製造方法 - Google Patents

Abstract

【課題】２段構成の下部電極を有するキャパシタにおいて、上段と下段の電極部同士の接続部にタングステンの露出する部分が形成された状態で容量絶縁膜を形成すると、容量絶縁膜とタングステンの間に酸化物が形成されて、キャパシタのリーク電流が増大する。
【解決手段】半導体装置は、上部電極と下部電極の間に容量絶縁膜が挟まれたキャパシタを用いたものである。このキャパシタは、下部電極が複数の電極部分を重ねて接続して構成されており、その隣接する電極部分のうちの下段の電極部分（プラグ型電極９）が柱状のタングステン４を有している。下段の電極部分はタングステン４の側面および底面を覆う導電性の膜（バリア膜３）をさらに有しており、タングステン４の上面は、上段の電極部分（シリンダー型電極１０）の底部により覆われている。
【選択図】図１

Description

本発明は、キャパシタを備えた半導体装置に関し、特に、複数の電極部分を重ねて接続することにより構成された下部電極を有するキャパシタを備えた半導体装置、および該半導体装置の製造方法に関する。

キャパシタ素子を用いて記憶動作を行うＤＲＡＭ等の半導体装置において、微細化の進展に伴い、メモリセルサイズも縮小されている。このため、キャパシタを備えた半導体装置では、占有面積をできるだけ増やすことなく容量値を増やすことが可能な、キャパシタの開発が進められている。

キャパシタは、下部電極と上部電極の間に容量絶縁膜を挟んだ構造を有する。キャパシタの容量値を大きくするには一般に下部電極の高さを高くして表面積を拡大しているが、この方法では加工の際の難易度が高くなる。

このため、製造が容易となるように、複数の電極部分を重ねて接続することにより構成されたキャパシタの下部電極が特許文献１に提案されている。

特許文献１に代表されるような２段構造の下部電極を有するキャパシタについて、図１４を参照して説明する。

半導体基板１００上に絶縁膜１０１が形成され、キャパシタの下部電極の下段となるプラグ型電極１０４が設けられる。プラグ型電極１０４は、導電性膜１０２と、タングステン（Ｗ）１０３とで形成されている。プラグ型電極１０４の上部と接続するように、キャパシタの下部電極の上段となるシリンダー型電極１０５が設けられている。

また、図示しないが、プラグ型電極１０４およびシリンダー型電極１０５の露出している表面を覆うように、キャパシタを構成する容量絶縁膜と上部電極がこの順番で設けられる。
特開２００４−３１１９１８号公報

図１４に示されるような２段構成のキャパシタの下部電極においては、加工時の制約により、キャパシタの下部電極の上段を構成するシリンダー型電極１０５の底部のサイズが、その上部のサイズよりも小さくなることが一般的である。また、プラグ型電極１０４およびシリンダー型電極１０５を別々に形成する際にアライメントずれが生じることがあり、結果、プラグ型電極１０４とシリンダー型電極１０５との接続部において、タングステン１０３の露出する部分１１０が形成される。この状態で容量絶縁膜を形成すると、タングステンの露出部１１０が酸化されて、容量絶縁膜とタングステン１０３の間にタングステン酸化物による介在層が形成される。

この介在層はキャパシタのリーク電流を増加させるとともに、容量値を低下させる原因となる。

このため、２段構成の下部電極を有するキャパシタを用いて、データ保持特性（リフレッシュ特性）に優れたＤＲＡＭ等の、高性能な半導体装置を作るのは容易ではないという問題があった。

本発明の半導体装置は、上部電極と下部電極の間に容量絶縁膜が挟まれたキャパシタを用いたものである。このキャパシタは、下部電極が複数の電極部分を重ねて接続して構成されており、その隣接する電極部分のうちの下段の電極部分が柱状のタングステンを有している。

下段の電極部分はタングステンの側面および底面を覆う導電性の膜をさらに有しており、タングステンの上面は、上段の電極部分の底部により覆われている。

このような構成の半導体装置の製造方法は、以下の段階を含む。

すなわち、表面部分に活性領域が形成された半導体基板を用意する段階と、
半導体基板の上に第一の層間絶縁膜を形成する段階と、
第一の層間絶縁膜にコンタクトホールを形成する段階と、
コンタクトホールの内面にバリア膜を形成する段階と、
バリア膜が形成されたコンタクトホールの内部にタングステンを充填する段階と、
バリア膜とタングステンとからなるプラグ型電極（下段の電極部分）を覆うように第一の層間絶縁膜上に第二の層間絶縁膜を形成する段階と、
第二の層間絶縁膜におけるプラグ型電極の直上に開口を形成する段階と、
開口を用いてプラグ型電極のタングステンの上部を除去することでプラグ型電極の上部に空洞部を形成する段階と、
開口の側面および空洞部の内面に、シリンダー型電極（上段の電極部分）となる導電性膜を形成する段階と、
シリンダー型電極の全部とプラグ型電極の一部が露出するように、第一の層間絶縁膜と第二の層間絶縁膜を除去する段階と、
シリンダー型電極およびプラグ型電極の露出した面を覆うように容量絶縁膜を形成する段階と、
容量絶縁膜を覆うように、キャパシタの上部電極となる導電性膜を形成する段階と、を含む。

このような発明により、キャパシタの下部電極における下段の電極部分を構成する部材であるタングステンは、側面と底面が導電性膜で覆われるだけでなく、さらに上面が、下部電極における上段の電極部分を構成する導電性膜で覆われる。そのため、下段の電極部分を構成しているタングステンに容量絶縁膜が直接に接触しない構造となる。その結果、キャパシタのリーク電流を減少させることができる。

なお、本明細書および特許請求の範囲において、「上」および「下」の表現は、半導体基板の主面に対して構成部材が積層された方向に関して用いた表現とする。

本発明によれば、キャパシタの下部電極における下段の電極部分を構成するタングステンを、下部電極の上段を構成する電極部分の構成部材で覆ったので、該タングステンと容量絶縁膜が直接接触しない構造となる。これにより、キャパシタのリーク電流を減少させることができる。

以下、本発明の実施の形態について図面を参照して説明する。

（第１の実施例）
本発明の半導体装置において、半導体基板を用意してからその上にキャパシタの下部電極まで形成した状態の断面図を図１に示す。

図１では、プラグ型電極９とシリンダー型電極１０を重ねて接続することで構成されたキャパシタの下部電極が、半導体基板１上に形成されている。

より具体的に説明すると、半導体基板１上にシリコン酸化膜（ＳｉＯ₂）等の層間絶縁膜２が形成され、さらに、キャパシタの下部電極の下段を構成するプラグ型電極９が設けられている。

プラグ型電極９は、層間絶縁膜２に開けたコンタクトホールの内壁面に形成されたコップ形状のバリア膜３と、バリア膜３の内側に充填されたタングステン４と、から形成されている。言い換えれば、電極９は、タングステン４などの導電材料の柱と、この柱状のタングステン４と前記コンタクトホールの側面および底面との間に形成されたバリア膜３とからなる。バリア膜３は、窒化チタン（ＴｉＮ）とチタン（Ｔｉ）を積層した膜（ＴｉＮ／Ｔｉ）からなる。

さらにプラグ型電極９の上部には、キャパシタの下部電極の下段を構成するシリンダー型電極１０が設けられている。シリンダー型電極１０は、窒化チタンとチタンを積層した積層膜（ＴｉＮ／Ｔｉ）をブーツ形の筒形状に形成してなる。

本発明では、プラグ型電極９の上部に柱状のタングステン４上面とバリア膜３とで形成された窪みを有し、この窪みにシリンダー型電極１０の底部が入り込んでタングステン４上面を覆っている。

本発明の半導体装置には上記構成のキャパシタの下部電極が複数設けられる。

なお、半導体基板１の表面部分には、素子分離領域で区画された活性領域（図示せず）が形成されており、活性領域はプラグ型電極９と電気的に接続されている。

次いで、本発明の半導体装置における、キャパシタの製造方法を図面を参照して説明する。

図２に示すように、所望の形状の活性領域（図示せず）が表面部分に形成された半導体基板１を用意する。それから、この基板１上にシリコン酸化膜等の層間絶縁膜２を形成する。次にプラグ型電極９を形成する領域にコンタクトホールを開口する。そして、窒化チタンとチタンの積層膜から形成されたバリア膜３を、コンタクトホール内部を完全には充填しない膜厚で形成する。

その後、タングステン（Ｗ）４を、バリア膜３で形成される開口の内部を充填するようにＣＶＤ法で形成する。それから、層間絶縁膜２の上面部分と一緒にバリア膜３とタングステン４を、ＣＭＰ（Chemical Mechanical Polishing）法またはドライエッチングによって除去する。

なお、半導体基板表面に形成された活性領域と、バリア膜３との間に、別の導電性を有するプラグを設けて、活性領域とバリア膜３を電気的に接続してもよい。

続いて、図３に示すように、バリア膜３とタングステン４からなるプラグ型電極９の上部表面を覆うように、シリコン酸化膜等で層間絶縁膜５を形成する。その後、プラグ型電極９上の層間絶縁膜５を一部除去して、タングステン４を露出させた開口部６を形成する。この開口部６は、加工時の制約により、穴の底部のサイズが上部のサイズよりも小さくなるようなテーパ状に形成してある。

さらに、図４に示すように、バリア膜３に対してタングステン４の選択比が高く、タングステンを等方的にエッチングする条件で、タングステン４の上部を除去する。具体的には、エッチングガスとしてＳＦ₆およびＡｒを使用し、圧力１５〜２０ｍＴｏｒｒ（約２．０〜２．７Ｐａ）でドライエッチングを行えばよい。これにより、バリア膜３を残してタングステン４が除去され、結果、空洞７（窪み）が形成される。タングステンを除去する量（窪み量）は、プラグ型電極９の半導体基板１表面からの高さに対して１５〜２５％程度とするのが好ましい。

続いて、図５に示すように、ＣＶＤ法を用いて、窒化チタンとチタンの積層膜（ＴｉＮ／Ｔｉ）からなる導電性膜１０ａを、層間絶縁膜５の上面部分および開口６とバリア膜３の空洞７に形成する。減圧状態で導電性膜１０ａを形成することにより、先に形成した空洞７の内壁面（即ち、タングステン４とバリア膜３の両方の露出面）をすべて覆うように導電性膜１０ａを形成することができる。

さらに、図６に示すように、層間絶縁膜５の上面部分の導電性膜１０ａをドライエッチングにより除去する。この際に、開口６内部の導電性膜１０ａを保護するために、フォトレジスト膜等をあらかじめ開口６に充填してからドライエッチングを行ってもよい。この工程で形成された導電性膜１０ａは、キャパシタの下部電極の上段を構成するシリンダー型電極１０として最終的に機能する。

続いて、図７に示すように、ウェットエッチングを用いて層間絶縁膜５および２を除去して、シリンダー型電極１０の全部とプラグ型電極９の一部を露出させる。層間絶縁膜２の除去に関しては、キャパシタの下部電極が製造過程で倒壊しないように、適切な膜厚が残るようにウェットエッチングの条件を調節する。

さらに、図８に示すように、キャパシタの下部電極を構成するプラグ型電極９およびシリンダー型電極１０の両方における露出面を覆うように、容量絶縁膜１５を層間絶縁膜２上にＣＶＤ法を用いて形成する。容量絶縁膜１５としては例えば、ハフニウム（Ｈｆ）の酸化物やジルコニウム（Ｚｒ）の酸化物等を使用することができる。

その後に、キャパシタの上部電極として機能する導電性膜１６をＣＶＤ法により形成すれば、キャパシタが完成する。

キャパシタの上部電極となる導電性膜１６の材料としては、特に限定されないが、例えば窒化チタン膜や、窒化チタンを含む積層膜等を使用することができる。

また、シリンダー型電極１０を構成する導電性膜１０と、シリンダー型電極９の一構成材であるバリア膜３とは、必ずしも同じ材料から形成されていなくてもよい。

以上説明した製造工程で作られたキャパシタは、図１に示したように、タングステン３の周囲面（上面および側面）が、シリンダー型電極１０を構成する導電性膜とバリア膜３とで覆われている。そのため、タングステンが露出しない。したがって、容量絶縁膜１５を形成する際に容量絶縁膜１５とタングステン１０３の間にタングステン酸化物による介在層が形成されることを防止できる。このため、キャパシタの上部電極と下部電極間のリーク電流を抑制することが可能となる。

また、従来の下部電極（図１４）に比較して、シリンダー型電極１０の表面積が増加し容量絶縁膜が増加するため、キャパシタの容量値が増加するという効果も有する。

さらに、従来の下部電極（図１４）に比較して、プラグ型電極９とシリンダー型電極１０の接続部分は電極同士が嵌合する構造となって接続強度が向上する。そのため、製造に際してキャパシタの下部電極が倒壊することを抑制し、従来よりも製造が容易になるという効果も有する。

（第２の実施例）
次に、本発明の第２の実施例を説明する。

本実施例によるキャパシタの製造工程は途中までは第1の実施例の図２から図６に示した工程と同じであり、それ以降の工程が異なる。よって、ここでは、図６に示した工程以降について図９および図１０を参照して説明する。

図６に示した工程の後、図９に示すように、絶縁性材料としてのシリコン窒化膜（Ｓｉ₃Ｎ₄）２０を開口６の内部を充填するようにＣＶＤ法で形成する。その後、層間絶縁膜５の上面部分のシリコン窒化膜を除去する。

続いて、図１０に示すように、ウェットエッチングを用いて層間絶縁膜５および２を除去して、シリンダー型電極１０の全部とプラグ型電極９の一部を露出させる。層間絶縁膜２の除去に関しては、キャパシタの下部電極が製造過程で倒壊しないように、適切な膜厚が残るようにウェットエッチングの条件を調節する。

この後に、第1の実施例（図８参照）と同様に容量絶縁膜と上部電極を形成すれば、キャパシタが完成する。

本実施例では、シリンダー型電極１０の内部がシリコン窒化膜２０で充填されていることにより、第１の実施例と比較してシリンダー型電極１０の強度を向上することが出来る。したがって、シリンダー型電極１０の高さを高くしても倒壊を抑制することができ、キャパシタの容量値を増やすことが容易となる。

また、図９の工程において、層間絶縁膜５の上面部分のシリコン窒化膜を完全には除去せずに、その一部を層間絶縁膜５上にライン状に残しておいてもよい。それにより、当該ライン状の膜を、図１０の工程におけるウェットエッチングの際に下部電極が倒壊するのを防止するためのサポート膜として利用することが可能となる。

（第３の実施例）
第1および第２の実施例では、キャパシタの下部電極を２段の電極部で構成した場合について説明したが、３段以上の電極部でキャパシタの下部電極を形成する場合にも、本発明を適用することが可能である。

３段の場合について、図１１を参照して説明する。

本実施例によるキャパシタの製造工程は途中までは第1の実施例の図２から図６に示した工程と同じである。図６に示した工程の後、タングステン３０を開口６の内部を充填するように層間絶縁膜５に堆積させる。その後、層間絶縁膜５の上面部分のタングステンを除去する。

この後に、第１の実施例のシリンダー型電極１０の製造工程（図３から図６の工程）と同様の製造工程を適用することにより、シリンダー型電極１０上に、さらに別のシリンダー型電極３１を形成する。

シリンダー型電極３１と１０は共に、窒化チタンとチタンの積層膜（ＴｉＮ／Ｔｉ）からなる導電性膜から形成されている。シリンダー型電極１０の内部に充填したタングステン３０は、シリンダー型電極１０と３１の接続部において、露出していない。

上記の同様の手法を用いることで、４段以上の電極部からなるキャパシタの下部電極をも形成することができる。

本発明の製造方法を用いて、キャパシタの下部電極を構成する電極の段数を増やせば、キャパシタのリーク電流を抑制しつつ、容量値を増やすことが容易に行える。

（第４の実施例）
本発明の半導体装置の一例として、ＤＲＡＭを形成した場合の実施例を説明する。

図１２はＤＲＡＭのメモリセルの一部を模式的に示した平面図で、レイアウト説明のためトランジスタに関係した部分のみを記載し、キャパシタ部分を省略した。

図１２において、半導体基板（図示せず）上には、複数の活性領域（拡散層領域）２０４が規則正しく配置されている。活性領域２０４は素子分離領域２０３により区画されている。素子分離領域２０３はＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法により形成されている。活性領域２０４と交差するように複数のゲート電極２０６が配置されている。ゲート電極２０６はＤＲＡＭのワード線として機能する。活性領域２０４のゲート電極２０６で覆われていない領域にはリン等の不純物がイオン注入されており、Ｎ型の拡散層領域を形成している。このＮ型の拡散層領域はトランジスタのソース・ドレイン領域として機能する。図１２の破線Ｃで囲んだ部分が１つのＭＯＳ型トランジスタを形成している。

各活性領域２０４の中央部には、コンタクトプラグ２０７が設けられ、活性領域２０４表面のＮ型拡散層領域と接触している。また、各活性領域２０４の両端には、コンタクトプラグ２０８、２０９が設けられ、活性領域２０４表面のＮ型拡散層領域と接触している。コンタクトプラグ２０７、２０８、２０９については、説明のため参照番号を異ならせたが、実際の製造に際しては同時に形成することが可能である。

このレイアウトでは、メモリセルを高密度に配置するために、隣接する２つのトランジスタにおいて、１つのコンタクトプラグ２０７を共有するように配置されている。

後の工程において、コンタクトプラグ２０７と接触しゲート電極２０６と直交する、Ｂ−Ｂ’線で示した方向に配線層（図示せず）が形成される。この配線層はＤＲＡＭのビット線として機能する。

また、コンタクトプラグ２０８、２０９にはそれぞれ、先の実施例で説明したキャパシタ（図示せず）が接続される。

完成したＤＲＡＭのメモリセル断面図を図１３に示す。また図１３は、図１２のＡ−Ａ’部における断面に対応している。

図１３を参照すると、Ｐ型シリコンからなる半導体基板２００の表面に、ＭＯＳ型トランジスタ２０１が形成されている。半導体基板２００の上には、ワード線として機能するＭＯＳ型トランジスタ２０１のゲート電極２０６が存在する。

活性領域２０４の表面部分にはＮ型不純物層２０５が形成されており、コンタクトプラグ２０７、２０８、２０９と接触している。コンタクトプラグ２０７、２０８、２０９の材料としては、リンを導入した多結晶シリコンを用いることができる。

ＭＯＳ型トランジスタ２０１上には層間絶縁膜２１０が設けられている。

コンタクトプラグ２０７は、別に設けたコンタクトプラグ２１１を介して、ビット線として機能する配線層２１２に接続されている。配線層２１２の材料としてはタングステンを用いることができる。

またコンタクトプラグ２０８と２０９はそれぞれ、別に設けたコンタクトプラグ２１４、２１５を介して、本発明に係るキャパシタ素子２１７の下部電極と接続されている。キャパシタ素子２１７の詳細な構造は第１の実施例で説明した通りである。

キャパシタ素子２１７を構成する上部電極２１８は、層間絶縁膜２１０上に、配線間を絶縁するための層間絶縁膜２１３を介して形成されている。さらに、上部電極２１８は層間絶縁膜２１６により覆われている。

さらに、層間絶縁膜２１６の上に、アルミ等を用いて形成された配線層２１９、および表面保護膜２２０が形成されていてもよい。

このような半導体装置は、ＭＯＳ型トランジスタ２０１をオン状態にすることで、キャパシタ素子２１７に蓄積した電荷の有無の判定をビット線（配線層２１２）を介して行うことができる。つまり、当該半導体装置は、情報の記憶動作を行うことが可能なＤＲＡＭのメモリセルとして動作する。

キャパシタ素子２１７は、先に説明したようにリーク電流を抑制することが可能となる。したがって本発明は、メモリセルのデータ保持特性（リフレッシュ特性）に優れた、高性能のＤＲＡＭを容易に製造することが可能となる。

本実施例ではＤＲＡＭにおけるキャパシタ構造について説明したが、本発明はＤＲＡＭに限定されるものではない。複数の電極部分を積層して接続することで下部電極が構成されるキャパシタ構造であれば、本発明の技術思想を適用可能である。

以上のように本発明について実施例を示して説明したが、本願発明は上記の実施例に限定されるものではなく、その技術思想を逸脱しない範囲で形や材料等を変更して実施することが可能であることは言うまでもない。

本発明の半導体装置において、半導体基板を用意してからその上にキャパシタの下部電極まで形成した状態を示す断面図である。 本発明の第１の実施例によるキャパシタの製造工程を説明するための断面図である。 本発明の第１の実施例によるキャパシタの製造工程を説明するための断面図である。 本発明の第１の実施例によるキャパシタの製造工程を説明するための断面図である。 本発明の第１の実施例によるキャパシタの製造工程を説明するための断面図である。 本発明の第１の実施例によるキャパシタの製造工程を説明するための断面図である。 本発明の第１の実施例によるキャパシタの製造工程を説明するための断面図である。 本発明の第１の実施例によるキャパシタの製造工程を説明するための断面図である。 本発明の第２の実施例によるキャパシタの製造工程を説明するための断面図である。 本発明の第２の実施例によるキャパシタの製造工程を説明するための断面図である。 本発明の第３の実施例によるキャパシタの製造工程を説明するための断面図である。 本発明の半導体装置の一例であるＤＲＡＭのメモリセルの一部を模式的に示した平面図である。 完成したＤＲＡＭのメモリセル断面図であって、図１２のＡ−Ａ’部における断面に対応している部分を示す図である。 特許文献１に代表されるような２段構造の下部電極を有するキャパシタを示す断面図である。

符号の説明

１ 半導体基板
２、５ 層間絶縁膜
３ バリア膜
４ タングステン
６ 開口
７ 空洞
９ プラグ型電極
１０ シリンダー型電極
１０ａ 導電性膜
１５ 容量絶縁膜
１６ 導電性膜（キャパシタの上部電極）
２００ 半導体基板
２０１ ＭＯＳ型トランジスタ
２０３ 素子分離領域
２０４ 活性領域（拡散層領域）
２０５ Ｎ型不純物層
２０６ ゲート電極
２０７、２０８、２０９、２１１、２１４、２１５ コンタクトプラグ
２１０、２１３、２１６ 層間絶縁膜
２１２ 配線層
２１７ キャパシタ素子
２１８ 上部電極
２１９ 配線層
２２０ 表面保護膜

Claims (14)

1. 上部電極と下部電極の間に容量絶縁膜が挟まれたキャパシタであって、前記下部電極が複数の電極部分を重ねて接続して構成されており、その隣接する電極部分のうちの下段の電極部分が柱状のタングステンを有するキャパシタを用いた半導体装置において、
   前記下段の電極部分は前記タングステンの側面および底面を覆う導電性の膜をさらに有し、前記タングステンの上面が、前記上段の電極部分の底部により覆われていることを特徴とする半導体装置。
2. 前記下段の電極部分の上部に前記タングステンの上面と前記膜とで形成された窪みを有し、
   前記上段の電極部分の底部が前記窪みに入り込んで前記タングステンの上面を覆っていることを特徴とする請求項１に記載の半導体装置。
3. 前記上段の電極部分は導電性の膜でブーツ形の筒形状に形成されていることを特徴とする請求項１または２に記載の半導体装置。
4. 前記上段の電極部分を筒形状にすることで形成された開口の内部には絶縁性材料が充填されていることを特徴とする請求項３に記載の半導体装置。
5. 半導体基板と、
   前記半導体基板の表面に形成され、素子分離領域で区画された活性領域と、
   前記活性領域に前記下部電極の前記下段の電極部分が電気的に接続されているキャパシタと、
   を含む請求項１から４のいずれか１項に記載の半導体装置。
6. 情報の記憶動作を行うことが可能なＤＲＡＭのメモリセルとして動作する請求項５に記載の半導体装置。
7. タングステンプラグと、
   前記タングステンプラグの上面以外の面を覆うように形成された第一の導電性膜と、
   前記タングステンプラグの上面を覆うように形成された第二の導電性膜と、
   前記第一および第二の導電性膜に容量絶縁膜を介して対向するように形成された第三の導電性膜とを備え、
   前記第一および第二の導電成膜を一方の電極とし、前記第三の導電性膜を他方の電極としてキャパシタが形成されていることを特徴とする半導体装置。
8. 前記第二の導電性膜が前記タングステンプラグの上方に筒形状に延在していることを特徴とする請求項７に記載の半導体装置。
9. 前記第一、第二および第三の導電性膜が窒化チタンを含む材料によって形成されていることを特徴とする請求項７または８に記載の半導体装置。
10. 前記キャパシタをＭＯＳ型トランジスタのソース・ドレイン電極のいずれか一方に接続して、ＤＲＡＭのメモリセルを形成していることを特徴とする請求項７から９のいずれか一項に記載の半導体装置。
11. 少なくとも二つの電極部分を重ねて接続することにより下部電極が構成されたキャパシタを備えた半導体装置の製造方法であって、
    半導体基板を用意する段階と、
    前記半導体基板の上に第一の層間絶縁膜を形成する段階と、
    前記第一の層間絶縁膜にコンタクトホールを形成する段階と、
    前記コンタクトホールの内面にバリア膜を形成する段階と、
    前記バリア膜が形成された前記コンタクトホールの内部にタングステンを充填する段階と、
    前記バリア膜と前記タングステンとからなるプラグ型電極を覆うように前記第一の層間絶縁膜上に第二の層間絶縁膜を形成する段階と、
    前記第二の層間絶縁膜における前記プラグ型電極の直上に開口を形成する段階と、
    前記開口を用いて前記プラグ型電極の前記タングステンの上部を除去することで前記プラグ型電極の上部に空洞部を形成する段階と、
    前記開口の側面および前記空洞部の内面に、シリンダー型電極となる導電性膜を形成する段階と、
    前記シリンダー型電極の全部と前記プラグ型電極の一部が露出するように、前記第一の層間絶縁膜と前記第二の層間絶縁膜を除去する段階と、
    前記シリンダー型電極および前記プラグ型電極の露出した面を覆うように容量絶縁膜を形成する段階と、
    前記容量絶縁膜を覆うように、キャパシタの上部電極となる導電性膜を形成する段階と、
    を含む半導体装置の製造方法。
12. 前記シリンダー型電極となる導電性膜を形成する段階の後に、前記シリンダー型電極となる導電性膜で形成された開口の内部に絶縁性材料を充填する段階をさらに有することを特徴とする請求項１１に記載の半導体装置の製造方法。
13. 前記バリア膜および前記シリンダー型電極となる導電性膜を窒化チタンを含む材料で形成することを特徴とする請求項１１または１２に記載の半導体装置の製造方法。
14. 前記第一の層間絶縁膜と前記第二の層間絶縁膜を除去する段階の前に、
    前記シリンダー型電極の倒壊を防止するサポート膜が形成されていることを特徴とする請求項１１から１３のいずれか１項に記載の半導体装置の製造方法。

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