KR20120042054A - 반도체 장치의 캐패시터 및 캐패시터 제조 방법 - Google Patents

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KR20120042054A
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conductive
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박동균
정성희
강만석
김태균
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Abstract

반도체 장치의 캐패시터 및 이의 제조 방법이 제공된다. 반도체 장치의 캐패시터는 반도체 기판 상의 하부 전극, 하부 전극의 표면을 덮는 유전막 및 유전막을 덮는 상부 전극을 포함하되, 하부 전극은, 바닥부 및 측벽부에 의해 홈 영역을 갖는 실린더 형태의 제 1 도전 패턴, 제 1 도전 패턴의 홈 영역 내의 코어 지지 패턴 및 코어 지지 패턴 상에서 제 1 도전 패턴과 전기적으로 연결되는 제 2 도전 패턴을 포함한다.

Description

반도체 장치의 캐패시터 및 캐패시터 제조 방법{Capacitor of semiconductor device and method for manufacturing the same}
본 발명은 반도체 장치의 캐패시터 및 캐패시터 제조 방법에 관한 것으로서, 보다 상세하게는 다층 구조를 갖는 캐패시터 및 캐패시터 제조 방법에 관한 것이다.
반도체 장치가 고집적화됨에 따라, 제한된 면적 내에서 충분한 정전 용량(capacitance)을 갖는 캐패시터가 요구된다. 캐패시터의 정전 용량은 전극의 표면적 및 유전막의 유전 상수에 비례하며, 유전막의 등가 산화막 두께와 반비례한다. 이에 따라, 제한된 면적 내에서 캐패시터의 정전용량을 증가시키는 방법으로는, 3차원 구조의 캐패시터를 형성하여 전극의 표면 면적을 증가시키거나, 유전막의 등가산화막 두께(equivalent oxide thickness)를 감소시키거나, 유전 상수(dielectric constant)가 높은 유전막을 이용하는 방법이 있다.
전극의 표면 면적을 증가시키는 방법으로는, 하부(또는 스토리지(storage)) 전극의 높이를 증가시키거나, HSG(Hemi-Spherical Grain)를 이용하여 하부 전극의 유효 표면적을 넓히거나, 하나의 실린더 형태의 스토리지(OCS: One Cylinder Storage) 전극을 사용하여 실린더 안, 밖의 면적을 사용하는 방법 등이 있다. 그리고, 고유전 상수(high dielectric constant)를 갖는 유전막으로는 TiO2, Ta2O5와 같은 금속 산화막 또는 PZT(PbZrTiO3), BST(BaSrTiO3)와 같은 페로브스카이트(perovskite) 구조의 강유전체(ferroelectric)이 이용될 수 있다.
본원 발명이 해결하고자 하는 과제는 전기적 특성 및 신뢰성이 향상된 반도체 장치의 캐패시터를 제공하는데 있다.
본원 발명이 해결하고자 하는 다른 과제는 하부 전극의 쓰러짐을 방지할 수 있는 캐패시터의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 장치의 캐패시터는 반도체 기판 상의 하부 전극, 하부 전극의 표면을 덮는 유전막 및 유전막을 덮는 상부 전극을 포함하되, 하부 전극은, 홈 영역을 정의하는 바닥부 및 측벽부를 포함하는 제 1 도전 패턴, 제 1 도전 패턴의 홈 영역 내의 코어 지지 패턴 및 코어 지지 패턴 상에서 제 1 도전 패턴과 전기적으로 연결되는 제 2 도전 패턴을 포함한다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 다른 실시예에 따른 반도체 장치의 캐패시터는 반도체 기판 상의 하부 전극, 하부 전극의 표면을 덮는 유전막 및 유전막을 덮는 상부 전극을 포함하되, 하부 전극은 홈 영역을 정의하며, 균일한 두께를 갖는 바닥부 및 측벽부를 포함하는 제 1 도전 패턴 및 홈 영역 내에 배치된 하부 패턴 및 제 1 도전 패턴의 상면 위에 배치되는 상부 패턴을 포함하는 제 2 도전 패턴을 포함한다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 장치의 캐패시터 제조 방법은 하부 전극, 유전막 및 상부 전극을 형성하는 것을 포함하는 반도체 장치의 캐패시터 제조 방법에 있어서, 하부 전극을 형성하는 것은, 제 1 개구부가 정의된 제 1 몰드층을 형성하는 것, 제 1 개구부 내에 홈 영역을 정의하는 제 1 도전막을 컨포말하게 형성하는 것, 제 1 몰드층 상에, 홈 영역을 노출시키는 제 2 개구부가 정의된 제 2 몰드층을 형성하는 것, 및 제 2 개구부 내에, 제 1 도전막과 접촉하는 제 2 도전막을 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 다층 구조의 하부 전극을 형성함에 따라 하부 전극의 표면적이 증가되어 캐패시터의 정전 용량을 증가시킬 수 있다. 제 1 도전 패턴 및 제 1 도전 패턴 상의 제 2 도전 패턴으로 구성된 캐패시터의 하부 전극에서, 제 1 도전 패턴 내에 기계적 강도가 우수한 물질로 형성된 코어 지지 패턴을 형성함에 따라, 종횡비가 큰 하부 전극의 쓰러짐을 방지할 수 있다. 나아가, 제 2 도전 패턴이 제 1 도전 패턴 내부에 삽입됨에 따라, 제 2 도전 패턴과 제 1 도전 패턴 간의 접촉 면적이 증가되어 하부 전극의 쓰러짐을 방지할 수 있다.
도 1 내지 도 11은 본 발명의 제 1 실시예에 따른 반도체 장치의 캐패시터 제조 방법을 설명하기 위한 단면도들이다.
도 12 내지 도 15는 본 발명의 제 2 실시예에 따른 반도체 장치의 캐패시터 제조 방법을 설명하기 위한 단면도들이다.
도 16 내지 도 20은 본 발명의 제 3 실시예에 따른 반도체 장치의 캐패시터 제조 방법을 설명하기 위한 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(cmprises)' 및/또는'포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 장치는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 장치의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 장치의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 장치의 캐패시터 제조 방법을 설명한 후, 제조 방법을 통해 얻어지는 반도체 장치의 캐패시터에 대해서 설명하도록 한다.
도 1 내지 도 10은 본 발명의 제 1 실시예에 따른 반도체 장치의 캐패시터 제조 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 소자 분리막(101)에 의해 활성 영역이 정의된 반도체 기판(100) 상에 복수의 트랜지스터들을 형성한다. 트랜지스터는 게이트 전극 및 소오스/드레인 전극들(미도시)을 포함한다.
상세히 설명하면, 반도체 기판(100)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택셜 성장(selective epitaxial growth: SEG)을 수행하여 획득한 에피택셜 박막의 기판일 수 있다.
일 실시예에 따르면, 반도체 기판(100) 상에 활성 영역들을 가로지르는 복수 개의 게이트 라인들(111) 형성될 수 있다. 그리고, 복수의 게이트 라인들(111) 상부에 게이트 라인들(111)을 가로지르는 비트 라인들이 배열될 수 있다. 다른 실시예에 따르면, 복수 개의 게이트 라인들(111)은 반도체 기판(100)의 상면으로부터 소정 깊이 아래로 리세스될 수 있으며, 반도체 기판(100) 상에 복수의 비트 라인들이 배열될 수 있다. 또 다른 실시예에 따르면, 반도체 기판(100)에 수직 채널을 갖는 트랜지스터들이 형성될 수도 있다. 이러한 경우, 비트 라인들은 복수의 게이트 라인들(111)의 측벽들을 가로지를 수 잇다.
이어서, 반도체 기판(100) 상에, 게이트 라인들(111) 및 비트 라인들을 덮는 층간 절연막(113)이 형성될 수 있다. 상세하게, 층간 절연막(113)은 하나 이상의 절연막들로 구성될 수 있으며, 절연막들은 갭 필(gap fill) 특성이 우수한 절연 물질로 형성될 수 있다. 예를 들어, 절연막은 BPSG(boron-phosphor silicate glass)막, HDP(High Density Plasma) 산화막, TEOS(Tetra Ethyl Ortho Silicate)막, USG(Undoped Silicate Glass) 또는 TOSZ(Tonen SilaZene) 물질로 형성될 수 있다. 층간 절연막(113)은 화학 기상 증착(CVD: Chemical Vapor Deposition) 또는 원자층 증착(ALD: Atomic Layer Deposition) 등과 같은 단차 도포성(a property of step coverage)이 우수한 막-형성 기술을 사용하여 형성될 수 있다. 그리고, 층간 절연막(113)을 증착한 후에는 화학 기계적 연마(CMP: Chemical Mechanical Polishing) 또는 에치 백(etch back) 공정을 실시하여 층간 절연막(113)의 상부를 평탄화할 수 있다. 한편, 층간 절연막(113)을 형성하기 전에, 반도체 기판(100) 상에 형성된 구조물들을 컨포말하게 덮는 식각 정지막이 형성될 수도 있다.
층간 절연막(113)에는 트랜지스터의 소오스/드레인 전극들(미도시)과 전기적으로 연결되는 콘택 플러그들(115)이 형성될 수 있다. 상세하게, 콘택 플러그들(115)은 층간 절연막(113)을 패터닝하여 콘택 홀들을 형성하고, 콘택 홀들 내에 도전 물질을 매립하여 형성될 수 있다. 보다 상세하게, 층간 절연막(113)에 사진 식각(photolithography) 공정을 실시하여 반도체 기판(100)에 형성된 소오스/드레인 전극들(미도시)을 노출시키는 콘택 홀들이 형성될 수 있다. 그리고, 콘택 홀들 내에 도전 물질을 매립하는 것은, 콘택 홀 내에 도전막을 증착하고, 도전막을 평탄화하는 것을 포함할 수 있다. 여기서, 도전막은 폴리실리콘막, 금속막, 금속 질화막 및 금속 실리사이드막 중 적어도 어느 하나로 형성될 수 있다.
도 2를 참조하면, 콘택 플러그들(115)이 형성된 층간 절연막(113) 상에 제 1 몰드층(120)이 형성될 수 있다.
실린더형 캐패시터를 형성하는데 있어서, 제 1 몰드층(120)의 두께에 따라 하부 전극의 높이가 달라질 수 있으며, 하부 전극의 높이에 따라 캐패시터의 용량(capacitance)이 달라질 수 있다. 즉, 하부 전극의 높이가 증가될수록 캐패시터의 용량이 증가될 수 있다. 일 실시예에 따르면, 제 1 몰드층(120)은 약 5000Å 내지 15000Å의 두께를 가질 수 있다.
일 실시예에 따르면, 제 1 몰드층(120)은 실린더 형태의 하부 전극의 쓰러짐을 방지하기 위한 지지 패턴을 형성하기 위해 제 1 지지막(125)을 포함할 수 있다. 즉, 일 실시예에서, 제 1 몰드층(120)은 하부 절연막(123), 제 1 지지막(125) 및 상부 절연막(127)으로 구성될 수 있다. 다른 실시예에 따르면, 제 1 지지막(125)은 생략될 수 있으며, 제 1 몰드층(120)은 하나 또는 복수의 절연막들로 구성될 수 있다. 상세하게, 하부 절연막(123) 및 상부 절연막(127)은 예를 들어, BSG(Borosilicate Glass), PSG(PhosphoSilicate Glass), BPSG(BoroPhosphoSilicate Glass), TEOS(Tetra ethly ortho silicate) 또는 USG(Undoped Silicate Glass), SOG(Spin On Glass)막 및 FOX(Flowable OXide)막 등과 같은 실리콘 산화막으로 형성될 수 있다. 제 1 지지막(125)은 하부 및 상부 절연막(123, 127)들을 습식 식각하는 공정에서 하부 및 상부 절연막(123, 127)들에 대해 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들어, 하부 및 상부 절연막들(123, 127)은 실리콘 질화막, 실리콘카본질화막 또는 실리콘 산질화막으로 형성될 수 있으며, 약 100Å 내지 1000Å의 두께를 가질 수 있다.
한편, 일 실시예에 따르면, 하부 절연막(123)을 형성하기 전에, 제 1 몰드층(120)을 패터닝할 때 식각 종료점으로 사용되는 식각 정지막(121)이 형성될 수 있다. 식각 정지막(121)은 약 100 ~ 500Å의 두께를 가질 수 있으며, 예를 들어, 실리콘 질화막 또는 실리콘 산질화막으로 형성될 수 있다.
도 3을 참조하면, 제 1 몰드층(120)을 패터닝하여 콘택 플러그(115)를 노출시키는 제 1 개구부들(129)을 형성한다. 상세하게, 두꺼운 제 1 몰드층(120)을 관통하는 제 1 개구부들(129)을 형성하기 위해서는, 제 1 몰드층(120)을 식각하는 동안 제 1 몰드층(120)에 대한 식각 선택비가 우수한 하드 마스크 패턴(미도시)이 요구된다. 이를 위해, 하드 마스크 패턴은 비정질 탄소 및/또는 폴리실리콘으로 형성될 수 있다. 그리고, 제 1 개구부들(129)은 제 1 몰드층(120) 상의 하드 마스크 패턴(미도시)을 식각 마스크로 이용하여 제 1 몰드층(120) 및 식각 정지막(121)을 이방성 식각하여 형성될 수 있다. 이방성 식각 공정에 의해 제 1 개구부(129)의 폭이 하부로 갈수록 감소될 수 있다. 즉, 제 1 개구부들(129)은 경사진 측벽을 가질 수 있다. 또한, 제 1 몰드층(120)을 이방성 식각할 때, 과도 식각(over etch)에 의해 식각 정지막(121)이 제거되어 콘택 플러그(115)의 상면이 노출될 수 있다.
도 4를 참조하면, 제 1 개구부들(129)이 형성된 제 1 몰드층(120a) 상에 제 1 도전막(130) 및 코어 지지막(140)을 순서대로 형성한다. 제 1 도전막(130) 및 코어 지지막(140)은 화학 기상 증착(CVD), 물리적 기상 증착(PVD) 또는 원자층 증착(ALD) 등과 같은 단차 도포성(a property of step coverage)이 우수한 막-형성 기술을 사용하여 제 1 개구부(129) 내에 컨포말하게 형성될 수 있다. 상세하게, 제 1 도전막(130)은 제 1 개구부(129)의 직경의 절반 이하의 두께로 증착될 수 있다. 즉, 제 1 도전막(130)은 제 1 개구부(129)의 일부를 채울 수 있으며, 콘택 플러그(115)의 상면을 덮는 바닥부의 두께와 제 1 개구부(129)의 내벽을 덮는 측벽부의 두께가 실질적으로 동일할 수 있다. 그리고, 코어 지지막(140)은 제 1 도전막(130)이 형성된 제 1 개구부(129)을 완전히 채울 수 있도록 충분한 두께로 증착될 수 있다. 예를 들어, 제 1 도전막(130) 및 코어 지지막(140) 각각은 약 10Å~500Å의 두께로 증착될 수 있다.
일 실시예에서, 제 1 도전막(130)은 불순물이 도핑된 실리콘, 금속 물질들, 금속 질화막들 및 금속 실리사이드들 중의 적어도 하나를 포함할 수 있다. 예를 들어, 제 1 도전막(130)은 코발트, 티타늄, 니켈, 텅스텐 및 몰리브덴과 같은 고융점 금속(refractory metal) 물질로 형성될 수 있다. 그리고, 제 1 도전막(130)은 타이타늄 질화막(TiN), 타이타늄 실리콘 질화막(TiSiN), 타이타늄 알루미늄 질화막(TiAlN), 탄탈륨 질화막(TaN), 탄탈륨 실리콘 질화막(TaSiN), 탄탈륨 알루미늄 질화막(TaAlN) 및 텅스텐 질화막(WN)과 같은 금속 질화막으로 형성될 수 있다. 또한, 제 1 도전막(130)은 백금(Pt), 루테늄(Ru) 및 이리듐(Ir)으로 이루어진 그룹에서 선택된 적어도 하나의 귀금속(Noble Metal)막으로 형성될 수 있다. 또한, 제 1 도전막(130)은 PtO, RuO2, 또는 IrO2　와 같은 귀금속 전도성 산화막과, SRO(SrRuO3), BSRO((Ba,Sr)RuO3), CRO(CaRuO3), LSCo와 같은 전도성 산화막으로 형성될 수도 있다.
한편, 제 1 도전막(130)을 증착한 후에는, 제 1 도전막(130) 증착시 발생하는 불순물을 제거하기 위한 플라즈마 처리 및 열처리 공정이 수행될 수도 있다. 플라즈마 처리 공정시 N2 및 H2 플라즈마가 사용될 수 있다.
일 실시예에서, 코어 지지막(140)은 제 1 도전막(130) 및 제 1 몰드층(120a)에 대해 식각 선택비를 갖는 물질로 형성될 수 있다. 구체적으로, 코어 지지막(140)은 실린더 형태의 제 1 도전 패턴 내에 잔류하여 하부 전극의 쓰러짐을 방지하는 코어 지지 패턴을 형성하기 위한 것으로, 기계적 강도가 하부 전극보다 높은 물질로 형성될 수 있다. 일 실시예에서, 코어 지지막(140)은 불순물이 도핑된 실리콘, 금속 물질들, 금속 질화막들 및 금속 실리사이드들 중에서 선택되되, 제 1 도전막(130)과 식각 선택비를 갖는 물질로 형성될 수 있다. 다른 실시예에서, 코어 지지막(140)은 실리콘 산화물, 실리콘 질화물, 실리콘 카바이드(SiC), 실리콘 옥시카바이드(SiOC), SiLK, 블랙 다이아몬드, CORAL, BN, ARC(anti-reflective coating)막으로 이루어진 그룹으로부터 선택된 적어도 어느 하나 또는 이들의 조합으로 형성될 수 있다.
이어서, 제 1 몰드층(120a)의 상면이 노출될 때까지 제 1 도전막(130) 및 코어 지지막(140)에 대한 평탄화 공정을 수행한다. 평탄화 공정으로는 화학 기계적 연마(CMP) 또는 건식 에치백(dry etch back) 공정이 수행될 수 있다. 제 1 도전막(130) 및 코어 지지막(140)을 평탄화함에 따라, 도 5에 도시된 것처럼, 제 1 개구부들(129) 각각에 실린더 형태의 제 1 도전 패턴(132)이 형성될 수 있다. 그리고, 실린더 형태의 제 1 도전 패턴(132) 내에는 코어 지지 패턴(142)이 형성될 수 있다.
또한, 제 1 도전 패턴들(132) 및 코어 지지 패턴들(142)을 형성한 후에는 제 1 지지막(125)을 패터닝하여 제 1 지지 패턴(125a)이 형성될 수 있다.
제 1 지지 패턴(125a)을 형성하는 것은, 제 1 도전 패턴들(132) 및 코어 지지 패턴들(142)이 형성된 제 1 몰드층(120a) 상에 상부 절연막(127)의 일부분을 노출시키는 마스크 패턴들(미도시)을 형성하는 것, 마스크 패턴에 노출된 상부 절연막(127) 및 제 1 지지막(125)을 순차적으로 식각하는 것을 포함할 수 있다. 이에 따라, 제 1 도전 패턴들(132)과 연결되며, 소정 영역들에서 하부 절연막(123)을 노출시키는 제 1 지지 패턴(125a)이 형성될 수 있다. 다시 말해, 제 1 지지 패턴(125a)은 제 1 도전 패턴들(132)의 외측벽 전체 또는 일부분을 감싸면서, 하부 절연막(123)을 노출시킬 수 있다. 이와 같이 형성된 제 1 지지 패턴(125a)은, 상부 및 하부 절연막들(123, 127)을 제거하는 후속 공정에서 상부 및 하부 절연막들(123, 127)에 대해 식각 선택비를 가지므로, 인접하는 제 1 도전 패턴들(132)을 연결하여 종횡비가 큰 하부 전극들이 쓰러지는 것을 방지할 수 있다. 한편, 제 1 지지 패턴을 형성한 후에, 제 1 도전 패턴들(132) 사이에 노출된 하부 절연막(123) 상에는 절연막(145)이 형성될 수 있다.
도 6을 참조하면, 제 1 도전 패턴들(132) 및 코어 지지 패턴들(142)이 형성된 제 1 몰드층(120a) 상에 제 2 몰드층(150)을 형성한다. 일 실시예에 따르면, 제 2 몰드층(150)은 약 5000Å 내지 15000Å의 두께를 가질 수 있다. 그리고, 제 2 몰드층(150)은 제 1 몰드층(120a)과 유사하게, 하부 절연막(151), 제 2 지지막(153) 및 상부 절연막(155)으로 구성될 수 있으며, 하부 및 상부 절연막(151, 155)은 실리콘 산화막으로, 제 2 지지막(153)은 실리콘 질화막으로 형성될 수 있다. 다른 실시예에 따르면, 제 2 지지막(153)은 생략될 수 있으며, 제 2 몰드층(150)은 하나 또는 복수의 절연막들로 구성될 수 있다.
도 7을 참조하면, 제 2 몰드층(150)을 패터닝하여 제 1 도전 패턴(132) 및 코어 지지 패턴(142)을 노출시키는 제 2 개구부들(157)을 형성한다. 제 2 개구부들(157)은 도 3을 참조하여 설명된 제 1 개구부들(도 3의 129 참조)을 형성하기 위한 하드 마스크 패턴(미도시)과 동일한 마스크 패턴을 식각 마스크로 이용하여 제 2 몰드층(150)을 이방성 식각함으로써 형성될 수 있다. 이방성 식각 공정에 의해 제 2 개구부(157)의 폭은 하부로 갈수록 감소될 수 있다.
이어서, 제 2 개구부들(157)에 노출된 코어 지지 패턴(142)의 상면을 소정 깊이 리세스시킨다. 상세하게, 제 1 및 제 2 몰드층들(120a, 150a)과 제 1 도전 패턴(132)에 대해 식각 선택성을 갖는 식각 레서피를 이용하여 코어 지지 패턴(142)을 이방성 또는 등방성 식각함으로써, 코어 지지 패턴(142)의 상면이 리세스될 수 있다. 이와 같이 코어 지지 패턴(142)의 상면이 리세스됨에 따라, 제 2 개구부(157)는 제 1 도전 패턴(132)의 상면과 제 1 도전 패턴(132)의 내측벽 일부분을 노출시킬 수 있다. 그리고, 코어 지지 패턴(142)의 상면이 리세스됨에 따라, 코어 지지 패턴(142)은 실린더 형태의 제 1 도전 패턴(132)의 일부분을 채울 수 있다. 그리고, 코어 지지 패턴(142)의 높이는 제 1 도전 패턴(132)의 높이의 약 1/3 내지 약 2/3 일 수 있다.
한편, 다른 실시예에 따르면, 코어 지지 패턴(142)을 리세스시키는 것은, 코어 지지 패턴(142) 아래의 제 1 도전 패턴(132)이 노출될 때까지 수행될 수 있다. 즉, 제 2 개구부들(157)에 노출된 코어 지지 패턴(142)이 모두 제거될 수 있다. 이에 따라, 코어 지지 패턴(142) 하부의 제 1 도전 패턴(132)의 표면의 노출될 수 있다. 즉, 홈 영역을 갖는 실린더 형태의 제 1 도전 패턴(132)의 내부면이 노출될 수 있다.
도 8을 참조하면, 제 2 개구부들(157) 내에 각각 제 2 도전 패턴(162)을 형성한다. 제 2 도전 패턴(162)은 제 2 개구부들(157)이 형성된 제 2 몰드층(150a) 상에 제 2 도전막을 증착하고, 제 2 도전막을 평탄화하여 형성될 수 있다. 일 실시예에 따르면, 제 2 도전막은 제 2 개구부들(157)을 완전히 채울 수 있는 두께로 증착될 수 있다. 다른 실시예에 따르면, 제 2 도전막은 제 1 도전막(도 4의 130)처럼, 제 2 개구부들(157)의 일부분을 채우면서 컨포말하게 증착될 수 있다. 그리고, 제 2 도전막은 제 2 개구부들(157)에 노출된 제 1 도전 패턴(132)의 내측벽 일부분 상에 직접 증착될 수 있다. 제 2 도전막은, 불순물이 도핑된 실리콘, 금속 물질들, 금속 질화막들 및 금속 실리사이드들 중의 적어도 하나를 포함할 수 있다. 예를 들어, 제 2 도전막은 코발트, 티타늄, 니켈, 텅스텐 및 몰리브덴과 같은 고융점 금속막으로 형성될 수 있다. 그리고, 제 2 도전막은 타이타늄 질화막(TiN), 타이타늄 실리콘 질화막(TiSiN), 타이타늄 알루미늄 질화막(TiAlN), 탄탈륨 질화막(TaN), 탄탈륨 실리콘 질화막(TaSiN), 탄탈륨 알루미늄 질화막(TaAlN) 및 텅스텐 질화막(WN)으로 이루어진 그룹에서 선택된 적어도 하나의 금속 질화막으로 형성될 수 있다. 또한, 제 2 도전막은 백금(Pt), 루테늄(Ru) 및 이리듐(Ir)으로 이루어진 그룹에서 선택된 적어도 하나의 귀금속(Noble Metal)막으로 형성될 수 있다. 또한, 제 2 도전막은 PtO, RuO2, 또는 IrO2　와 같은 귀금속 전도성 산화막과, SRO(SrRuO3), BSRO((Ba,Sr)RuO3), CRO(CaRuO3), LSCo와 같은 전도성 산화막으로 형성될 수도 있다. 한편, 제 2 도전막을 증착한 후에는, 제 2 도전막 증착시 발생하는 불순물을 제거하기 위한 플라즈마 처리 및 열처리 공정이 수행될 수 있다. 플라즈마 처리 공정시 N2 및 H2 플라즈마가 사용될 수 있다.
이어서, 제 2 도전막을 평탄화함에 따라, 제 2 개구부들(157)들 각각에 제 2 도전 패턴(162)이 형성될 수 있다. 일 실시예에서, 제 2 도전 패턴(162)은 필라(pillar) 형태를 가질 수 있으며, 이와 달리, 제 2 도전 패턴(162)은 도 11에 도시된 것처럼, 내부에 홈 영역을 갖는 실린더 형태를 가질 수도 있다.
한편, 제 2 도전 패턴들(162)을 형성한 후에는, 도 5를 참조하여 설명된 제 1 지지 패턴(125a)을 형성한 것처럼, 제 2 지지막을 패터닝하여 제 2 지지 패턴(153a)이 형성될 수 있다. 즉, 제 2 도전 패턴들(162)의 외측벽 전체 또는 일부분을 감싸면서, 제 2 몰드층(150a)의 하부 절연막(151)을 노출시키는 제 2 지지 패턴(153a)이 형성될 수 있다. 나아가, 제 2 지지 패턴(153a)을 형성한 후에, 제 2 도전 패턴들(162) 사이에 노출된 하부 절연막(151) 상에는 절연막(157b)이 형성될 수 있다.
도 9를 참조하면, 제 1 및 제 2 몰드층들(120a, 150a)을 선택적으로 제거하는 식각 공정이 수행될 수 있다. 상세하게, 제 1 및 제 2 몰드층들(120a, 150a)이 실리콘 산화막으로 형성된 경우, 제 1 및 제 2 몰드층들(120a, 150a)은 불산을 포함하는 식각액을 이용한 습식 식각 공정에 의해 제거될 수 있다. 제 1 및 제 2 몰드층들(120a, 150a)이 실리콘 질화막으로 형성된 경우, 제 1 및 제 2 몰드층들(120a, 150a)은 인산을 포함하는 식각액을 이용한 습식 식각 공정에 의해 제거될 수 있다. 또한, 제 1 및 제 2 몰드층들(120a, 150a)이 폴리머 계열의 막으로 형성된 경우, 제 1 및 제 2 몰드층들(120a, 150a)은 산소 분위기의 건식 식각 공정에 의해 제거될 수 있다.
제 1 및 제 2 몰드층들(120a, 150a)을 제거함에 따라, 제 1 및 제 2 도전 패턴(132, 162)들의 외측벽들이 노출될 수 있다. 제 1 및 제 2 몰드층들(120a, 150a)을 제거할 때, 식각 선택비를 제 1 및 제 2 지지 패턴들(125a, 153a)은 제거되지 않고 잔류할 수 있다. 이에 따라, 인접하는 제 1 도전 패턴들(132)이 제 1 지지 패턴(125a)에 의해 연결될 수 있으며, 인접하는 제 2 도전 패턴(162)들이 제 2 지지 패턴(153a)에 의해 연결될 수 있다.
이와 같이, 다층 구조의 제 1 도전 패턴(132) 및 제 2 도전 패턴(162)은 전기적으로 연결되어 캐패시터의 하부 전극(BE)으로 이용될 수 있다. 그리고, 이 실시예에 따르면, 제 1 도전 패턴(132) 상에 형성된 제 2 도전 패턴(162)은 제 1 도전 패턴(132) 내부로 삽입된 구조를 가질 수 있다. 제 2 도전 패턴(162)이 제 1 도전 패턴(132) 내부로 삽입됨에 따라, 제 2 도전 패턴(162)과 제 1 도전 패턴(132) 간의 접촉 면적이 증가될 수 있다. 이에 따라, 제 1 및 제 2 몰드층들(120a, 150a)을 제거한 후, 제 1 도전 패턴(132) 상에서 제 2 도전 패턴(162)이 쓰러지는 것을 방지할 수 있다. 즉, 제 1 도전 패턴(132)과 제 2 도전 패턴(162)이 접촉하는 부분에서 캐패시터의 하부 전극(BE)이 부러지거나 휘어지는 것을 억제할 수 있다.
도 10을 참조하면, 제 1 및 제 2 도전 패턴들(132, 162)의 표면을 따라 컨포말하게 유전막(170)을 형성하고, 유전막(170) 상에 상부 전극(180)을 형성한다. 유전막(170) 및 상부 전극(180)은 화학 기상 증착(CVD), 물리적 기상 증착(PVD) 또는 원자층 증착(ALD) 등과 같은 단차 도포성(a property of step coverage)이 우수한 막-형성 기술을 사용하여 형성될 수 있다.
유전막(170)은 예를 들어, HfO2, ZrO2, Al2O3, La2O3, Ta2O3 및 TiO2와 같은 금속 산화물과 SrTiO3(STO), (Ba,Sr)TiO3(BST), BaTiO3, PZT, PLZT와 같은 페브로스카이트(perovskite) 구조의 유전물질로 이루어진 조합으로부터 선택된 어느 하나의 단일막 또는 이들 막의 조합으로 형성될 수 있다. 그리고, 유전막(170)은 약 50Å~150Å의 두께를 가질 수 있다.
상부 전극(180)은 불순물이 도핑된 실리콘, 금속 물질들, 금속 질화막들 및 금속 실리사이드들 중의 적어도 하나를 포함할 수 있다. 예를 들어, 상부 전극(180)은 코발트, 티타늄, 니켈, 텅스텐 및 몰리브덴과 같은 고융점 금속막으로 형성될 수 있다. 그리고, 상부 전극(180)은 타이타늄 질화막(TiN), 타이타늄 실리콘 질화막(TiSiN), 타이타늄 알루미늄 질화막(TiAlN), 탄탈륨 질화막(TaN), 탄탈륨 실리콘 질화막(TaSiN), 탄탈륨 알루미늄 질화막(TaAlN) 및 텅스텐 질화막(WN)과 같은 금속 질화막으로 형성될 수 있다. 또한, 상부 전극(180)은 백금(Pt), 루테늄(Ru) 및 이리듐(Ir)으로 이루어진 그룹에서 선택된 적어도 하나의 귀금속(Noble Metal)막으로 형성될 수 있다. 또한, 상부 전극(180)은 PtO, RuO2, 또는 IrO2　와 같은 귀금속 전도성 산화막과, SRO(SrRuO3), BSRO((Ba,Sr)RuO3), CRO(CaRuO3), LSCo와 같은 전도성 산화막으로 형성될 수도 있다. 한편, 상부 전극(180)을 형성한 후에는, 상부 도전막 증착시 발생하는 불순물을 제거하기 위한 플라즈마 처리 및 열처리 공정이 수행될 수 있다. 플라즈마 처리 공정시 N2 및 H2 플라즈마가 사용될 수 있다.
이하, 도 12 내지 도 15를 참조하여 본 발명의 제 2 실시예에 따른 반도체 메모리 장치의 캐패시터 제조 방법에 대해 설명한다.
도 12 내지 도 15는 본 발명의 제 2 실시예에 따른 반도체 메모리 장치의 캐패시터 제조 방법을 나타내는 단면도들이다. 도 1 내지 도 11에 도시된 제 1 실시예와 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
제 2 실시예에 따르면, 도 6 및 도 7을 참조하여 설명한 것처럼, 제 1 도전 패턴들(132) 및 코어 지지 패턴들(142)이 형성된 제 1 몰드층(120a) 상에 제 2 몰드층(150)을 형성한다. 도 12를 참조하면, 제 2 몰드층(150)을 패터닝하여 제 1 도전 패턴(132) 및 코어 지지 패턴(142)을 노출시키는 제 2 개구부들(158a)을 형성한다. 제 2 개구부들(158a)은 도 7을 참조하여 설명한 것처럼, 제 2 몰드층(150)을 이방성 식각하여 형성될 수 있다. 이에 따라, 제 2 개구부들(158a)의 하부 폭이 제 2 개구부들(158a)의 상부 폭보다 작을 수 있다.
도 13을 참조하면, 제 2 개구부들(158a)에 노출된 제 1 도전 패턴(132)의 상면을 소정 깊이 리세스시킨다. 상세하게, 제 1 및 제 2 몰드층들(120a, 150a)과 코어 지지 패턴(142)에 대해 식각 선택성을 갖는 식각 레서피를 이용하여 제 1 도전 패턴(132)을 이방성 또는 등방성 식각함으로써, 제 1 도전 패턴(132)의 상면이 리세스될 수 있다. 이와 같이 제 1 도전 패턴(132)의 상면이 리세스됨에 따라, 제 2 몰드층(150a)과 코어 지지 패턴(142) 사이에 리세스 영역이 형성될 수 있다. 여기서, 제 1 도전 패턴(132)을 식각할 때, 절연 물질로 이루어진 제 1 몰드층(120a)의 일부분이 식각될 수 있다. 또한, 제 1 도전 패턴(132)을 등방성 식각하는 경우, 리세스 영역에 노출되는 제 1 몰드층(120a)의 측벽이 라운드질 수도 있다.
이와 같이, 제 1 도전 패턴(132)의 일부분을 식각함에 따라, 제 2 개구부(158b)는 제 1 몰드층(120a)과 코어 지지 패턴(142) 사이로 연장될 수 있으며, 코어 지지 패턴(142)의 외측벽 일부분을 노출시킬 수 있다. 이에 따라, 제 2 개구부(158b)는 하부 폭이 상부 폭보다 커질 수 있다. 그리고, 제 1 도전 패턴(132)의 상면이 리세스됨에 따라, 제 1 도전 패턴(132)의 높이가 코어 지지 패턴(142)의 높이보다 작아질 수 있다.
도 14를 참조하면, 제 2 개구부들(158b) 내에 각각 제 2 도전 패턴(164)을 형성한다. 제 2 도전 패턴(164)은 도 8을 참조하여 설명한 것처럼, 제 2 개구부들(158b)이 형성된 제 2 몰드층(150a) 상에 제 2 도전막을 증착하고, 제 2 도전막을 평탄화하여 형성될 수 있다. 여기서, 제 2 도전막은 제 2 개구부들(158b)을 완전히 채울 수 있는 두께로 증착될 수 있다. 이와 달리, 제 2 도전막은 제 1 도전막을 증착하는 것처럼, 제 2 개구부들(158b)의 일부분을 채우면서 컨포말하게 증착될 수도 있다.
이와 같이 형성된 제 2 도전 패턴(164)은 코어 지지 패턴(142)을 둘러싸는 하부 영역과, 코어 지지 패턴(142) 상의 상부 영역을 포함할 수 있다. 그리고, 제 2 도전 패턴(164)의 상부 폭보다 하부 폭이 클 수 있다.
한편, 제 2 도전 패턴(164)들을 형성한 후에는, 도 5를 참조하여 설명된 제 1 지지 패턴(125a)을 형성한 것처럼, 제 2 지지막을 패터닝하여 제 2 지지 패턴(153a)이 형성될 수 있다. 즉, 제 2 도전 패턴들(164)의 외측벽 전체 또는 일부분을 감싸면서, 제 2 몰드층(150a)의 하부 절연막(151)을 노출시키는 제 2 지지 패턴(153a)이 형성될 수 있다.
이후, 도 15를 참조하면, 도 9를 참조하여 설명한 것처럼, 제 1 및 제 2 몰드층들(120a, 150a)을 제거한다. 이어서, 도 10을 참조하여 설명한 것처럼, 제 1 및 제 2 도전 패턴들(132, 164)의 표면을 따라 컨포말하게 유전막(170)을 형성하고, 유전막(170) 상에 상부 전극(180)을 형성한다.
제 2 실시예에 따르면, 캐패시터의 하부 전극(BE)은 제 1 실시예와 같이, 전기적으로 연결된 다층 구조의 제 1 및 제 2 도전 패턴들(132, 164)을 포함한다. 그리고, 제 1 및 제 2 도전 패턴들(132, 164)에 의해 하부 전극(BE) 내부에 코어 지지 패턴(142)이 매립될 수 있다. 여기서, 코어 지지 패턴(142)은 제 1 도전 패턴(132) 상에서 연장되어 제 2 도전 패턴(164)의 하부로 삽입될 수 있다. 즉, 제 2 도전 패턴(164)이 코어 지지 패턴(142) 상에 위치하되, 코어 지지 패턴(142)의 외측벽으로 연장될 수 있다. 이에 따라, 제 2 도전 패턴(164)과 코어 지지 패턴(142)이 접촉하는 면적이 증가되어, 제 1 및 제 2 몰드층들(120a. 150a)을 제거한 후에 제 1 도전 패턴(132) 상에서 제 2 도전 패턴(164)이 쓰러지거나 휘어지는 것을 방지할 수 있다.
이하, 도 16 내지 도 20을 참조하여 본 발명의 제 3 실시예에 따른 반도체 메모리 장치의 캐패시터 제조 방법에 대해 설명한다.
도 16 내지 도 20 본 발명의 제 3 실시예에 따른 반도체 메모리 장치의 캐패시터 제조 방법을 나타내는 단면도들이다. 도 1 내지 도 11에 도시된 제 1 실시예와 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
제 3 실시예에 따르면, 도 3을 참조하여 설명한 것처럼, 제 1 몰드층(120)을 패터닝하여 콘택 플러그들(115)을 노출시키는 제 1 개구부들(129)을 형성하고, 제 1 개구부(129) 내에 제 1 도전 패턴(132)을 형성한다. 이 실시예에서, 제 1 도전 패턴(132)은 제 1 개구부(129)가 정의된 제 1 몰드층(120) 상에, 제 1 도전막을 컨포말하게 증착하고, 에치-백(etch-back) 공정과 같은 식각 공정을 수행하여 제 1 몰드층(120) 상면의 제 1 도전막을 제거하여 형성될 수 있다. 이에 따라, 제 1 개구부(129) 내에 홈 영역을 정의하며 균일한 두께를 갖는 바닥부 및 측벽부를 포함하는 제 1 도전 패턴(132)이 형성될 수 있다.
다음으로, 도 6을 참조하여 설명한 것처럼, 제 1 도전 패턴들(132)이 형성된 제 1 몰드층(120a) 상에 제 2 몰드층(150)을 형성한다. 제 2 몰드층(150)은 제 1 몰드층(120a)과 유사하게, 하부 절연막(151), 제 2 지지막(153) 및 상부 절연막(155)으로 구성될 수 있으며, 하부 및 상부 절연막(151, 155)은 실리콘 산화막으로, 제 2 지지막(153)은 실리콘 질화막으로 형성될 수 있다. 다른 실시예에 따르면, 제 2 지지막(153)은 생략될 수 있으며, 제 2 몰드층(150)은 하나 또는 복수의 절연막들로 구성될 수 있다. 그리고, 이 실시예에서, 제 2 몰드층(150)의 하부 절연막(151)은 도 17에 도시된 것처럼, 제 1 도전 패턴(132)에 의해 정의된 홈 영역을 채울 수 있다.
도 18을 참조하면, 도 7을 참조하여 설명한 것처럼, 제 2 몰드층(150)을 패터닝하여 제 1 도전 패턴(132)을 노출시키는 제 2 개구부들(157b)을 형성한다. 제 2 개구부들(157b)은 제 2 몰드층(150) 상의 마스크 패턴(미도시)을 이용하여, 제 2 몰드층(150)을 이방성 식각함으로써 형성될 수 있다. 이 실시예에서, 제 2 몰드층(150)을 패터닝하여 제 2 개구부(157b)를 형성하는 것은, 제 1 도전 패턴(132)의 내부 면이 노출되도록 제 1 도전 패턴(132) 상의 제 2 몰드층(150)을 식각하는 것을 포함한다.
도 19를 참조하면, 제 2 개구부들(157b) 내에 각각 제 2 도전 패턴(166)을 형성한다. 제 2 도전 패턴(166)은 도 8을 참조하여 설명한 것처럼, 제 2 개구부들(157b)이 형성된 제 2 몰드층(150a) 상에 제 2 도전막을 증착하고, 제 2 도전막을 평탄화하여 형성될 수 있다. 일 실시예에 따르면, 제 2 도전막은 제 2 개구부들(157b)을 완전히 채울 수 있는 두께로 증착될 수 있다. 즉, 제 2 도전 패턴(166)은 제 1 도전 패턴(132)의 내부를 채울 수 있다. 다른 실시예에 따르면, 제 2 도전막은, 도 11에 도시된 것처럼, 제 2 개구부(157b) 내에 컨포말하게 증착될 수 있다. 즉, 제 2 도전막은 제 1 도전 패턴(132)의 내벽 및 제 2 개구부(157b)의 내벽에 컨포말하게 증착될 수 있다.
제 3 실시예에 따르면, 캐패시터의 하부 전극(BE)은 제 1 및 제 2 실시예들과 같이, 전기적으로 연결된 다층 구조의 제 1 및 제 2 도전 패턴들(132, 166)을 포함한다. 그리고, 제 1 도전 패턴(132) 상에 형성된 제 2 도전 패턴(166)이 제 1 도전 패턴(132) 내부로 삽입된 구조를 가질 수 있다. 여기서, 제 2 도전 패턴(166)은 제 1 도전 패턴(132)의 내벽 전체와 직접 접촉될 수 있다. 그러므로, 제 1 및 제 2 몰드층들(120a, 150a)을 제거한 후, 제 1 도전 패턴(132) 상에서 제 2 도전 패턴(166)이 쓰러지는 것을 방지할 수 있다.
이후, 도 20을 참조하면, 도 9를 참조하여 설명한 것처럼, 제 1 및 제 2 몰드층들(120a, 150a)을 제거한다. 이어서, 도 10을 참조하여 설명한 것처럼, 제 1 및 제 2 도전 패턴들(132, 166)의 표면을 따라 컨포말하게 유전막(170)을 형성하고, 유전막(170) 상에 상부 전극(180)을 형성한다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 반도체 기판 상의 하부 전극;
    상기 하부 전극의 표면을 덮는 유전막; 및
    상기 유전막을 덮는 상부 전극을 포함하되,
    상기 하부 전극은,
    홈 영역을 정의하는 바닥부 및 측벽부를 포함하는 제 1 도전 패턴;
    상기 제 1 도전 패턴의 상기 홈 영역 내의 코어 지지 패턴; 및
    상기 코어 지지 패턴 상에서 상기 제 1 도전 패턴과 전기적으로 연결되는 제 2 도전 패턴을 포함하는 반도체 장치의 캐패시터.
  2. 제 1 항에 있어서,
    상기 제 2 도전 패턴의 바닥면은 상기 제 1 도전 패턴의 상면보다 아래에 위치하는 반도체 장치의 캐패시터.
  3. 제 1 항에 있어서,
    상기 코어 지지 패턴은 상기 제 1 도전 패턴 및 상기 제 2 도전 패턴에 의해 상기 유전막 및 상기 상부 전극과 분리된 반도체 장치의 캐패시터.
  4. 제 1 항에 있어서,
    상기 코어 지지 패턴은 상기 제 1 도전 패턴과 다른 물질로 형성된 반도체 장치의 캐패시터.
  5. 제 1 항에 있어서,
    상기 제 1 도전 패턴의 상기 바닥부 및 상기 측벽부의 두께들이 실질적으로 동일한 반도체 장치의 캐패시터.
  6. 제 1 항에 있어서,
    상기 코어 지지 패턴의 높이는 상기 제 1 도전 패턴의 높이보다 작고,
    상기 제 2 도전 패턴은 상기 제 1 도전 패턴의 내벽 일부분과 접촉하는 반도체 장치의 캐패시터.
  7. 제 1 항에 있어서,
    상기 코어 지지 패턴의 높이는 상기 제 1 도전 패턴의 높이보다 크고,
    상기 제 2 도전 패턴은 상기 코어 지지 패턴의 외벽 일부분을 둘러싸는 반도체 장치의 캐패시터.
  8. 제 7 항에 있어서,
    상기 제 2 도전 패턴의 하부 폭은 상기 제 2 도전 패턴의 상부 폭보다 큰 반도체 장치의 캐패시터.
  9. 제 7 항에 있어서,
    상기 제 2 도전 패턴의 하부 폭은 상기 제 1 도전 패턴의 상부 폭보다 큰 반도체 장치의 캐패시터.
  10. 제 1 항에 있어서,
    상기 제 1 도전 패턴과 인접한 다른 제 1 도전 패턴들을 연결하는 지지 패턴을 더 포함하되,
    상기 제 2 도전 패턴의 바닥면은 상기 지지 패턴 아래에 위치하는 반도체 장치의 캐패시터.
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