KR20050003015A - 반도체 장치의 캐패시터 제조 방법 - Google Patents

반도체 장치의 캐패시터 제조 방법 Download PDF

Info

Publication number
KR20050003015A
KR20050003015A KR1020030043141A KR20030043141A KR20050003015A KR 20050003015 A KR20050003015 A KR 20050003015A KR 1020030043141 A KR1020030043141 A KR 1020030043141A KR 20030043141 A KR20030043141 A KR 20030043141A KR 20050003015 A KR20050003015 A KR 20050003015A
Authority
KR
South Korea
Prior art keywords
storage node
capacitor
contact plug
film
forming
Prior art date
Application number
KR1020030043141A
Other languages
English (en)
Other versions
KR100968411B1 (ko
Inventor
이종민
최형복
신동우
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020030043141A priority Critical patent/KR100968411B1/ko
Publication of KR20050003015A publication Critical patent/KR20050003015A/ko
Application granted granted Critical
Publication of KR100968411B1 publication Critical patent/KR100968411B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 제한된 면적에서 높은 캐패시턴스를 가지면서도 안정적인 구조를 가지는 캐패시터 제조방법을 제공하하기 위한 것으로, 이를 위해 본 발명은 도전성 활성영역이 형성된 기판상에 층간절연막을 형성하는 단계; 상기 층간절연막을 관통하여 상기 도전성 활성영역과 연결되는 스토리지 노드 콘택플러그를 형성하는 단계; 상기 스토리지 노드 콘택플러그를 덮을 수 있도록 캐패시터 형성용 절연막을 형성하는 단계; 상기 캐패시터 형성용 절연막을 선택적으로 제거하여 상기 스토리지 노드 콘택플러그가 노출되는 캐패시터 형성용 홀을 형성하는 단계; 노출된 상기 스토리지 노드 콘택플러그의 상단의 일정부분이 제거되는 리세스 공정을 실시하는 단계; 상기 스토리지 노드 콘택플러그 상단의 리세스된 영역의 측면과 상기 캐패시터 형성용 홀의 내부에 도전상막으로 스토리지 노드 전극을 형성하는 단계; 상기 스토리지 노드 전극상에 유전체 박막을 형성하는 단계; 및 상기 유전체 박막상에 도전성막으로 플레이트 전극을 형성하는 단계를 포함하는 반도체 장치의 캐패시터 제조방법을 제공한다.

Description

반도체 장치의 캐패시터 제조 방법{METHOD FOR FABRICATING CAPACITOR IN SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 캐패시터 제조 방법에 관한 것으로서, 특히 스토리지 전극의 표면적을 증대하여 캐패시턴스를 향상시킨 캐패시터 제조방법에 관한 것이다.
최근 반도체 제조 기술의 발달과 더불어 메모리 장치의 수요가 급증함에 따라 좁은 면적에 높은 캐패시턴스를 요구하게 되었다. 캐패시터의 정전용량(capacitance)은 유전체의 유전율과 면적에 비례하고, 두께에 반비례한다.
장치가 고집적화되어 감에 따라, 캐패시터 용량을 극대화하기 위한 방법으로, 전극간의 유전체를 고유전율을 갖는 절연체를 이용하거나, 전극의 면적을 확대시키는 방법 또는 유전체의 두께를 줄이는 방법 등이 제안되었다.
이중에서 캐패시터 면적을 증가시키려는 노력은 첫째, 캐패시터를 3차원으로 디자인하여 보다 큰 표면적의 전극막을 확보하는 것이다. 3차원 캐패시터로는 실린더형(Sylinder), 콘케이브형(Concave)등이 있다.
둘째, 전하저장의 표면에 요철을 주어 유효 면적을 증가시킴으로서 축전량을 확보하려는 시도인데, 준안정성 폴리실리콘막(Metastable PolySilicon) 즉, 반구형 실리콘 그레인(Grain)을 전극 표면에 증착하여 전극의 표면적을 증가시키는 방법이다.
반구형 실리콘 그레인(Hemispherical Shaped Grains, HSG)은 LPCVD(low pressure chemical vaper deposition) 시스템에서 실리콘을 약 580℃ 근방에서 증착할 때, 폴리실리콘 표면이 반구형형태로 증착되는 것을 말한다. 580℃의 온도는 증착된 실리콘의 구조가 비정질에서 다결정으로 변하는 천이 구역에 해당되며, 이 천이 구역은 온도와 압력, 시드물질(Seed material)로 사용되는 SiH4의 유속 등에 의해 조정될 수 있다.
전극의 표면을 이처럼 요철을 만들어 표면적을 증가시킬 경우, 평탄화 전극 구조에 비해 약 2 배 가량 캐패시턴스(capacitance)을 증가시킬 수 있다.
그러나 반도체 장치가 더 고집적화되면서 보다 제한된 면적에서 캐패시터를 제조함에 따라서 반구형 실리콘 그레인을 형성한 전극의 표면으로도 충분한 캐패시턴스를 확보하는데 어려움을 겪고 있다.
도1a 내지 도1d는 종래기술에 의한 반도체 장치의 캐패시터 제조방법을 나타낸 공정단면도로서, 특히 3차원 콘케이브형의 캐패시터 제조방법이다.
도1a에 도시된 바와 같이, 캐패시터 제조방법은 활성영역(11)이 형성된 반도체 기판(10)상에 층간절연막(12)을 형성한 후, 층간절연막(12)을 관통하여 반도체기판(10)의 활성영역(11)과 연결되는 콘택홀(을 형성한다. 이어서 콘택홀을 도전성을 가지는 실리콘막으로 매립하여 스토리지 노드(storage node) 콘택플러그(13)를 형성한다.
이어서 식각멈춤막(14)을 형성하고, 그 상부에 캐패시터 형성용 절연막(15)을 캐패시터가 형성될 높이만큼 형성한 다음, 콘택플러그(13)가 노출되도록 캐패시터 형성용 절연막(15)을 선택적으로 제거하여 캐패시터 형성용 홀(16)을 형성한다.이 때 캐패시터 형성용 절연막(15)을 먼저 식각하고, 이 공정에서는 식각멈춤막(14)이 식각공정을 정지하는 베리어 역할을 한다. 이후에 콘택플러그(13)가 노출되도록 식각멈춤막(14)를 선택적으로 제거한다.
이어서, 도1b에 도시된 바와 같이, 도전성 실리콘막을 이용하여 캐패시터 형성용 홀(16)의 내부에 스토리지 전극(17)을 형성한다.
이어서 도1c에 도시된 바와 같이, 스토리지 전극(17) 상에 울퉁불퉁한 구조인 엠보싱 형상의 반구형 실리콘 그레인(18)을 캐패시터의 스토리지 전극(17)상에 형성한다.
이어서 도1d에 도시된 바와 같이, 유전체 박막(18)을 스토리지 전극(17) 상에 형성한다. 이어서 유전체 박막(19)상에 도전성막으로 플레이트 전극(20)을 형성한다.
전술한 바와 같이,점점 더 반도체장치가 고집적화 되면서, 제한된 면적에서 일정한 캐패시턴스를 확보하기 하는데 있어서, 캐패시터의 스토리지 전극상에 만을 형성하는 것으로는 한계를 보이고 있다. 따라서 일정한 캐패시턴스를 확보하기 위해 스토리지 전극의 형태를 3차원으로 형성하고, 스토리지 전극의 표면에 반구형실리콘그레인을 형성하고 있다.
그러나, 점점더 고집적화되는 메모리 장치에서는 전술한 바와 같이 해도 원하는 커패시턴스를 확보하기가 점점 더 힘들어 지고 있다. 제조된 캐패시터가 원하는 일정한 양의 캐패시턴스가 확보되지 않을 경우에는 메모리 같은 반도체 장치에서는 리프레쉬 특성을 저하시키고, 데이터의 센셍 마진(sensing margin)을 감소시켜 웨이퍼의 수율을 심각하게 감소시키는 직접적인 원인이 된다.
본 발명은 상기의 목적을 달성하기 위해 제안된 것으로, 제한된 면적에서 높은 캐패시턴스를 가지면서도 안정적인 구조를 가지는 캐패시터 제조방법을 제공하는데 목적이 있다.
도1a 및 도1d는 종래 기술에 의한 반도체 장치의 캐패시터 제조공정 단면도.
도2a 및 도2h는 본 발명의 바람직한 실시예에 의한 반도체 장치의 캐패시터 제조공정 단면도.
도3은 본 발명에 의해 스토리지 표면적 증대를 위해 진행되는 리세스공정에서의 NH4OH/H2O 혼합액과 HF/HNO3혼합액을 사용한 경우의 식각선택비를 나타내는 표.
* 도면의 주요부분에 대한 부호의 설명
30 : 기판
31 : 활성영역
32 : 층간절연막
33 : 콘택플러그
34 : 식각멈춤막
35 : 캐패시터 형성용 절연막
36 : 캐패시터 형성용 홀
37 : 리세스 영역
38' : 스토리지 전극
39 : 반구형 실리콘 그레인
40 : 유전체 박막
41 : 플레이트 전극
상기의 목적을 달성하기 위한 본 발명은 도전성 활성영역이 형성된 기판상에 층간절연막을 형성하는 단계; 상기 층간절연막을 관통하여 상기 도전성 활성영역과 연결되는 스토리지 노드 콘택플러그를 형성하는 단계; 상기 스토리지 노드 콘택플러그를 덮을 수 있도록 캐패시터 형성용 절연막을 형성하는 단계; 상기 캐패시터 형성용 절연막을 선택적으로 제거하여 상기 스토리지 노드 콘택플러그가 노출되는 캐패시터 형성용 홀을 형성하는 단계; 노출된 상기 스토리지 노드 콘택플러그의 상단의 일정부분이 제거되는 리세스 공정을 실시하는 단계; 상기 스토리지 노드 콘택플러그 상단의 리세스된 영역의 측면과 상기 캐패시터 형성용 홀의 내부에 도전상막으로 스토리지 노드 전극을 형성하는 단계; 상기 스토리지 노드 전극상에 유전체 박막을 형성하는 단계; 및 상기 유전체 박막상에 도전성막으로 플레이트 전극을 형성하는 단계를 포함하는 반도체 장치의 캐패시터 제조방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시 할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도2a 내지 도2h는 본 발명의 바람직한 실시예에 의한 캐패시터 제조공정을 나타내는 단면도이다.
도2a에 도시된 바와 같이, 본 실시예에 따른 캐패시터 제조방법은 먼저 활성영역(31)이 형성된 반도체기판(30)상에 층간절연막(32)을 형성한 후, 층간절연막(32)을 관통하여 반도체기판(30)의 활성영역(31)과 연결되는 콘택홀을 형성한다. 이어서 콘택홀을 도전성 폴리실리콘막으로 매립하여 스토리지 노드(storage node) 콘택플러그(33)를 형성한다. 여기서 층간절연막(32)은 USG(Undoped-Silicate Glass), PSG(Phospho-Silicate Glass), BPSG(Boro-Phospho-Silicate Glass), HDP(High density Plasma) 산화막, SOG(Spin On Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막 또는 HDP(high densigy plasma)를 이용한 산화막등을 사용하거나 열 산화막(Thermal Oxide; 퍼니스에서 600~1,100℃사이의 고온으로 실리콘 기판을 산화시켜 형성하는 막)으로 형성할 수 있다.
이어서 질화막계열의 절연막으로 식각멈춤막(34)을 형성하고 그 상부에 캐패시터의 스토리지 전극이 형성될 높이만큼 캐패시터 형성용 절연막(35)를 형성한다. 여기서 여기서 캐패시터 형성용 절연막(34)은 USG(Undoped-Silicate Glass), PSG(Phospho-Silicate Glass), BPSG(Boro-Phospho-Silicate Glass), HDP(High density Plasma) 산화막, SOG(Spin On Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막 또는 HDP(high densigy plasma)를 이용한 산화막등을 사용하거나 열적 산화막(Thermal Oxide; 퍼니스에서 600~1,100℃사이의 고온으로 실리콘 기판을 산화시켜 형성하는 막)등을 이용하여 형성할 수 있다.
또한, 캐패시터 형성용 절연막(35)는 단일 CVD(Chemical Vapor Deposition) 산화막을 형성하거나 다중 CVD산화막으로 적층하여 형성할 수 있다. 다중 CVD산화막을 캐패시터 형성용 절연막(35)으로 적층할 경우에는 상부에 형성되는 막보다 하부에 형성되는 막이 습식식각율이 더 빠르게 형성한다. 이는 캐패시터 형성용 홀을 형성할 때 아래쪽 영역을 안정적으로 형성시키기 위한 것이다.
또한 여기서 캐패시터 형성용 절연막(35)와 식각멈춤막(34)의 높이는 합쳐서 6000 ~ 2000Å의 높이로 형성한다. 또한, 식각멈춤막(34)의 높이는 100 ~ 2000Å범위에서 형성할 수 있다.
이어서 도2b에 도시된 바와 같이, 스토리지 노트 콘택플러그(33)의 상부에 형성된 캐패시터 형성용 절연막(35)을 선택적으로 제거하여 캐패시터 형성용 홀(36)을 형성한다. 여기서 제거하는 공정은 습식식각 또는 건식식각공정을 이용한다. 이 때 식각멈춤막(34)으로 사용된 질화막 계열의 절연막이 캐패시터 형성용 홀을 형성하기 위한 식각공정에서 식각정지막의 역할을 한다.
이이서 도2c에 도시된 바와 같이, 캐패시터 형성용 홀(36)의 바닥에 있는 식각멈춤막(34)을 제거한다.
이어서 도2d에 도시된 바와 같이, 스토리지 노드 콘택플러그(37)의 일정부분(37)이 제거하도록 리세스(recess) 공정을 진행한다.
이 때 실시하는 리세스공정은 습식식각공정 또는 건식식각 공정 2가지 모두 가능하다. 첫째로 건식식각공정의 경우에는 폴리실리콘 식각제로 식각할 경우 절연막(32)으로 사용된 산화막와 스토리지 노드 콘택플러그(37)로 사용된 폴리실리콘막간의 식각선택비를 1:40 정도로 충분하게 하여 적용한다.
둘째로 습식식각 방법을 적용할 때에도 절연막(32)로 사용된 산화막과 스토리지 노드 콘택플러그(37)로 사용된 폴리실리콘막간의 습식식각선택비가 충분한 식각제를 사용하게 한다.
도3은 본 발명에 의해 스토리지 표면적 증대를 위해 진행되는 리세스공정에서의 NH4OH/H2O 혼합액과 HF/HNO3혼합액을 사용한 경우의 식각선택비를 나타내는 표이다. 도3에 도시된 바와 같이 NH4OH/H2O의 혼합용액이나, HF/HNO3혼합용액은 열산화막이나, CVD산화막과 식각선택비가 충분히 커서 습식식각으로 스토리지 노드 콘태플러그(33)로 사용된 폴리실리콘막을 효과적으로 리세스시킬 수 있다.
도3에 도시된 바를 참조하여 살펴보면, NH4OH/H2O의 혼합용액을 이용하여 습식식각공정을 실시할 경우, NH4OH 와 H2O의 비를 1.2 ~ 1:20의 혼합비와 온도 65℃의 실험조건에서 폴리실리콘이 분당 90Å 식각이 진행이 될 경우 열산화막(SiO2)은 0.2Å, CVD산화막(HDP SiO2): 0.3 ~ 1Å, 질화막(Si3N4):0.3 ~ 1Å 정도의 식각이 진행됨을 알 수 있다. 따라서 폴리실리콘과 각종 절연막(열산화막, CVD산화막, 질화막)의 식각선택비가 450:1, 90 ~ 300:1, 90~ 300:1 정도가 된다. 따라서 전술한 리세스 공정을 진행하는데 전혀문제 없이 진행할 수 있는 것이다.
또한, HF/HNO3혼합액의 경우도 도3에 도시된 바와 같은 폴리실리콘과 각종 절연막 사이에 높은 식각선택비를 유지하여, 폴리시리콘을 이루어진 스토리지 노드 콘택플러그(33)로 사용된 폴리실리콘막을 리세스시키는 데 사용할 수 있다.
여기서 NH4OH/H2O의 혼합용액을 사용할 경우에는 그 혼합비가 10:1 ~ 1:500(부피비)로 하고, HF/HNO3혼합액을 사용할 경우에는 그 혼합비가 20:1 ~ 1:100(부피비)로 한다.
또한, 상기의 리세스 공정을 진행할 때에 NH4OH/H2O의 혼합용액 또는 HF/HNO3혼합액을 사용하는 데 있어서, 습식조(bath)의 온도를 4 ~ 100℃ 딥핑(dipping)시간을 5~3600초의 범위로 진행한다. 이 때의 리세스 공정은 50 ~ 5000Å범위에서 리세스되도록 공정을 진행한다.
추가적으로 습식식각방법으로 전술한 리세스공정을 진행하게 되면, 질화막 계열의 식각멈춤막(34)을 제거하는 난 후의 클리닝공정과 스토리지 노드 콘태플러그(33)로 사용된 폴리실리콘막을 리세스하는공정과 후속공정에서 형성된 스토리지 전극용 폴리실리콘막을 증착하기 위한 사전 클린닝공정을 클리닝장비상의 1개의 레시피(recipe, 공정조건)로 묶어 진행할 수 있어 공정스텝이 감소할 수 있다.
이어서 도2e에 도시된 바와 같이 리세스 공정이 진행된 영역(37) 및 캐패시터 형성용 홀(36) 패턴을 따라 스토리지 전극용 전도막(38)을 도전성 폴리실리콘막을 이용하여 형성한다. 이 때 스토리지 전극용 전도막은 도핑된 단일막을 사용하거나, 도핑된 막과 비도핑된 폴리실리콘막이 순차적으로 증착된 막을 사용하며, 총 두께가 100 ~ 1000Å의 두께로 형성한다.
이어서 도2f에 도시된 바와 같이 리세스 공정이 진행된 영역(37) 및 캐패시터 형성용 홀(36)내부에만 스토리지 전극용 전도막(38)을 남기고 나머지는 제거하여 스토리지 전극(38')을 형성한다. 이 떼 제거하는 공정은 에치백(etch back) 공정 또는 화학적 기계적 연마공정(CMP) 방법을 사용한다.
여기서 스토리지 전극(38')이 캐패시터 형성용 홀의 측벽뿐만 아니라 스토리지 노드 콘택플러그(38)가 리세스된 영역(37)까지 생성되어 스토리지 전극(38')의 표면적이 증대된다. 또한, 스토리지 전극(38')의 표면적은 증가되었지만 캐패시터 형성용 홀(36)의 높이는 이전과 같기 때문에, 캐패시터 형성용 홀을 형성하는데 습식식각 또는 건식식각등의 추가적인 공정 부담은 전혀 없게 된다.
이어서 도2g에 도시된 바와 같이, 반구형실리콘 그레인(39)을 스토리지 전극(38')의 표면에 형성시킨다. 이 때 반구형 실리콘 그레인을 성장시키는 공정은 400 ~ 800℃ 범위의 온도에서 50 ~ 70초간 성장시킨다.
이어서 도2h에 도시된 바와 같이, 스토리지 전극(38')의 표면상에 유전체박막(40)을 형성하고, 그 상부에 도전성 물질로 플레이트 전극(41)을 형성한다.
여기서 유전체 박막(40)은 금속유기화학 증착법 또는 원자층 증착법을 적용하여 SIO2, SiO2/Si3N4혼합막, TaON, Ta2O5, TiO2,Ta-Ti-O혼합막, Al2O3, HfO2, HfO2/Al2O3, SrTiO3, (Ba,Sr)TiO3또는 (Pb,Sr)TiO3에서 하나를 선택하여 50 ~ 500Å 범위로 형성한다. 또한 플레이트 전극(41)은 스퍼터링버, CVD법 또는 원자층 증착법을 사용하여 TiN, Ru, 폴리실리콘등의 전도막을 사용하여 500 ~ 3000Å범위에서 형성한다.
전술한 바와 같이, 본 발명에서와 같이 스트로지 노드 콘택플러그(33)를 리세스 시킴으로서 스토리지 전극의 표면적을 증대시킴으로서, 리프레쉬 특성 열화 및 센싱마진 감소등의 메모리 장치의 페일 요인을 방지하여 수율을 직접적으로 향상시킬 수 있다.
또한, 전술한 바와 같은 스트로지 노드 콘택플러그를 리세스 시킴으로서 표면적을 증대시키는 방법은 스토리지 노드가 폴리실리콘이 아니 다른 물질인 경우에도 주변의 산화막과의 큰 식각선택비를 가지는 건식식각제나 습식식각용액을 사용함으로 적용가능하다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명에 의해서 캐패시터를 제조하게 되면, 추가적인 투자가 전혀 없이도제한된 면적에서 높은 캐패시턴스를 가지면서도 구조적으로 안정한 캐패시터를 제조할 수 있다.

Claims (9)

  1. 도전성 활성영역이 형성된 기판상에 층간절연막을 형성하는 단계;
    상기 층간절연막을 관통하여 상기 도전성 활성영역과 연결되는 스토리지 노드 콘택플러그를 형성하는 단계;
    상기 스토리지 노드 콘택플러그를 덮을 수 있도록 캐패시터 형성용 절연막을 형성하는 단계;
    상기 캐패시터 형성용 절연막을 선택적으로 제거하여 상기 스토리지 노드 콘택플러그가 노출되는 캐패시터 형성용 홀을 형성하는 단계;
    노출된 상기 스토리지 노드 콘택플러그의 상단의 일정부분이 제거되는 리세스 공정을 실시하는 단계;
    상기 스토리지 노드 콘택플러그 상단의 리세스된 영역의 측면과 상기 캐패시터 형성용 홀의 내부에 도전상막으로 스토리지 노드 전극을 형성하는 단계;
    상기 스토리지 노드 전극상에 유전체 박막을 형성하는 단계; 및
    상기 유전체 박막상에 도전성막으로 플레이트 전극을 형성하는 단계
    를 포함하는 반도체 장치의 캐패시터 제조방법.
  2. 제 1 항에 있어서
    상기 스토리지 노드 콘택플러그는 도전성 폴리실리콘막으로 형성하는 것을특징으로 하는 반도체 장치의 캐패시터 제조방법.
  3. 제 2 항에 있어서
    상기 스토리지 노드 콘택플러그의 상단의 일정부분이 제거되는 리세스 공정은
    상기 스토리지 노드 콘택플러그로 사용되는 폴리실리콘과 상기 층간절연막의 식각선택비를 1: 40이상으로 하여 건식식각공정으로 진행하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
  4. 제 2 항에 있어서,
    상기 스토리지 노드 콘택플러그의 상단의 일정부분이 제거되는 리세스 공정은 NH4OH/H2O 혼합액 또는 HF/HNO3혼합액을 사용하여 습식식각공정을 진행하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
  5. 제 4 항에 있어서,
    상기 리세스 공정에서 NH4OH/H2O 혼합액을 사용하는 경우에는 NH4OH와 H2O 의혼합비를 10:1 ~ 1:500의 범위로 진행하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
  6. 제 4 항에 있어서,
    상기 리세스 공정에서 HF/HNO3혼합액을 사용하는 경우에는 HF와 HNO3혼합비를 20:1 ~ 1:100 (부피비)로 하여 진행하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
  7. 제 5 항 또는 제 6 항에 있어서,
    상기 층간절연막은
    열산화막, CVD산화막 또는 질화막중에서 선택된 하나인 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
  8. 제 4 항에 있어서
    상기 리세스공정은 습식조의 온도를 4 ~ 100℃범위에서, 딥핑시간을 5 ~ 3600초의 범위로 공정을 진행하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
  9. 제 1 항에 있어서,
    상기 스토리지 전극의 표면적 증대를 위해 반구형 실리콘 그레인을 상기 스토리지 전극의 표면에 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
KR1020030043141A 2003-06-30 2003-06-30 반도체 장치의 캐패시터 제조 방법 KR100968411B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020030043141A KR100968411B1 (ko) 2003-06-30 2003-06-30 반도체 장치의 캐패시터 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030043141A KR100968411B1 (ko) 2003-06-30 2003-06-30 반도체 장치의 캐패시터 제조 방법

Publications (2)

Publication Number Publication Date
KR20050003015A true KR20050003015A (ko) 2005-01-10
KR100968411B1 KR100968411B1 (ko) 2010-07-07

Family

ID=37218262

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030043141A KR100968411B1 (ko) 2003-06-30 2003-06-30 반도체 장치의 캐패시터 제조 방법

Country Status (1)

Country Link
KR (1) KR100968411B1 (ko)

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100389926B1 (ko) * 2001-03-28 2003-07-04 삼성전자주식회사 커패시터의 스토리지 전극을 포함하는 반도체 장치 제조방법
KR100408742B1 (ko) * 2001-05-10 2003-12-11 삼성전자주식회사 집적회로소자의 캐패시터 및 그 제조방법
KR20030048883A (ko) * 2001-12-13 2003-06-25 주식회사 하이닉스반도체 반도체소자의 캐패시터 형성방법
KR20030049204A (ko) * 2001-12-14 2003-06-25 주식회사 하이닉스반도체 반도체소자의 캐패시터 형성방법

Also Published As

Publication number Publication date
KR100968411B1 (ko) 2010-07-07

Similar Documents

Publication Publication Date Title
US8450164B2 (en) Methods of forming a plurality of capacitors
US6861694B2 (en) Semiconductor device and method for fabricating the same
KR100418573B1 (ko) 반도체소자의 제조 방법
JP4111427B2 (ja) 半導体素子のキャパシタ製造方法
US8623725B2 (en) Methods of forming capacitors
US7732851B2 (en) Method for fabricating a three-dimensional capacitor
KR20110108674A (ko) 반도체 장치의 캐패시터 제조 방법 및 이에 따라 제조된 반도체 장치의 캐패시터
US6307730B1 (en) Capacitor formed by lower electrode having inner and outer uneven surfaces
US6468858B1 (en) Method of forming a metal insulator metal capacitor structure
KR100541682B1 (ko) 반도체 소자의 캐패시터 형성방법
KR20120042054A (ko) 반도체 장치의 캐패시터 및 캐패시터 제조 방법
US6030866A (en) Method of manufacturing a capacitor
US6277687B1 (en) Method of forming a pair of capacitors having a common capacitor electrode, method of forming DRAM circuitry, integrated circuitry and DRAM circuitry
KR100355777B1 (ko) 집적회로 구조물 및 그 제조방법
KR100968411B1 (ko) 반도체 장치의 캐패시터 제조 방법
KR100722997B1 (ko) 반도체 장치의 캐패시터 제조 방법
KR100526885B1 (ko) 반도체 소자에서의 캐패시터 형성방법
KR20000044884A (ko) 반도체 소자의 캐패시터 형성 방법
KR20040001960A (ko) 반도체장치의 캐패시터 제조방법
KR100445063B1 (ko) 반도체 소자의 커패시터 형성 방법
KR100431739B1 (ko) 반도체소자의 캐패시터 제조방법
KR100843940B1 (ko) 반도체소자의 캐패시터 형성방법
KR20000018325A (ko) 반도체 소자의 커패시터 제조방법
TWI246164B (en) Manufacturing method for capacitor of DRAM
JP2004071759A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee