KR20110108674A - 반도체 장치의 캐패시터 제조 방법 및 이에 따라 제조된 반도체 장치의 캐패시터 - Google Patents

반도체 장치의 캐패시터 제조 방법 및 이에 따라 제조된 반도체 장치의 캐패시터 Download PDF

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반도체 장치의 캐패시터 제조 방법 및 이에 따라 제조된 반도체 장치의 캐패시터가 제공된다. 반도체 장치의 캐패시터 제조 방법은 반도체 기판 상에, 내부에 홀이 정의된 원통형의 고유전막 패턴을 형성하고, 고유전막 패턴이 형성된 홀 내에 하부 전극을 형성하고, 하부 전극의 상면에 블록킹 절연 패턴을 국소적으로 형성하고, 고유전막 패턴 및 블록킹 절연 패턴을 덮는 상부 전극을 형성하는 것을 포함한다.

Description

반도체 장치의 캐패시터 제조 방법 및 이에 따라 제조된 반도체 장치의 캐패시터{Method for manufacturing capacitor of semiconductor device and capacitor of semiconductor device manufactured thereby}
본 발명은 반도체 장치의 캐패시터 제조 방법 및 이에 따라 제조된 반도체 장치의 캐패시터에 관한 것으로서, 보다 상세하게는 엠아이엠(MIM: Metal-Insulator-Metal) 캐패시터를 포함하는 반도체 장치의 제조 방법 및 이에 따라 제조된 반도체 장치에 관한 것이다.
반도체 메모리 장치 중 디램(DRAM: Dynamic Random Access Memory) 장치는 하나의 트랜지스터와 하나의 캐패시터를 포함한다. DRAM 장치의 데이터 저장 능력은 캐패시터의 정전 용량(capacitance)에 따라 결정된다. 그러나, 반도체 메모리 장치가 고집적화됨에 따라, 제한된 면적 내에서 충분한 정전 용량(capacitance)을 갖는 캐패시터가 요구된다.
DRAM 장치에서 캐패시터의 정전 용량은 전극의 표면적 및 유전막의 유전 상수에 비례하며, 유전막의 등가 산화막 두께와 반비례한다. 이에 따라, 제한된 면적 내에서 캐패시터의 정전용량을 증가시키는 방법으로는, 3차원 구조의 캐패시터를 형성하여 전극의 표면 면적을 증가시키거나, 유전막의 등가산화막 두께(equivalent oxide thickness)를 감소시키거나, 유전 상수(dielectric constant)가 높은 유전막을 이용하는 방법이 있다.
전극의 표면 면적을 증가시키는 방법으로는, 하부(또는 스토리지(storage)) 전극의 높이를 증가시키거나, HSG(Hemi-Spherical Grain)를 이용하여 하부 전극의 유효 표면적을 넓히거나, 하나의 실린더 형태의 스토리지(OCS: One Cylinder Storage) 전극을 사용하여 실린더 안, 밖의 면적을 사용하는 방법 등이 있다.
고유전 상수(high dielectric constant)를 갖는 유전막으로는 TiO2, Ta2O5와 같은 금속 산화막 또는 PZT(PbZrTiO3), BST(BaSrTiO3)와 같은 페로브스카이트(perovskite) 구조의 강유전체(ferroelectric)이 이용될 수 있다.
한편, 고유전 상수를 갖는 유전막을 사용하는 캐패시터에서, 상하부 전극을 폴리실리콘(polysilicon)으로 형성할 경우, 유전막 내의 산소가 폴리실리콘과 반응하여 유전상수가 낮은 산화막이 형성될 수 있다. 이에 따라, 캐패시터의 정전용량이 감소될 수 있다. 또한, 유전막의 유전 상수가 클수록 에너지 밴드 갭이 크므로, 유전막과 폴리실리콘막 사이의 에너지 장벽이 감소되어 캐패시터의 누설 전류가 증가될 수 있다. 이에 따라, 내산화성(oxidation resistant property)이 우수하고 폴리실리콘에 비하여 일함수(work function)가 큰 금속 물질을 전극으로 이용하는 MIM(Metal-Insulator-Metal) 구조의 캐패시터가 개발되었다. MIM 구조의 캐패시터에서, 금속 전극은 일함수가 크고 내산화성이 우수하기 때문에, 유전막 증착시 저유전상수의 산화막 형성이 억제될 수 있다. 또한, 유전막과 금속 전극 간의 이종접합에 의해 캐패시터의 누설전류를 줄일 수 있다.
그런데, 반도체 메모리 장치가 30nm 이하의 디자인 룰로 초고집적화 됨에 따라, MIM 구조의 캐패시터에서 충분한 정전 용량을 확보하기 위해 유전막의 등가산화막 두께를 감소시키는 것이 필요하다. 유전막의 등가산화막 두께는 유전막의 유전 상수와 반비례하므로, 유전막의 유전 상수를 보다 증가시키는 것이 필요하다. 한편, 고유전 상수의 유전막을 형성하기 위해서는 유전막 형성시 고온의 열처리 공정이 수행되며, 이 때의 열처리 공정은 유전막 아래의 금속 전극을 산화시킬 수 있는 고온에서 수행된다. 이에 따라, 유전막과 하부 금속 전극 사이에 반응층이 형성될 수 있으며, 하부 금속 전극의 산화 및 유전막과 하부 금속 전극 사이의 반응층 형성은, 유전막 특성을 저하시키고, 캐패시터의 누설전류를 증가시킬 수 있다.
본원 발명이 해결하고자 하는 과제는 전기적 특성이 향상된 MIM 구조의 캐패시터를 갖는 반도체 장치의 제조 방법을 제공하는데 있다.
본원 발명이 해결하고자 하는 다른 과제는 전기적 특성이 향상된 MIM 구조의 캐패시터를 갖는 반도체 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 장치의 캐패시터 제조 방법은 반도체 기판 상에, 내부에 홀이 정의된 원통형의 고유전막 패턴을 형성하고, 고유전막 패턴이 형성된 홀 내에 하부 전극을 형성하고, 하부 전극의 상면에 블록킹 절연 패턴을 국소적으로 형성하고, 고유전막 패턴 및 블록킹 절연 패턴을 덮는 상부 전극을 형성하는 것을 포함한다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 장치의 캐패시터는 반도체 기판 상의 하부 전극, 하부 전극의 표면을 덮는 유전막 및 유전막을 덮는 상부 전극을 포함하되, 유전막은 하부 전극의 측벽과 접하는 고유전막 패턴과 하부 전극의 상면과 접하며 고유전막 패턴보다 유전 상수가 낮은 블록킹 절연 패턴을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 유전막을 먼저 형성한 후에 하부 전극이 형성되므로, 유전막 형성시 수행되는 고온의 열처리 공정에 하부 전극이 노출되는 것을 방지할 수 있다. 즉, 하부 전극의 산화를 방지하면서, 고온 열처리 공정에 의해 고유전상수의 유전막을 형성할 수 있으므로, 캐패시터의 정전 용량을 증가시킬 수 있다. 또한, 하부 전극을 형성한 후에, 하부 전극의 상면에 저유전 상수를 갖는 블록킹 절연 패턴을 하부 전극 측벽의 유전막 패턴보다 두껍게 형성함으로써, 캐패시터의 누설 전류를 줄일 수 있다. 따라서, MIM 캐패시터의 전기적 특성이 향상될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 캐패시터 제조 방법을 나타내는 순서도이다.
도 2 내지 도 11은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 캐패시터 제조 방법을 나타내는 단면도들이다.
도 12는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 제조 방법에 따라 제조된 반도체 메모리 장치의 단면도이다.
도 13은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 캐패시터 제조 방법을 나타내는 순서도이다.
도 14 및 도 15는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 캐패시터 제조 방법을 나타내는 단면도들이다.
도 16은 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 장치는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 장치의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 장치의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도 1 내지 도 11을 참조하여 본 발명의 일 실시예에 따른 반도체 메모리 장치의 캐패시터 제조 방법에 대해 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 캐패시터 제조 방법을 나타내는 순서도이다. 도 2 내지 도 11은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 캐패시터 제조 방법을 나타내는 단면도들이다.
도 2를 참조하면, 활성 영역이 정의된 반도체 기판(100) 상에 트랜지스터들을 형성한다. 트랜지스터는 게이트 전극(110) 및 소오스/드레인 영역들(104, 106)을 포함한다.
상세히 설명하면, 반도체 기판(100) 내에 소자 분리막(102)을 형성하여 활성 영역을 정의한다. 게이트 전극(110)들은 반도체 기판(100) 상에서 활성 영역을 가로질러 형성된다. 게이트 전극(110)들 양측의 활성 영역에는 불순물이 도우핑된 소오스/드레인 영역들(104, 106)이 형성된다. 상세하게, 게이트 전극(110)은 게이트 절연막(112), 게이트 도전막(114) 및 캡핑 절연막(116)을 순서대로 적층하고, 패터닝하여 형성될 수 있다. 그리고, 패터닝된 게이트 절연막(112), 게이트 도전막(114) 및 캡핑 절연막(116) 양측에는 스페이서(118)가 형성될 수 있다. 여기서, 게이트 절연막(112)은 열산화막, 실리콘 산화막, 실리콘 산질화막 또는 고유전막으로 형성될 수 있다. 게이트 도전막(114)은 폴리실리콘막, 금속막, 금속 질화막 및 금속 실리사이드막 중 적어도 어느 하나로 형성될 수 있다. 캡핑 절연막(116) 및 스페이서(118)는 실리콘 질화막으로 형성될 수 있다.
이어서, 게이트 전극(110)들 및 소오스/드레인 영역들(104, 106)이 형성된 반도체 기판(100) 상부에 제 1 층간 절연막(미도시)을 형성한다.
제 1 층간 절연막은 화학 기상 증착(CVD: Chemical Vapor Deposition) 또는 원자층 증착(ALD: Atomic Layer Deposition) 등과 같은 단차 도포성(a property of step coverage)이 우수한 막-형성 기술을 사용하여 형성될 수 있다. 제 1 층간 절연막은 갭 필(gap fill) 특성이 우수한 BPSG(boron-phosphor silicate glass)막, HDP(High Density Plasma) 산화막, TEOS(Tetra Ethyl Ortho Silicate)막, USG(Undoped Silicate Glass) 또는 TOSZ(Tonen SilaZene) 물질로 형성될 수 있다. 제 1 층간 절연막을 증착한 후에는 화학 기계적 연마(CMP: Chemicl Mechanical Polishing) 또는 에치 백(etch back) 공정을 실시하여 제 1 층간 절연막의 상부를 평탄화할 수 있다.
다음으로, 제 1 층간 절연막에 소오스/드레인 영역들(104, 106)과 접속되는 콘택 패드들(122, 124)을 형성한다.
상세하게, 제 1 층간 절연막에 사진 식각(photolithography) 공정을 실시하여 반도체 기판(100) 내의 소오스/드레인 영역들(104, 106)을 노출시키는 콘택 홀을 형성한다. 실리콘 산화물로 이루어진 제 1 층간 절연막에 콘택 홀을 형성하는 경우, 게이트 전극(110) 에 대하여 높은 식각 선택비를 갖는 식각 가스를 이용함으로써, 콘택 홀들이 게이트 전극(110)(미도시)에 대하여 자기 정렬(self alignment)되면서 반도체 기판(100) 내의 소오스/드레인 영역들(104, 106)을 노출시킨다. 이후, 콘택 홀들을 채우는 도전막을 증착하고 평탄화함으로써, 제 1 층간 절연막 내에 자기 정렬된 콘택 패드들(122, 124)이 형성될 수 있다. 제 1 층간 절연막에 형성된 콘택 패드들(122, 124)은, 트랜지스터의 드레인 영역과 연결된 스토리지 노드 콘택 패드(122)와, 트랜지스터의 소오스 영역과 연결된 비트라인 콘택 패드(124)로 구분될 수 있다.
다음으로, 제 1 층간 절연막 상에 제 2 층간 절연막(130)을 형성하고, 제 2 층간 절연막(130)에 스토리지 노드 콘택 패드(122)와 캐패시터의 하부 전극을 연결하는 콘택 플러그(132)를 형성한다. 한편, 콘택 플러그(132)를 형성하기 전에 비트 라인 콘택 패드(124)와 전기적으로 연결되는 비트 라인(미도시)이 형성될 수 있다.
상세하게, 콘택 플러그(132)는 제 2 층간 절연막(130)을 관통하여 스토리지 노드 콘택 패드(122)를 노출시키는 콘택 홀을 형성하고, 콘택 홀 내에 도전막을 증착 및 평탄화하여 형성될 수 있다. 콘택 플러그(132)는 폴리실리콘막, 금속막, 금속 질화막 및 금속 실리사이드막 중 적어도 어느 하나로 형성될 수 있다.
도 3을 참조하면, 제 2 층간 절연막(130) 상면에 식각 정지막(142) 및 희생막(144)이 순차적으로 형성된다.
식각 정지막(142)은 상부에 형성되는 희생막(144)을 패터닝할 때 식각 종료점으로 사용된다. 식각 정지막(142)은 약 100 ~ 500Å의 두께를 가질 수 있으며, 예를 들어, 실리콘 질화막 또는 실리콘 산질화막으로 형성될 수 있다.
희생막(144)은 절연 물질을 약 3000~ 6000Å의 두께로 증착하여 형성될 수 있다. 희생막(144)의 증착 두께에 따라 캐패시터의 높이가 달라질 수 있다. 희생막(144)은 예를 들어, BSG(Borosilicate Glass), PSG(PhosphoSilicate Glass), BPSG(BoroPhosphoSilicate Glass), TEOS(Tetra ethly ortho silicate) 또는 USG(Undoped Silicate Glass) 등과 같은 실리콘 산화막, 폴리실리콘막 또는 산소 분위기 건식 식각 조건에서 제거되는 폴리머 계열의 막으로 형성될 수 있다.
이어서, 희생막(144)을 패터닝하여 콘택 플러그(132) 상부에서 식각 정지막(142)을 노출시키는 오프닝(opening; 146)을 형성한다. 오프닝(146)은 희생막(144)을 이방성 식각하여 형성될 수 있으며, 오프닝(146)의 폭이 하부로 갈수록 감소될 수 있다. 즉, 오프닝(146)은 경사진 측벽을 가질 수 있다.
도 1을 참조하면, 희생막(144)을 형성한 후에는 유전막이 형성되며(S10), 유전막 형성 후 하부 전극을 형성하는 공정이 수행된다(S30). 도 4를 참조하여 상세히 설명하면, 오프닝(146)이 정의된 희생막(144)의 표면을 따라 컨포말하게 유전막(150) 및 제 1 하부 도전막(160)을 순차적으로 형성한다.
유전막(150)은 고유전 상수의 물질을 희생막(144) 및 식각 정지막(142) 표면에 증착하여 형성될 수 있다. 유전막(150)은 약 50Å~150Å의 두께로 증착될 수 있다. 예를 들어, 유전막(150)은 HfO2, ZrO2, Al2O3, La2O3, Ta2O3 및 TiO2와 같은 금속 산화물과 SrTiO3(STO), (Ba,Sr)TiO3(BST), BaTiO3, PZT, PLZT와 같은 페브로스카이트(perovskite) 구조의 유전물질로 이루어진 조합으로부터 선택된 어느 하나의 단일막 또는 이들 막의 조합으로 형성될 수 있다. 이러한 유전막(150)은 화학 기상 증착(CVD) 또는 원자층 증착(ALD) 등과 같은 단차 도포성(a property of step coverage)이 우수한 막-형성 기술을 사용하여 형성될 수 있다.
또한, 도 1을 참조하면, 하부 전극을 형성하기 전에, 유전막(150)의 유전 특성을 향상시키기 위해 고온의 제 1 열처리 공정이 수행될 수 있다(S20). 고온의 제1 열처리 공정에 의해 유전막(150)의 등가 산화막 두께가 감소될 수 있으며, 유전막(150)의 결정 상태가 변화되어 유전 상수가 높은 고유전막(150)이 형성될 수 있다. 이와 같이 열처리된 유전막(150)은 약 50 이상의 유전 상수를 가질 수 있으며, 약 5Å이하의 등가산화막 두께를 가질 수 있다.
상세하게, 제 1 열처리 공정은 약 500~1000℃에서 약 5초 내지 수 시간까지 진행될 수 있다. 그리고, 열처리 공정은 산소 분위기(oxygen ambient)에서 수행되며, 열처리 공정시 산소, 질소, 수소, 암모니아, 아르곤 및 N2O 중에서 선택된 적어도 하나 또는 둘 이상의 혼합 가스가 이용될 수 있다. 이러한 열처리 공정은 RTA 장비 또는 퍼니스(furnace) 장비에서 수행될 수 있다. 또한, 열처리 공정은 플라즈마를 이용한 급속 열처리 공정일 수도 있다.
예를 들어, 유전막(150)이 TiO2막으로 형성될 경우, 화학기상증착 또는 원자층 증착 공정에 의해 형성된 TiO2 유전막(150)은 아나타제(anatase) 결정 구조를 가질 수 있다. 아나타제 구조의 TiO2 유전막(150)은 약 500~1000℃의 온도에서 루타일(rutile) 결정 구조로 변화될 수 있다. 즉, 고온의 1차 열처리 공정에 의해 약 100 이상의 고유전 상수를 갖는 루타일(rutile) 결정 구조의 TiO2 유전막(150)을 형성할 수 있다.
한편, 제 1 열처리 공정이 진행되는 동안, 도전성 물질로 이루어진 콘택 플러그(132)는 식각 정지막(142)에 의해 덮여있으므로, 고온의 1차 열처리 공정에 의해 콘택 플러그(132)가 변형되거나 산화되는 것이 방지될 수 있다.
제 1 열처리 공정 후에, 고유전 상수의 유전막(150) 표면에 금속 물질을 증착하여 제 1 하부 도전막(160)이 형성될 수 있다.
제 1 하부 도전막(160)은 단차 도포성이 우수하고, 후속 공정들 진행시 변형이 적고, 내산화성(oxidation resistant property)을 갖는 도전물질로 형성될 수 있다. 또한, 제 1 하부 도전막(160)은 폴리실리콘보다 일함수가 큰 도전물질로 형성될 수 있다. 예를 들어, 제 1 하부 도전막(160)은 타이타늄 질화막(TiN), 타이타늄 실리콘 질화막(TiSiN), 타이타늄 알루미늄 질화막(TiAlN), 탄탈륨 질화막(TaN), 탄탈륨 실리콘 질화막(TaSiN), 탄탈륨 알루미늄 질화막(TaAlN) 및 텅스텐 질화막(WN)으로 이루어진 그룹에서 선택된 적어도 하나의 금속 질화막으로 형성될 수 있다. 또한, 제 1 하부 도전막(160)은 백금(Pt), 루테늄(Ru) 및 이리듐(Ir)으로 이루어진 그룹에서 선택된 적어도 하나의 귀금속(Noble Metal)막으로 형성될 수 있다. 또한, 제 1 하부 도전막(160)은 PtO, RuO2, 또는 IrO2　와 같은 귀금속 전도성 산화막과, SRO(SrRuO3), BSRO((Ba,Sr)RuO3), CRO(CaRuO3), LSCo와 같은 전도성 산화막으로 형성될 수도 있다.
제 1 하부 도전막(160)은 화학 기상 증착(CVD), 물리적 기상 증착(PVD) 또는 원자층 증착(ALD) 등과 같은 단차 도포성(a property of step coverage)이 우수한 막-형성 기술을 사용하여 형성될 수 있다. 예를 들어, 제 1 하부 도전막(160)은 약 10Å~100Å의 두께로 증착될 수 있다.
제 1 하부 도전막(160)을 형성한 후에는, 유전막(150)에 영향을 최소화하면서 제 1 하부 도전막(160) 형성시 발생하는 불순물을 제거하기 위한 플라즈마 처리 및 제 2 열처리 공정이 수행될 수 있다(S40). 플라즈마 처리 공정시 N2 및 H2 플라즈마가 사용될 수 있다. 또한, 제 2 열처리 공정은 제 1 하부 도전막(160)과 유전막(150) 간의 반응 및 제 1 하부 도전막(160)의 변형을 방지하기 위해, 제 1 열처리 공정에서보다 낮은 온도에서 수행된다. 다시 말해, 금속 질화막 또는 귀금속막으로 형성되는 제 1 하부 도전막(160)은 약 500℃ 이상의 온도에서 열화될 수 있으므로, 제 1 하부 도전막(160)을 형성한 후에 수행된 제 2 열처리 공정은 약 500℃ 이하의 온도에서 수행될 수 있다. 또한, 제 1 하부 도전막(160)을 형성한 후에 수행되는 공정들은 제 1 하부 도전막(160)(즉, 하부 전극)의 열화를 방지하기 위해 약 500℃ 이하의 온도에서 수행될 수 있다.
도 5를 참조하면, 유전막(150), 제 1 하부 도전막(160) 및 식각 정지막(142)을 이방성 식각하여 콘택 플러그(132)를 노출시키는 홀(H)을 형성한다.
상세히 설명하면, 유전막(150) 및 제 1 하부 도전막(160)을 에치-백(etch-back)하여 오프닝의 하부에 형성된 식각 정지막(142)을 노출시킬 수 있다. 즉, 에치-백 공정을 수행함에 따라, 희생막(144) 상부면과 오프닝(146) 바닥 부분에서 유전막(150) 및 제 1 하부 도전막(160)이 제거될 수 있으며, 오프닝(146)의 측벽에 고유전막 패턴(152) 및 제 1 하부 도전막 패턴(162)이 형성될 수 있다. 고유전막 패턴(152)은 제 1 하부 도전막 패턴(162)과 희생막(144) 사이에 형성되므로, 오프닝(146)의 측벽부분과 오프닝(146)의 바닥 일부를 덮을 수 있다. 고유전막 패턴(152)은 그 내부에 홀이 형성된 원통 형태, 즉, 중공형의 실린더 형태를 가질 수 있다. 또한, 고유전막 패턴(152) 바닥부분이 식각 정지막(142)의 표면으로 연장될 수 있다. 즉, 고유전막 패턴(152)은 실질적으로 L자 형태의 단면을 가질 수 있다.
제 1 하부 도전 패턴(162)은 고유전막 패턴(152)의 바닥 부분 상에 형성된다. 제 1 하부 도전 패턴(162)은 이방성 식각 공정시 고유전막 패턴(152)의 손상을 방지할 수 있다.
오프닝(146) 바닥 부분의 식각 정지막(142)을 노출시킨 후에는, 과도 식각(over etch)에 의해 식각 정지막(142)이 제거되어 콘택 플러그(132)의 상면이 노출될 수 있다.
도 6을 참조하면, 콘택 플러그(132)가 노출된 홀(H) 내에 제 2 하부 도전막(163)을 형성한다.
구체적으로, 제 2 하부 도전막(163)은 제 1 하부 도전 패턴(162) 및 콘택 플러그(132)와 직접 접촉될 수 있다. 제 2 하부 도전막(163)은 제 1 하부 도전 패턴(162)과 동일한 금속 물질로 형성될 수 있다. 예를 들어, 제 2 하부 도전막(163)은 금속 질화막, 귀금속막, 전도성 귀금속 산화막 및 전도성 산화막으로 이루어질 그룹에서 선택된 적어도 어느 하나 일 수 있다.
제 2 하부 도전막(163)은 화학 기상 증착(CVD), 물리적 기상 증착(PVD) 또는 원자층 증착(ALD) 등과 같은 단차 도포성(a property of step coverage)이 우수한 막-형성 기술을 사용하여 형성될 수 있다. 제 2 하부 도전막(163)은 오프닝의 상부 폭의 1/2 이상의 두께로 증착될 수 있다.
증착 공정에 의해 형성되는 제 2 하부 도전막(163)은 제 1 하부 도전 패턴(162) 및 콘택 플러그(132)와 직접 접촉되며, 오프닝(146)의 입구를 막는다. 즉, 제 2 하부 도전막(163)은 오프닝(146) 내부를 완전히 채울 수 있다. 한편, 오프닝(146)의 종횡비가 클 경우, 제 2 하부 도전막(163)이 증착될 때, 도 12에 도시된 것처럼, 오프닝(146)의 중심 부분에 보이드(void; 161) 또는 씸(seam)이 형성될 수도 있다.
도 7을 참조하면, 제 2 하부 도전막(163)을 평탄화하여 오프닝 내에 제 2 하부 도전 패턴(164)을 국소적으로 형성한다.
제 2 하부 도전막(163)을 평탄화하는 것은 희생막(144)의 상면을 노출시킬 수 있으며, 이에 따라 제 2 하부 도전막(163)이 오프닝 내에 국소적으로 형성되는 제 2 하부 도전 패턴들(164)로 분리될 수 있다. 또한, 제 2 하부 도전막(163)을 평탄화할 때, 평탄화 공정은 고유전막 패턴(152)의 상면을 노출시킬 수 있을 때까지 충분히 진행될 수 있다. 그리고, 제 2 하부 도전막(163)은 제 1 하부 도전 패턴(162)과 동일한 물질로 형성되므로, 평탄화 공정시 제 2 하부 도전막(163)과 함께 제 1 하부 도전 패턴(162)이 평탄화될 수 있다.
제 2 하부 도전 패턴(164)을 형성함에 따라, 오프닝(146) 내에는 제 1 및 제 2 하부 도전 패턴들(162, 164)으로 이루어진 하부 전극(170)이 형성될 수 있다. 즉, 오프닝(146) 내에 고유전막 패턴(152) 및 하부 전극(170)이 형성되며, 희생막(144), 고유전막 패턴(152) 및 하부 전극(170)은 평탄화된 상면을 가질 수 있다.
도 8을 참조하면, 하부 전극(170)을 형성한 후에는, 하부 전극(170)의 상부를 선택적으로 식각하여 리세스 영역(171)를 형성한다. 이 때, 하부 전극(170) 상부의 리세스 깊이는 고유전막 패턴(152)의 두께보다 클 수 있다. 예를 들어, 리세스 영역(171)의 깊이는 약 100Å~1000Å일 수 있다. 하부 전극(170)의 상부가 리세스됨에 따라 하부 전극(170)의 상면은 고유전막 패턴(152)의 상면보다 아래에 위치할 수 있다. 그리고, 리세스 영역(171)에 의해 고유전막 패턴(152) 측벽의 상부가 노출될 수 있다.
도 1 및 도 9를 참조하면, 하부 전극(170) 상의 리세스 영역(171)에 블록킹 절연 패턴(154)을 형성한다(S50). 하부 전극(170)의 상면을 덮는 블록킹 절연 패턴(154)은 하부 전극(170)의 측벽을 덮는 고유전막 패턴(152)과 함께 캐패시터의 유전막(180)을 구성할 수 있다.
상세히 설명하면, 블록킹 절연 패턴(154)은 희생막(144)에 대해 식각 선택비를 갖는 절연 물질로 형성된다. 블록킹 절연 패턴(154)은 리세스된 하부 전극(170) 상에 절연 물질을 증착하고, 희생막(144)이 노출될 때까지 평탄화하여 형성될 수 있다. 블록킹 절연 패턴(154)의 두께는 희생막(144)의 측벽과 하부 전극(170) 사이의 고유전막 패턴(152)의 두께보다 클 수 있다. 블록킹 절연 패턴(154)은 약 100Å~1000Å의 두께로 형성될 수 있다.
일 실시예에 따르면, 블록킹 절연 패턴(154)은 희생막(144)이 폴리실리콘막으로 형성될 때 실리콘 산화막, 실리콘 질화막 또는 Ta2O5, TiO2, ZrO, HfO와 같은 금속 산화막으로 형성될 수 있다. 다른 실시예에 따르면, 희생막(144)이 실리콘 산화막으로 형성될 때, 블록킹 절연 패턴(154)은 실리콘 질화막 또는 Ta2O5, TiO2, ZrO, HfO와 같은 금속 산화막으로 형성될 수 있다. 또 다른 실시예에 따르면, 희생막(144)이 산소 분위기 건식 식각 조건에서 제거되는 폴리머 계열의 물질로 형성된 경우, 블록킹 절연 패턴(154)은 산소 분위기의 건식 식각 조건에서 제거되지 않는 절연 물질로 형성될 수 있다.
한편, 블록킹 절연 패턴(154)은 고유전막 패턴(152)과 동일한 화학조성을 갖는 물질로 형성될 수도 있다. 그리고, 블록킹 절연 패턴(154)이 고유전막 패턴(152)과 동일한 물질로 형성될 때, 블록킹 절연 패턴(154)은 고온의 열처리 공정 없이 형성된다. 이에 따라, 블록킹 절연 패턴(154)은 고유전막 패턴(152)과 유전 상수 차이를 가질 수 있다. 즉, 블록킹 절연 패턴(154)의 유전 상수가 고유전막 패턴(152)의 유전 상수보다 작을 수 있다.
도 10을 참조하면, 희생막(144)을 제거하여 캐패시터의 유전막(180) 표면을 노출시킨다. 희생막(144)은 건식 식각 또는 습식 식각 공정을 이용하여 제거될 수 있다.
희생막(144)이 실리콘 산화막으로 형성된 경우, 희생막(144)은 불산을 포함하는 식각액을 이용한 습식 식각 공정에 의해 제거될 수 있다. 희생막(144)이 실리콘 질화막으로 형성된 경우, 희생막(144)은 인산을 포함하는 식각액을 이용한 습식 식각 공정에 의해 제거될 수 있다. 희생막(144)이 폴리실리콘막으로 형성된 경우, 폴리실리콘(polysilicon)을 선택적으로 제거할 수 있는 폴리실리콘 에천트(polysilicon etchant) 등의 식각액을 이용한 습식 식각 공정 등에 의해 제거될 수 있다. 또한, 희생막(144)이 폴리머 계열의 막으로 형성된 경우, 희생막(144)은 산소 분위기의 건식 식각 공정에 의해 제거될 수 있다.
도 11을 참조하면, 고유전막 패턴(152) 및 블록킹 절연 패턴(154) 상에 상부 전극(190)을 형성한다(S60).
상부 전극(190)은 희생막(144)을 제거한 후 형성된 구조물의 표면을 따라 도전 물질을 컨포말하게 증착하여 형성될 수 있다. 즉, 상부 전극(190)은 고유전막 패턴(152) 및 블록킹 절연 패턴(154)의 표면을 컨포말하게 덮는다.
상부 전극(190)은 단차 도포성이 우수하고, 후속 공정들 진행시 변형이 적고, 내산화성(oxidation resistant property)을 갖는 도전물질로 형성될 수 있다. 또한, 상부 전극(190)은 폴리실리콘보다 일함수가 큰 도전물질로 형성될 수 있다. 예를 들어, 상부 전극(190)은 타이타늄 질화막(TiN), 타이타늄 실리콘 질화막(TiSiN), 타이타늄 알루미늄 질화막(TiAlN), 탄탈륨 질화막(TaN), 탄탈륨 실리콘 질화막(TaSiN), 탄탈륨 알루미늄 질화막(TaAlN) 및 텅스텐 질화막(WN)으로 이루어진 그룹에서 선택된 적어도 하나의 금속 질화막으로 형성될 수 있다. 또한, 상부 전극(190)은 백금(Pt), 루테늄(Ru) 및 이리듐(Ir)으로 이루어진 그룹에서 선택된 적어도 하나의 귀금속(Noble Metal)막으로 형성될 수 있다. 또한, 상부 전극(190)은 PtO, RuO2, 또는 IrO2　와 같은 귀금속 전도성 산화막과, SRO(SrRuO3), BSRO((Ba,Sr)RuO3), CRO(CaRuO3), LSCo와 같은 전도성 산화막으로 형성될 수도 있다.
상부 전극(190)은 화학 기상 증착(CVD), 물리적 기상 증착(PVD) 또는 원자층 증착(ALD) 등과 같은 단차 도포성(a property of step coverage)이 우수한 막-형성 기술을 사용하여 형성될 수 있다. 예를 들어, 상부 전극(190)은 약 10Å~100Å의 두께로 증착될 수 있다.
도 1을 참조하면, 상부 전극(190)을 형성한 후에, 캐패시터의 유전막(180)에 영향을 최소화하면서 상부 전극(190) 형성시 발생하는 불순물을 제거하기 위한 플라즈마 처리 및 제 3 열처리 공정이 수행될 수 있다(S70). 플라즈마 처리 공정시 N2 및 H2 플라즈마가 사용될 수 있다. 또한, 제 3 열처리 공정은 캐패시터의 유전막(180)과 하부 및 상부 전극(170, 190)들 간의 반응을 억제하고, 하부 및 상부 전극들(170, 190)의 변형을 방지하기 위해, 유전막을 결정화하기 위한 제 1 열처리 공정에서보다 낮은 온도에서 수행된다. 예를 들어, 상부 전극(190)을 형성한 후에 수행된 제 3 열처리 공정은 약 500℃ 이하의 온도에서 수행될 수 있다.
도 12는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 제조 방법에 따라 제조된 반도체 메모리 장치의 단면도이다.
도 12를 참조하면, 소자 분리막(102)에 의해 필드 영역과 활성 영역으로 구분된 반도체 기판(100) 상에는 게이트 전극(110)들이 위치하며, 게이트 전극(110)들 사이의 반도체 기판(100)에는 소오스/드레인 영역들(104, 106)이 위치한다. 게이트 전극(110)은 게이트 절연막(112), 게이트 도전막(114), 캡핑 절연막(116) 및 스페이서(118)를 포함한다.
이러한 게이트 전극(110)들 상에는 제 1 층간 절연막이 위치하며, 제 1 층간 절연막 내에는 드레인 영역(104)과 하부 전극(170)을 전기적으로 연결하는 콘택 패드들(122)과, 소오스 영역(104)과 비트 라인(미도시)을 전기적으로 연결하는 콘택 패드들(124)이 형성된다.
콘택 패드들(122, 124) 상에는 제 2 층간 절연막(130)이 위치하며, 제 2 층간 절연막(130) 내에는 하부 전극 콘택 플러그(132)가 형성된다. 또한, 제 2 층간 절연막(130) 내에는 비트 라인들(미도시)이 형성될 수도 있다.
콘택 플러그(132)가 형성된 제 2 층간 절연막(130) 상에는 하부 전극 콘택 플러그(130)와 전기적으로 접속되는 MIM 구조의 캐패시터가 형성된다. 캐패시터는 하부 전극 콘택 플러그(132)와 직접 접촉하는 기둥(pillar) 형태의 하부 전극(170)과, 하부 전극(170)의 측벽 및 상면을 덮는 유전막(180) 및 유전막(180) 상의 상부 전극(190)을 포함한다.
하부 전극(170)은 제 2 층간 절연막(130) 표면 상의 식각 정지막(142)을 관통하여 하부 전극 콘택 플러그(132)와 직접 접촉된다. 하부 전극(170)은 식각 정지막(142)을 관통하는 하부 부분과 식각 정지막(142) 위에 형성된 상부 부분을 포함할 수 있다. 상세하게, 하부 전극(170)의 측벽 하부는 식각 정지막(142)과 직접 접촉될 수 있으며, 하부 전극(170)의 측벽 상부는 유전막(152)과 직접 접촉할 수 있다.
상부 전극(190)은 식각정지막(142) 및 유전막(180)의 표면을 따라 컨포말하게 형성된다. 그리고, 캐패시터의 유전막(180)이 하부 전극(170)의 측벽 및 상면에 형성되므로, 상부 전극(190)이 식각 정지막과 직접 접촉될 수 있다.
하부 전극(170) 및 상부 전극(190)은 폴리실리콘보다 일함수가 큰 도전물질로 형성될 수 있다. 예를 들어, 하부 전극(170) 및 상부 전극(190)은 타이타늄 질화막(TiN), 타이타늄 실리콘 질화막(TiSiN), 타이타늄 알루미늄 질화막(TiAlN), 탄탈륨 질화막(TaN), 탄탈륨 실리콘 질화막(TaSiN), 탄탈륨 알루미늄 질화막(TaAlN) 및 텅스텐 질화막(WN)으로 이루어진 그룹에서 선택된 적어도 하나의 금속 질화막으로 형성될 수 있다. 또한, 하부 전극(170) 및 상부 전극(190)은 백금(Pt), 루테늄(Ru) 및 이리듐(Ir)으로 이루어진 그룹에서 선택된 적어도 하나의 귀금속(Noble Metal)막으로 형성될 수 있다. 또한, 하부 전극(170) 및 상부 전극(190)은 PtO, RuO2, 또는 IrO2　와 같은 귀금속 전도성 산화막과, SRO(SrRuO3), BSRO((Ba,Sr)RuO3), CRO(CaRuO3), LSCo와 같은 전도성 산화막으로 형성될 수도 있다.
일 실시예에 따르면, 유전막(180)은 식각 정지막(142) 상에서 하부 전극(170)의 표면을 덮는다. 유전막(180)은 하부 전극(170)의 측벽에 형성된 고유전막 패턴(152)과 하부 전극(170)의 상면에 형성된 블록킹 절연 패턴(154)을 포함한다.
유전막(180)의 고유전막 패턴(152)은 약 50Å~150Å의 두께를 가질 수 있으며, 약 5Å이하의 등가산화막 두께를 가질 수 있다. 고유전막 패턴(152)은 그 내부에 홀이 형성된 원통 형태, 즉, 중공형의 실린더 형태를 가질 수 있다. 또한, 고유전막 패턴(152) 바닥부분이 식각 정지막(142)의 표면으로 연장될 수 있다. 즉, 고유전막 패턴(152)은 실질적으로 L자 형태의 단면을 가질 수 있다. 유전막(180)의 고유전막 패턴(152)은 HfO2막, ZrO2막, Al2O3막, La2O3막, Ta2O3막, TiO2막, SrTiO3(STO)막, (Ba,Sr)TiO3(BST)막으로 이루어진 조합으로부터 선택된 어느 하나의 단일막 또는 이들 막의 조합으로 형성될 수 있다. 또한, 고유전막 패턴(152)은 하부 전극(170)을 형성하기 전에 형성되므로, 약 500℃ 이상의 고온 열처리 공정에 의해 결정화된 유전막일 수 있다. 이에 따라, 고유전막 패턴(152)은 약 50 이상의 고유전 상수를 갖는 물질로 형성될 수 있다. 예를 들어, 고유전막 패턴(152)은 루타일 결정 구조를 갖는 TiO2 유전막일 수 있다.
블록킹 절연 패턴(154)은 상부 전극(190)을 형성하기 전에 형성되어 하부 전극(180)과 상부 전극(190) 간의 전기적 단락을 방지한다. 그리고, 블록킹 절연 패턴(154)은 도 9를 참조하여 설명한 것처럼, 하부 전극(170)을 형성한 후에 형성되므로, 고유전막 패턴(152)에 비해 유전 상수가 낮은 저유전 물질로 형성될 수 있다. 예를 들어, 블록킹 절연 패턴(154)은 실리콘 산화막, 실리콘 질화막 또는 Ta2O5, TiO2, ZrO, HfO와 같은 금속 산화막으로 형성될 수 있다.
또한, 블록킹 절연 패턴(154)은 고유전막 패턴(152)과 동일한 화학 조성을 갖는 물질로 이루어질 수 있으며, 이러한 경우 블록킹 절연 패턴(154)과 고유전막 패턴(152)의 결정 구조가 다를 수 있다. 예를 들어, 유전막(180)의 블록킹 절연 패턴(154)은 루타일 결정구조의 TiO2 유전막보다 유전 상수가 낮은 아나타제 결정 구조를 갖는 TiO2 유전막일 수 있다.
이와 같이, 고유전막 패턴(152)에 비해 유전 상수가 낮은 블록킹 절연 패턴(154)이 박박화될 경우, 캐패시터에 소정 전압이 인가될 때 전하가 블록킹 절연 패턴(154)을 경유하는 누설 전류가 증가할 수 있다. 이에 따라, 본 발명의 실시예들에서는 블록킹 절연 패턴(154)이 고유전막 패턴(152)보다 두껍게 형성된다. 예를 들어, 블록킹 절연 패턴(154)은 약 100Å~1000Å의 두께로 형성될 수 있다.
이하, 도 13 내지 도 15를 참조하여 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 캐패시터 제조 방법에 대해 설명한다.
도 13은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 캐패시터 제조 방법을 나타내는 순서도이다. 도 14 및 도 15는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 캐패시터 제조 방법을 나타내는 단면도들이다.
다른 실시예에 따르면, 도 10에 도시된 바와 같이, 희생막(144)을 제거하여 고유전막 패턴(152)의 표면을 노출시킨 후, 고유전막 패턴(152) 상에 상부 유전막(156)을 추가로 형성할 수 있다.
도 13 및 도 14를 참조하면, 희생막(144)을 제거한 후 형성된 구조물의 표면을 따라 컨포말하게 상부 유전막(156)을 형성한다(S55). 다른 실시예에 따르면, 상부 유전막(156)은 고유전막 패턴(152) 및 블록킹 절연 패턴(154)과 함께 캐패시터의 유전막(180)을 구성할 수 있다.
상세히 설명하면, 상부 유전막(156)은 식각 정지막(142), 고유전막 패턴(152) 및 블록킹 절연 패턴(154) 상에 컨포말하게 형성될 수 있다. 즉, 상부 유전막(156)은 고유전막 패턴(152)의 표면 상에 형성되며, 식각 정지막(142) 및 블록킹 절연 패턴(154)의 상면들로 연장될 수 있다. 그리고, 고유전막 패턴(152)과 상부 유전막(156)의 두께의 합은 약 50Å~150Å일 수 있다. 또한, 상부 유전막(156)은 HfO2, ZrO2, Al2O3, La2O3, Ta2O3, TiO2, SrTiO3(STO), (Ba,Sr)TiO3(BST)으로 이루어진 조합으로부터 선택된 어느 하나의 단일막 또는 이들 막의 조합으로 형성될 수 있다. 이러한 유전막은 화학 기상 증착(CVD) 또는 원자층 증착(ALD) 등과 같은 단차 도포성(a property of step coverage)이 우수한 막-형성 기술을 사용하여 형성될 수 있다. 상부 유전막(156)의 증착 공정은 하부 전극(170)의 열화를 방지하기 위해 약 500℃ 이하의 온도에서 진행될 수 있다.
또한, 상부 유전막(156)을 증착할 때, 상부 유전막(156)은 고유전막 패턴(152)을 씨드(seed)로 이용하여 에피택시얼 성장될 수 있다. 구체적으로, 고유전막 패턴(152)은 하부 전극(170)을 형성하기 전에 수행되는 고온의 제 1 열처리 공정에 의해 결정화된 유전막이므로, 상부 유전막(156)이 고유전막 패턴(152)을 씨드로 이용하여 형성됨에 따라 상부 유전막(156)은 고유전막 패턴(152)의 결정 구조와 동일한 결정 구조를 가질 수 있다. 즉, 고유전막 패턴(152)이 루타일 결정 구조의 TiO2막일 경우, 상부 유전막(156) 또한 루타일 결정 구조의 TiO2막으로 형성될 수 있다. 즉, 상부 유전막(156)은 유전 상수가 약 50 이상인 고유전막일 수 있다.
도 15를 참조하면, 상부 유전막(156)을 형성한 후에는 도 11을 참조하여 설명한 것처럼, 상부 전극(190)을 컨포말하게 형성한다(S60). 또한, 상부 전극(190)을 형성한 후에는 불순물 제거를 위한 제 3 열처리 공정 및 플라즈마 처리 공정이 수행될 수 있(S70)으며, 이에 따라, MIM 캐패시터가 완성될 수 있다. 즉, 다른 실시예에 따른 MIM 캐패시터에서 유전막(180)은 고유전막 패턴(152), 블록킹 절연 패턴(154) 및 상부 유전막(156)으로 구성될 수 있다. 여기서, 고유전막 패턴(152)과 상부 유전막(156)은 유전상수가 약 50 이상인 고유전막이며, 블록킹 절연 패턴(154)은 고유전막 패턴(152)에 비해 유전 상수가 낮은 저유전막일 수 있다.
그리고, 하부 전극(170)의 상면에는 저유전 상수를 갖는 블록킹 절연 패턴(154)이 위치하므로, 유전막(180의 두께는 하부 전극(170)의 측벽 상에서보다 하부 전극(170)의 상면에서 보다 두꺼울 수 있다. 예를 들어, 하부 전극(170)의 측벽 상에서 유전막(180)의 두께는 약 50Å 내지 150Å일 수 있으며, 하부 전극(170)의 상면 상에서 유전막(180)의 두께는 약 100Å 내지 100Å일 수 있다.
도 16은 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 16을 참조하면, 메모리 시스템(1100)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
메모리 시스템(1100)은 컨트롤러(1110), 키패드(keypad), 키보드 및 디스플레이와 같은 입출력 장치(1120), 메모리(1130), 인터페이스(1140), 및 버스(1150)를 포함한다. 메모리(1130)와 인터페이스(1140)는 버스(1150)를 통해 상호 소통된다.
컨트롤러(1110)는 적어도 하나의 마이크로 프로세서, 디지털 시그널 프로세서, 마이크로 컨트롤러, 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 메모리(1130)는 컨트롤러에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 입출력 장치(1120)는 시스템(1100) 외부로부터 데이터 또는 신호를 입력받거나 또는 시스템(1100) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입출력 장치(1120)는 키보드, 키패드 또는 디스플레이 소자를 포함할 수 있다.
메모리(1130)는 본 발명의 실시예들에 따른 반도체 메모리 소자를 포함한다. 메모리(1130)는 또한 다른 종류의 메모리, 전기적으로 데이터의 소거(erase) 및 프로그램(program)이 가능하고 전원이 차단되어도 데이터의 보존이 가능한 비휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.
인터페이스(1140)는 데이터를 통신 네트워크로 송출하거나, 네트워크로부터 데이터를 받는 역할을 한다.
또한, 본 발명에 따른 반도체 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 반도체 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 반도체 기판 상에, 내부에 홀이 정의된 원통형의 고유전막 패턴을 형성하고,
    상기 고유전막 패턴이 형성된 상기 홀 내에 하부 전극을 형성하고,
    상기 하부 전극의 상면에 블록킹 절연 패턴을 국소적으로 형성하고,
    상기 고유전막 패턴 및 상기 블록킹 절연 패턴을 덮는 상부 전극을 형성하는 것을 포함하는 반도체 장치의 캐패시터 제조 방법.
  2. 제 1 항에 있어서,
    상기 블록킹 절연 패턴은 상기 고유전막 패턴보다 유전 상수가 낮은 물질로 형성된 반도체 장치의 캐패시터 제조 방법.
  3. 제 2 항에 있어서,
    상기 블록킹 절연 패턴은 상기 고유전막 패턴보다 두꺼운 반도체 장치의 캐패시터 제조 방법.
  4. 제 2 항에 있어서,
    상기 블록킹 절연 패턴을 형성하는 것은,
    상기 하부 전극의 상면을 리세스하여 상기 유전막 패턴의 측벽 일부가 노출된 리세스 영역을 형성하고,
    상기 리세스 영역 내에 상기 블록킹 절연 패턴을 형성하는 것을 포함하는 반도체 장치의 캐패시터 제조 방법.
  5. 제 1 항에 있어서,
    상기 고유전막 패턴을 형성하는 것은,
    상기 반도체 기판 상에 절연막 및 희생막을 순서대로 형성하고,
    상기 희생막에 상기 절연막을 노출시키는 오프닝을 형성하고,
    상기 오프닝 표면에 유전막을 컨포말하게 형성하고,
    상기 유전막에 대해 산소가 포함된 분위기에서 500℃ 내지 1000℃의 온도에서 제 1 열처리 공정을 수행하고,
    열처리된 상기 유전막 및 상기 절연막을 패터닝하여, 상기 고유전막 패턴 내부에 상기 홀을 정의하는 것을 포함하는 반도체 장치의 캐패시터 제조 방법.
  6. 제 5 항에 있어서,
    상기 하부 전극을 형성하는 것은
    상기 홀을 정의하기 전에 열처리된 상기 유전막 상에 제 1 하부 도전막을 컨포말하게 형성하고,
    상기 홀을 정의함과 동시에 상기 고유전막 패턴 상에 제 1 하부 도전 패턴을 형성하고,
    상기 홀을 채우는 제 2 하부 도전 패턴을 형성하는 것을 포함하는 반도체 장치의 캐패시터 제조 방법.
  7. 제 5 항에 있어서,
    상기 상부 전극은 상기 절연막의 상면과 직접 접촉되는 반도체 장치의 캐패시터 제조 방법.
  8. 제 5 항에 있어서,
    상기 상부 전극을 형성하기 전에, 상기 희생막을 제거하고, 상기 고유전막 패턴을 씨드로 이용하여 상기 고유전막 패턴의 결정구조와 동일한 상부 유전막을 형성하는 것을 더 포함하는 반도체 장치의 캐패시터 제조 방법.
  9. 제 1 항에 있어서,
    상기 고유전막 패턴은 HfO2, ZrO2, Al2O3, La2O3, Ta2O3, TiO2, SrTiO3(STO), (Ba,Sr)TiO3(BST), BaTiO3, PZT, PLZT으로 이루어진 조합으로부터 선택된 어느 하나 또는 이들의 조합으로 형성된 반도체 장치의 캐패시터 제조 방법.
  10. 제 1 항에 있어서,
    상기 블록킹 절연 패턴은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 금속 산화물 중에서 선택된 적어도 하나로 형성된 반도체 장치의 캐패시터 제조 방법.
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