JP2006032796A - 半導体記憶装置及びその製造方法 - Google Patents
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Abstract
【解決手段】第1の開口部27aの高さh1と第2の開口部27bの高さh2との差を考慮して、第1の容量素子23aの鍔部32aの表面積を、第2の容量素子23bの鍔部32bの表面積と比べて大きくすることにより、第1の下部電極20aの表面積と第2の下部電極20bの表面積とが等しくなるように補正する。これにより第1の容量素子23aと第2の容量素子23bとの容量を等しくすることができる。
【選択図】 図1
Description
図1は本発明の第1の実施形態に係る半導体記憶装置を示しており、図1(a)は、平面構成を示しており、図1(b)は図1(a)におけるIb−Ib線に沿った断面構成を示している。
以下に本発明の第1の実施形態の一変形例に係る半導体記憶装置を、図3(a)及び図3(b)を参照しながら説明する。なお、図3(a)及び図3(b)において図1(a)及び図1(b)に示した構成要素と同一の構成要素には同一の符号を付すことにより説明を省略する。
以下に本発明の第2の実施形態に係る半導体記憶装置を、図4(a)及び図4(b)を参照しながら説明する。なお、図4(a)及び図4(b)において図1(a)及び図1(b)に示した構成要素と同一の構成要素には同一の符号を付すことにより説明を省略する。
以下に本発明の第2の実施形態の一変形例に係る半導体記憶装置を、図7(a)及び図7(b)を参照しながら説明する。なお、図7(a)及び図7(b)において図1(a)及び図1(b)に示した構成要素と同一の構成要素には同一の符号を付すことにより説明を省略する。
12 素子分離領域
13a ゲート絶縁膜
13b ゲート絶縁膜
14a ゲート電極
14b ゲート電極
15a 活性領域
15b 活性領域
16a 第1の半導体素子
16b 第2の半導体素子
17 第1の層間絶縁膜
18a プラグ電極
18b プラグ電極
19 第2の層間絶縁膜
39 第3の層間絶縁膜
20a 第1の下部電極
20b 第2の下部電極
21a 第1の容量絶縁膜
21b 第2の容量絶縁膜
22a 第1の上部電極
22b 第2の上部電極
23a 第1の容量素子
23b 第2の容量素子
24 下部導電体膜
25 誘電体薄膜
26 上部導電体膜
27a 第1の開口部
27b 第2の開口部
32a 第1の鍔部
32b 第2の鍔部
44 下部導電体膜
45 誘電体薄膜
46 上部導電体膜
Claims (13)
- 半導体基板の上に形成された第1の層間絶縁膜と、
前記第1の層間絶縁膜の上に形成された第2の層間絶縁膜と、
前記第2の層間絶縁膜に形成され且つ前記第1の層間絶縁膜を露出させる複数の開口部と、
前記各開口部に形成され、それぞれが下部電極、容量絶縁膜及び上部電極からなる複数の容量素子とを備えた半導体記憶装置であって、
前記複数の容量素子のうち少なくとも2つの容量素子が形成された前記開口部は、その底面から上端までの高さが互いに異なっており、
前記少なくとも2つの容量素子を含む前記各容量素子の容量は等しいことを特徴とする半導体記憶装置。 - 前記各下部電極同士又は前記各上部電極同士の表面積は、互いに等しいことを特徴とする請求項1に記載の半導体記憶装置。
- 前記容量絶縁膜は強誘電体であり、
前記各容量素子に同一の電圧を印加した場合に前記容量絶縁膜に発現する誘電体残留分極量は、互いに等しいことを特徴とする請求項1又は2に記載の半導体記憶装置。 - 前記第2の層間絶縁膜は、厚さが不均一な領域を有していることを特徴とする請求項1から3のいずれか1項に記載の半導体記憶装置。
- 前記各容量素子は、前記各開口部と、前記第2の層間絶縁膜の上面における前記各開口部の周辺領域である鍔部とにまたがって形成されており、
前記各鍔部の広さは、前記各下部電極同士又は前記各上部電極同士の表面積が互いに等しくなるように設定されていることを特徴とする請求項4に記載の半導体記憶装置。 - 前記第2の層間絶縁膜は、複数の絶縁膜が積層された積層膜であり、
前記各容量素子は、前記各開口部と、前記各開口部の上端が位置する前記各絶縁膜の上面における前記各開口部の周辺領域である鍔部とにまたがって形成されており、
前記各鍔部の広さは、前記各下部電極同士又は前記各上部電極同士の表面積が互いに等しくなるように設定されていることを特徴とする請求項1から3のいずれか1項に記載の半導体記憶装置。 - 前記少なくとも2つの容量素子の前記各鍔部は、前記複数の絶縁膜のうち異なる絶縁膜の上面にそれぞれ設けられていることを特徴とする請求項6に記載の半導体記憶装置。
- 前記少なくとも2つの容量素子は、前記各鍔部が互いに重なり合う部分を有するように隣り合って配置されていることを特徴とする請求項7に記載の半導体記憶装置。
- 前記半導体基板の上に複数の半導体素子が形成されており、
前記複数の容量素子のうち所定の容量素子と前記複数の半導体素子のうち所定の半導体素子とを接続する導電性のプラグ電極が前記第1の層間絶縁膜に形成されていることを特徴とする請求項1から8のいずれか1項に記載の半導体記憶装置。 - 半導体基板の上に形成された第1の層間絶縁膜の上に第2の層間絶縁膜を形成する工程と、
前記第2の層間絶縁膜に、前記第1の層間絶縁膜の上面における所定の領域を露出させる複数の開口部を形成する工程と、
前記各開口部の底面及び側壁と前記第2の層間絶縁膜の上面とに下部導電体膜と誘電体膜と上部誘電体膜とからなる容量膜を形成する工程と、
前記容量膜を所定のマスクを用いてエッチングすることにより、前記各開口部の周辺領域である鍔部を除く領域から前記容量膜を選択的に除去することにより、前記各開口部の底面及び側壁並びに前記各鍔部を覆う各下部電極、各容量絶縁膜及び各上部電極をそれぞれ形成する複数のエッチング工程とを含む第1の容量素子形成工程を備え、
前記下部導電体膜又は前記上部導電体膜に対するエッチング工程は、前記各下部電極同士又は前記各上部電極同士の表面積が前記各開口部の高さに応じて互いに等しくなるように設定されたマスクを用いることを特徴とする半導体記憶装置の製造方法。 - 前記第1の容量素子形成工程よりも後に、
前記第2の層間絶縁膜の上に第3の層間絶縁膜を形成する工程と、
前記第3の層間絶縁膜に、前記第1の層間絶縁膜の上面における所定の領域を露出させる複数の開口部を形成する工程と、
前記各開口部の底面及び側壁と前記第3の層間絶縁膜の上面とに下部導電体膜と誘電体膜と上部誘電体膜とからなる容量膜を形成する工程と、
前記容量膜を所定のマスクを用いてエッチングすることにより、前記各開口部の周辺領域である鍔部を除く領域から前記容量膜を選択的に除去することにより、前記各開口部の底面及び側壁並びに前記各鍔部を覆う各下部電極、各容量絶縁膜及び各上部電極をそれぞれ形成する複数のエッチング工程とを含む第2の容量素子形成工程をさらに備え、
前記第1の容量素子形成工程により形成された各第1の容量素子と前記第2の容量素子形成工程により形成された各第2の容量素子とは、容量が等しいことを特徴とする請求項10に記載の半導体記憶装置の製造方法。 - 前記第1の容量素子と前記第2の容量素子とが隣り合った位置に形成されていることを特徴とする請求項11に記載の半導体記憶装置の製造方法。
- 前記隣り合った位置に形成された第1の容量素子と第2の容量素子とは、前記鍔部が互いに重なり合う部分を有するように形成されていることを特徴とする請求項12に記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
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JP4366265B2 JP4366265B2 (ja) | 2009-11-18 |
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