JP2006032796A - 半導体記憶装置及びその製造方法 - Google Patents

Abstract

【課題】基板の上に設けられた強誘電体又は高誘電体を容量絶縁膜とする凹型の立体構造を有する容量素子においてそれぞれの高さが異なっている場合においても、それぞれの容量素子の容量を等しくすることにより、動作が安定な信頼性が高い半導体記憶装置を実現できるようにする。
【解決手段】第１の開口部２７ａの高さｈ１と第２の開口部２７ｂの高さｈ２との差を考慮して、第１の容量素子２３ａの鍔部３２ａの表面積を、第２の容量素子２３ｂの鍔部３２ｂの表面積と比べて大きくすることにより、第１の下部電極２０ａの表面積と第２の下部電極２０ｂの表面積とが等しくなるように補正する。これにより第１の容量素子２３ａと第２の容量素子２３ｂとの容量を等しくすることができる。
【選択図】 図１

Description

本発明は、強誘電体又は高誘電体を容量絶縁膜とする凹型の立体構造を有する容量素子を備えた半導体記憶装置及びその製造方法に関する。

強誘電体キャパシタは、プレーナ型構造を用いた小容量の素子が量産され始め、最近ではスタック型構造を使用した大容量の素子が開発の中心となってきている。このスタック型の強誘電体キャパシタは、下部電極の直下に下部電極と半導体基板とを電気的に接続するコンタクトプラグを配置する構造を採ることにより、セルサイズを縮小して集積度の向上を図っている。さらに今後、半導体素子の微細化が進むに従い、プレーナ型の容量素子ではメモリ動作に必要な電荷量を確保することが困難になり、立体型の容量素子を備えた立体スタック型の構造が必要となる。

このような立体スタック型の構造を実現するには、表面積を大きくするために段差が設けられた下部電極の上に強誘電体膜及び上部電極を形成する必要があり、従来から、特許文献１に示されるような、開口部（ホール）内に強誘電体膜や電極を形成するコンケイブ型構造の容量素子が化学気相蒸着法（ＣＶＤ：Chemical Vapor Deposition）法を用いて形成されている。

以下に、従来の強誘電体メモリの強誘電体キャパシタ構造について、図面を参照しながら説明する。図８は従来例に係る強誘電体メモリの要部断面を示している。シリコンからなる半導体基板１００上に酸化物（ＳｉＯ₂）１０５と反射防止膜である窒化物（ＳｉＯＮ）１１０とからなる第１の層間絶縁膜１１５が堆積されており、第１の層間絶縁膜１１５を貫通して半導体基板１００に形成された半導体素子の活性領域（図示せず）を露出させるストレージコンタクト孔が形成されている。

ストレージコンタクト孔の下部には、ＣＶＤ法によりポリシリコン膜１２０が堆積されており、その上部のプラグ凹みには酸素雰囲気下での高温の熱処理において酸素がストレージ電極を介して拡散することにより、ポリシリコンプラグとストレージ電極との界面においてポリシリコン酸化が誘発されることを防止するためにバリアメタル１３０が配されている。また、ポリシリコン膜１２０とバリアメタル１３０との間には接触抵抗を低減するためにシリサイド層１２５が形成されている。

第１の層間絶縁膜１１５の上には、ＳｉＯＮからなるエッチング阻止層１３５、ＳｉＯ₂からなる酸化膜１４０及びＳｉＯＮからなる反射防止膜１４５を堆積し第２の層間絶縁膜１５０が形成されている。なお、第２の層間絶縁膜１５０はＣＭＰ（Chemical Mechanical Polishing）法により研磨され平坦化されている。また、第２の層間絶縁膜１５０の所望の位置には凹状キャパシタのストレージノード孔１５５がドライエッチング法により形成されている。

凹状キャパシタのストレージノード孔１５５には、ＣＶＤ法により形成された厚さ５〜５０ｎｍの下部電極１６０と、ＡＬＤ（atomic layer deposition）法により形成された強誘電体であるＢＳＴ（Barium Strontium Titanate）薄膜１６５及びＣＶＤ法により形成されたＢＳＴ薄膜１７０と、ＣＶＤ法又はスパッタ法により導電性材料からなる上部電極１７５が形成されている。

以上のように、コンケイブ型の立体スタック構造の容量素子が形成されており、微細で集積度の高い強誘電体キャパシタを実現している。
特開２００３−７８５９号公報 （第８頁、第５図）

しかしながら、前記の強誘電体キャパシタを製造する場合には、第２の層間絶縁膜１５０をＣＭＰ法により研磨しており、ウェハ全面において第２の層間絶縁膜１５０の厚さを一様にすることはＣＭＰの面内均一性の観点から非常に困難である。第２の層間絶縁膜１５０の厚さにばらつきが生じた場合には、以下のような理由により半導体装置の動作が不安定になるという問題がある。

図９は従来例に係る半導体記憶装置における問題点を説明するために、従来例の半導体装置を製造する各工程における断面構成を示している。なお、説明を容易にするために、図８の一部の構成要素を省略している。

ＣＭＰ法により研磨された第２の層間絶縁膜１５０の厚さは均一ではなく、図９（ａ）に示すようになだらかに変化したり、図示していないが一部に段差を生じたりする。その結果、図９（ｂ）に示すように、第２の層間絶縁膜１５０の膜厚が厚い領域に形成された凹状キャパシタのストレージノード孔１５５ｂと、膜厚の薄い領域に形成されたストレージノード孔１５５ａとでは、その高さが異なることになる。

ストレージノード孔に形成される強誘電体キャパシタは、すべてのキャパシタにおいて同一の容量であることが好ましい。しかし、図９（ｂ）に示すストレージノード孔１５５ａ及びストレージノード孔１５５ｂに対して、同一のパターンを用いて強誘電体キャパシタを形成した場合には、図９（ｃ）に示すように、高さの高いストレージノード孔に形成された強誘電体キャパシタ２００ｂと、高さの低いストレージノード孔に形成された強誘電体キャパシタ２００ａとでは、その容量が異なることになる。これは、上部電極１７５ａと上部電極１７５ｂとの表面積又は下部電極１６０ａと下部電極１６０ｂとの表面積が、それぞれのストレージノード孔の高さに依存して異なり、容量絶縁膜１７０ａと容量絶縁膜１７０ｂとにそれぞれ生じる分極の大きさが異なることによる。

以上のように、従来の半導体記憶装置には層間絶縁膜の膜厚がばらつくことにより強誘電体キャパシタの蓄積容量にばらつきが生じ、その結果、半導体記憶装置の動作が不安定になり、半導体記憶装置の信頼性が低下するという問題がある。

本発明は、前記従来の問題を解決し、基板の上に設けられた強誘電体又は高誘電体を容量絶縁膜とする凹型の立体構造を有する容量素子において、各容量素子の高さが異なっている場合においても、各容量素子の容量が等しく、動作が安定な信頼性が高い半導体記憶装置を実現できるようにすることを目的とする。

上記目的を達成するため、本発明の半導体記憶装置は、層間絶縁膜の上と層間絶縁膜に設けられた開口部とにまたがるように形成された複数の容量素子を備え、各容量素子の層間絶縁膜の上に形成された部分の面積を、各容量素子の容量が等しくなるように設定する構成とする。

具体的に本発明に係る半導体記憶装置は、半導体基板の上に形成された第１の層間絶縁膜と、第１の層間絶縁膜の上に形成された第２の層間絶縁膜と、第２の層間絶縁膜に形成され且つ第１の層間絶縁膜を露出させる複数の開口部と、各開口部に形成され、それぞれが下部電極、容量絶縁膜及び上部電極からなる複数の容量素子とを備えた半導体記憶装置対象とし、複数の容量素子のうち少なくとも２つの容量素子が形成された開口部は、その底面から上端までの高さが互いに異なっており、少なくとも２つの容量素子を含む各容量素子の容量は、等しいことを特徴とする。

本発明の半導体記憶装置によれば、半導体基板の上に形成された第２の層間絶縁膜に設けられた開口部に立体型の容量素子が設けられており、開口部の底面から上端までの高さが互いに異なる開口部に各容量素子が形成されている場合においても、各容量素子の容量が等しいため、動作が安定な信頼性が高い半導体記憶装置を実現することができる。

本発明の半導体記憶装置において、各下部電極同士又は各上部電極同士の表面積は互いに等しいことが好ましい。このような構成とすることにより、開口部の底面から上端までの高さが互いに異なる開口部に各容量素子が形成されている場合においても、各容量素子の容量を決定する下部電極又は上部電極の表面積が互いに等しいため、各容量素子の容量を確実に等しくすることができる。

本発明の半導体記憶装置において、容量絶縁膜は強誘電体であり、各容量素子に同一の電圧を印加した場合に容量絶縁膜に発現する誘電体残留分極量は互いに等しいことが好ましい。このような構成とすることにより、同一の電圧を印加した場合に強誘電体である容量絶縁膜に発現する誘電体残留分極量が互いに等しいため、各容量素子の容量を確実に等しくすることができる。

本発明の半導体記憶装置において、第２の層間絶縁膜は、厚さが不均一な領域を有していてもよい。このような場合においても、各容量素子の容量を確実に等しくすることができる。

本発明の半導体記憶装置において、各容量素子は、各開口部と、第２の層間絶縁膜の上面における各開口部の周辺領域である鍔部とにまたがって形成されており、各鍔部の広さは、各下部電極同士又は各上部電極同士の表面積が互いに等しくなるように設定されていることが好ましい。このようにすることにより容量素子の容量を確実に等しくすることができる。

本発明の半導体記憶装置において、第２の層間絶縁膜は、複数層の絶縁膜が積層された積層膜であり、各容量素子は、各開口部と、各開口部の上端が位置する各絶縁膜の上面における各開口部の周辺領域である鍔部とにまたがって形成されており、各鍔部の広さは、各下部電極同士又は各上部電極同士の表面積が互いに等しくなるように設定されていることが好ましい。

このような構成とすることにより、各容量素子が異なる絶縁膜に形成されている場合においても、各容量素子の容量を等しくすることができる。

本発明の半導体装置において、少なくとも２つの容量素子の各鍔部は、複数の絶縁膜のうち異なる絶縁膜の上面にそれぞれ設けられていることが好ましい。このような構成とすることにより各容量素子に接続される配線を立体化することが可能となるので、半導体記憶装置の集積度を高くすることができる。

本発明の半導体装置において、少なくとも２つの容量素子は、各鍔部が互いに重なり合う部分を有するように隣り合って配置されていることが好ましい。このような構成とすることにより、容量素子を設ける間隔を狭くすることができるため、集積度をより高くすることが可能となる。

本発明の半導体記憶装置は、基板の上に複数の半導体素子が形成されており、複数の容量素子のうち所定の容量素子と複数の半導体素子のうち所定の半導体素子とを接続する導電性のプラグ電極が第１の層間絶縁膜に埋め込まれていることが好ましい。このような構成とすることにより、容量素子を確実に半導体素子に接続することができる。

本発明に係る半導体装置の製造方法は、半導体基板の上に形成された第１の層間絶縁膜の上に第２の層間絶縁膜を形成する工程と、第２の層間絶縁膜に、第１の層間絶縁膜の上面における所定の領域を露出させる複数の開口部を形成する工程と、各開口部の底面及び側壁と第２の層間絶縁膜の上面とに下部導電体膜と誘電体膜と上部誘電体膜とからなる容量膜を形成する工程と、容量膜を所定のマスクを用いてエッチングすることにより、各開口部の周辺領域である鍔部を除く領域から容量膜を選択的に除去することにより、各開口部の底面及び側壁並びに各鍔部を覆う各下部電極、各容量絶縁膜及び各上部電極をそれぞれ形成する複数のエッチング工程とを含む第１の容量素子形成工程を備え、下部導電体膜又は上部導電体膜に対するエッチング工程は、各下部電極同士又は各上部電極同士の表面積が各開口部の高さに応じて互いに等しくなるように設定されたマスクを用いることを特徴とする。

本発明の半導体記憶装置の製造方法によれば、各下部電極同士又は各上部電極同士の表面積が互いに等しくなるように設定されたマスクを用いてエッチングを行い、各下部電極又は各上部電極を形成するため、各容量素子を形成する開口部の高さが互いに異なっている場合においても、各容量素子の容量を等しくすることができるので、動作が安定な信頼性が高い半導体記憶装置を容易に製造することができる。

本発明の半導体記憶装置の製造方法は、第１の容量素子形成工程よりも後に、第２の層間絶縁膜の上に第３の層間絶縁膜を形成する工程と、第３の層間絶縁膜に、第１の層間絶縁膜の上面における所定の領域を露出させる複数の開口部を形成する工程と、各開口部の底面及び側壁と第３の層間絶縁膜の上面とに下部導電体膜と誘電体膜と上部誘電体膜とからなる容量膜を形成する工程と、容量膜を所定のマスクを用いてエッチングすることにより、各開口部の周辺領域である鍔部を除く領域から容量膜を選択的に除去することにより、各開口部の底面及び側壁並びに各鍔部を覆う各下部電極、各容量絶縁膜及び各上部電極をそれぞれ形成する複数のエッチング工程とを含む第２の容量素子形成工程をさらに備え、第１の容量素子形成工程により形成された各第１の容量素子と第２の容量素子形成工程により形成された各第２の容量素子とは、容量が等しいことが好ましい。このような構成とすることにより、各容量素子が立体的に配置された、各容量素子に接続される配線の自由度が高い半導体記憶装置における各容量素子の容量を等しくすることができる。

この場合において、第１の容量素子と第２の容量素子とが隣り合った位置に形成されていることが好ましい。また、隣り合った位置に形成された第１の容量素子と第２の容量素子とは、鍔部が互いに重なり合う部分を有するように形成されていることが好ましい。このようにすることにより、各容量素子の容量を等しくすると共に、より集積度の高い半導体記憶装置を容易に製造することが可能となる。

本発明に係る半導体記憶装置及びその製造方法によれば、基板の上に設けられた強誘電体又は高誘電体を容量絶縁膜とする凹型の立体構造を有する容量素子において、各容量素子の高さが異なっている場合においても、各容量素子の容量を等しくすることができるため、動作が安定な信頼性が高い半導体記憶装置を実現することが可能となる。

（第１の実施形態）
図１は本発明の第１の実施形態に係る半導体記憶装置を示しており、図１（ａ）は、平面構成を示しており、図１（ｂ）は図１（ａ）におけるＩｂ−Ｉｂ線に沿った断面構成を示している。

図１（ａ）及び（ｂ）に示すように、シリコンからなる半導体基板１１の上に、膜厚が３００ｎｍ〜８００ｎｍの酸化シリコン（ＳｉＯ₂）又は窒化シリコン（ＳｉＮ）からなる第１の層間絶縁膜１７と、厚さが１μｍのＳｉＯ₂からなる第２の層間絶縁膜１９とが堆積されている。

第２の層間絶縁膜１９には、第２の層間絶縁膜１９を貫通し第１の層間絶縁膜１７を露出させる直径が０．６μｍの第１の開口部２７ａが設けられており、第１の開口部２７ａの底面及び側壁と第２の層間絶縁膜１９の上面における第１の開口部２７ａの周辺領域である第１の鍔部３２ａとにまたがって第１の下部電極２０ａ、第１の容量絶縁膜２１ａ及び第１の上部電極２２ａが順次堆積されることにより、第１の容量素子２３ａが形成されている。

第１の下部電極２０ａは下層からイリジウム（Ｉｒ）、酸化イリジウム（ＩｒＯ₂）及び白金（Ｐｔ）が順次積層された積層膜であり、各層の厚さは１０ｎｍ〜５０ｎｍである。第１の容量絶縁膜２１ａは、強誘電体であるＳｒＢｉ₂（Ｔａ_xＮｂ_1-x）₂Ｏ₉（０≦ｘ≦１）からなり、厚さは１２．５ｎｍ〜１００ｎｍである。また、第１の上部電極２２ａはＰｔからなり厚さは１０ｎｍ〜５０ｎｍである。なお、図示していないが第１の上部電極２２ａには配線が接続されている。

一方、半導体基板１１の上には、不純物が拡散された活性領域１５ａ、ゲート絶縁膜１３ａ及びゲート電極１４ａからなる第１の半導体素子１６ａが形成され、第１の半導体素子１６ａの活性層１５ａと第１の容量素子２３ａの第１の下部電極２０ａとはプラグ電極１８ａにより電気的に接続されている。なお、プラグ電極１８ａはタングステン（Ｗ）又はｎ型不純物がドープされた低抵抗ポリシリコンにより形成されている。

また、第１の半導体素子１６ａ及び第１の容量素子２３ａに隣接して、それぞれ第２の半導体素子１６ｂ及び第２の容量素子２３ｂが形成されており、第１の半導体素子１６ａと第２の半導体素子１６ｂ及び第１の容量素子２３ａと第２の容量素子２３ｂとは同一の構造を有している。さらに、半導体基板１１における第１の半導体素子１６ａと第２の半導体素子１６ｂとの間の領域にはＳｉＯ₂からなる素子分離領域１２が設けられており、第１の半導体素子１６ａと第２の半導体素子１６ｂとは絶縁分離されている。なお、図示していないが第２の上部電極２２ｂには配線が接続されている。

本実施形態において、第２の層間絶縁膜１９の膜厚は均一ではなくなだらかに変化している。このため、第１の容量素子２３ａが設けられている第１の開口部２７ａの高さｈ１と第２の容量素子２３ｂが設けられている第２の開口部２７ｂの高さｈ２とは同一ではなく、本実施形態においてはｈ２がｈ１と比べて高くなっている。ここで、第１の開口部２７ａの高さｈ１は第１の開口部２７ａの中心部におけるプラグコンタクト１８ａの上面からの高さであり、第２の開口部２７ｂの高さｈ２は第２の開口部２７ｂの中心部におけるプラグコンタクト１８ｂの上面からの高さである。

本実施形態においては、第１の下部電極２０ａのうち第１の開口部２７ａの側壁に形成されている部分の表面積は、第２の下部電極２０ｂのうち第２の開口部２７ｂの側壁に形成されている部分の表面積と比べて小さくなっている。このため、第１の鍔部３２ａにおける第１の下部電極２０ａの表面積を、第２の鍔部３２ｂにおける第２の下部電極２０ｂの表面積よりも大きくすることにより、第１の下部電極２０ａの表面積が第２の下部電極２０ｂの表面積と等しくなるように補正している。これにより第１の容量素子２３ａと第２の容量素子２３ｂとの容量を等しくすることができる。

なお、第１の開口部２７ａの高さｈ１及び第２の開口部２７ｂの高さｈ２は、第１の層間絶縁膜１７の上に形成された第２の層間絶縁膜１９の膜厚分布をエリプソメトリ法又は段差測定法等によりあらかじめ調べておくことにより求めることができる。

以下に、本実施形態の半導体記憶装置の製造方法について図２を参照しながら説明する。図２（ａ）から図２（ｄ）は本実施形態の半導体記憶装置の製造工程を工程順に示している。

図２（ａ）に示すようにまず、シリコンからなる半導体基板１１の上にシリコン酸化膜からなる素子分離領域１２を形成する。次に、第１の半導体素子１６ａ及び第２の半導体素子１６ｂを既知の方法により半導体基板１１の上に形成する。

次に、第１の半導体素子１６ａ及び第２の半導体素子１６ｂが形成された半導体基板１１の上に、ＳｉＯ₂又はＳｉＮをＣＶＤ法により堆積した後、ＣＭＰ法により平坦化し厚さを３００ｎｍ〜８００ｎｍとして第１の層間絶縁膜１７を形成する。

次に、第１の層間絶縁膜１７をドライエッチングすることにより第１の半導体素子１６ａの活性層１５ａ及び第２の半導体素子１６ｂの活性層１５ｂを露出させるコンタクトホールを形成する。続いて、コンタクトホールを含む層間絶縁膜１７の上にタングステン又はｎ型不純物がドープされた低抵抗ポリシリコン膜を形成した後、ＣＭＰ法により不要部分のタングステン又は低抵抗ポリシリコン膜を除去してプラグ電極１８ａ及びプラグ電極１８ｂを形成する。

プラグ電極１８ａ及びプラグ電極１８ｂを形成した後、ＳｉＯ₂をＣＶＤ法により堆積し、さらにＣＭＰ法を用いて研磨し平坦化することにより第２の層間絶縁膜１９を形成する。この場合において、容量素子の容量を確保するために第２の層間絶縁膜１９の膜厚は１μｍ以上とすることが好ましい。

次に、図２（ｂ）に示すように第２の層間絶縁膜１９をドライエッチングして、第２の層間絶縁膜１９を貫通し且つプラグ電極１８ａ及びプラグ電極１８ｂを露出させる第１の開口部２７ａ及び第２の開口部２７ｂを形成する。

次に、図２（ｃ）に示すように第１の開口部２７ａ及び第２の開口部２７ｂそれぞれの底面及び側壁並びに第２の層間絶縁膜１９の上面全体にスパッタリング法又はＣＶＤ法により、厚さがそれぞれ１０ｎｍ〜５０ｎｍのＩｒ、ＩｒＯ₂及びＰｔを下層から順次成膜して下部導電体膜２４を形成する。

続いて、下部導電体膜２４の上に有機金属化学堆積法（ＭＯＣＶＤ）法により膜厚が１２．５ｎｍ〜１００ｎｍの強誘電体であるＳｒＢｉ₂（Ｔａ_xＮｂ_1-x）₂Ｏ₉（０≦ｘ≦１）からなる誘電体膜２５を堆積する。次に、誘電体膜２５の上面を被覆するように厚さが１０ｎｍ〜５０ｎｍのＰｔからなる上部導電体膜２６をスパッタリング法又はＣＶＤ法により成膜する。

上部導電体膜２６を堆積した後、酸素を含む雰囲気下で６００℃〜８００℃の範囲の熱処理を行い、誘電体膜２５を結晶化する。熱処理は炉又はラピッドサーマルアニール（ＲＴＡ）装置を用いて行えばよい。熱処理の際には、下部導電体膜２４のＩｒＯ₂及びＩｒ層が酸素バリア膜として機能するため、プラグ電極１８ａ及びプラグ電極１８ｂへ酸素が到達することにより生じるコンタクト抵抗の上昇を防止できる。

次に、適当なマスク（図示せず）を形成した後、塩素又はフッ素ガスを含むガスを用いてドライエッチングを行うことにより、第２の層間絶縁膜１９の上面に形成された下部導電体膜２４、誘電体膜２５及び上部導電体膜２６を第１の鍔部３２ａ及び第２の鍔部３２ｂとなる領域を除いて選択的に除去し、第１の容量素子２３ａ及び第２の容量素子２３ｂを形成する。エッチングの際には、第１の開口部２７ａの高さｈ１と第２の開口部２７ｂの高さｈ２との差を考慮して、第１の容量素子２３ａにおける第１の下部電極２０ａの表面積と第２の容量素子２３ｂにおける第２の下部電極２０ｂの表面積とが同一となるように第１の鍔部３２ａと第２の鍔部３２ｂとの面積を設定したマスクを使用する。

なお、第１の開口部２７ａの高さｈ１及び第２の開口部２７ｂの高さｈ２は、第１の層間絶縁膜１７の上に形成された第２の層間絶縁膜１９の膜厚分布をエリプソメトリ法又は段差測定法等によりあらかじめ調べておくことにより求める。また、第２の層間絶縁膜１９を形成する前に第１の層間絶縁膜１７の膜厚を調べておき、第２の層間絶縁膜１９の膜厚分布と第１の層間絶縁膜１７の膜厚分布とを比較することにより、第１の層間絶縁膜１７の膜厚が均一でない場合にも正確にｈ１及びｈ２を求めることが可能となる。

本実施形態において熱処理を下部導電体膜２４、誘電体膜２５及び上部導電体膜２６をエッチングする前に行ったが、エッチング後に行ってもよい。

また、下部導電体膜２４、誘電体膜２５及び上部導電体膜２６のエッチングを同一のマスクにより行ったが、別のマスクを用いてエッチングしてもよい。

なお、図示していないが第１の上部電極２２ａ及び第２の上部電極２２ｂのそれぞれには配線が接続されている。

以上説明したように本実施形態の半導体記憶装置によれば、層間絶縁膜の膜厚が均一でなく、層間絶縁膜に形成される各容量素子の高さが異なる場合においても、各容量素子の容量を等しくすることが可能である。特に強誘電体を容量絶縁膜として用いた場合には、同一電圧を印加した際の強誘電体残留分極量が同一になり、各容量素子の容量を等しくすることができる。その結果、容量特性が均一な複数の容量素子からなり、安定に動作する信頼性が高い半導体記憶装置を実現することができる。

なお、本実施形態においては容量素子が２個の場合の例を示したが、３個以上の容量素子が設けられている場合にも同様の効果が得られる。

また、本実施形態においては各容量素子の下部電極の表面積同士が同一となるようにしたが、上部電極の表面積同士が同一となるようにしてもよく、上部電極の表面積同士及び下部電極の表面積同士が共に同一となるようにしてもよい。

本実施形態において第２の層間絶縁膜１９の膜厚を１μｍとしたが、容量素子の容量を大きくするためにはできるだけ厚くすることが好ましく、１μｍ以上あればよい。また、本実施形態においては第１の開口部２７ａ及び第２の開口部２７ｂの形状を１辺の長さが０．６μｍの正方形としたが、円形であってもよく、直径は０．２μｍから１μｍの範囲であればよい。

（第１の実施形態の一変形例）
以下に本発明の第１の実施形態の一変形例に係る半導体記憶装置を、図３（ａ）及び図３（ｂ）を参照しながら説明する。なお、図３（ａ）及び図３（ｂ）において図１（ａ）及び図１（ｂ）に示した構成要素と同一の構成要素には同一の符号を付すことにより説明を省略する。

図３は本変形例の半導体記憶装置を示しており、図３（ａ）は平面構成を示しており、図３（ｂ）は図３（ａ）におけるIIIｂ−IIIｂ線に沿った断面構成を示している。

図３（ａ）及び図３（ｂ）に示すように、第１の容量素子２３ａと第２の容量素子２３ｂの間の領域において、第２の層間絶縁膜１９の膜厚は大きく変化している。このため、第２の開口部２７ｂの高さｈ２は、第１の開口部２７ａの高さｈ１と比べ高くなっている。このような、第２の層間絶縁膜１９の膜厚の急激な変化は、第２の層間絶縁膜１９をＣＭＰ法で研磨する際に局所的な段差として生じやすい。

本変形例においても第１の開口部２７ａの高さｈ１と第２の開口部２７ｂの高さｈ２との差を考慮して、第１の鍔部３２ａの面積を第２の鍔部３２ｂの面積と比べて大きくすることにより、第１の容量素子２３ａにおける第１の下部電極２０ａの表面積と第２の容量素子２３ｂにおける第２の下部電極２０ｂの表面積とを等しくしている。これにより、第１の容量素子２３ａと第２の容量素子２３ｂとの容量を等しくすることができる。

本変形例のように第２の層間絶縁膜の膜厚が急激に変化している場合においても、各容量素子の容量等しくでき、容量特性が均一な複数の容量素子からなり、安定に動作する信頼性が高い半導体記憶装置を実現することができる。

なお、本実施形態においては容量素子が２個の場合の例を示したが、３個以上の容量素子が設けられている場合にも同様の効果が得られる。

また、本実施形態においては各容量素子の下部電極の表面積同士が同一となるようにしたが、上部電極の表面積同士が同一となるようにしてもよく、上部電極の表面積同士及び下部電極の表面積同士が共に同一となるようにしてもよい。

（第２の実施形態）
以下に本発明の第２の実施形態に係る半導体記憶装置を、図４（ａ）及び図４（ｂ）を参照しながら説明する。なお、図４（ａ）及び図４（ｂ）において図１（ａ）及び図１（ｂ）に示した構成要素と同一の構成要素には同一の符号を付すことにより説明を省略する。

図４は本実施形態の半導体記憶装置を示しており、図４（ａ）は、平面構成を示しており、図４（ｂ）は図４（ａ）におけるIVｂ−IVｂ線に沿った断面構成を示している。

図４（ａ）及び図４（ｂ）に示すように、本実施形態においては第２の層間絶縁膜１９を貫通し第１の層間絶縁膜１７を露出させる第１の開口部２７ａが形成されており、第１の開口部２７ａの底面及び側壁並びに第２の層間絶縁膜１９の上面における第１の開口部２７ａの周辺領域である第１の鍔部３２ａには、第１の下部電極２０ａ、第１の容量絶縁膜２１ａ及び第１の上部電極２２ａが順次堆積された容量素子からなる第１の容量素子２３ａが形成されている。

本実施形態において、第１の下部電極２０ａは下層からイリジウム（Ｉｒ）、酸化イリジウム（ＩｒＯ₂）及び白金（Ｐｔ）が順次積層された積層膜であり、各層の厚さは１０ｎｍ〜５０ｎｍである。第１の容量絶縁膜２１ａは、強誘電体であるＳｒＢｉ₂（Ｔａ_xＮｂ_1-x）₂Ｏ₉（０≦ｘ≦１）からなり、厚さは１２．５ｎｍ〜１００ｎｍである。また、第１の上部電極２２ｂはＰｔからなり厚さは１０ｎｍ〜５０ｎｍである。なお、図示していないが第１の上部電極２２ａには配線が接続されている。

第２の層間絶縁膜１９の上には第３の層間絶縁膜３９が堆積されており、第１の容量素子２３ａは第３の層間絶縁膜３９に覆われている。また、第１の容量素子２３ａに隣接する領域には第３の層間絶縁膜３９及び第２の層間絶縁膜１９を貫通して第１の層間絶縁膜１７を露出させる第２の開口部２７ｂが形成されている。

第２の開口部２７ｂの底面及び側壁並びに第３の層間絶縁膜３９の上面における第２の開口部２７ｂの周辺領域である第２の鍔部３２ｂには、第２の下部電極２０ｂ、第２の容量絶縁膜２１ｂ及び第２の上部電極２２ｂが順次堆積された容量素子からなる第２の容量素子２３ｂが形成されている。なお、第２の下部電極２０ｂ、第２の容量絶縁膜２１ｂ及び第２の上部電極２２ｂの材質及び構造はそれぞれ第１の下部電極２０ａ、第１の容量絶縁膜２１ａ及び第１の上部電極２２ａと同一である。なお、図示していないが第２の上部電極２２ｂには配線が接続されている。

また、第１の実施形態と同様に半導体基板１１の上には第１の半導体素子１６ａ、第２の半導体素子１６ｂ及び素子分離領域１２が形成され、第１の層間絶縁膜１７にはプラグ電極１８ａ及びプラグ電極１８ｂが形成されている。

本実施形態において第１の開口部２７ａは第２の層間絶縁膜１９を貫通しており、第２の開口部２７ｂは第２の層間絶縁膜１９と第３の層間絶縁膜３９とを貫通している。このため、第２の開口部２７ｂの高さｈ２は第１の開口部２７ａの高さｈ１と比べて、第３の層間絶縁膜３９の厚さ分だけ高くなっている。

従って、本実施形態において第２の下部電極２０ｂのうち第２の開口部２７ｂの側壁に形成された部分の表面積は、第１の下部電極２０ａのうち第１の開口部２７ａの側壁に形成された部分の表面積と比べて大きい。このため、第１の鍔部３２ａの表面積を第２の鍔部３２ｂの表面積よりも大きくすることにより、第１の下部電極２０ａの表面積と第２の下部電極２０ｂの表面積とを等しくしている。これにより第１の容量素子２３ａと第２の容量素子２３ｂとの容量を等しくすることができる。

また、図示していないが第１の上部電極２２ａに接続される配線を第２の層間絶縁膜１９の上に形成し、第２の上部電極２２ｂに接続される配線を第３の層間絶縁膜３９の上に形成することにより、それぞれの容量素子に接続される配線を立体的に配置することが可能となり、配線を配置する自由度が高くすることができるので容量素子を高集積化することが可能となる。

以下に、本実施形態の半導体記憶装置の製造方法について図５及び図６を参照しながら説明する。図５（ａ）から図５（ｄ）及び図６（ａ）から図６（ｃ）は本実施形態の半導体記憶装置の製造工程を工程順に示している。なお、図５（ａ）に示す第２の層間絶縁膜１９を形成するまでの工程は第１の実施形態と同じであるため説明を省略する。

本実施形態においては、図５（ｂ）に示すように第２の層間絶縁膜を適当なマスクを用いてドライエッチングすることにより、第２の層間絶縁膜を貫通しプラグ電極１８ａを露出させる第１の開口部２７ａを形成する。

続いて図５（ｃ）に示すように第１の開口部２７ａの底面及び側壁並びに第２の層間絶縁膜１９の上面全体を覆うようにスパッタリング法又はＣＶＤ法により、厚さがそれぞれ１０ｎｍ〜５０ｎｍのＩｒ、ＩｒＯ₂及びＰｔを下層から順次成膜して下部導電体膜２４を形成する。

次に、下部導電体膜２４の上にＭＯＣＶＤ法により膜厚が１２．５ｎｍ〜１００ｎｍのＳｒＢｉ₂（Ｔａ_xＮｂ_1-x）₂Ｏ₉（０≦ｘ≦１）からなる誘電体膜２５を堆積する。次に、誘電体膜２５の上面を被覆するように厚さが１０ｎｍ〜５０ｎｍのＰｔからなる上部導電体膜２６をスパッタリング法又はＣＶＤ法により成膜する。

上部導電体膜２６を堆積した後、酸素を含む雰囲気下で６００℃〜８００℃の範囲の熱処理を行い、誘電体膜２５を結晶化する。熱処理は炉又はラピッドサーマルアニール（ＲＴＡ）装置を用いて行えばよい。熱処理の際には、下部導電体膜２４のＩｒＯ₂及びＩｒ層は、酸素がプラグ電極１８ａへ到達することによりコンタクト抵抗が上昇する減少を防止するための酸素バリア膜として機能する。

次に、適当なマスク（図示せず）を形成した後、塩素又はフッ素ガスを含むガスを用いてドライエッチングを行うことにより、第２の層間絶縁膜１９の上面に形成された下部導電体膜２４、誘電体膜２５及び上部導電体膜２６を第１の鍔部３２ａとなる領域を除いて選択的に除去することにより、図５（ｄ）に示すように第１の容量素子２３ａを形成する。

第１の容量素子２３ａを形成した後、図６（ａ）に示すように、第２の層間絶縁膜１９の上に厚さが０．６μｍのＳｉＯ₂からなる第３の層間絶縁膜３９を堆積する。さらに、第３の層間絶縁膜３９を適当なマスクを用いてドライエッチングすることにより、第３の層間絶縁膜３９及び第２の層間絶縁膜１９を貫通してプラグ電極１８ｂを露出させる第２の開口部２７ｂを形成する。

次に、図６（ｂ）に示すように第２の開口部２７ｂの底面及び側壁並びに第３の層間絶縁膜３９の上面全体を覆うようにスパッタリング法又はＣＶＤ法により、厚さがそれぞれ１０ｎｍ〜５０ｎｍのＩｒ、ＩｒＯ₂及びＰｔを下層から順次成膜して下部導電体膜４４を形成する。

次に、下部導電体膜４４の上にＭＯＣＶＤ法により膜厚が１２．５ｎｍ〜１００ｎｍのＳｒＢｉ₂（Ｔａ_xＮｂ_1-x）₂Ｏ₉（０≦ｘ≦１）からなる誘電体膜４５を堆積する。次に、誘電体膜４５の上面を被覆するように厚さが１０ｎｍ〜５０ｎｍのＰｔからなる上部導電体膜４６をスパッタリング法又はＣＶＤ法により成膜する。

上部導電体膜４６を堆積した後、酸素を含む雰囲気下で６００℃〜８００℃の範囲の熱処理を行い、誘電体膜４５を結晶化する。熱処理は炉又はラピッドサーマルアニール（ＲＴＡ）装置を用いて行えばよい。熱処理の際には、下部導電体膜４４のＩｒＯ₂及びＩｒ層は、酸素がプラグ電極１８ｂへ到達することによりコンタクト抵抗が上昇する減少を防止するための酸素バリア膜として機能する。

次に、適当なマスク（図示せず）を形成した後、塩素又はフッ素ガスを含むガスを用いてドライエッチングを行うことにより、第３の層間絶縁膜３９の上面に形成された下部導電体膜４４、誘電体膜４５及び上部導電体膜４６を第２の鍔部３２ｂとなる領域を除いて選択的に除去することにより、図６（ｃ）に示すように第２の容量素子２３ｂを形成する。

この場合において、第１の開口部２７ａの高さｈ１と第２の開口部２７ｂの高さｈ２との差を考慮して、第１の下部電極２０ａの表面積と第２の下部電極２０ｂの表面積とが同一となるように、第３の層間絶縁膜３９の上面に形成された、下部導電体膜４４のエッチングを行う。

また、本実施形態において第１の下部電極２０ａ、第１の容量絶縁膜２１ａ及び第１の上部電極２２ａの端部の形状並びに第２の下部電極２０ｂ、第２の容量絶縁膜２１ｂ及び第２の上部電極２２ｂの端部の形状をそれぞれ同一の形状とし、それぞれ同一のマスクを用いてエッチングを行うことによりマスクを形成する回数を削減している。但し、これに限らず、それぞれ別のマスクを用いてエッチングを行ってもよい。

なお、図示していないが第１の上部電極２２ａ及び第２の上部電極２２ｂのそれぞれには配線が接続されている。

以上説明したように、本実施形態の半導体記憶装置及びその製造方法によれば、鍔部が異なる層間絶縁膜の上に形成されており、立体的な配線を行うことができ且つ容量がそろった容量素子を得ることができる。これにより容量特性が均一で動作が安定であると共に、配線の自由度が高く高集積化することが可能な半導体記憶装置を容易に実現することができる。

なお、本実施形態においては容量素子が２個の場合の例を示したが、３個以上の容量素子が設けられている場合にも同様の効果が得られる。

また、本実施形態においては各容量素子の下部電極の表面積同士が同一となるようにしたが、上部電極の表面積同士が同一となるようにしてもよく、上部電極の表面積同士及び下部電極の表面積同士が共に同一となるようにしてもよい。

本実施形態において第２の層間絶縁膜１９の膜厚を０．５μｍとしたが、０．２μｍ〜１μｍの範囲であればよい。また、第３の層間絶縁膜３９の膜厚を０．６μｍとしたが、０．５μｍから１μｍの範囲であればよい。さらに、本実施形態においては第１の開口部２７ａ及び第２の開口部２７ｂの形状を１辺の長さが０．６μｍの正方形としたが、円形であってもよく、直径は０．２μｍから１μｍの範囲であればよい。

（第２の実施形態の一変形例）
以下に本発明の第２の実施形態の一変形例に係る半導体記憶装置を、図７（ａ）及び図７（ｂ）を参照しながら説明する。なお、図７（ａ）及び図７（ｂ）において図１（ａ）及び図１（ｂ）に示した構成要素と同一の構成要素には同一の符号を付すことにより説明を省略する。

図７（ａ）は本変形例の半導体記憶装置の平面構成を示しており、図７（ｂ）は図７（ａ）のVIIｂ−VIIｂ線に沿った断面構成を示している。図７（ａ）及び図７（ｂ）に示すように、第３の層間絶縁膜３９の上面に形成された第２の容量素子２３ｂの第２の鍔部３２ｂは、第２の層間絶縁膜１９の上面に形成された第１の容量素子２３ａの第１の鍔部３２ａの上に形成されており、２つの容量素子の各鍔部は互いに重なり合う部分を有している。

複数の容量素子の各鍔部が１つの層間絶縁膜の上面に設けられている場合には、１つの容量素子の鍔部が設けられている領域には他の容量素子を設けることができない。すなわち、半導体記憶装置に集積することが可能な容量素子の最大数は、半導体記憶装置において容量素子の配置が可能な領域の面積を各容量素子の鍔部の面積で割った値となる。

一方、本実施形態によれば、第２の実施形態の効果に加えて、隣接して形成された容量素子の鍔部が相互に重なり合う部を有することができるので、各容量素子の鍔部の面積を大きくした場合にも、隣り合う容量素子間の距離を小さくすることができる。従って、容量特性が均一で集積度の高い容量素子からなる動作が安定な信頼性が高い半導体記憶装置を実現することができる。

なお、第１及び第２の実施形態並びに各変形例において、容量絶縁膜をＰｂ（Ｚｒ_xＴｉ_1-x）Ｏ₃、（Ｂｉ_xＬａ_1-x）₄Ｔｉ₃Ｏ₁₂、（Ｂａ_xＳｒ_1-x）ＴｉＯ₃（０≦ｘ≦１）又はＴａ₂Ｏ₅よりなる材料としてもよい。

また、下部電極を白金（Ｐｔ）、イリジウム（Ｉｒ）又はルテニウム（Ｒｕ）の貴金属材料のうちのいずれか１つからなる単層膜又は複数からなる積層膜を含んでいる構成としてもよい。また、導電性酸素バリア層を含む構成としてもよく、導電性酸素バリア層はイリジウム（Ｉｒ）、酸化イリジウム（ＩｒＯ₂）、ルテニウム（Ｒｕ）、酸化ルテニウム（ＲｕＯ₂）、窒化チタンアルミニウム（ＴｉＡｌＮ）、窒化タンタルアルミニウム（ＴａＡｌＮ）、窒化チタンシリコン（ＴｉＳｉＮ）又は窒化タンタルシリコン（ＴａＳｉＮ）のうちのいずれか１つからなる単層膜又は複数からなる積層膜を含んでいる構成としてもよい。

また、上部電極は白金（Ｐｔ）、イリジウム（Ｉｒ）又はルテニウム（Ｒｕ）の貴金属材料のうちのいずれか１つからなる単層膜又は複数からなる積層膜を含んでいる構成としてもよい。

本発明の、半導体記憶装置及びその製造方法は、基板の上に設けられた強誘電体又は高誘電体を容量絶縁膜とする凹型の立体構造を有する容量素子において、各容量素子の高さが異なっている場合においても、各容量素子の容量を等しくすることができるため、動作が安定な信頼性が高い半導体記憶装置を実現することが可能となるので、強誘電体又は高誘電体を容量絶縁膜とする凹型の立体構造を有する容量素子を備えた半導体記憶装置及びその製造方法等として有用である。

（ａ）及び（ｂ）は本発明の第１の実施形態に係る半導体記憶装置の要部を示しており、（ａ）は平面図であり、（ｂ）は（ａ）のＩｂ−Ｉｂ線に沿った断面図である。 （ａ）から（ｄ）は本発明の第２の実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。 （ａ）及び（ｂ）は本発明の第１の実施形態の一変形例に係る半導体記憶装置の要部を示しており、（ａ）は平面図であり、（ｂ）は（ａ）のIIIｂ−IIIｂ線に沿った断面図である。 （ａ）及び（ｂ）は本発明の第２の実施形態に係る半導体記憶装置の要部を示しており、（ａ）は平面図であり、（ｂ）は（ａ）のIVｂ−IVｂ線に沿った断面図である。 （ａ）から（ｃ）は本発明の第２の実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。 （ａ）から（ｄ）は本発明の第２の実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。 （ａ）及び（ｂ）は本発明の第２の実施形態の一変形例に係る半導体記憶装置の要部を示しており、（ａ）は平面図であり、（ｂ）は（ａ）のVIIｂ−VIIｂ線に沿った断面図である。 従来例に係る半導体記憶装置の要部を示す断面図である。 従来例に係る半導体記憶装置の課題を示す断面図である。

符号の説明

１１ 半導体基板
１２ 素子分離領域
１３ａ ゲート絶縁膜
１３ｂ ゲート絶縁膜
１４ａ ゲート電極
１４ｂ ゲート電極
１５ａ 活性領域
１５ｂ 活性領域
１６ａ 第１の半導体素子
１６ｂ 第２の半導体素子
１７ 第１の層間絶縁膜
１８ａ プラグ電極
１８ｂ プラグ電極
１９ 第２の層間絶縁膜
３９ 第３の層間絶縁膜
２０ａ 第１の下部電極
２０ｂ 第２の下部電極
２１ａ 第１の容量絶縁膜
２１ｂ 第２の容量絶縁膜
２２ａ 第１の上部電極
２２ｂ 第２の上部電極
２３ａ 第１の容量素子
２３ｂ 第２の容量素子
２４ 下部導電体膜
２５ 誘電体薄膜
２６ 上部導電体膜
２７ａ 第１の開口部
２７ｂ 第２の開口部
３２ａ 第１の鍔部
３２ｂ 第２の鍔部
４４ 下部導電体膜
４５ 誘電体薄膜
４６ 上部導電体膜

Claims (13)

1. 半導体基板の上に形成された第１の層間絶縁膜と、
   前記第１の層間絶縁膜の上に形成された第２の層間絶縁膜と、
   前記第２の層間絶縁膜に形成され且つ前記第１の層間絶縁膜を露出させる複数の開口部と、
   前記各開口部に形成され、それぞれが下部電極、容量絶縁膜及び上部電極からなる複数の容量素子とを備えた半導体記憶装置であって、
   前記複数の容量素子のうち少なくとも２つの容量素子が形成された前記開口部は、その底面から上端までの高さが互いに異なっており、
   前記少なくとも２つの容量素子を含む前記各容量素子の容量は等しいことを特徴とする半導体記憶装置。
2. 前記各下部電極同士又は前記各上部電極同士の表面積は、互いに等しいことを特徴とする請求項１に記載の半導体記憶装置。
3. 前記容量絶縁膜は強誘電体であり、
   前記各容量素子に同一の電圧を印加した場合に前記容量絶縁膜に発現する誘電体残留分極量は、互いに等しいことを特徴とする請求項１又は２に記載の半導体記憶装置。
4. 前記第２の層間絶縁膜は、厚さが不均一な領域を有していることを特徴とする請求項１から３のいずれか１項に記載の半導体記憶装置。
5. 前記各容量素子は、前記各開口部と、前記第２の層間絶縁膜の上面における前記各開口部の周辺領域である鍔部とにまたがって形成されており、
   前記各鍔部の広さは、前記各下部電極同士又は前記各上部電極同士の表面積が互いに等しくなるように設定されていることを特徴とする請求項４に記載の半導体記憶装置。
6. 前記第２の層間絶縁膜は、複数の絶縁膜が積層された積層膜であり、
   前記各容量素子は、前記各開口部と、前記各開口部の上端が位置する前記各絶縁膜の上面における前記各開口部の周辺領域である鍔部とにまたがって形成されており、
   前記各鍔部の広さは、前記各下部電極同士又は前記各上部電極同士の表面積が互いに等しくなるように設定されていることを特徴とする請求項１から３のいずれか１項に記載の半導体記憶装置。
7. 前記少なくとも２つの容量素子の前記各鍔部は、前記複数の絶縁膜のうち異なる絶縁膜の上面にそれぞれ設けられていることを特徴とする請求項６に記載の半導体記憶装置。
8. 前記少なくとも２つの容量素子は、前記各鍔部が互いに重なり合う部分を有するように隣り合って配置されていることを特徴とする請求項７に記載の半導体記憶装置。
9. 前記半導体基板の上に複数の半導体素子が形成されており、
   前記複数の容量素子のうち所定の容量素子と前記複数の半導体素子のうち所定の半導体素子とを接続する導電性のプラグ電極が前記第１の層間絶縁膜に形成されていることを特徴とする請求項１から８のいずれか１項に記載の半導体記憶装置。
10. 半導体基板の上に形成された第１の層間絶縁膜の上に第２の層間絶縁膜を形成する工程と、
    前記第２の層間絶縁膜に、前記第１の層間絶縁膜の上面における所定の領域を露出させる複数の開口部を形成する工程と、
    前記各開口部の底面及び側壁と前記第２の層間絶縁膜の上面とに下部導電体膜と誘電体膜と上部誘電体膜とからなる容量膜を形成する工程と、
    前記容量膜を所定のマスクを用いてエッチングすることにより、前記各開口部の周辺領域である鍔部を除く領域から前記容量膜を選択的に除去することにより、前記各開口部の底面及び側壁並びに前記各鍔部を覆う各下部電極、各容量絶縁膜及び各上部電極をそれぞれ形成する複数のエッチング工程とを含む第１の容量素子形成工程を備え、
    前記下部導電体膜又は前記上部導電体膜に対するエッチング工程は、前記各下部電極同士又は前記各上部電極同士の表面積が前記各開口部の高さに応じて互いに等しくなるように設定されたマスクを用いることを特徴とする半導体記憶装置の製造方法。
11. 前記第１の容量素子形成工程よりも後に、
    前記第２の層間絶縁膜の上に第３の層間絶縁膜を形成する工程と、
    前記第３の層間絶縁膜に、前記第１の層間絶縁膜の上面における所定の領域を露出させる複数の開口部を形成する工程と、
    前記各開口部の底面及び側壁と前記第３の層間絶縁膜の上面とに下部導電体膜と誘電体膜と上部誘電体膜とからなる容量膜を形成する工程と、
    前記容量膜を所定のマスクを用いてエッチングすることにより、前記各開口部の周辺領域である鍔部を除く領域から前記容量膜を選択的に除去することにより、前記各開口部の底面及び側壁並びに前記各鍔部を覆う各下部電極、各容量絶縁膜及び各上部電極をそれぞれ形成する複数のエッチング工程とを含む第２の容量素子形成工程をさらに備え、
    前記第１の容量素子形成工程により形成された各第１の容量素子と前記第２の容量素子形成工程により形成された各第２の容量素子とは、容量が等しいことを特徴とする請求項１０に記載の半導体記憶装置の製造方法。
12. 前記第１の容量素子と前記第２の容量素子とが隣り合った位置に形成されていることを特徴とする請求項１１に記載の半導体記憶装置の製造方法。
13. 前記隣り合った位置に形成された第１の容量素子と第２の容量素子とは、前記鍔部が互いに重なり合う部分を有するように形成されていることを特徴とする請求項１２に記載の半導体装置の製造方法。

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