JP2006203069A - 半導体記憶装置及びその製造方法 - Google Patents

Abstract

【課題】強誘電体膜を結晶化する際のクラックの発生を抑え、容量素子にリーク電流の増加及び分極特性の劣化が発生することを防止して、高性能の半導体記憶装置を実現できるようにする。
【解決手段】トランジスタが形成された半導体基板の上に、第１の層間絶縁膜１５が形成され、第１の層間絶縁膜１５の上には、トランジスタと電気的に接続され、下から順次形成された下部電極２２と、ＳＢＴＮからなる容量絶縁膜２３と、上部電極２４とによって容量素子が形成されている。下部電極２２は、各下部電極２２の中央部を露出させる複数の開口部が設けられた、第２の層間絶縁膜２５に覆われている。第２の層間絶縁膜２５の上面における開口部及び開口部の周辺領域に跨るように容量絶縁膜２３と上部電極２４とが順次形成されており、容量素子の有効領域は、容量絶縁膜２３が下部電極２２と接する領域と等しくなっている。
【選択図】 図１

Description

本発明は、強誘電体又は高誘電体を容量絶縁膜とする容量素子を有する半導体記憶装置及びその製造方法に関する。

近年、デジタル技術の進化に伴って半導体集積回路装置は、大容量データの高速処理と保存とに対応できることが必須条件となってきた。中でも、中枢となる半導体記憶装置は、微細化による高速化が求められている。半導体記憶装置の代表であるダイナミックランダムアクセスメモリ（ＲＡＭ）を例にとると、従来の珪素酸化物や珪素窒化物に替えて、高誘電体を容量絶縁膜として用いる技術が広く研究開発されている。
一方、不揮発性ＲＡＭに関しては、従来にない高速低電圧動作を実現するため、強誘電体を容量絶縁膜として用いる研究開発が盛んに行われている。これら強誘電体あるいは高誘電体を容量絶縁膜とする容量素子を備えた半導体記憶装置は、まだ開発途上であり、集積化及び信頼性の向上という点で、多くの課題が残されている。しかし、量産化していくためには、歩留まりや信頼性といった課題は、避けて通ることができない。

強誘電体又は高誘電体を容量絶縁膜とする容量素子を形成する工程においては、通常、電極及び容量絶縁膜のパターニングにはドライエッチングを用いている。しかし、電極及び容量絶縁膜をドライエッチングによりパターニングすると、容量素子の外縁部において容量絶縁膜の組成変動及びエッチング残留物の断面への再付着等が生じる。これにより、容量素子が実際に容量として機能する領域である有効領域の縮小やリーク電流の増大が生じるので、容量素子の歩留まりや信頼性を低下させる原因となる。

そこで、電極及び容量絶縁膜をドライエッチングする際に、容量素子の有効領域よりも外側に加工端面が形成されるように、パターニングするする技術が提案されている。

以下に、従来の強誘電体キャパシタを構成する強誘電体膜の側面に発生するダメージ領域を、強誘電体キャパシタの有効領域外に形成する方法について図を参照して説明する（例えば、特許文献１を参照。）。

図８は従来の強誘電体キャパシタを含む半導体記憶装置における要部の断面を示している。図８に示すように半導体基板１０１の素子分離１０２により絶縁された領域に、２つの活性領域１０３及びゲート電極１０４からなる半導体素子が形成されている。半導体基板１０１の上には、半導体素子を覆う層間絶縁膜１０５が形成され、層間絶縁膜１０５の上には、容量素子が形成されている。

層間絶縁膜１０５には、ビット線１０８が埋め込まれており、活性領域１０３の一方とビット線１０８とを電気的に接続するコンタクトプラグ１０７が形成されている。活性領域１０３の他方には、層間絶縁膜１０５を貫通するコンタクトプラグ１０６が形成されており、層間絶縁膜の上面におけるコンタクトプラグ１０６を覆う領域には下部電極バリア膜１０９が形成されている。

下部電極バリア膜１０９の上には、凸部１１０ｗを有する下部電極１１０が形成されている。下部電極１１０の上面における凸部１１０ｗの形成領域を除く領域には、凸部１１０ｗを囲む常誘電体膜１１１が形成されており、凸部１１０ｗの上面と常誘電体膜１１１の上面は同一面である。下部電極１１０の凸部１１０ｗの上面及び常誘電体膜１１１の上面に接するように強誘電体膜１１２が形成され、強誘電体膜１１２の上には上部電極１１３が形成され、容量素子が形成されている。

このような構成の容量素子の有効領域は、下部電極１１０の凸部１１０ｗが形成されている領域であり、強誘電体膜１１２をパターニングする際にダメージが生じる領域を有効領域外とすることができる。従って、強誘電体キャパシタの強誘電体膜の側面に発生するダメージ領域を強誘電体キャパシタの有効領域外に形成することができる。
特開２００４−２３５５７３公報（第２３頁、第４図）

しかしながら、従来の半導体記憶装置では、下部電極の凸部１１０ｗの上面と常誘電体膜１１１の上面とに跨って強誘電体膜１１２が形成されている。

強誘電体膜１１２は所望の特性を得るために、成膜後に６５０℃〜８００℃の温度において熱処理を行い結晶化する必要がある。一方、下部電極１１０を構成する白金（Ｐｔ）及びイリジウム（Ｉｒ）等の貴金属類には、このような熱処理によって収縮及びマイグレーションが生じる。このため、異種材料である下部電極１１０の凸部１１０ｗとこれを囲む常誘電体膜１１１との間には、熱収縮率の差によって隙間が発生する。この隙間の発生により強誘電体膜１１２には大きなストレスが加わるので、強誘電体膜１１２にはクラックが生じる。このクラックは上下の電極間で連続的に発生することが多く、容量素子のリーク電流の増加や分極特性の劣化の原因となるという問題がある。

本発明は、前記従来の問題を解決し、強誘電体膜を結晶化する際のクラックの発生を抑え、容量素子にリーク電流の増加及び分極特性の劣化が発生することを防止して、高性能の半導体記憶装置及びその製造方法を実現できるようにすることを目的とする。

前記の目的を達成するため、本発明は容量素子を、下部電極の上面における外縁部が絶縁膜に覆われ且つ容量絶縁膜が下部電極の上面と絶縁膜の上面とに跨って形成された構成とする。

具体的に本発明に係る半導体記憶装置は、半導体基板の上方に形成された容量素子を備え、容量素子は、下部電極と、下部電極の上面にその周縁部を除く領域を露出させる開口部を有するように形成された第１の絶縁膜と、第１の絶縁膜の上に開口部を埋めるように形成され且つ断面形状が下に凸状である容量絶縁膜と、容量絶縁膜の上面に接して形成された上部電極とを含むことを特徴とする。

本発明の半導体記憶装置によれば、下部電極の上面にその周縁部を除く領域を露出させる開口部を有するように形成された第１の絶縁膜と、第１の絶縁膜の上に開口部を埋めるように形成され且つ断面形状が下に凸状である容量絶縁膜とを備えているため、容量絶縁膜の底面は下部電極の上面とのみ接しており、熱処理の際に下部電極が収縮しても容量絶縁膜の底面全体が収縮するので、容量絶縁膜に加わるストレスを従来の半導体記憶装置と比べ遙かに小さくできる。その結果、容量絶縁膜にクラックが発生することを防止でき、信頼性の高い半導体記憶装置を実現することが可能となる。また、容量絶縁膜の上面が、容量素子の有効領域である容量絶縁膜と下部電極とが接する領域よりも広い領域に形成されているので、容量絶縁膜をパターニングする際に、容量素子の有効範囲にダメージが生じることを防止できる。

本発明の半導体記憶装置において上部電極は、少なくとも容量絶縁膜の上面における下部電極と容量絶縁膜とが接する領域の上側部分を覆うことが好ましい。このような構成とすることにより、容量絶縁膜をパターニングする際に、有効領域にダメージが生じることを確実に防止できる。

本発明の半導体記憶装置において、半導体基板の上に形成された活性層を有する半導体素子をさらに備え、下部電極は、活性層と電気的に接続されていることが好ましい。

本発明の半導体記憶装置において、容量素子は複数形成されており、複数の容量素子に含まれる各絶縁膜は、複数の容量素子のうち隣り合う容量素子に含まれる各下部電極に跨るように一体に形成されていることが好ましい。このような構成とすることにより、下部電極の上面の周縁部を覆う絶縁膜を効率よく形成することが可能となる。

本発明の半導体記憶装置において、第１の絶縁膜は、半導体基板の上に形成された、下部電極の側面及び上面の周縁部を覆う層間絶縁膜であることが好ましい。このような構成とすることにより、下部電極の上面の周縁部を覆う絶縁膜を層間絶縁膜と一体に形成することが可能となる。

本発明の半導体記憶装置において、絶縁膜は、少なくとも酸素に対するバリア性を有するバリア膜であることが好ましく、少なくとも水素に対するバリア性を有するバリア膜であってもよい。このような構成とすることにより、ビアプラグ及び容量絶縁膜が酸化又は還元されることを防止できる。

本発明の半導体記憶装置において、容量絶縁膜の側面と、上部電極の上面及び側面とを覆い且つバリア膜と接するように形成された、水素に対するバリア性を有する上部バリア膜をさらに備え、容量絶縁膜は、上部バリア膜、バリア膜及び下部電極によって囲まれた領域の内側に形成されていることが好ましい。このような構成とすることにより、水素バリア性を有する膜により容量絶縁膜を囲むことができるので、容量絶縁膜が還元されて劣化することを防止できる。

この場合において、容量絶縁膜の側面と、上部電極の上面及び側面とを覆う第２の絶縁膜をさらに備え、上部バリア膜は、第２の絶縁膜の上に形成されていることが好ましい。このような構成とすることにより上部バリア膜に導電性の膜を用いることが可能となる。

本発明の半導体記憶装置において、上部バリア膜は、酸化チタンアルミニウム又は酸化アルミニウムからなることが好ましく、また、バリア膜は、酸化チタンアルミニウム又は酸化アルミニウムからなることが好ましい。

本発明の半導体記憶装置において、容量絶縁膜は、強誘電体又は高誘電体からなることが好ましい。この場合において、強誘電体又は高誘電体は、ＳｒＢｉ₂（Ｔａ_xＮｂ_1-x）₂Ｏ₉（０≦ｘ≦１）、Ｐｂ（Ｚｒ_xＴｉ_1-x）Ｏ₃（０≦ｘ≦１）、（Ｂａ_xＳｒ_1-x）ＴｉＯ₃（０≦ｘ≦１）、（Ｂｉ_xＬａ_1-x）₄Ｔｉ₃Ｏ₁₂（０≦ｘ≦１）及びＴａ₂Ｏ₅のうちのいずれか１つであることが好ましい。

本発明に係る第１の半導体記憶装置の製造方法は、半導体基板の上方に下部電極を形成する工程と、下部電極の上面にその周縁部を除く領域を露出させる開口部を有する第１の絶縁膜を形成する工程と、第１の絶縁膜の上に開口部を埋め且つ断面形状が下に凸状の容量絶縁膜を形成する工程と、容量絶縁膜の上に上部電極を形成する工程とを備えていることを特徴とする。

第１の半導体記憶装置の製造方法によれば、下部電極の上面にその周縁部を除く領域を露出させる開口部を有する第１の絶縁膜を形成する工程と、第１の絶縁膜の上に開口部を埋め且つ断面形状が下に凸状の容量絶縁膜を形成する工程とを備えているため、容量絶縁膜の底面が下部電極のみと接しており、熱処理の際に容量絶縁膜にクラックが生じることのない半導体記憶装置を得ることができる。また、容量絶縁膜の上面を、容量素子の有効領域である容量絶縁膜と下部電極とが接する領域よりも広い領域に形成するので、容量絶縁膜をパターニングする際に、容量素子の有効範囲にダメージが生じることを防止できる。

第１の半導体記憶装置の製造方法は、上部電極を形成する工程において、上部電極を少なくとも容量絶縁膜の上面における下部電極と容量絶縁膜とが接する領域の上側部分を覆うように形成することが好ましい。このような構成とすることにより、パターニングの際に容量素子の有効領域にダメージが生じることを確実に防止することができる。

第１の半導体記憶装置の製造方法は、半導体基板の上に活性層を備えた半導体素子を形成する工程をさらに備え、下部電極は、活性層と電気的に接続されるように形成することが好ましい。

第１の半導体記憶装置の製造方法において、第１の絶縁膜を形成する工程は、半導体基板の上に下部電極の側面及び上面を覆う層間絶縁膜を形成する工程と、層間絶縁膜を選択的にエッチングすることにより開口部を形成する工程とを含むことが好ましい。このような構成とすることにより、下部電極の上面を覆う開口部を有する絶縁膜を層間絶縁膜により形成することができるので、工程を簡略化することが可能である。

第１の半導体記憶装置の製造方法において、第１の絶縁膜は、酸素及び水素の少なくとも一方に対するバリア性を有するバリア膜であり、第１の絶縁膜を形成する工程は、半導体基板の上に下部電極の側面及び上面を覆う層間絶縁膜を形成した後、形成した層間絶縁膜を研磨して下部電極の上面が露出した平坦面を形成する工程と、平坦面の上に第１の絶縁膜形成膜を形成した後、形成した第１の絶縁膜形成膜を選択的にエッチングすることにより開口部を形成する工程とを含むことが好ましい。このような構成とすることにより、下部電極の上面を覆う開口部を有する絶縁膜をバリア膜とすることが可能となる。

第１の半導体記憶装置の製造方法において、下部電極を形成する工程において、複数の下部電極を形成し、第１の絶縁膜を形成する工程において、複数の下部電極のうちの隣り合う下部電極同士に跨るように各第１の絶縁膜を一体に形成することが好ましい。このような構成とすることにより、下部電極の上面を覆う開口部を有する絶縁膜を一体に形成することが可能であり、効率よく半導体記憶装置を製造することが可能となる。

第１の半導体記憶装置の製造方法は、容量絶縁膜を形成する工程及び上部電極を形成する工程において、複数の下部電極及び第１の絶縁膜を覆う容量絶縁膜形成膜と上部電極形成膜とを順次形成した後、容量絶縁膜形成膜及び上部電極形成膜を選択的にエッチングして、各容量絶縁膜及び各上部電極をそれぞれ形成することが好ましい。このような構成とすることにより、容量絶縁膜をパターニングする際に、容量素子の有効領域にダメージが生じることを確実に防止できる。

第１の半導体装置の製造方法において、第１の絶縁膜は、少なくとも酸素に対するバリア性を有するバリア膜であることが好ましく、また、少なくとも水素に対するバリア性を有するバリア膜であってもよい。このような構成とすることにより、ビアプラグ及び容量絶縁膜が酸化又は還元されて劣化することを防止できる。

第１の半導体記憶装置の製造方法において、容量絶縁膜の側面と、上部電極の上面及び側面とを覆い且つバリア膜と接する、水素に対するバリア性を有する上部バリア膜を形成する工程をさらに備えていることが好ましい。このような構成とすることにより、容量絶縁膜が水素バリア性の膜により囲まれ、容量絶縁膜の還元による劣化が生じない半導体記憶装置を確実に得ることができる。

この場合において、上部バリア膜を形成する工程において、容量絶縁膜の側面と、上部電極の上面及び側面とを覆う第２の絶縁膜を形成した後、形成した第２の絶縁膜の上に上部バリア膜を形成することが好ましい。このような構成とすることにより、上部バリア膜に導電性の膜を用いることが可能となる。

第１の半導体記憶装置の製造方法において、上部バリア膜は酸化チタンアルミニウム又は酸化アルミニウムからなることが好ましく、バリア膜は、酸化チタンアルミニウム又は酸化アルミニウムからなることが好ましい。

第１の半導体記憶装置の製造方法において、容量絶縁膜は、強誘電体又は高誘電体からなることが好ましい。この場合において、強誘電体又は高誘電体は、ＳｒＢｉ₂（Ｔａ_xＮｂ_1-x）₂Ｏ₉（０≦ｘ≦１）、Ｐｂ（Ｚｒ_xＴｉ_1-x）Ｏ₃（０≦ｘ≦１）、（Ｂａ_xＳｒ_1-x）ＴｉＯ₃（０≦ｘ≦１）、（Ｂｉ_xＬａ_1-x）₄Ｔｉ₃Ｏ₁₂（０≦ｘ≦１）及びＴａ₂Ｏ₅のうちのいずれか１つであることが好ましい。

本発明に係る第２の半導体記憶装置の製造方法は、半導体基板の上方に下部電極形成膜を形成する工程と、下部電極形成膜の上に接し且つ酸素及び水素の少なくとも一方に対するバリア性を有するバリア膜形成膜を形成した後、形成したバリア膜形成膜を選択的にエッチングして、下部電極形成膜の上面の一部を露出させる複数の開口部を形成する工程と、複数の開口部が形成されたバリア膜形成膜の上に、開口部を埋めるように容量絶縁膜形成膜を形成した後、形成した容量絶縁膜形成膜の上に接する上部電極形成膜を形成する工程と、各開口部の周囲にバリア膜形成膜が残るようにして、上部電極形成膜、容量絶縁膜形成膜、バリア膜形成膜及び下部電極形成膜における各開口部の外周領域をエッチングすることにより、複数の上部電極、容量絶縁膜、バリア膜及び下部電極をそれぞれ形成する工程とを備えていることを特徴とする。

第２の半導体記憶装置の製造方法によれば、各開口部の周囲にバリア膜形成膜が残るようにして、上部電極形成膜、容量絶縁膜形成膜、バリア膜形成膜及び下部電極形成膜における各開口部の外周領域をエッチングする工程を備えているため、上部電極と下部電極とをほぼ同じ大きさにパターニングすることができるため、容量素子を効率よく配置することが可能となる。その結果、熱処理の際に容量絶縁膜にクラックが入ることがない容量素子を備え且つ省スペースの半導体記憶装置を製造することができる。

第２の半導体記憶装置の製造方法において、バリア膜は酸化チタンアルミニウム又は酸化アルミニウムからなることが好ましい。また、容量絶縁膜は、強誘電体又は高誘電体からなることが好ましく、強誘電体又は高誘電体は、ＳｒＢｉ₂（Ｔａ_xＮｂ_1-x）₂Ｏ₉（０≦ｘ≦１）、Ｐｂ（Ｚｒ_xＴｉ_1-x）Ｏ₃（０≦ｘ≦１）、（Ｂａ_xＳｒ_1-x）ＴｉＯ₃（０≦ｘ≦１）、（Ｂｉ_xＬａ_1-x）₄Ｔｉ₃Ｏ₁₂（０≦ｘ≦１）及びＴａ₂Ｏ₅のうちのいずれか１つであることが好ましい。

本発明は、強誘電体膜を結晶化する際にクラックの発生を抑え、容量素子にリーク電流の増加及び分極特性の劣化が発生することを防止して、高性能の半導体記憶装置及びその製造方法を実現できる。

（第１の実施形態）
本発明の第１の実施形態に係る半導体記憶装置について図面を参照して説明する。図１（ａ）から図１（ｃ）は、本実施形態の半導体記憶装置におけるメモリセル部の構造、（ａ）はビット線方向の断面構成を示し、（ｂ）はワード線方向の断面構成を示し、（ｃ）は平面構成を示している。

シリコンからなる半導体基板１１には、ＮＳＧ(Non-doped Silicate Glass)等の酸化膜からなる素子分離領域１２によって互いに分離された複数のトランジスタが形成されており、各トランジスタはそれぞれ活性領域１３とゲート１４とを有している。半導体基板１１の上には、各トランジスタを覆うように第１の層間絶縁膜１５が形成され、それぞれが活性領域１３と電気的に接続されたタングステン（Ｗ）からなる複数のコンタクトプラグ１６が、第１の層間絶縁膜１５を貫通するように形成されている。第１の層間絶縁膜１５の上面に露出した各コンタクトプラグ１６を覆うように、窒化チタン（ＴｉＮ）又は窒化チタンアルミニウム（ＴｉＡｌＮ）等からなる下部電極バリア膜２１がそれぞれ形成されている。各下部電極バリア膜２１の上には、容量素子がそれぞれ形成されており、各容量素子は下から順次形成されたイリジウム（Ｉｒ）を含む積層膜である下部電極２２と、ＳｒＢｉ₂（Ｔａ，Ｎｂ）₂Ｏ₉（ＳＢＴＮ）からなる容量絶縁膜２３と、白金（Ｐｔ）等からなる上部電極２４とによって構成されている。

各下部電極２２は、第２の層間絶縁膜２５に覆われており、第２の層間絶縁膜２５の上部には、各下部電極２２の中央部をそれぞれ露出させる複数の開口部が設けられている。第２の層間絶縁膜２５の上面における各開口部及び開口部の周辺領域に跨るようにそれぞれ容量絶縁膜２３が形成されており、各容量絶縁膜２３は開口部の底面において各下部電極２２の上面とそれぞれ接している。各容量絶縁膜２３の上面を覆うように上部電極２４がそれぞれ形成されており、各容量素子の有効領域は、容量絶縁膜２３が下部電極２２と接する領域と等しくなっている。

ワード線方向においては、隣り合う容量素子の容量絶縁膜２３及び上部電極２４は一体に形成されている。同一のワード線に配置された各容量素子の上部電極は互いに電気的に接続されている。

第２の層間絶縁膜２５の上には、各容量素子を覆うように第３の層間絶縁膜２６が形成されている。

以下に、本実施形態の半導体記憶装置の製造方法について、図面を参照して説明する。図２は本実施形態の半導体記憶装置の製造方法について工程順にビット線方向の断面を示している。

まず、図２（ａ）に示すように半導体基板１１に、ＮＳＧ等の酸化膜からなる素子分離領域１２と、トランジスタを構成する活性領域１３と、トランジスタのゲート１４とを形成する。次に、半導体基板１１の表面全体を覆って、ＢＰＳＧ(BoroPhospho Silicate Glass)等による第１の層間絶縁膜１５を堆積し、活性領域１３を露出させるコンタクトホールを形成した後、コンタクトホール内にタングステン（Ｗ）等の導電性プラグ材料を充填し、ＣＭＰ法によって平坦化してコンタクトプラグ１６を形成する。次に、下部電極バリア膜２１の前駆体であるＴｉＮ又はＴｉＡｌＮ等からなる導電膜を堆積する。続いて、下部電極２２の前駆体としてイリジウム（Ｉｒ）、酸化イリジウム（ＩｒＯ₂）及び白金（Ｐｔ）が積層された導電膜を堆積する。次に、リソグラフィーとドライエッチングを行い、下部電極バリア膜２１及び下部電極２２を、コンタクトプラグ１６と電気的に接続されるように形成する。

次に、図２（ｂ）に示すように下部電極２２の上面より高くなるよう、ＮＳＧ等からなる絶縁膜を堆積する。続いて、ＣＭＰ法等によって平坦化して、下部電極２２の上面より高い位置に合わせ込み、第２の層間絶縁膜２５を形成する。

次に、図２（ｃ）に示すように、リソグラフィーとエッチングによって下部電極２２の上面の中央部を露出させる開口部２５ａを形成する。

次に、図２（ｄ）に示すように、開口部２５ａの底面において容量絶縁膜形成膜２３Ａと下部電極２２とが接するように、開口部２５ａを含む第２の層間絶縁膜２５の上面に強誘電体からなる容量絶縁膜形成膜２３Ａを成膜する。容量絶縁膜形成膜２３Ａの上にＰｔ等からなる上部電極形成膜２４Ａを堆積した後、リソグラフィーとドライエッチングによって、容量絶縁膜形成膜２３Ａ及び上部電極形成膜２４Ａをパターニングして容量絶縁膜２３及び上部電極２４を形成する。この際に、容量絶縁膜２３は、第２の層間絶縁膜２５の上面における開口部２５ａの上端部の周辺の領域に残るように形成する。次に、半導体基板１１の全域を覆うように、第３の層間絶縁膜２６を堆積する。

本実施形態においては、容量絶縁膜形成膜２３Ａ及び上部電極形成膜２４Ａをドライエッチングして、容量絶縁膜２３及び上部電極２４を形成している。従って、容量絶縁膜２３及び上部電極２４の側端部には、エッチングによるダメージが生じている。しかし、本実施形態の容量素子の有効領域は、下部電極２２と容量素子２３とが接する領域であり、容量素子の有効領域にはダメージは生じておらず、容量素子のリーク電流が増加することはない。

また、容量絶縁膜２３の底面は、下部電極２２の上面のみと接している。従って、容量絶縁膜２３を熱処理する際に下部電極２２が収縮したとしても、容量絶縁膜２３に大きなストレスがかかることはなく、容量絶縁膜２３にクラックは発生しない。

本実施形態において、容量絶縁膜２３にはＳＢＴＮ以外に、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ₃、（Ｂａ，Ｓｒ）ＴｉＯ₃、（Ｂｉ，Ｌａ）₄Ｔｉ₃Ｏ₁₂又はＴａ₂Ｏ₅等の強誘電体材料又は高誘電体材料を用いることができる。また、容量絶縁膜２３は、例えばスピン塗布法、化学気相堆積（ＣＶＤ）法、有機金属化学気相堆積（ＭＯＣＶＤ）法等により形成すればよい。

なお、本実施形態において、コンタクトプラグ１６は、ポリシリコンからなる導電性材料により構成してもよい。

（第２の実施形態）
以下に、本発明の第２の実施形態に係る半導体記憶装置について図面を参照して説明する。図３（ａ）から図３（ｃ）は、本実施形態の半導体記憶装置におけるメモリセル部の構造、（ａ）はビット線方向の断面構成を示し、（ｂ）はワード線方向の断面構成を示し、（ｃ）は平面構成を示している。

半導体基板１１には、ＮＳＧ等の酸化膜からなる素子分離領域１２によって互いに分離された複数のトランジスタが形成されており、各トランジスタはそれぞれ活性領域１３とゲート１４とを有している。半導体基板１１の上には、各トランジスタを覆うように第１の層間絶縁膜１５が形成され、それぞれが活性領域１３と電気的に接続された複数のＷからなる複数のコンタクトプラグ１６が、第１の層間絶縁膜１５を貫通するように形成されている。第１の層間絶縁膜１５の上面に露出した各コンタクトプラグ１６を覆うように、ＴｉＮ又はＴｉＡｌＮからなる下部電極バリア膜２１がそれぞれ形成されている。各下部電極バリア膜２１の上には、容量素子がそれぞれ形成されており、各容量素子は下から順次形成されたＩｒを含む積層膜である下部電極２２と、ＳＢＴＮからなる容量絶縁膜２３と、Ｐｔからなる上部電極２４とによって構成されている。

各下部電極２２は、第１の層間絶縁膜１５の上に形成された第２の層間絶縁膜２５の上面に上面が露出するように形成されている。各下部電極２２の上面及び第２の層間絶縁膜２５の上面を覆うように酸化チタンアルミニウム又は酸化アルミニウムからなるバリア膜２７が形成されており、バリア膜の上部には、各下部電極２２の中央部をそれぞれ露出させる複数の開口部が設けられている。バリア膜２７の上面における各開口部及び開口部の周辺領域に跨るようにそれぞれ容量絶縁膜２３が形成されており、各容量絶縁膜２３は開口部の底面において各下部電極２２の上面とそれぞれ接している。各容量絶縁膜２３の上面を覆うように上部電極２４がそれぞれ形成されており、各容量素子の有効領域は、容量絶縁膜２３が下部電極２２と接する領域と等しくなっている。

ワード線方向においては、隣り合う容量素子の容量絶縁膜２３及び上部電極２４は一体に形成されている。ワード線方向においては、隣り合う容量素子の容量絶縁膜２３及び上部電極２４は一体に形成されている。

第２の層間絶縁膜２５の上には、容量素子を覆うように第３の層間絶縁膜２６が形成されている。

以下に、本実施形態の半導体記憶装置の製造方法について、図面を参照して説明する。図４は本実施形態の半導体記憶装置の製造方法について工程順にビット線方向の断面を示している。

まず、図４（ａ）に示すように半導体基板１１に、ＮＳＧ等の酸化膜からなる素子分離領域１２と、トランジスタを構成する活性領域１３と、トランジスタのゲート１４とを形成する。次に、半導体基板１１の表面全体を覆って、ＢＰＳＧ等による第１の層間絶縁膜１５を堆積し、活性領域１３と露出させるコンタクトホールを形成した後、コンタクトホール内にＷ等の導電性プラグ材料を充填し、ＣＭＰ法によって平坦化してコンタクトプラグ１６を形成する。次に、下部電極バリア膜２１の前駆体であるＴｉＮ又はＴｉＡｌＮ等からなる導電膜を堆積する。続いて、下部電極２２の前駆体としてＩｒ、ＩｒＯ₂及びＰｔを順次積層する。次に、リソグラフィーとドライエッチングを行い、下部電極バリア膜２１及び下部電極２２を、コンタクトプラグ１６と電気的に接続されるように形成する。

次に、図４（ｂ）に示すように下部電極２２の上面より高くなるよう、ＮＳＧ等からなる絶縁膜を堆積する。続いて、ＣＭＰ法等によって平坦化して、絶縁膜の上面を下部電極２２の上面に合わせ込み、第２の層間絶縁膜２５を形成する。次に、下部電極２２及び第２の層間絶縁膜２５の上に酸化チタンアルミニウム又は酸化アルミニウム等からなるバリア膜形成膜２７Ａを形成する。

次に、図４（ｃ）に示すように、リソグラフィーとエッチングによってバリア膜形成膜２７に下部電極２２の上面の中央部を露出させる開口部２７ａを形成して、バリア膜２７を形成する。

次に、図４（ｄ）に示すように、開口部２７ａの底面において容量絶縁膜形成膜２３Ａと下部電極２２とが接するように、開口部２７ａを含むバリア膜２７の上面に強誘電体からなる容量絶縁膜形成膜２３Ａを成膜する。容量絶縁膜形成膜２３Ａの上にＰｔ等からなる上部電極形成膜２４Ａを堆積した後、リソグラフィーとドライエッチングによって、容量絶縁膜形成膜２３Ａ及び上部電極形成膜２４Ａをパターニングして容量絶縁膜２３及び上部電極２４を形成する。この際に、容量絶縁膜２３は、第２の層間絶縁膜２５の上面における開口部２５ａの上端部の周辺の領域に残るように形成する。次に、半導体基板１１の全域を覆うように、第３の層間絶縁膜２６を堆積する。

本実施形態においては、容量絶縁膜形成膜２３Ａ及び上部電極形成膜２４Ａをドライエッチングして、容量絶縁膜２３及び上部電極２４を形成している。従って、容量絶縁膜２３及び上部電極２４の側端部には、容量絶縁膜の組成変動及びエッチング残留物の断面への再付着等が生じている。しかし、本実施形態の容量素子の有効領域は、下部電極２２と容量素子２３とが接する領域であり、容量素子２３の側端部にドライエッチングによるダメージが生じたとしても、容量素子のリーク電流が増加することはない。

また、容量絶縁膜２３の底面は、下部電極２２の上面のみと接している。従って、容量絶縁膜２３を熱処理する際に下部電極２２が収縮したとしても、容量絶縁膜２３に大きなストレスがかかることはなく、容量絶縁膜２３にクラックは発生しない。

本実施形態においては、バリア膜２７を酸化チタンアルミニウム又は酸化アルミニウム等の水素及び酸素に対するバリア性が高い材料により形成している。このため、下部電極２２と第２の層間絶縁膜１９との界面から水素及び酸素が進入することを防止できるので、コンタクトプラグ１６が劣化することを防止できる。

本実施形態において、容量絶縁膜２３にはＳＢＴＮ以外に、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ₃、（Ｂａ，Ｓｒ）ＴｉＯ₃、（Ｂｉ，Ｌａ）₄Ｔｉ₃Ｏ₁₂又はＴａ₂Ｏ₅等の強誘電体材料又は高誘電体材料を用いることができる。また、容量絶縁膜２３は、例えばスピン塗布法、ＣＶＤ法、ＭＯＣＶＤ法等により形成すればよい。

なお、本実施形態において、コンタクトプラグ１６は、ポリシリコンからなる導電性材料により構成してもよい。

（第３の実施形態）
以下に、本発明の第２の実施形態に係る半導体記憶装置について図面を参照して説明する。図５（ａ）及び図５（ｂ）は、本実施形態の半導体記憶装置におけるメモリセル部の構造、（ａ）はビット線方向の断面構成を示し、（ｂ）はワード線方向の断面構成を示している。

半導体基板１１には、ＮＳＧ等の酸化膜からなる素子分離領域１２によって互いに分離された複数のトランジスタが形成されており、各トランジスタはそれぞれ活性領域１３とゲート１４とを有している。半導体基板１１の上には、トランジスタを覆うように第１の層間絶縁膜１５が形成され、それぞれが活性領域１３と電気的に接続されたＷからなる複数のコンタクトプラグ１６が、第１の層間絶縁膜１５を貫通するように形成されている。第１の層間絶縁膜１５の上面に露出した各コンタクトプラグ１６を覆うように、ＴｉＮ又はＴｉＡｌＮからなる下部電極バリア膜２１がそれぞれ形成されている。各下部電極バリア膜２１の上には、容量素子がそれぞれ形成されており、各容量素子は下から順次形成されたＩｒを含む積層膜である下部電極２２と、ＳＢＴＮからなる容量絶縁膜２３と、Ｐｔからなる上部電極２４とによって構成されている。

各下部電極２２の上には下部電極の中央部を露出させる開口部を有する酸化チタンアルミニウム又は酸化アルミニウムからなるバリア膜２７がそれぞれ形成されている。バリア膜２７が形成された各下部電極２２の上面には容量絶縁膜２３がそれぞれ形成されており、各容量絶縁膜２３は開口部の底面において各下部電極２２の上面とそれぞれ接している。各容量絶縁膜２３の上面を覆うように上部電極２４がそれぞれ形成されており、各容量素子の有効領域は、容量絶縁膜２３が下部電極２２と接する領域と等しくなっている。

第１の層間絶縁膜１９の上には、各容量素子を覆うように第２の層間絶縁膜２５が形成されている。第２の層間絶縁膜２５の上には複数の上層配線３２が形成されており、各上部電極２４は、第２の層間絶縁膜２５を貫通する各コンタクトプラグ３１により所定の上層配線３２と電気的に接続されている。なお、ワード線方向においては、上層配線３２が共通に形成されており、同一のワード線に配置された容量素子の各上部電極は互いに電気的に接続されている。

以下に、本実施形態の半導体記憶装置の製造方法について、図面を参照して説明する。図６は本実施形態の半導体記憶装置の製造方法について工程順にビット線方向の断面を示している。

まず、図６（ａ）に示すように半導体基板１１に、ＮＳＧ等の酸化膜からなる素子分離領域１２と、トランジスタを構成する活性領域１３と、トランジスタのゲート１４とを形成する。次に、半導体基板１１の表面全体を覆って、ＢＰＳＧ等による第１の層間絶縁膜１５を堆積し、活性領域１３と露出させるコンタクトホールを形成した後、コンタクトホール内にＷ等の導電性プラグ材料を充填し、ＣＭＰ法によって平坦化してコンタクトプラグ１６を形成する。次に、ＴｉＮ又はＴｉＡｌＮ等からなる下部電極バリア膜２１形成膜２１Ａを堆積する。続いて、Ｉｒ、ＩｒＯ₂及びＰｔからなる下部電極形成膜２２Ａを形成する。次に、下部電極形成膜２２Ａの上に酸化チタンアルミニウム又は酸化アルミニウム等からなるバリア膜形成膜２７Ａを形成する。

次に、図６（ｂ）に示すように、リソグラフィーとエッチングによってバリア膜形成膜２７Ａの所定の領域に下部電極形成膜２２Ａの上面を露出させる複数の開口部２７ａを形成する。

次に、図６（ｃ）に示すように、開口部２７ａの底面において容量絶縁膜形成膜２３Ａと下部電極形成膜２２Ａとが接するように、開口部２７ａを含むバリア膜形成膜２７Ａの上面に強誘電体からなる容量絶縁膜形成膜２３Ａを成膜する。続いて、容量絶縁膜形成膜２３Ａの上にＰｔ等からなる上部電極形成膜２４Ａを堆積する。

次に、図６（ｄ）に示すようにリソグラフィーとドライエッチングによって、下部電極バリア膜形成膜２１Ａ、下部電極形成膜２２Ａ、バリア膜形成膜２７Ａ、容量絶縁膜形成膜２３Ａ及び上部電極形成膜２４Ａをパターニングして下部電極バリア膜２１、下部電極２２、バリア膜２７、容量絶縁膜２３及び上部電極２４からなる各容量素子を形成する。この際には、必ず下部電極２２の上面における外縁部をバリア膜２７が囲むようにパターニングを行う。

次に、図６（ｅ）に示すように第１の層間絶縁膜１９の上に容量素子を覆うように第２の層間絶縁膜２５を堆積する。続いて、第２の層間絶縁膜２５を貫通し、それぞれが上部電極と電気的に接続された複数のコンタクトプラグ３１を形成した後、第２の層間絶縁膜２５の上に、所定のコンタクトプラグ３１と電気的に接続された、複数の上層配線３１を形成する。

本実施形態においては、下部電極バリア膜形成膜２１Ａ、下部電極形成膜２２Ａ、バリア膜形成膜２７Ａ、容量絶縁膜形成膜２３Ａ及び上部電極形成膜２４Ａをドライエッチングして、容量絶縁膜２３及び上部電極２４を形成している。従って、下部電極２２、容量絶縁膜２３及び上部電極２４の側端部には、ダメージが生じている。しかし、本実施形態の容量素子の有効領域は、下部電極２２と容量素子２３とが接する領域であり、容量素子２３の側端部にドライエッチングによるダメージが生じたとしても、容量素子のリーク電流が増加することはない。

また、容量絶縁膜２３の底面は、下部電極２２の上面のみと接している。従って、容量絶縁膜２３を熱処理する際に下部電極２２が収縮したとしても、容量絶縁膜２３に大きなストレスがかかることはなく、容量絶縁膜２３にクラックは発生しない。

本実施形態においては、上部電極２４、容量絶縁膜２３、下部電極２２及び下部電極バリア膜２１を同一の形状に加工することが可能である。従って、セルプレート間のスペースを狭くすることが可能であり、メモリセルのセルプレートに垂直な方向に対する集積度を向上させることができる。

本実施形態においては、バリア膜２７を酸化チタンアルミニウム又は酸化アルミニウム等の水素及び酸素に対するバリア性が高い材料により形成している。このため、下部電極２２と第２の層間絶縁膜１９との界面から水素及び酸素が進入することを防止できるので、コンタクトプラグ１６が劣化することを防止できる。

本実施形態において、容量絶縁膜２３にはＳＢＴＮ以外に、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ₃、（Ｂａ，Ｓｒ）ＴｉＯ₃、（Ｂｉ，Ｌａ）₄Ｔｉ₃Ｏ₁₂又はＴａ₂Ｏ₅等の強誘電体材料又は高誘電体材料を用いることができる。また、容量絶縁膜２３は、例えばスピン塗布法、ＣＶＤ法、ＭＯＣＶＤ法等により形成すればよい。

なお、本実施形態において、コンタクトプラグ１６は、ポリシリコンからなる導電性材料により構成してもよい。

（第４の実施形態）
以下に、本発明の第４の実施形態に係る半導体記憶装置について図面を参照して説明する。図７（ａ）及び図７（ｂ）は、本実施形態の半導体記憶装置におけるメモリセル部の構造であり、（ａ）はビット線方向の断面を示し、（ａ）のVIIｂ−VIIｂ線におけるワード線方向の断面を示している。

半導体基板１１には、ＮＳＧ等の酸化膜からなる素子分離領域１２によって互いに分離された複数のトランジスタが形成されており、各トランジスタはそれぞれ活性領域１３とゲート１４とを有している。半導体基板１１の上には、各トランジスタを覆うように第１の層間絶縁膜１５が形成され、それぞれが活性領域１３と電気的に接続された複数のＷからなる第１のコンタクトプラグ１６が、第１の層間絶縁膜１５を貫通するように形成されている。また、第１の層間絶縁膜１５にはビット線１８が埋め込まれており、ビット線１８は、第１のコンタクトプラグ１６が接続されていない活性領域１３と第２のコンタクトプラグ１７を介して電気的に接続されている。

第１の層間絶縁膜１５の上面に露出した各コンタクトプラグ１６を覆うように、ＴｉＮ又はＴｉＡｌＮからなる下部電極バリア膜２１がそれぞれ形成されている。各下部電極バリア膜２１の上には、容量素子がそれぞれ形成されており、各容量素子は下から順次形成されたＩｒを含む積層膜である下部電極２２と、ＳＢＴＮからなる容量絶縁膜２３と、Ｐｔからなる上部電極２４とによって構成されている。

各下部電極２２は、第１の層間絶縁膜１５の上に形成された第２の層間絶縁膜２５の上面に上面が露出するように形成されている。各下部電極２２の上面及び第２の層間絶縁膜２５の上面を覆うように酸化チタンアルミニウム又は酸化アルミニウムからなるバリア膜２７が形成されており、バリア膜２７の上部には、各下部電極２２の中央部をそれぞれ露出させる複数の開口部が設けられている。バリア膜２７の上面における各開口部及び開口部の周辺領域に跨るように容量絶縁膜２３がそれぞれ形成されており、各容量絶縁膜２３は開口部の底面においてそれぞれ各下部電極２２の上面とそれぞれ接している。各容量絶縁膜２３の上面を覆うように上部電極２４がそれぞれ形成されており、各容量素子の有効領域は、容量絶縁膜２３が下部電極２２と接する領域と等しくなっている。

ワード線方向においては、隣り合う容量素子の容量絶縁膜２３及び上部電極２４は一体に形成されており、同一のワード線に配置された各容量素子の上部電極は互いに電気的に接続されている。また、ワード線の末端には、容量絶縁膜２３が形成されておらず単なるコンタクトプラグとして機能する素子が形成されている。

第２の層間絶縁膜２５の上には、各容量素子を覆う第３の層間絶縁膜２６が形成されており、各容量素子を囲む領域の外周部には第１の層間絶縁膜１５を露出させる凹部が形成されており、第２の層間絶縁膜２５及び第３の層間絶縁膜２６はメサ部を形成している。

第２の層間絶縁膜２５及び第３の層間絶縁膜２６が形成するメサ部の側面にはバリア膜２７の側端部が露出している。メサ部の上面及び側面を含む半導体記憶装置の上面には、酸化チタンアルミニウム又は酸化アルミニウムからなる上部バリア膜４１が形成されており、メサ部の側面において上部バリア膜４１とバリア膜２７とは接しており、容量絶縁膜２３が形成されている領域は、上部、側部及び底部が水素バリア性の材料に覆われている。従って、容量絶縁膜２３が水素により還元されることを防止することができる。

なお、本実施形態においては形成されているすべての容量素子を一括して覆う上部バリア膜４１を形成する例を示したが、各容量素子を別々に覆う複数の上部バリア膜を形成してもよい。この場合、上部バリア膜４１とバリア膜２７と下部電極２２とにより、容量絶縁膜２３が囲まれた構造を形成できればよい。また、ワード線の末端の構造は水素バリア性を有する膜がとぎれないような構造のコンタクトプラグであればどのようなものでもよい。

また、本実施形態では、上部電極２４上を覆う第３の絶縁膜２６の上に上部バリア膜４１を形成したが、上部バリア膜４１が絶縁性であれば、第３の絶縁膜２６は必須ではなく、上部電極２４の上に直接上部バリア膜４１を形成しても構わない。

また、本実施形態では、上部バリア膜４１として絶縁性の酸化チタンアルミニウム又は酸化アルミニウムを用いる例を説明したが、上部バリア膜４１と上部電極２４との間に第３の絶縁膜２６を介在させ、且つ、上部バリア膜４１と下部電極２２との間に第２の絶縁膜２５を介在させることにより、上部電極２４と下部電極２２とが短絡しないような構成とすれば、上部バリア膜４１として例えば、窒化チタンアルミニウム等の導電性の膜を用いることができる。

本発明の半導体記憶装置及びその製造方法は、強誘電体膜を結晶化する際のクラックの発生を抑え、容量素子にリーク電流の増加及び分極特性の劣化が発生することを防止できるため、半導体記憶装置及びその製造方法等に有用である。

（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体記憶装置を示し、（ａ）はビット線方向の断面図であり、（ｂ）はワード線方向の断面図であり、（ｃ）は平面図である。 本発明の第１の実施形態に係る半導体記憶装置の製造工程を工程順に示す断面図である。 （ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体記憶装置を示し、（ａ）はビット線方向の断面図であり、（ｂ）はワード線方向の断面図であり、（ｃ）は平面図である。 本発明の第２の実施形態に係る半導体記憶装置の製造工程を工程順に示す断面図である。 （ａ）〜（ｃ）は、本発明の第３の実施形態に係る半導体記憶装置を示し、（ａ）はビット線方向の断面図であり、（ｂ）はワード線方向の断面図である。 本発明の第３の実施形態に係る半導体記憶装置の製造工程を工程順に示す断面図である。 （ａ）及び（ｂ）は、本発明の第４の実施形態に係る半導体記憶装置を示し、（ａ）はビット線方向の断面図であり、（ｂ）はワード線方向の断面図である。 従来例に係る半導体記憶装置を示す断面図である。

符号の説明

１１ 半導体基板
１２ 素子分離
１３ 活性領域
１４ ゲート
１５ 第１の層間絶縁膜
１６ コンタクトプラグ
１７ コンタクトプラグ
１８ ビット線
２１ 下部電極バリア膜
２１Ａ 下部電極バリア膜形成膜
２２ 下部電極
２２Ａ 下部電極形成膜
２３ 容量絶縁膜
２３Ａ 容量絶縁膜形成膜
２４ 上部電極
２４Ａ 上部電極形成膜
２５ 第２の層間絶縁膜
２５ａ 開口部
２６ 第３の層間絶縁膜
２７ バリア膜
２７Ａ バリア膜形成膜
２７ａ 開口部
３１ コンタクトプラグ
３２ 上層配線
４１ 上部バリア膜

Claims (32)

1. 半導体基板の上方に形成された容量素子を備え、
   前記容量素子は、
   下部電極と、
   前記下部電極の上面にその周縁部を除く領域を露出させる開口部を有するように形成された第１の絶縁膜と、
   前記第１の絶縁膜の上に前記開口部を埋めるように形成され且つ断面形状が下に凸状である容量絶縁膜と、
   前記容量絶縁膜の上面に接して形成された上部電極とを含むことを特徴とする半導体記憶装置。
2. 前記上部電極は、少なくとも前記容量絶縁膜の上面における前記下部電極と前記容量絶縁膜とが接する領域の上側部分を覆うことを特徴とする請求項１に記載の半導体記憶装置。
3. 前記半導体基板の上に形成された活性層を有する半導体素子をさらに備え、
   前記下部電極は、前記活性層と電気的に接続されていることを特徴とする請求項１又は２に記載の半導体記憶装置。
4. 前記容量素子は複数形成されており、
   前記複数の容量素子に含まれる前記各第１の絶縁膜は、前記複数の容量素子のうち隣り合う容量素子に含まれる前記各下部電極に跨るように一体に形成されていることを特徴とする請求項１から３のいずれか１項に記載の半導体記憶装置。
5. 前記第１の絶縁膜は、前記半導体基板の上に形成された、前記下部電極の側面及び上面の周縁部を覆う層間絶縁膜であることを特徴とする請求項１から４のいずれか１項に記載の半導体記憶装置。
6. 前記第１の絶縁膜は、少なくとも酸素に対するバリア性を有するバリア膜であることを特徴とする請求項１から４のいずれか１項に記載の半導体記憶装置。
7. 前記第１の絶縁膜は、少なくとも水素に対するバリア性を有するバリア膜であることを特徴とする請求項１から４のいずれか１項に記載の半導体記憶装置。
8. 前記容量絶縁膜の側面と、前記上部電極の上面及び側面とを覆い且つ前記バリア膜と接するように形成された、水素に対するバリア性を有する上部バリア膜をさらに備え、
   前記容量絶縁膜は、前記上部バリア膜、バリア膜及び下部電極によって囲まれた領域の内側に形成されていることを特徴とする請求項７に記載の半導体記憶装置。
9. 前記容量絶縁膜の側面と、前記上部電極の上面及び側面とを覆う第２の絶縁膜をさらに備え、
   前記上部バリア膜は、前記第２の絶縁膜の上に形成されていることを特徴とする請求項８に記載の半導体記憶装置。
10. 前記上部バリア膜は、酸化チタンアルミニウム又は酸化アルミニウムからなることを特徴とする請求項８又は９に記載の半導体記憶装置。
11. 前記バリア膜は、酸化チタンアルミニウム又は酸化アルミニウムからなることを特徴とする請求項６から１０のいずれか１項に記載の半導体記憶装置。
12. 前記容量絶縁膜は、強誘電体又は高誘電体からなることを特徴とする請求項１から１１のいずれか１項に記載の半導体記憶装置。
13. 前記強誘電体又は高誘電体は、ＳｒＢｉ₂（Ｔａ_xＮｂ_1-x）₂Ｏ₉（０≦ｘ≦１）、Ｐｂ（Ｚｒ_xＴｉ_1-x）Ｏ₃（０≦ｘ≦１）、（Ｂａ_xＳｒ_1-x）ＴｉＯ₃（０≦ｘ≦１）、（Ｂｉ_xＬａ_1-x）₄Ｔｉ₃Ｏ₁₂（０≦ｘ≦１）及びＴａ₂Ｏ₅のうちのいずれか１つであることを特徴とする請求項１２に記載の半導体記憶装置。
14. 半導体基板の上方に下部電極を形成する工程と、
    前記下部電極の上面にその周縁部を除く領域を露出させる開口部を有する第１の絶縁膜を形成する工程と、
    前記第１の絶縁膜の上に前記開口部を埋め且つ断面形状が下に凸状の容量絶縁膜を形成する工程と、
    前記容量絶縁膜の上に上部電極を形成する工程とを備えていることを特徴とする半導体記憶装置の製造方法。
15. 前記上部電極を形成する工程において、前記上部電極を少なくとも前記容量絶縁膜の上面における前記下部電極と前記容量絶縁膜とが接する領域の上側部分を覆うように形成することを特徴とする請求項１４に記載の半導体記憶装置の製造方法。
16. 前記半導体基板の上に活性層を備えた半導体素子を形成する工程をさらに備え、
    前記下部電極は、前記活性層と電気的に接続されるように形成することを特徴とする請求項１４又は１５に記載に半導体記憶装置の製造方法。
17. 前記第１の絶縁膜を形成する工程は、前記半導体基板の上に前記下部電極の側面及び上面を覆う層間絶縁膜を形成する工程と、前記層間絶縁膜を選択的にエッチングすることにより前記開口部を形成する工程とを含むことを特徴とする請求項１４から１６のいずれか１項に記載の半導体記憶装置の製造方法。
18. 前記第１の絶縁膜を形成する工程は、前記半導体基板の上に前記下部電極の側面及び上面を覆う層間絶縁膜を形成した後、形成した層間絶縁膜を研磨して前記下部電極の上面が露出した平坦面を形成する工程と、
    前記平坦面の上に第１の絶縁膜形成膜を形成した後、形成した第１の絶縁膜形成膜を選択的にエッチングすることにより前記開口部を形成する工程とを含むことを特徴とする請求項１４から１７のいずれか１項に記載の半導体記憶装置の製造方法。
19. 前記下部電極を形成する工程において、複数の前記下部電極を形成し、
    前記第１の絶縁膜を形成する工程において、前記複数の下部電極のうちの隣り合う下部電極同士に跨るように前記各第１の絶縁膜を一体に形成することを特徴とする請求項１４から１８のいずれか１項に記載の半導体記憶装置の製造方法。
20. 前記容量絶縁膜を形成する工程及び上部電極を形成する工程において、前記複数の下部電極及び第１の絶縁膜を覆う容量絶縁膜形成膜と上部電極形成膜とを順次形成した後、前記容量絶縁膜形成膜及び上部電極形成膜を選択的にエッチングして、前記各容量絶縁膜及び各上部電極をそれぞれ形成することを特徴とする請求項１９に記載の半導体記憶装置の製造方法。
21. 前記第１の絶縁膜は、少なくとも酸素に対するバリア性を有するバリア膜であることを特徴とする請求項１４から２０のいずれか１項に記載の半導体記憶装置の製造方法。
22. 前記第１の絶縁膜は、少なくとも水素に対するバリア性を有するバリア膜であることを特徴とする請求項１４から２０のいずれか１項に記載の半導体記憶装置の製造方法。
23. 前記容量絶縁膜の側面と、前記上部電極の上面及び側面とを覆い且つ前記バリア膜と接する、水素に対するバリア性を有する上部バリア膜を形成する工程をさらに備えていることを特徴とする請求項２２に記載の半導体記憶装置の製造方法。
24. 前記上部バリア膜を形成する工程において、前記容量絶縁膜の側面と、前記上部電極の上面及び側面とを覆う第２の絶縁膜を形成した後、形成した前記第２の絶縁膜の上に前記上部バリア膜を形成することを特徴とする請求項２３に記載の半導体記憶装置の製造方法。
25. 前記上部バリア膜は、酸化チタンアルミニウム又は酸化アルミニウムからなることを特徴とする請求項２３又は２４に記載の半導体記憶装置の製造方法。
26. 前記バリア膜は酸化チタンアルミニウム又は酸化アルミニウムからなることを特徴とする請求項２１から２５のいずれか１項に記載の半導体記憶装置の製造方法。
27. 前記容量絶縁膜は、強誘電体又は高誘電体からなることを特徴とする請求項１４から２６のいずれか１項に記載の半導体記憶装置の製造方法。
28. 前記強誘電体又は高誘電体は、ＳｒＢｉ₂（Ｔａ_xＮｂ_1-x）₂Ｏ₉（０≦ｘ≦１）、Ｐｂ（Ｚｒ_xＴｉ_1-x）Ｏ₃（０≦ｘ≦１）、（Ｂａ_xＳｒ_1-x）ＴｉＯ₃（０≦ｘ≦１）、（Ｂｉ_xＬａ_1-x）₄Ｔｉ₃Ｏ₁₂（０≦ｘ≦１）及びＴａ₂Ｏ₅のうちのいずれか１つであることを特徴とする請求項２７に記載の半導体記憶装置の製造方法。
29. 半導体基板の上方に下部電極形成膜を形成する工程と、
    前記下部電極形成膜の上に接し且つ酸素及び水素の少なくとも一方に対するバリア性を有するバリア膜形成膜を形成した後、形成したバリア膜形成膜を選択的にエッチングして、前記下部電極形成膜の上面の一部を露出させる複数の開口部を形成する工程と、
    前記複数の開口部が形成された前記バリア膜形成膜の上に、前記開口部を埋めるように容量絶縁膜形成膜を形成した後、形成した容量絶縁膜形成膜の上に接する上部電極形成膜を形成する工程と、
    前記各開口部の周囲に前記バリア膜形成膜が残るようにして、前記上部電極形成膜、容量絶縁膜形成膜、バリア膜形成膜及び下部電極形成膜における前記各開口部の外周領域をエッチングすることにより、複数の上部電極、容量絶縁膜、バリア膜及び下部電極をそれぞれ形成する工程とを備えていることを特徴とする半導体記憶装置の製造方法。
30. 前記バリア膜は酸化チタンアルミニウム又は酸化アルミニウムからなることを特徴とする請求項２９に記載の半導体記憶装置の製造方法。
31. 前記容量絶縁膜は、強誘電体又は高誘電体からなることを特徴とする請求項２９又は３０に記載の半導体記憶装置の製造方法。
32. 前記強誘電体又は高誘電体は、ＳｒＢｉ₂（Ｔａ_xＮｂ_1-x）₂Ｏ₉（０≦ｘ≦１）、Ｐｂ（Ｚｒ_xＴｉ_1-x）Ｏ₃（０≦ｘ≦１）、（Ｂａ_xＳｒ_1-x）ＴｉＯ₃（０≦ｘ≦１）、（Ｂｉ_xＬａ_1-x）₄Ｔｉ₃Ｏ₁₂（０≦ｘ≦１）及びＴａ₂Ｏ₅のうちのいずれか１つであることを特徴とする請求項３１に記載の半導体記憶装置の製造方法。
    

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