JP4572061B2

JP4572061B2 - 強誘電体キャパシタ、強誘電体キャパシタを具える半導体装置、強誘電体キャパシタの製造方法及び半導体装置の製造方法

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Publication number: JP4572061B2
Application number: JP2003111384A
Authority: JP
Inventors: 欣哉足利; 昌也長田
Original assignee: Sony Corp; Oki Semiconductor Co Ltd
Current assignee: Sony Corp; Lapis Semiconductor Co Ltd
Priority date: 2003-04-16
Filing date: 2003-04-16
Publication date: 2010-10-27
Anticipated expiration: 2023-04-16
Also published as: JP2004319744A

Description

【０００１】
【発明の属する技術分野】
この発明は、強誘電体キャパシタ、当該強誘電体キャパシタを具える半導体装置及びこれらの製造方法に関する。
【０００２】
【従来の技術】
近年、強誘電体キャパシタを用いた強誘電体メモリ（ＦｅＲＡＭ：ＦｅｒｒｏｅｌｅｃｔｒｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）は、新たな不揮発性メモリとしてその要求が高まりつつある。
【０００３】
強誘電体メモリは、トランジスタと、強誘電体膜を含む強誘電体キャパシタとを具えたセル構造を有し、電荷を蓄積記憶する強誘電体膜の自発分極による電界の反転ならびにその保持機能を利用したメモリである。
【０００４】
強誘電体メモリでは、強誘電体膜の分極反転速度がナノ秒オーダーであること、また、分極反転に要する電圧を強誘電体膜の作製を最適化することによって２．０Ｖ程度に抑えることができる。
【０００５】
このことから、強誘電体メモリは、ＥＥＰＲＯＭ（ＥｌｅｃｔｒｉｃａｌｌｙＥｒａｓａｂｌｅＰｒｏｇｒａｍａｂｌｅＲｅａｄ−ＯｎｌｙＭｅｍｏｒｙ）やフラッシュメモリ等の他の不揮発性メモリに比べて書き換え速度や動作電圧の点において著しく優れている。さらに、強誘電体メモリは、データの書き換え可能回数の点においても１０¹²回以上と優れており、現在、強誘電体メモリはＲＡＭとして実用化されている。
【０００６】
現在、このような強誘電体メモリセルには、例えば、２つのトランジスタと２つの強誘電体キャパシタとで構成される２Ｔ２Ｃ（２Ｔｒａｎｓｉｓｔｏｒ＆２Ｃａｐａｃｉｔｏｒ）型がある。２Ｔ２Ｃ型は、データの書き換え回数の増大によってキャパシタでの分極量が減少する、ファティーグ（Ｆａｔｉｇｕｅ）耐性に優れており安定に動作する。一方、２Ｔ２Ｃ型よりも単純化された構成の１Ｔ１Ｃ型メモリセルもあるが、現状では、安定動作を確保するための課題も多い。
【０００７】
強誘電体メモリの構造は、主に、プレーナ（Ｐｌａｎａｒ）型とスタック（ｓｔａｃｋｅｄ）型とに大別される。
【０００８】
プレーナ型は、強誘電体キャパシタの上部電極が、当該上部電極に対応する選択トランジスタのソース電極と電気的に接続された構造を有している。
【０００９】
一方、スタック型は、下部電極が、当該下部電極の下側に設けられたプラグを介して選択トランジスタのソース電極と電気的に接続された構造を有している。
そのため、スタック型は、プレーナ型よりもセル面積を縮小できるため、より微細なデザインルールを適用することができる。
【００１０】
そのため、近年、スタック型の強誘電体メモリセルの開発が大いに行われている。
【００１１】
そのなかで、台座スタック型の強誘電体メモリが提案されている。
【００１２】
台座スタック型は、先ず、下部電極膜を形成した後に、第１のエッチングを行って所定寸法の下部電極膜に加工する。その後、加工された下部電極膜上に強誘電体膜及び上部電極膜を順次形成した後、第２のエッチングを行って所定寸法の強誘電体膜及び上部電極膜に各々加工し、これにより強誘電体キャパシタを形成する（非特許文献１参照）。
【００１３】
また、台座スタック型では、上部電極膜をプレート線として用いることができ、その結果、上部電極膜上にプレート線とのコンタクトが不要な構造である。
【００１４】
【非特許文献１】
第１８回強誘電体応用会議講演予稿集ｐ．２０５
【００１５】
【発明が解決しようとする課題】
これまで、スタック型の強誘電体キャパシタを加工する場合には、板状の下部電極膜、強誘電体膜及び上部電極膜を順次成膜した後、これら膜に対してエッチングを一括して行っていた。
【００１６】
そのため、微細なデザインルールを適用したスタック型強誘電体メモリを製造する場合には、以下に説明する種々の問題の発生によって、これまで実用化は困難とされていた。
【００１７】
▲１▼ これまで、スタック型の場合、上部電極膜上に、上部電極膜と当該上部電極膜上方に形成されるプレート線とを電気的に接続するための、プレート線コンタクトを形成していた。ところが、強誘電体キャパシタの表面の寸法の縮小に伴って、当該表面に占めるコンタクト径が増大する。その結果、コンタクトを介して水素が上部電極膜に導入され、上部電極膜を劣化させる場合があった。
【００１８】
▲２▼ エッチングによって加工された強誘電体膜の側壁に、ダメージ領域が形成される場合がある。このダメージ領域とは、エッチングの間に、強誘電体膜材料、上部電極及び下部電極材料が反応ガスと反応することによって形成される中間反応物等を含む変成領域である。また、ダメージ領域にはこのほかに、スパッタ法を用いて強誘電体キャパシタを絶縁膜中に埋設する際に、強誘電体膜の側壁で酸素解離が発生することによって形成されるものも含まれる。
【００１９】
▲３▼ エッチングによって加工された強誘電体膜の側壁に、エッチング残渣が堆積して再付着することにより、上部電極膜及び下部電極膜間が短絡する場合がある。
【００２０】
このような種々の問題により、強誘電体キャパシタの正常動作が妨げられ、よって、強誘電体キャパシタの信頼性が確保できない場合があった。
【００２１】
しかし、上述した非特許文献１に記載の台座スタック型の強誘電体メモリによれば、以下の理由によって▲１▼〜▲３▼の問題を解消することができる。
【００２２】
台座スタック型の強誘電体メモリでは、上部電極膜をプレート線として用いているため、プレート線コンタクトが不要であり、よって、▲１▼の問題が解消される。
【００２３】
また、台座スタック型の強誘電体メモリによれば、強誘電体膜の側壁に形成されているダメージ領域が、強誘電体キャパシタが実効的に機能する有効領域内に存在しておらず、よって、▲２▼の問題が解消される。
【００２４】
また、台座スタック型の強誘電体メモリによれば、あらかじめ下部電極膜を加工しておくので、エッチング残渣の発生量を抑制でき、よって、▲３▼の問題が解消される。
【００２５】
ところが、通常、強誘電体膜を成膜するに当たり、強誘電体膜の結晶化を目的として、酸素雰囲気下での高温加熱処理を行わなくてはならない。
【００２６】
しかし、上述した台座スタック型の場合には、下部電極膜を加工した後に強誘電体膜を成膜するため、下部電極膜の下側に形成されている絶縁層に、酸素が容易に拡散されてしまう。
【００２７】
その結果、この絶縁層中に埋設されている、下部電極膜とソース電極との間を電気的に接続するプラグが酸化され、両者間の導通がとれなくなる場合がある。
【００２８】
これまで、プラグの酸化を防止するために種々の方法が提案されてはいるが、いずれも有効な手段とは言い難い。また、強誘電体膜を成膜するに当たり、結晶化のための温度を、プラグ材料の酸化温度以下に設定して行う方法も提案されてはいるが、強誘電体膜の結晶化が不十分となり高信頼性な強誘電体膜が得れない。
【００２９】
そこで、この発明の目的は、高い信頼性が確保された強誘電体キャパシタ、当該強誘電体キャパシタを具える半導体装置及びこれらの製造方法を提供することにある。
【００３０】
【課題を解決するための手段】
そこで、この発明の強誘電体キャパシタの製造方法は、下記のような構成上の特徴を有する。
【００３１】
すなわち、板状部の主表面上に、第１の凸部を形成して下地とする下地形成工程と、露出している板状部の主表面及び第１の凸部の表面に沿って下部電極膜を形成し、第１の凸部に対応して屈曲した、頂面を有する第２の凸部を形成する下部電極膜形成工程と、当該第２の凸部の周囲の下部電極膜上に、その表面が第２の凸部の頂面と同一面位置となる厚みで、常誘電体膜を形成する常誘電体膜形成工程と、第２の凸部の頂面上から常誘電体膜上に亘って、強誘電体膜を形成する強誘電体膜形成工程と、強誘電体膜上のうち、第２の凸部の頂面と対向する領域に上部電極膜を形成する上部電極膜形成工程と、強誘電体膜に対してエッチングを行って、強誘電体膜のうち、第２の凸部の上側部分と、常誘電体膜と接触しかつ該上側部分を所定幅で取り囲む部分とを残存させるエッチング工程とを含んでいる。そして、強誘電体膜が第２の凸部の頂面と対向する領域を、当該強誘電体キャパシタの有効領域として形成し、また、強誘電体膜が常誘電体膜と接触する領域を、当該強誘電体キャパシタの非有効領域として形成する。
【００３２】
この構成によれば、強誘電体キャパシタのうち実効的に機能する有効領域にある強誘電体キャパシタは、下部電極膜のうち第２の凸部の頂面部分と、上部電極膜のうち当該凸部の頂面部分と強誘電体膜を挟んで対向、すなわち正対する部分（この領域を、対向領域もしくは正対領域とも称する。）と、第２の凸部の頂面部分と上部電極膜の対向領域との間に挟まれる強誘電体膜とで構成される。
【００３３】
その結果、強誘電体膜の側壁は、上述した強誘電体キャパシタの有効領域外に存在しているため、強誘電体膜の側壁に形成されているダメージ領域によって、強誘電体特性が劣化するのを抑制することができる。
【００３４】
また、強誘電体キャパシタのエッチング加工面には、下部電極膜と上部電極膜との間に、強誘電体膜に加えて常誘電体膜が設けられた構造である。そのため、エッチング残渣が、下部電極膜と上部電極膜との間を短絡させる高さに堆積するのを回避することができる。
【００３５】
また、この発明では、酸素雰囲気下において強誘電体膜を形成する際に、半導体基板上の広い領域に、耐酸化性の高い下部電極膜を残存させておくことができる。その結果、強誘電体膜の形成時に、下部電極膜の下側のプラグが酸化されるのを抑制することができる。
【００３６】
従って、高信頼性な強誘電体キャパシタが得られ、よって、高信頼性な半導体装置を実現することができる。
【００３７】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態につき説明する。尚、各図は、この発明が理解できる程度に各構成成分の形状、大きさ及び配置関係を概略的に示してあるに過ぎず、従って、この発明は図示例に限定されるものではない。また、平面図には、図示の構成成分のレイアウト関係を明らかにするために、上に重なった部材や構造により視界から隠れた輪郭線を実線や破線で示しているが、場合によっては、隠れた輪郭線の表示を省略した平面図もある。また、図を分かり易くするために、断面を示すハッチングは、一部分を除き省略してある。尚、以下の説明は、単なる好適例に過ぎず、また、例示した数値的条件は何らこれに限定されない。また、各図において同様の構成成分については同一の番号を付して示し、その重複する説明を省略することもある。
【００３８】
＜第１の実施の形態＞
図１は、この実施の形態における強誘電体キャパシタ６０を具える半導体装置１０の主要部を示す概略断面図であるとともに、図２に示す、この半導体装置１０の概略平面図のうち、強誘電体メモリセル（以下、単にメモリセルと称する場合もある。）５０を、実線部分Ｉ−Ｉ’線に沿って切断して得られる切り口、すなわち断面を図２中の矢印方向から見た図である。
【００３９】
先ず、図１に示す半導体装置１０の説明に先立ち、図２を参照してこの実施の形態の半導体装置１０について説明する。
【００４０】
図２に示すように、この実施の形態の半導体装置１０が有する強誘電体メモリセル５０は、ＭＯＳ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）型電界効果トランジスタ（以下、単にトランジスタと称する場合もある。）２０と、強誘電体キャパシタ６０とを具えている。
【００４１】
トランジスタ２０は、第１主電極としてのソース電極（或いは、ソース領域とも称する。）２４と、第２主電極としてのドレイン電極（或いは、ドレイン領域とも称する。）２６とを具えている。ソース電極２４及びドレイン電極２６は、アクティブ領域３０内に、ワード線である制御電極としてのゲート電極２２を挟むような位置に、一対の不純物拡散領域として形成されている。また、ソース電極２４は、キャパシタコンタクトであるプラグ３４を介して強誘電体キャパシタ６０を構成する下部電極膜６２と電気的に接続されている。ドレイン電極２６は、ビット線コンタクト（コンタクト）３２を介してビット線５５と電気的に接続されている。
【００４２】
強誘電体キャパシタ６０は、下部電極膜６２上に、強誘電体膜６４及び上部電極膜６６が順次に積層された構成であり（詳細は後述する。）、上部電極膜６６上には、プレート線５７が形成されている。また、一例として、強誘電体キャパシタ６０の、上方から基板面側を見た平面形状は、四角形とする。尚、ここでは、ビット線５５が、ゲート電極（すなわち、ワード線）２２及びプレート線５７の各々に、直交して配設されている。
【００４３】
続いて、この実施の形態の半導体装置１０について、図１を参照して詳細に説明する。
【００４４】
図１に示すように、この発明に係る強誘電体キャパシタ６０は、下地３８上に設けられている。この下地３８は、主表面ａを有する板状部３８ａと、主表面ａ上の第１の凸部３８ｂとを具えている。強誘電体キャパシタ６０は、第１の凸部３８ｂを、当該第１の凸部３８ｂを上方から見て覆うように設けられている。
【００４５】
下地３８は、主として、トランジスタ２０が形成されている半導体基板であるシリコン基板１２と、トランジスタ２０とその一端が電気的に接続されるコンタクト等を具える第１の絶縁膜２１（１３、１６及び１８）とを含んでいる。以下に、その詳細につき説明する。
【００４６】
トランジスタ２０は、ゲート電極２２、ソース電極２４及びドレイン電極２６を具えている。ゲート電極２２は、シリコン基板１２上に、ゲート絶縁膜（図示を省略してある。）を介して形成されている。ソース電極２４及びドレイン電極２６は、シリコン基板１２の表面領域中の、ゲート電極２２を挟む位置に形成されている。また、絶縁分離膜１９は、隣り合うトランジスタ同士を絶縁分離している。尚、トランジスタ２０は、ｎチャネル型又はｐチャネル型のいずれかを任意好適に選択することができる。ここでのトランジスタ２０の構造は従来公知であるので、その詳細な説明は省略する。
【００４７】
ソース電極２４及びドレイン電極２６上には、タングステン（Ｗ）やポリシリコン（Ｐｏｌｙ−Ｓｉ）からなる導電層１５が形成されている。シリコン基板１２上には、導電層１５と実質同一高さとなるようにシリコン酸化（ＳｉＯ₂）膜１３が形成されており、その表面は平坦である。ソース電極２４側の導電層１５上には、後述する下部電極膜６２と電気的に接続される、キャパシタコンタクトであるプラグ３４が形成されている。一方、ドレイン電極２６側の導電層１５上には、後述するビット線５５と電気的に接続されるビット線コンタクト３２が形成されている。また、シリコン酸化膜１３上には、酸化防止膜であるシリコン窒化（ＳｉＮ）膜１８が形成されている。
【００４８】
この実施の形態では、シリコン窒化膜１８上に、シリコン酸化膜１６が形成されている。このシリコン酸化膜１６は、キャパシタコンタクトであるプラグ３４の基板とは反対側の端面（或いは、頂面とも称する。）を露出させるとともに、ビット線コンタクト３２の基板側の一部を埋め込んでいる。
【００４９】
より詳細には、シリコン酸化膜１６の表面の一部が、プラグ３４の端面と実質的に同一面位置となる厚みで、突出して形成されており、第１の凸部３８ｂを画成している。
【００５０】
すなわち、主として、シリコン基板１２、シリコン酸化膜１３、シリコン窒化膜１８、シリコン酸化膜１６、及びプラグ３４によって、板状部３８ａの主表面ａ上に、第１の凸部３８ｂが設けられた下地３８を構成している。
【００５１】
また、強誘電体キャパシタ６０は、主として、当該第１の凸部３８ｂ上に設けられており、下部電極膜６２、常誘電体膜６３、強誘電体膜６４、及び上部電極膜６６を具えている。
【００５２】
この実施の形態の下部電極膜６２は、板状部３８ａの主表面ａ及び第１の凸部３８ｂの表面に沿って形成されている。そのため、下部電極膜６２には、第１の凸部３８ｂに対応して屈曲された第２の凸部６２ｂが設けられている。この第２の凸部６２ｂは、イリジウム（Ｉｒ）で形成されている。常誘電体膜６３は、第２の凸部６２ｂの周囲を埋め込むように、かつその表面が第２の凸部６２ｂの頂面ｃと実質的に同一面位置となるように設けられている。この常誘電体膜６３は、シリコン酸化膜又はシリコン窒化（ＳｉＮ_x）膜で形成されている。強誘電体膜６４は、第２の凸部６２ｂの頂面ｃ上から、常誘電体膜６３上に亘って形成されており、タンタル酸ストロンチウムビスマス（ＳｒＢｉ₂Ｔａ₂Ｏ₉）で形成されている。上部電極膜６６は、強誘電体膜６４上に、第２の凸部６２ｂの頂面ｃと対向する領域から非対向な領域、すなわち正対する領域（正対領域）から当該正対領域から横方向にずれた領域（非正対領域）、に亘って設けられて、イリジウムで形成されている。尚、不図示ではあるが、金属材料の相互拡散を防止するために、プラグ３４と下部電極膜６２との間に、窒化チタン（ＴｉＮ）膜や窒化アルミニウム（ＡｌＮ）からなるバリアメタルや、イリジウムからなる酸化防止膜が、必要に応じて設けられていている。
【００５３】
さらに、この構成例では、下部電極膜６２、常誘電体膜６３、強誘電体膜６４及び上部電極膜６６のそれぞれの側端面（ｅ、ｆ、ｇ及びｈ）で構成される強誘電体キャパシタ６０の側壁面Ｊは、実質的に非凹凸面となっている。
【００５４】
また、この下部電極膜６２の第２の凸部６２ｂの頂面寸法は、強誘電体キャパシタ６０が実効的に機能する領域、すなわち有効領域の寸法に相当している。また、常誘電体膜６３は、上部電極膜６６と下部電極膜６２との間のスペーサとしてはもとより、常誘電体キャパシタンス（容量）を与える役割を果たす。これらについての詳細な説明は後述する。
【００５５】
また、強誘電体キャパシタ６０が設けられた下地３８上には、強誘電体膜６４と実質的に同一高さ、又は上部電極膜６６の端面ｈの少なくとも一部を露出させる高さに、シリコン酸化膜４２が形成されている。
【００５６】
上部電極膜６６上には、イリジウムからなるプレート線５７が形成されている。また、シリコン酸化膜４２及びプレート線５７を覆い、かつビット線コンタクト３２の端面と実質的に同一面位置となるように、シリコン酸化膜４４が形成されている。ビット線コンタクト３２上には、タングステンからなるビット線５５が形成されている。
【００５７】
続いて、図３から図８を参照して、この半導体装置１０の製造方法につき説明する。
【００５８】
先ず、トランジスタ形成工程として、任意好適な方法を用いて、シリコン基板１２に、隣合うトランジスタ同士を絶縁分離するための絶縁分離膜１９を形成する。そして、この絶縁分離膜１９で囲まれたシリコン基板１２の領域に、トランジスタ２０を任意好適な方法を用いて形成する。このトランジスタ２０の形成において、ゲート電極２２の形成位置を挟む位置にある、シリコン基板１２の表面領域に対して、一対の不純物拡散層であるソース電極２４及びドレイン電極２６を形成する。然る後、シリコン基板１２上の、ソース電極２４とドレイン電極２６との間の位置に、ゲート電極２２を形成する。
【００５９】
続いて、配線形成工程を行う。先ず、露出しているシリコン基板１２を覆うように、絶縁膜１３を堆積させる。この絶縁膜１３を、例えば、シリコン酸化膜として、これを化学的気相成長（ＣＶＤ：ｃｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法により膜厚１２００ｎｍで形成する。その後、シリコン酸化膜１３に対して、フォトリソグラフィ工程及びエッチング工程を順次行って、ソース電極２４及びドレイン電極２６に達するコンタクトホール５２をそれぞれ開口する。その後、各コンタクトホール５２内に、ＣＶＤ法によってタングステンを埋め込んだ後、タングステンに対して、シリコン酸化膜１３の表面と実質的に同一面位置となるまで化学機械的研磨（ＣＭＰ：ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）を行い、導電層１５をそれぞれ形成する。
【００６０】
続いて、シリコン酸化膜１３及び導電層１５上に、プラズマ（Ｐｌａｓｍａ）ＣＶＤ法により、酸化防止膜となるシリコン窒化膜１８を膜厚１００ｎｍで形成する。その後、シリコン窒化膜１８上に、オゾン（Ｏ₃）−ＴＥＯＳ（ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）を用いたプラズマＣＶＤ法によって、シリコン酸化膜（Ｏ₃−ＴＥＯＳ酸化膜とも称する。）を形成した後、ＣＭＰ法によって表面が平坦なシリコン酸化膜１６を、３００ｎｍの膜厚で形成する。
こうして、シリコン基板１２上に、主として、シリコン酸化膜（１３、１６）及びシリコン窒化膜１８が積層されてなる、第１絶縁膜２１を得る（図３（Ａ））。
【００６１】
続いて、第１絶縁膜のうちのシリコン酸化膜１６及びシリコン窒化膜１８に対して、フォトリソグラフィ工程及びエッチング工程を順次行って、ソース電極２４上の導電層１５に達するコンタクトホール５４を開口する。その後、コンタクトホール５４内に埋め込むようにように、シリコン窒化膜をプラズマＣＶＤ法により膜厚１００ｎｍで形成した後、エッチバックを行ってコンタクトホール５４の側壁に酸化防止膜となるシリコン窒化膜（不図示）を形成する。その後、コンタクトホール５４内に、ＣＶＤ法によってタングステンを埋め込む。その後、タングステンに対してシリコン酸化膜１６の表面と実質的に同一面位置となるまでＣＭＰを行って、キャパシタコンタクトであるプラグ３４を形成するとともに、配線構造を得る（図３（Ｂ））。
【００６２】
次に、下地形成工程として、シリコン酸化膜１６に対してフォトリソグラフィ工程及びエッチング工程を順次行って、露出しているプラグ３４を取り囲むシリコン酸化膜部分を残存させる。こうして、第１の凸部３８ｂがパターニング形成されて、プラグ３４の、基板側とは反対側の端面（或いは頂面とも称する。）が頂面ｂの一部として構成される。
【００６３】
その結果、板状部３８ａの主表面ａ上に、第１の凸部３８ｂによる段差が設けられた下地３８を形成することができる（図３（Ｃ））。
【００６４】
このとき、第１の凸部３８ｂの基板面と平行な面内での、外形寸法（Ｘ方向及びＹ方向）を、強誘電体キャパシタの動作仕様等に基づいて、実際に、強誘電体キャパシタとして機能させたい有効領域の寸法に設定するのが好適である。また、第１の凸部３８ｂのＺ方向（Ｘ−Ｙ面に直交する方向）の高さは、後工程で形成する強誘電体膜の膜厚と同程度とするのが好適である。しかし、この高さは、第１の凸部３８ｂの加工精度やデザインルール等の設計基準によって、任意に設定することができる。
【００６５】
次に、下部電極膜形成工程を行う。この構成例では、先ず、露出している板状部３８ａの主表面ａ及び第１の凸部３８ｂの表面の凹凸に沿うように、窒化チタンによるバリアメタルとイリジウムによる酸化防止膜（ともに不図示）とを順次に形成する。窒化チタン膜は、板状部３８ａの主表面ａ及び第１の凸部３８ｂの表面上に、スパッタ法でチタン（Ｔｉ）を膜厚１５ｎｍで形成した後、７５０℃で３０秒間の急速加熱アニール（ＲＴＡ：ＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌ）を窒素（Ｎ₂）雰囲気中で行って形成する。また、イリジウム膜は、窒化チタン膜上に、直流スパッタ法を用いて膜厚５０ｎｍで形成する。
【００６６】
これら膜を形成した後、板状部３８ａ及び第１の凸部３８ｂの表面の凹凸に沿って、下部電極膜であるイリジウム膜８２を、直流スパッタ法により膜厚２５０ｎｍで形成する。こうして、凹凸面を有する下地３８上に、第１の凸部３８ｂの表面形状に対応して屈曲された、第２の凸部６２ｂを有する下部電極膜をイリジウム膜８２で形成することができる（図４（Ａ））。このとき、第２の凸部６２ｂの頂面ｃの寸法（Ｘ方向及びＹ方向）は、強誘電体キャパシタの有効領域の寸法に相当している（説明後述）。
【００６７】
続いて、常誘電体膜形成工程を行う。先ず、下部電極膜６２上に、常誘電体膜である高密度プラズマ（ＨＤＰ：ＨｉｇｈＤｅｎｓｉｔｙＰｌａｓｍａ）ＣＶＤ法によって、シリコン酸化膜８１を膜厚３００ｎｍで形成する（図４（Ｂ））。その後、シリコン酸化膜８１に対し、第２の凸部６２ｂの頂面ｃが露出するまでＣＭＰ及びエッチバックを行って、シリコン酸化膜８３を形成する（図４（Ｃ））。尚、ここでのエッチバックを、第２の凸部６２ｂの頂面ｃが露出するまで行う理由は、後工程を経て形成される強誘電体キャパシタ６０の有効領域内に常誘電体容量が発生して強誘電体キャパシタの安定動作を妨げるのを回避するためである。そのため、第２の凸部６２ｂの頂面ｃが多少オーバーエッチングされても良い。
【００６８】
次に、強誘電体膜形成工程として、第２の凸部６２ｂの頂面ｃ上からシリコン酸化膜８３上に亘って、スピンコート法を用いてタンタル酸ストロンチウムビスマス前駆体溶液を塗布する。この塗布液を１５０℃〜２６０℃の範囲内の温度で乾燥させた後、塗布液に対して７００℃で１分間のＲＴＡを酸素雰囲気中で行う。こうして、タンタル酸ストロンチウムビスマス膜を形成する。その後、この構成例では、塗布工程及びＲＴＡ工程を同様にして２回繰り返し行った後に、７００℃で１時間のＲＴＡを酸素雰囲気中で行い、最終的に膜厚が１２０ｎｍのタンタル酸ストロンチウムビスマス膜８４を形成する（図５（Ａ））。
【００６９】
次に、上部電極膜形成工程として、タンタル酸ストロンチウムビスマス膜８４上に、スパッタ法によって上部電極膜８６であるイリジウム膜を１００ｎｍの膜厚に形成する（図５（Ｂ））。このイリジウム膜８６は、第２の凸部６２ｂの頂面ｃと対向する領域（すなわち、正対領域）から非対向な領域（すなわち、非正対領域）に亘って、設けられている。
【００７０】
次に、エッチング工程として、タンタル酸ストロンチウムビスマス膜８４に対し、第２の凸部６２ｂの上側部分を残存させるとともに、シリコン酸化膜８３と接触しかつ当該上側部分を所定幅で取り囲む部分を残存させるようにエッチングを行う。
【００７１】
具体的には、フォトリソグラフィ工程及びエッチング工程により、上部電極膜８６、強誘電体膜８４、常誘電体膜８３及び下部電極膜８２の４つの膜に対してエッチングを一括して行い、ビット毎に個別に分離された強誘電体キャパシタ６０を形成する（図５（Ｃ））。尚、ここでのエッチングは、１ステップで行うことが好ましいが、エッチング条件の制約等によっては複数ステップであっても良い。
【００７２】
次に、第２の絶縁膜形成工程を行う。先ず、下地３８及び強誘電体キャパシタ６０を覆うように、シリコン酸化膜４５を高密度プラズマＣＶＤ法により、膜厚８００ｎｍで形成する（図６（Ａ））。その後、シリコン酸化膜４５に対し、上部電極膜６６が露出するまでＣＭＰ及びエッチバックを行って、第２の絶縁膜であるシリコン酸化膜４２を形成する（図６（Ｂ））。
【００７３】
次に、プレート線形成工程として、先ず、露出している上部電極膜６６を覆うように、スパッタ法によりイリジウム膜を膜厚１００ｎｍで形成する（不図示）。その後、イリジウム膜に対して、フォトリソグラフィ工程及びエッチング工程を行って、上部電極膜６６上に、当該上部電極膜６６と電気的に接続されるプレート線５７をライン状に形成する（図６（Ｃ））。プレート線形成後に、上部電極膜６６に対するダメージ回復のために、窒素雰囲気下において６５０℃で３０分のアニールを行う。プレート線５７は、上部電極膜６６との密着性や電気抵抗等の電気的特性を考慮して、上部電極膜６６と同じ材料で形成するのが好適である。
【００７４】
次に、第３の絶縁膜形成工程として、シリコン酸化膜４２及びプレート線５７を覆うように、ＴＥＯＳを用いたプラズマＣＶＤ法によりシリコン酸化膜を膜厚６００ｎｍで形成した後（不図示）、プレート線５７上が所定膜厚となるまでＣＭＰを行い、第３の絶縁膜であるシリコン酸化膜４４を形成する（図７（Ａ））。
【００７５】
次に、コンタクト形成工程を行う。先ず、シリコン酸化膜（第３の絶縁膜）４４及びシリコン酸化膜（第２の絶縁膜）４２及びシリコン酸化膜（第１の絶縁膜）２１に対してフォトリソグラフィ工程及びエッチング工程を順次行って、ドレイン電極２６上の導電層１５に達するコンタクトホール５６を開口する。その後、コンタクトホール５６の側壁に、エッチバックを行によってチタン膜及び窒化チタン膜を順次形成する（不図示）。その後、コンタクトホール５６内に、ＣＶＤ法によってタングステンを埋め込んだ後、タングステンに対して、シリコン酸化膜４４の表面と実質的に同一面位置となるまでＣＭＰを行う。こうして、ドレイン電極２６とのコンタクトである、ビット線コンタクト３２を形成する（図７（Ｂ））。
【００７６】
次に、ビット線形成工程として、先ず、ビット線コンタクト３２を覆うように、スパッタ法によって、タングステン膜を膜厚１００ｎｍで形成する（不図示）。その後、タングステン膜に対して、フォトリソグラフィ工程及びエッチング工程を行って、ビット線コンタクト３２上に、ビット線５５をライン状に形成する（図１参照）。
【００７７】
この実施の形態では、上述した製造方法によって得られた強誘電体キャパシタ６０の有効領域には、下部電極膜６２の第２の凸部６２ｂと、上部電極膜６６のうち、当該第２の凸部６２ｂと強誘電体膜６４を挟んで対向すなわち正対する領域部分６６ａ（対向領域或いは正対領域とも称する。）と、第２の凸部６２ｂと上部電極膜の正対領域との間に挟まれた、強誘電体膜の領域部分６４ａ（有効強誘電体膜とも称する。）とを具える強誘電体キャパシタが形成されている。
【００７８】
この点につき、図８（Ａ）及び（Ｂ）を参照してさらに説明する。図８（Ａ）は、強誘電体キャパシタ６０の主要部の概略断面図である。図８（Ｂ）は、図８（Ａ）に示す強誘電体キャパシタ６０をＰ−Ｐ’線に沿って切断して得られた断面を上方から見た図である。
【００７９】
図８（Ａ）及び（Ｂ）に示すように、先ず、強誘電体キャパシタ６０は、領域Ａ（後述する有効領域）におけるキャパシタと、領域Ｂ（後述する非有効領域）におけるキャパシタとに分けられる。
【００８０】
領域Ａにおけるキャパシタは、下部電極膜６２のうち第２の凸部６２ｂの頂面ｃ部分と、上部電極膜６６のうち頂面ｃと対向する正対領域６６ａと、これら膜に挟まれた有効強誘電体膜６４ａとを具えている。
【００８１】
一方、領域Ｂにおけるキャパシタは、下部電極膜６２のうち頂面領域６２１を取り囲む包囲領域６２２と、上部電極膜６６のうち頂面ｃとは非対向（非正対）な部分６６ｂと、これら膜に挟まれた、常誘電体膜６３及び強誘電体膜６４ｂとを具えている。
【００８２】
いま、強誘電体キャパシタ６０の両端、すなわち下部電極膜６２及び上部電極膜６６に電圧Ｖを印加する。このとき、領域Ａにおける強誘電体内部の電界をＥ_fとすると、領域Ｂにおける強誘電体内部の電界Ｅ_f’は、式（１）で与えられる。
【００８３】
Ｅ_f’＝Ｅ_f（１＋ε_f／ε₁）（ｄ／ｔ））^-1・・・（１）
但し、ε_fは強誘電体膜６４の誘電率、また、ε₁は常誘電体膜６３の誘電率である。また、ｔは強誘電体膜の膜厚であり、ｄはスペーサである常誘電体膜６３の膜厚、すなわち下部電極膜６２によって形成された段差である。
【００８４】
ここで、例えば、ｄ≒ｔとし、また、強誘電体膜６４をタンタル酸ストロンチウムビスマス（ε_f≒２００）、及び常誘電体膜６３をシリコン酸化膜（ε₁≒４）とした場合（すなわち、１≪（ε_f／ε₁）である。）、式（１）を式（２）で近似することができる。
【００８５】
Ｅ_f’≒Ｅ_f（ε_f／ε_f）・・・（２）
その結果、領域Ｂの強誘電体内部にはほとんど電界がかからないため、領域Ｂを非有効領域とみなすことができる。
【００８６】
よって、強誘電体キャパシタ６０が実効的に機能する有効領域は、主として領域Ａで構成される強誘電体キャパシタであることが判る。
【００８７】
上述したように、この実施の形態では、強誘電体膜の側壁に形成されるダメージ領域は、強誘電体キャパシタの非有効領域である領域Ｂに存在している。そのため、このダメージ領域によって、強誘電体キャパシタの強誘電体特性が劣化するのを抑制することができる（問題▲２▼解消）。
【００８８】
また、強誘電体キャパシタが有するエッチング加工面には、下部電極膜と上部電極膜との間に、強誘電体膜に加えて常誘電体膜が設けられている。そのため、エッチング残渣が、下部電極膜と上部電極膜との間を短絡させる高さに堆積するのを回避することができる（問題▲３▼解消）。
【００８９】
また、ここでの強誘電体キャパシタは、台座スタック型の強誘電体キャパシタと実質的同様に、プレート線コンタクトが不要な構造である（問題▲１▼解消）。
【００９０】
さらに、この実施の形態では、強誘電体キャパシタを、下部電極膜、常誘電体膜、強誘電体膜及び上部電極膜に対して一括エッチングを行って形成する。
【００９１】
すなわち、酸素雰囲気下において強誘電体膜を成膜する際に、耐酸化性の高い下部電極膜を、シリコン酸化膜上に充分な領域として残存させておくことができる。そのため、強誘電体膜の成膜時に、下部電極膜下の絶縁膜中に酸素が拡散されるのを抑制でき、よって、絶縁膜中に埋設されているプラグの酸化を回避することができる。
【００９２】
従って、従来よりも高信頼性な強誘電体キャパシタを得ることができるので、よって、高信頼性な半導体装置を実現することができる。
【００９３】
＜第２の実施の形態＞
図９及び図１０を参照して、この発明の第２の実施の形態につき説明する。
【００９４】
この実施の形態では、プレート線コンタクトが設けられている点が、第１の実施の形態との主な相違点である。
【００９５】
図９は、この実施の形態における強誘電体キャパシタ６０を具える半導体装置１００の主要部を示す概略断面図であるとともに、図１０に示す、この半導体装置１００の概略平面図のうち、強誘電体メモリセル５０を、実線部分Ｋ−Ｋ’線に沿って切断して得られる切り口を図中矢印方向から見た図である。
【００９６】
先ず、図９に示す半導体装置１００の説明に先立ち、図１０を参照してこの実施の形態の半導体装置１００について説明する。尚、第１の実施の形態で既に説明した構成要素と同一の構成要素には同一の番号を付して示し、その具体的な説明を省略する（以下の各実施の形態についても同様）。
【００９７】
図１０に示すように、この実施の形態の半導体装置１００が有するメモリセル５０は、第１の実施の形態と同様に、トランジスタ２０と強誘電体キャパシタ６０とを具えている。
【００９８】
しかし、この実施の形態では、上部電極膜６６は、プレート線コンタクト（第１のコンタクト）７１を介して、プレート線７４ａと電気的に接続されている。また、ドレイン電極２６は、コンタクト（第２のコンタクト）７８、ビット線コンタクト（第３のコンタクト）７２を介してビット線５５と電気的に接続されている。
【００９９】
続いて、この実施の形態の半導体装置１００について、図９を参照して詳細に説明する。
【０１００】
図９に示すように、この発明に係る強誘電体キャパシタ６０は、第１の実施の形態と同様に、板状部３８ａの主表面ａ上に第１の凸部３８ｂが設けられた下地３８上の、主として第１の凸部３８ｂ上に設けられている。
【０１０１】
この実施の形態では、上部電極６６上には、後述するプレート線７４ａと電気的に接続される、プレート線コンタクト７１が形成されている。また、ドレイン電極２６側の導電層１５上には、後述する配線層７４ｂと電気的に接続されるコンタクト７８が形成されている。
【０１０２】
また、強誘電体キャパシタ６０が設けられている下地３８上には、シリコン酸化膜４４が、プレート線コンタクト７１及びコンタクト７８の端面と実質的に同一面位置となる厚みで形成されている。プレート線コンタクト７１及びコンタクト７８上には、アルミ合金からなるプレート線７４ａ及び配線層７４ｂがそれぞれ形成されている。シリコン酸化膜４４上には、プレート線７４ａ及び配線層７４ｂを覆い、かつビット線コンタクト７２の端面と実質的に同一面位置となる厚みで、シリコン酸化膜４９が形成されている。また、配線層７４ｂ上には、ビット線５５と電気的に接続されるビット線コンタクト７２が形成されている。また、ビット線コンタクト７２上には、タングステンによるビット線５５が形成されている。
【０１０３】
続いて、図１１及び図１２を参照して、この半導体装置１００の製造方法につき説明する。
【０１０４】
先ず、第１の実施の形態で説明した方法と同様の方法で、トランジスタ形成工程からエッチング工程までを行う（図５（Ｃ）参照）。
【０１０５】
その後、この実施の形態では、第２の絶縁膜形成工程を以下の手順で行う。先ず、下地３８及び強誘電体キャパシタ６０を覆うように、ＴＥＯＳを用いたプラズマＣＶＤ法によりシリコン酸化膜４３を膜厚１０００ｎｍで形成する（図１１（Ａ））。その後、当該シリコン酸化膜４３に対して、上部電極膜６６上が所定膜厚となるまでＣＭＰを行って、第２の絶縁膜であるシリコン酸化膜４４を形成する（図１１（Ｂ））。
【０１０６】
次に、第１のコンタクト形成工程として、先ず、シリコン酸化膜４４に対して、フォトリソグラフィ工程及びエッチング工程を順次行って、上部電極膜６６に達するコンタクトホール７３を開口する。その後、コンタクトホール７３内に、ＣＶＤ法によってタングステンを埋め込んだ後、タングステンに対してシリコン酸化膜４４の表面と実質的に同一面位置となるまでＣＭＰを行い、第１のコンタクトであるプレート線コンタクト７１を形成する（図１１（Ｃ））。
【０１０７】
次に、第２のコンタクト形成工程を行う。先ず、第２の絶縁膜であるシリコン酸化膜４４と、第１の絶縁膜２１のうちのシリコン酸化膜１６及びシリコン窒化膜１８とに対して、フォトリソグラフィ工程及びエッチング工程を順次行い、ドレイン電極２６上の導電層１５に達するコンタクトホール７９を開口する。その後、コンタクトホール７９の側壁に、エッチバックを行によってチタン膜及び窒化チタン膜を順次形成する。その後、コンタクトホール７９内にＣＶＤ法によってタングステンを埋め込んだ後、タングステンに対してシリコン酸化膜４４の表面と実質的に同一面位置となるまでＣＭＰを行う。こうして、ドレイン電極２６と電気的に接続される第２のコンタクト７８を形成する（図１２（Ａ））。尚、この構成例では、第１及び第２のコンタクト（７１、７８）の形成工程をそれぞれ別個に行っているが、これらコンタクトを同一材料かつ同一方法で形成可能な場合、同時に行っても良い。
【０１０８】
次に、プレート線形成工程を行う。先ず、シリコン酸化膜４４上に、スパッタ法によって、露出している第１及び第２コンタクト（７１、７８）を覆うようにアルミ合金膜を形成する（不図示）。このアルミ合金膜を、例えば、シリコン酸化膜４４側から、Ｔｉ膜／ＴｉＮ膜／Ａｌ膜／ＴｉＮ膜／Ｔｉ膜を順次積層させて形成する。その後、このアルミ合金膜に対して、フォトリソグラフィ工程及びエッチング工程を行って、プレート線コンタクト７１上に、アルミ合金膜からなるプレート線７４ａをライン状に形成する。またこのとき、このアルミ合金膜に対して、配線層形成工程として、配線層７４ｂ形成のためのフォトリソグラフィ工程及びエッチング工程を同時に行って、コンタクト７８上にアルミ合金膜からなる配線層７４ｂを形成する（図１２（Ｂ））。
【０１０９】
次に、第３の絶縁膜形成工程として、シリコン酸化膜４４上に、プレート線７４ａ及び配線層７４ｂを覆うように、ＴＥＯＳを用いたプラズマＣＶＤ法によりシリコン酸化膜を膜厚２００ｎｍで形成した後ＣＭＰを行って、第３の絶縁膜であるシリコン酸化膜４９を形成する（図１２（Ｃ））。
【０１１０】
次に、第３のコンタクト形成工程を行う。先ず、シリコン酸化膜４９に対してフォトリソグラフィ工程及びエッチング工程を順次行って、配線層７４ｂに達するコンタクトホール７６を開口する。その後、コンタクトホール７６内に、ＣＶＤ法によってタングステンを埋め込む。そして、タングステンに対して、シリコン酸化膜４９の表面と実質的に同一面位置となるまでＣＭＰを行い、第３のコンタクトであるビット線コンタクト７２を形成する。
【０１１１】
次に、ビット線形成工程として、先ず、ビット線コンタクト７２を覆うように、スパッタ法によって、タングステン膜を膜厚１００ｎｍで形成する（不図示）。その後、タングステン膜に対して、フォトリソグラフィ工程及びエッチング工程を行い、ビット線コンタクト７２上に、ドレイン電極２６と電気的に接続されるビット線５５をライン状に形成する（図９参照）。
【０１１２】
上述した説明から明らかように、この実施の形態では、第１の実施の形態と同様に、問題▲２▼及び▲３▼を解消することができる。
【０１１３】
さらに、この実施の形態では、問題▲１▼に対する懸念はあるものの、第１の実施の形態と同様に、強誘電体膜を形成する際に、下部電極膜６２とソース電極２４とを電気的に接続するためのプラグ３４が酸化されるのを抑制できるメリットは大きい。
【０１１４】
以上、この発明の実施の形態における条件等は、上述の組合せのみに限定されない。よって、任意好適な段階において好適な条件を組み合わせることで、この発明を適用させることができる。
【０１１５】
例えば、下部電極膜材料、常誘電体膜材料、強誘電体膜材料及び上部電極膜材料は上述した材料のみに限定されず、目的や設計に応じて任意好適な材料を選択することができる。例えば、上部電極及び下部電極膜（６６、６２）の材料としては、イリジウムのほかに、白金（Ｐｔ）或いはルテニウム（Ｒｕ）の耐酸化性金属や、酸化イリジウム（ＩｒＯ₂）や酸化ルテニウム（ＲｕＯ₂）等の導電性金属酸化物を任意好適に用いることができる。また、強誘電体膜６４の材料としては、タンタル酸ストロンチウムビスマスのほかに、チタン酸ジルコン酸鉛（ＰｂＺｒＴｉＯ₃）、ランタン（Ｌａ）をドープしたチタン酸ジルコン酸鉛、ニオブ（Ｎｂ）をドープしたタンタル酸ストロンチウムビスマス、チタン酸ビスマスランタン（ＲｕＢｉＴｉＯ₃）等を任意好適に用いることができる。
【０１１６】
【発明の効果】
上述した説明から明らかなように、この発明によれば、強誘電体キャパシタが有する強誘電体膜の側壁は、強誘電体キャパシタが実効的に機能する有効領域外に存在しているため、強誘電体膜の側壁に形成されているダメージ領域によって、強誘電体特性が劣化するのを抑制することができる。
【０１１７】
また、強誘電体キャパシタのエッチング加工面には、下部電極膜と上部電極膜との間に、強誘電体膜に加えて常誘電体膜が設けられた構造である。そのため、エッチング残渣が、下部電極膜と上部電極膜との間を短絡させる高さに堆積するのを回避することができる。
【０１１８】
さらに、この発明によれば、酸素雰囲気下において強誘電体膜を形成する際に、半導体基板上の広い領域に、耐酸化性の高い下部電極膜を残存させておくことができる。その結果、強誘電体膜の形成時に、下部電極膜の下側のプラグが酸化されるのを抑制することができる。
【０１１９】
従って、高信頼性な強誘電体キャパシタが得られ、よって、高信頼性な半導体装置を実現することができる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態の半導体装置の主要部の概略断面図である。
【図２】この発明の第１の実施の形態の半導体装置の概略平面図である。
【図３】（Ａ）から（Ｃ）は、この発明の第１の実施の形態の半導体装置の製造工程図（その１）である。
【図４】（Ａ）から（Ｃ）は、この発明の第１の実施の形態の半導体装置の製造工程図（その２）である。
【図５】（Ａ）から（Ｃ）は、この発明の第１の実施の形態の半導体装置の製造工程図（その３）である。
【図６】（Ａ）から（Ｃ）は、この発明の第１の実施の形態の半導体装置の製造工程図（その４）である。
【図７】（Ａ）及び（Ｂ）は、この発明の第１の実施の形態の半導体装置の製造工程図（その５）である。
【図８】（Ａ）及び（Ｂ）は、この発明の第１の実施の形態の強誘電体キャパシタの説明に供する図である。
【図９】この発明の第２の実施の形態の半導体装置の主要部の概略断面図である。
【図１０】この発明の第２の実施の形態の半導体装置の概略平面図である。
【図１１】（Ａ）から（Ｃ）は、この発明の第２の実施の形態の半導体装置の製造工程図（その１）である。
【図１２】（Ａ）から（Ｃ）は、この発明の第２の実施の形態の半導体装置の製造工程図（その２）である。
【図１３】この発明の第２の実施の形態の半導体装置の製造工程図（その３）である。
【符号の説明】
１０、１００：半導体装置
１２：シリコン基板（半導体基板）
１３、１６：シリコン酸化膜
１５：導電層
１８：シリコン窒化膜
１９：絶縁分離膜
２０：ＭＯＳ型電界効果トランジスタ
２１：第１の絶縁膜
２２：ゲート電極（制御電極）
２４：ソース電極（第１主電極）
２６：ドレイン電極（第２主電極）
３０：アクティブ領域
３２：ビット線コンタクト
３４：キャパシタコンタクト（プラグ）
３８：下地
３８ａ：板状部
３８ｂ：第１の凸部
４２、４３、４４、４５：シリコン酸化膜（第２の絶縁膜）
４９：シリコン酸化膜（第３の絶縁膜）
５０：強誘電体メモリセル
５２、５４、５６、７３、７６、７９：コンタクトホール
５５：ビット線
５７、７４ａ：プレート線
６０：強誘電体キャパシタ
６２、８２：イリジウム膜（下部電極膜）
６２ｂ：第２の凸部
６３、８１、８３：シリコン酸化膜（常誘電体膜）
６４、８４：タンタル酸ストロンチウムビスマス膜（強誘電体膜）
６４ａ：有効強誘電体膜
６４ｂ：強誘電体膜のうち常誘電体膜６３と対向する部分
６６、８６：イリジウム膜（上部電極膜）
６６ａ：上部電極膜のうち第２凸部６２ｂと対向する部分
６６ｂ：上部電極膜のうち常誘電体膜６３と対向する部分
７１：プレート線コンタクト（第１のコンタクト）
７２：ビット線コンタクト（第３のコンタクト）
７４ｂ：配線層
７８：コンタクト（第２のコンタクト）
６２１：頂面領域
６２２：包囲領域

Claims

強誘電体キャパシタの製造方法であって、
板状部の主表面上に、第１の凸部を形成して下地とする下地形成工程と、
露出している前記板状部の主表面及び前記第１の凸部の表面に沿って下部電極膜を形成し、前記第１の凸部に対応して屈曲した、頂面を有する第２の凸部を形成する下部電極膜形成工程と、
前記第２の凸部の周囲の下部電極膜上に、その表面が前記第２の凸部の頂面と同一面位置となる厚みで常誘電体膜を形成する常誘電体膜形成工程と、
前記第２の凸部の頂面上から前記常誘電体膜上に亘って、強誘電体膜を形成する強誘電体膜形成工程と、
該強誘電体膜上のうち、前記第２の凸部の頂面と対向する領域に、上部電極膜を形成する上部電極膜形成工程と、
前記強誘電体膜に対してエッチングを行って、前記強誘電体膜のうち、前記第２の凸部の上側部分と、前記常誘電体膜と接触しかつ該上側部分を所定幅で取り囲む部分とを残存させるエッチング工程と
を含み、
前記強誘電体膜が前記第２の凸部の頂面と対向する領域を、当該強誘電体キャパシタの有効領域として形成し、
前記強誘電体膜が前記常誘電体膜と接触する領域を、当該強誘電体キャパシタの非有効領域として形成する
ことを特徴とする強誘電体キャパシタの製造方法。
請求項１に記載の強誘電体キャパシタの製造方法において、前記エッチング工程では、前記上部電極膜、前記強誘電体膜、前記常誘電体膜及び前記下部電極膜を一括してエッチング除去することを特徴とする強誘電体キャパシタの製造方法。
強誘電体キャパシタを具える半導体装置の製造方法であって、
半導体基板上に制御電極を設けるとともに、前記半導体基板の、前記制御電極を挟む位置に第１主電極及び第２主電極を設けて、トランジスタを形成するトランジスタ形成工程と、
前記半導体基板及び前記トランジスタを覆いかつその表面が平坦な第１の絶縁膜と、該第１の絶縁膜を貫通するとともに、前記第１主電極または前記第２主電極のいずれか一方と電気的に接続されたプラグとを形成する配線形成工程と、
前記第１の絶縁膜に対してエッチングを行って、前記第１の絶縁膜のうち前記プラグを取り囲む部分を残存させて第１の凸部を形成し、板状部の主表面上に該第１の凸部を設けてなる下地とする下地形成工程と、
露出している前記板状部の主表面及び前記第１の凸部の表面に沿って下部電極膜を形成し、前記第１の凸部に対応して屈曲した、頂面を有する第２の凸部を形成する下部電極膜形成工程と、
前記下部電極膜上に、その表面が前記第２の凸部の頂面と同一面位置となる厚みで常誘電体膜を形成する常誘電体膜形成工程と、
前記第２の凸部の頂面上から前記常誘電体膜上に亘って、強誘電体膜を形成する強誘電体膜形成工程と、
該強誘電体膜上のうち、前記第２の凸部の頂面と対向する領域に、上部電極膜を形成する上部電極膜形成工程と、
前記強誘電体膜に対してエッチングを行って、前記強誘電体膜のうち、前記第２の凸部の上側部分と、前記常誘電体膜と接触しかつ該上側部分を所定幅で取り囲む部分とを残存させるエッチング工程と
を含み、
前記強誘電体膜が前記第２の凸部の頂面と対向する領域を、当該強誘電体キャパシタの有効領域として形成し、
前記強誘電体膜が前記常誘電体膜と接触する領域を、当該強誘電体キャパシタの非有効領域として形成する
ことを特徴とする半導体装置の製造方法。
請求項３に記載の半導体装置の製造方法において、前記エッチング工程の後であって、露出している前記下地上に、前記上部電極膜が露出する厚みでかつその表面が平坦な、第２の絶縁膜を形成する第２の絶縁膜形成工程と、
前記露出している上部電極膜上に、該上部電極膜と電気的に接続されるプレート線を形成するプレート線形成工程と
を含むことを特徴とする半導体装置の製造方法。
請求項４に記載の半導体装置の製造方法において、前記第２の絶縁膜及び前記プレート線を覆い、かつその表面が平坦な、第３の絶縁膜を形成する第３の絶縁膜形成工程と、
前記第３の絶縁膜及び前記第２の絶縁膜を貫通して前記第１の絶縁膜に達するとともに、前記第１主電極または前記第２主電極のうちの他方と電気的に接続される、コンタクトを形成するコンタクト形成工程と、
前記コンタクト上に、該コンタクトと電気的に接続されるビット線を形成するビット線形成工程と
を含むことを特徴とする半導体装置の製造方法。
請求項４または５に記載の半導体装置の製造方法において、前記プレート線形成工程では、前記上部電極膜と同じ材料を用いて前記プレート線を形成することを特徴とする半導体装置の製造方法。
請求項３に記載の半導体装置の製造方法において、前記エッチング工程の後であって、前記上部電極膜上に所定膜厚を有し、かつその表面が平坦な第２の絶縁膜を形成する第２の絶縁膜形成工程と、
前記上部電極膜上に、その頂面が前記第２の絶縁膜の表面と同一面位置にある、第１のコンタクトを形成する第１のコンタクト形成工程と、
前記第１のコンタクト上に、該第１のコンタクトと電気的に接続されるプレート線を形成するプレート線形成工程と
を含むことを特徴とする半導体装置の製造方法。
請求項７に記載の半導体装置の製造方法において、前記第２の絶縁膜を貫通して前記第１の絶縁膜に達するとともに、前記第１主電極及び前記第２主電極のうちの他方と電気的に接続される、第２のコンタクトを形成する第２のコンタクト形成工程と、
前記第２のコンタクト上に、該第２のコンタクトと電気的に接続される配線層を形成する配線層形成工程と、
前記配線層及び前記プレート線を覆い、かつその表面が平坦な第３の絶縁膜を形成する第３の絶縁膜形成工程と、
前記配線層上に、その頂面が前記第３の絶縁膜の表面と同一面位置にある、第３のコンタクトを形成する第３のコンタクト形成工程と、
前記第３のコンタクト上に、該第３のコンタクトと電気的に接続されるビット線を形成するビット線形成工程と
を含むことを特徴とする半導体装置の製造方法。
強誘電体キャパシタであって、
主表面を有する板状部、及び該主表面上に設けられた、第１の凸部を有する下地と、
前記下地の主表面及び前記第１の凸部の表面に沿って設けられており、前記第１の凸部に対応して屈曲した、頂面を有する第２の凸部を有する下部電極膜と、
前記下部電極膜上に、その表面が前記第２の凸部の頂面と同一面となるように設けられている常誘電体膜と、
前記第２の凸部の頂面上から前記常誘電体膜上に亘って設けられている強誘電体膜と、
該強誘電体膜上のうち、前記第２の凸部の頂面と対向する領域に設けられている上部電極膜と
を具え、
前記強誘電体膜が前記第２の凸部の頂面と対向する領域は、当該強誘電体キャパシタの有効領域として形成されており、
前記強誘電体膜が前記常誘電体膜と接触する領域は、当該強誘電体キャパシタの非有効領域として形成されている
ことを特徴とする強誘電体キャパシタ。
請求項９に記載の強誘電体キャパシタにおいて、前記下部電極膜、前記常誘電体膜、前記強誘電体膜及び前記上部電極のそれぞれの端面で構成される、前記強誘電体キャパシタの側壁面は、非凹凸面であることを特徴とする強誘電体キャパシタ。
強誘電体キャパシタを具える半導体装置であって、
主表面を有する板状部、及び該主表面上に設けられた、第１の凸部を有する下地と、
前記下地の主表面及び前記第１の凸部の表面に沿って設けられており、前記第１の凸部に対応して屈曲した、頂面を有する第２の凸部を有する下部電極膜と、
前記下部電極膜上に、その表面が前記第２の凸部の頂面と同一面となるように設けられている常誘電体膜と、
前記第２の凸部の頂面上から前記常誘電体膜上に亘って設けられている強誘電体膜と、
該強誘電体膜上のうち、前記第２の凸部の頂面と対向する領域に設けられている上部電極膜と
を具えており、
前記下地は、半導体基板上に設けられた制御電極と、前記半導体基板の、該制御電極を挟む位置に形成された第１主電極及び第２主電極とを有するトランジスタ、
及び前記第１主電極または前記第２主電極のいずれか一方と前記下部電極膜とを電気的に接続するプラグ
を具え、
前記強誘電体膜が前記第２の凸部の頂面と対向する領域は、当該強誘電体キャパシタの有効領域として形成されており、
前記強誘電体膜が前記常誘電体膜と接触する領域は、当該強誘電体キャパシタの非有効領域として形成されている
ことを特徴とする半導体装置。
請求項１１に記載の半導体装置において、前記下地上に、前記上部電極膜が露出する厚みで設けられ、かつその表面が平坦である、第２の絶縁膜と、
前記上部電極膜上に設けられたプレート線と
を具えることを特徴とする半導体装置。
請求項１２に記載の半導体装置において、第２の絶縁膜及び該プレート線を覆い、かつその表面が平坦である第３の絶縁膜と、
前記第３の絶縁膜及び前記第２の絶縁膜を貫通して前記第１の絶縁膜に達するとともに、前記第１主電極または前記第２主電極のうちの他方と電気的に接続されているコンタクトと、
該コンタクト上に、該コンタクトと電気的に接続されているビット線と
を具えることを特徴とする半導体装置。
請求項１１に記載の半導体装置において、前記下地上に、前記上部電極膜上に所定膜厚を有し、かつその表面が平坦である、第２の絶縁膜と、
前記上部電極膜上に形成されており、その頂面が前記第２の絶縁膜の表面と同一面位置にある、第１のコンタクトと、
前記第１のコンタクト上に、該第１のコンタクトと電気的に接続されているプレート線と
を具えることを特徴とする半導体装置。
請求項１４に記載の半導体装置において、前記第２の絶縁膜を貫通して前記第１の絶縁膜に達するとともに、前記第１主電極または前記第２主電極のうちの他方と電気的に接続されている第２のコンタクトと
前記第２のコンタクト上に、該第２のコンタクトと電気的に接続されている配線層と、
前記配線層及び前記プレート線を覆い、かつその表面が平坦な第３の絶縁膜と、
前記配線層上に形成されており、その頂面が前記第３の絶縁膜の表面と同一面位置にある、第３のコンタクトと、
該第３のコンタクト上に、該第３のコンタクトと電気的に接続されているビット線と
を具えることを特徴とする半導体装置。