JP2002246563A - 強誘電体メモリ装置及びその製造方法 - Google Patents

強誘電体メモリ装置及びその製造方法

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知恵 久都内
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Abstract

(57)【要約】 【課題】 強誘電体からなる容量絶縁膜を持つ容量素子
の形成時であって、特にＣＭＰ法により下部電極を形成
する際に所定形状の下部電極を確実に得られるようにす
る。 【解決手段】 半導体基板１１上に形成され、それぞれ
が、下部電極１５と、該下部電極１５の上に形成された
強誘電体からなる容量絶縁膜１７と、該容量絶縁膜１７
の上に形成された上部電極１８とにより構成された複数
の容量素子３０を備えている。各下部電極１５は、それ
ぞれの上面が埋込絶縁膜１６によって該埋込絶縁膜１６
の上面と平坦化されるように埋め込まれ、且つ、各上面
における任意の位置からそれぞれ最も近い端部までの距
離が０．６μｍ以下となる平面形状を有している。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、容量絶縁膜に強誘
電体を用いた容量素子を有する強誘電体メモリ装置及び
その製造方法に関する。
【０００２】
【従来の技術】強誘電体メモリ装置は、当初、下部電極
が上部電極よりも大きいプレーナ型構造を用いた１ｋｂ
ｉｔ〜６４ｋｂｉｔ程度の小容量のものから量産され始
め、最近では、下部電極が上部電極よりも小さいか同等
の大きさであるスタック型構造を用いた２５６ｋｂｉｔ
〜４Ｍｂｉｔ程度の大容量の装置が開発の中心となって
きている。このスタック型構造の強誘電体メモリ装置を
実現することにより、集積度が大幅に向上すると共に不
揮発性メモリ装置の信頼性が大きく向上することが期待
されている。
【０００３】従来のスタック型構造の強誘電体メモリ装
置は、例えば特開２０００−１３８８４９号公報に開示
されている。
【０００４】その容量素子部分は、図１１（ａ）に示す
ように、上部に不純物拡散層１０１ａが形成され、上面
が層間絶縁膜１０２により覆われた半導体基板１０１上
に形成されており、該層間絶縁膜１０２には、不純物拡
散層１０１ａと電気的に接続される複数のコンタクトプ
ラグ１０３が形成されている。層間絶縁膜１０２上に
は、コンタクトプラグ１０３と電気的に接続された複数
の下部電極１０４が埋込絶縁膜１０５によって埋め込ま
れている。下部電極１０４は、強誘電体からなる容量絶
縁膜形成膜１０６及び上部電極形成膜１０７により覆わ
れている。容量絶縁膜形成膜１０６及び上部電極形成膜
１０７は、この後、下部電極１０４と対向するようにパ
ターニングされる。
【０００５】従来例に係る製造方法の特徴は、下地層で
ある層間絶縁膜１０２及び下部電極１０４の上面の凹凸
形状に影響されることなく容量絶縁膜形成膜１０６を形
成するために、化学機械的研磨（ＣＭＰ）法により下部
電極１０４を埋込絶縁膜１０５に埋め込んで両者の上面
の平坦化を図っている。これにより、下部電極１０４の
上面と埋込絶縁膜１０５との間に段差がある場合に、容
量絶縁膜形成膜１０６をスピンコート法により塗布する
際に生じる膜厚のばらつきを防ぐことができ、信頼性が
高い強誘電体メモリ装置の実現を図っている。
【０００６】
【発明が解決しようとする課題】しかしながら、前記従
来の強誘電体メモリ装置は以下に示すような種々の問題
を有している。
【０００７】まず、複数の下部電極１０４を覆うように
堆積された埋込絶縁膜１０５をＣＭＰ法により研磨する
際に、メモリセル形成領域の全面にわたって下部電極１
０４を一様に露出させることは困難であり、下部電極１
０４の一部又はメモリセル形成領域の一部に研磨残りが
発生するという第１の問題がある。
【０００８】そこで、第１の問題を解決するために、埋
込絶縁膜１０５をさらに研磨するオーバ研磨を行なう
と、図１１（ａ）に示すように、研磨時の圧力によっ
て、隣接する部材同士の組成が、ここでは埋込絶縁膜１
０５と下部電極１０４との組成が互いに異なることによ
り生じるエロージョン(erosion）現象によって、研磨対
象でない下部電極１０４の上面の周縁部も物理的に削ら
れてしまう。このように、一度平坦化された下部電極１
０４の周縁部が下部電極１０４を埋め込む埋込絶縁膜１
０５と共に研磨されることにより、下部電極１０４の上
面に傾斜が発生し、その結果、下部電極の上面の中央部
と周縁部との間に高低差ｄを持つ、いわゆるリセスが生
じるため、複数の下部電極１０４同士の上面には凹凸が
発生してしまうという第２の問題が生じる。
【０００９】また、下部電極１０４に対してその上面に
凹凸が発生したままオーバ研磨を行なうと、下部電極１
０４自体が埋込絶縁膜１０５から剥がれてしまうという
第３の問題も生じる。
【００１０】ところで、複数のメモリセルは、一般に半
導体基板上に行列状に配置されるが、その周辺部はプロ
セス上、歩留まりが低下しやすいため、その外周部にダ
ミー電極１０４ａが設けられる。図１１（ｂ）に示すよ
うに、下部電極１０４の前工程においては、コンタクト
プラグ１０３の製造工程においてもＣＭＰ法が用いられ
る。このとき、コンタクトプラグ１０３及び層間絶縁膜
１０２に対してＣＭＰ処理を行なうと、これらコンタク
トプラグ１０３及び層間絶縁膜１０２の部材は互いに組
成が異なるため、オーバ研磨時には、前述したようにエ
ロージョン現象が発生し、コンタクトプラグ１０３が形
成されるメモリセル本体領域Ａにおいては、層間絶縁膜
１０２の膜厚が小さくなる。すなわち、コンタクトプラ
グ１０３の有無により下部電極１０４及びダミー電極１
０４ａにおける半導体基板からの高さが異なり、下部電
極１０４及びダミー電極１０４ａを平坦化する際に下部
電極１０４の一部が剥がれたり、研磨残りが生じたりす
るという第４の問題がある。このような、下部電極１０
４の膜剥がれ又は研磨残りは、強誘電体メモリ装置にお
けるビット不良の原因となる。また、強誘電体メモリ装
置は、データを所定期間保持し、必要に応じて読み出さ
れる不揮発性メモリ装置であることから、すべてのビッ
トにおいて容量素子が均一に形成されている必要があ
る。
【００１１】以上説明したように、下部電極１０４のリ
セス、及びコンタクトプラグ１０３のエロージョン現象
による層間絶縁膜１０２の膜厚のばらつきは、必然的に
容量絶縁膜１０６の膜厚のばらつきを誘発するため、メ
モリセルごとのデータの保持能力が一様でなくなるの
で、メモリ装置としての信頼性の低下を引き起こす。
【００１２】本発明は、前記従来の問題を解決し、その
目的は、強誘電体からなる容量絶縁膜を持つ容量素子の
形成時であって、特にＣＭＰ法により下部電極を形成す
る際に所定形状の下部電極を確実に得られるようにする
ことにある。
【００１３】
【課題を解決するための手段】前記の目的を達成するた
め、本発明は、強誘電体メモリ装置を、コンタクトプラ
グ又は下部電極の形成工程においてＣＭＰ処理を行なう
際に生じるエロージョン現象を積極的に利用できる構成
とする。
【００１４】具体的に、本発明に係る第１の強誘電体メ
モリ装置は、半導体基板の上に形成され、それぞれが、
下部電極と、該下部電極の上に形成された強誘電体から
なる容量絶縁膜と、該容量絶縁膜の上に形成された上部
電極とにより構成された複数の容量素子を備え、各下部
電極は、それぞれの上面が埋込絶縁膜によって該埋込絶
縁膜の上面と平坦化されるように埋め込まれ且つ各上面
における任意の位置からそれぞれ最も近い端部までの距
離が０．６μｍ以下となる平面形状を有している。
【００１５】第１の強誘電体メモリ装置によると、各下
部電極は、それぞれの上面が埋込絶縁膜によってその上
面と平坦化されるように埋め込まれ且つ各上面における
任意の位置からそれぞれ最も近い端部までの距離が０．
６μｍ以下となる平面形状を有している。一例として、
各下部電極の平面形状が単純な円形状である場合には、
その半径が０．６μｍ以下に設定されている。このよう
に、下部電極がその上面における任意の位置から最も近
い端部までの距離が０．６μｍ以下となる平面形状を有
していると、後述するエロージョン現象によって、該下
部電極はその上面にリセスを生じることなく平坦化され
る。これにより、各下部電極に所定の形状を得ることが
できるため、埋込絶縁膜の研磨残りの発生が防止され、
さらに、下部電極の膜剥がれや容量絶縁膜の膜厚のばら
つきが防止されるので、各メモリセルにおけるデータの
保持特性を向上させることができる。
【００１６】第１の強誘電体メモリ装置において、各下
部電極の側面上には、下部電極をそれぞれ保護する保護
膜が形成されていることが好ましい。このようにする
と、下部電極がより剥がれにくくなる。
【００１７】第１の強誘電体メモリ装置において、各容
量素子が、下部電極の下側に形成され、下部電極と電気
的に接続されたコンタクトプラグをそれぞれ有している
ことが好ましい。このようにすると、容量素子を下部電
極が上部電極よりも小さいか同等の大きさを持つスタッ
ク型構造を実現することができる。
【００１８】この場合に、複数の容量素子が配置されて
なるメモリセル配置領域における周辺部には、電気的に
動作をしない下部電極を含むダミー容量素子を有するダ
ミーメモリセルが配置されており、ダミー容量素子の下
部電極の下側には、該下部電極と接続し、且つ、その形
状及び材料が容量素子のコンタクトプラグとほぼ同等の
コンタクトプラグが形成されていることが好ましい。こ
のようにすると、コンタクトプラグが例えばＣＭＰ法に
より形成された際に、ダミーセルを設ける領域もメモリ
セル本体領域と同様にエロージョン現象によって膜厚が
一様に減るため、下部電極及び埋込絶縁膜の平坦化を確
実に行なえるようになる。
【００１９】さらに、この場合に、メモリセル配置領域
の面積に対するコンタクトプラグの総面積の比の値が約
０．３以下であることが好ましい。このようにすると、
コンタクトプラグにおけるエロージョンの発生量をメモ
リ装置の性能に影響を与えない程度の値に抑制すること
ができる。
【００２０】第１の強誘電体メモリ装置において、下部
電極が、白金、イリジウム、ルテニウム、これらのうち
の少なくとも１つを含む合金、又はイリジウム若しくは
ルテニウムの酸化物からなることが好ましい。容量絶縁
膜を構成する強誘電体は一般に金属酸化物であるため、
下部電極材料には、白金のように耐酸化性を有する材
料、又は酸素バリア性を有するイリジウム若しくはルテ
ニウムが適しており、また、イリジウム又はルテニウム
の酸化物も導電性を有するため適している。
【００２１】本発明に係る強誘電体メモリ装置の製造方
法は、半導体基板の上に下部電極形成膜を形成した後、
形成した下部電極形成膜に対して、それぞれエロージョ
ン現象によりリセスを生じない程度の外形寸法にパター
ニングを行なうことにより、下部電極形成膜から複数の
下部電極を形成する第１の工程と、半導体基板の上に複
数の下部電極を覆うように全面にわたって埋込絶縁膜を
堆積する第２の工程と、化学機械研磨法により、埋込絶
縁膜に対して下部電極が露出するまで研磨を行なう第３
の工程と、露出した複数の下部電極及び埋込絶縁膜に対
してオーバ研磨を行なうことにより、複数の下部電極及
び埋込絶縁膜の上面を平坦化する第４の工程と、平坦化
した複数の下部電極及び埋込絶縁膜の上に、強誘電体か
らなる容量絶縁膜形成膜を形成する第５の工程と、容量
絶縁膜の上に上部電極形成膜を形成する第６の工程と、
容量絶縁膜に対して複数の下部電極とそれぞれ対向する
ようにパターニングを行なうことにより、容量絶縁膜形
成膜から複数の容量絶縁膜を形成る第７の工程と、上部
電極形成膜に対して複数の容量絶縁膜とそれぞれ対向す
るようにパターニングを行なうことにより、上部電極形
成膜から複数の上部電極を形成する第８の工程とを備え
ている。
【００２２】本発明の強誘電体メモリ装置の製造方法に
よると、複数の下部電極を、それぞれエロージョン現象
によりリセスを生じない程度の外形寸法にパターニング
を行ない、その後、露出した複数の下部電極及び埋込絶
縁膜に対してオーバ研磨を行なうため、各下部電極の上
面に埋込絶縁膜の研磨残りが生じることがない。その
上、各下部電極はエロージョン現象によりリセスを生じ
ない程度の外形寸法を有しているため、下部電極の上面
を確実に平坦化することができる。
【００２３】本発明の強誘電体メモリ装置の製造方法に
おいて、第５の工程における容量絶縁膜形成膜はスピン
コート法により成膜することが好ましい。このようにす
ると、強誘電体からなる容量絶縁膜形成膜を、平坦化さ
れた下部電極及び埋込絶縁膜の上に均一に塗布すること
ができる。
【００２４】本発明の強誘電体メモリ装置の製造方法
は、第１の工程よりも前に、化学機械的研磨法により、
複数の下部電極の下側に該下部電極とそれぞれ電気的に
接続される複数のコンタクトプラグを形成する工程をさ
らに備え、複数のコンタクトプラグが配置されたメモリ
セル配置領域における周辺部に配置されたコンタクトプ
ラグは電気的に動作をしないダミーセルであることが好
ましい。このようにすると、コンタクトプラグをＣＭＰ
法により形成する際に、ダミーセルを設ける領域もメモ
リセル本体領域と同様にエロージョン現象によって膜厚
が一様に減るため、下部電極及び埋込絶縁膜の平坦化を
確実に行なえるようになる。
【００２５】本発明の強誘電体メモリ装置の製造方法
は、第１の工程と第２の工程との間に、複数の下部電極
の側面上に下部電極を保護する保護膜を形成する工程を
さらに備えていることが好ましい。このようにすると、
下部電極の膜剥がれをより確実に防止することができ
る。
【００２６】この場合の保護膜を、半導体基板上に複数
の下部電極を含む全面に保護膜形成膜を堆積した後、堆
積した保護膜形成膜に対してエッチバックを行なうこと
により形成することが好ましい。このようにすると、保
護膜を下部電極の側面上に確実に形成することができ
る。
【００２７】または、保護膜を下部電極形成膜に対して
パターニングを行なう際に生じる生成物により形成する
ことが好ましい。このようにすると、保護膜の形成工程
をわざわざ設ける必要がなくなるため、製造プロセスを
簡略化することができる。
【００２８】本発明の強誘電体メモリ装置の製造方法
は、第４の工程と第５の工程との間に、形成された複数
の下部電極の上面に対して埋込絶縁膜用のエッチャント
によるエッチングを行なう工程をさらに備えていること
が好ましい。このようにすると、下部電極の上面が断面
凹部（ディッシュ）状となって、該凹部に埋込絶縁膜の
残滓があっても、確実に除去することができる。
【００２９】本発明の強誘電体メモリ装置の製造方法に
おいて、第１の工程における下部電極形成膜が、白金、
イリジウム、ルテニウム、これらのうちの少なくとも１
つを含む合金、又はイリジウム若しくはルテニウムの酸
化物からなることが好ましい。
【００３０】
【発明の実施の形態】（第１の実施形態）本発明の第１
の実施形態について図面を参照しながら説明する。
【００３１】図１は本発明の第１の実施形態に係る強誘
電体メモリ装置であって、そのメモリセル部の断面構成
を模式的に示している。
【００３２】図１に示すように、例えばシリコン（Ｓ
ｉ）からなる半導体基板１１の上部には、例えばＳＴＩ
構造を持つ複数の素子分離絶縁膜１２が互いに間隔をお
いて形成されており、各素子分離絶縁膜１２の間の領域
にはＭＯＳＦＥＴからなるメモリセルトランジスタのソ
ース領域又はドレイン領域となる高濃度不純物拡散層１
１ａが形成されている。
【００３３】半導体基板１１の上面は、酸化シリコン
（ＳｉＯ2 ）等からなる層間絶縁膜１３により覆われて
おり、該層間絶縁膜１３には、各高濃度不純物拡散層１
１ａとそれぞれ電気的に接続され、ポリシリコン（Ｓ
ｉ）又はタングステン（Ｗ）からなる複数のコンタクト
プラグ１４が形成されている。
【００３４】層間絶縁膜１３上には、各コンタクトプラ
グ１４と電気的に接続され、１辺が１．０μｍ程度の方
形状を有する複数の下部電極１５が、例えば酸化シリコ
ン（ＳｉＯ2 ）、窒化シリコン（Ｓｉ3Ｎ4）又は酸化窒
化シリコン（ＳｉＯＮ）からなる埋込絶縁膜１６によっ
て埋め込まれるように形成されている。
【００３５】各下部電極１５上には強誘電体からなる容
量絶縁膜１７がそれぞれ形成され、該容量絶縁膜１７の
上には上部電極１８がそれぞれ形成されている。これら
下部電極１５、容量絶縁膜１７及び上部電極１８により
１つの容量素子３０が形成される。
【００３６】ここで、下部電極１５及び上部電極１８に
は、耐酸化性が大きい白金（Ｐｔ）又は酸素バリア性を
有するイリジウム（Ｉｒ）若しくはルテニウム（Ｒｕ）
を用いることが好ましく、さらには、導電性を有する酸
化物である酸化イリジウム（ＩｒＯ2 ）又は酸化ルテニ
ウム（ＲｕＯ2 ）を用いてもよい。また、白金、イリジ
ウム及びルテニウムのうちの少なくとも１つを含む合金
を用いてもよい。
【００３７】また、下部電極１５の堆積時の膜厚は約３
００ｎｍとしているが、埋込絶縁膜１６に対する平坦化
処理によって、約２５０ｎｍの膜厚となっている。
【００３８】容量絶縁膜１７に用いる強誘電体には、Ｐ
ＺＴ（ＰｂＺｒxＴｉ1-xＯ3 ）（但し、ｘは０≦ｘ≦１
とする。）、又はＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ9 ）を用い
ることが好ましく、これらの強誘電体を用いると、スピ
ンコート法により成膜しても、膜厚のばらつきをほとん
ど生じることがない。
【００３９】図２は第１の実施形態に係る強誘電体メモ
リ装置におけるメモリセル部の本体領域の端部であっ
て、下部電極１５のパターニング直後の断面構成を示し
ている。図２に示すように、第１の実施形態の特徴とし
て、半導体基板１１上の、容量素子が行列状に配置され
てなるメモリセル本体領域Ａの周辺部に設けられたダミ
ーセルＢにもコンタクトプラグ１４が形成されている。
このようにすると、層間絶縁膜１３とコンタクトプラグ
１４との間で生じるエロージョン現象によって、層間絶
縁膜１３におけるメモリセル本体領域ＡとダミーセルＢ
との上面の高さがほぼ同等となるため、下部電極１５の
膜剥がれを防止することができる。
【００４０】図３はコンタクトプラグのパターン密度γ
2 をパラメータとする研磨時間とエロージョン発生量と
の関係を示している。図３から分かるように、パターン
密度γ2 の値を０．３０以下とすれば、エロージョン発
生量を下部電極１５の平坦化処理として影響が出ない程
度の５０ｎｍ以下に抑えることができる。
【００４１】そこで、第１の実施形態においては、ダミ
ーセルＢを含むコンタクトプラグ１５のパターン密度γ
2 を０．２５としており、このときのエロージョン発生
量は５０ｎｍ以下となる。
【００４２】以下、前記のように構成された強誘電体メ
モリ装置の製造方法について図面を参照しながら説明す
る。
【００４３】図４（ａ）〜図４（ｃ）及び図５（ａ）〜
図５（ｃ）は第１の実施形態に係る強誘電体メモリ装置
の製造方法の工程順の断面構成を示している。
【００４４】まず、図４（ａ）に示すように、半導体基
板１１上に、例えばＳＴＩ構造の素子分離絶縁膜１２を
選択的に形成し、その後、ｎ型不純物層の場合は砒素
（Ａｓ）イオン又は燐（Ｐ）イオンを注入することによ
り、メモリセルトランジスタのソース領域又はドレイン
領域となる高濃度不純物拡散層１１ａを形成する。続い
て、例えばＣＶＤ法により、半導体基板１１上に素子分
離絶縁膜１２を含む全面にわたって層間絶縁膜１３を堆
積する。その後、リソグラフィ法及びエッチング法によ
り、堆積した層間絶縁膜１３に各高濃度不純物拡散層１
１ａを露出するコンタクトホールをそれぞれ形成する。
続いて、形成したコンタクトホールに、例えばＣＶＤ法
によりポリシリコン又はタングステンを充填してコンタ
クトプラグ１４を形成する。このとき、ＣＭＰ法によ
り、コンタクトプラグ形成用の導体膜及び層間絶縁膜１
３に対して平坦化処理を行なう。その後、例えばスパッ
タ法を用いて、層間絶縁膜１３上にコンタクトプラグ１
４を含む全面に膜厚が約３００ｎｍの白金を堆積して下
部電極形成膜１５Ａを形成する。ここで、下部電極形成
膜１５Ａの材料は、白金に代えて、イリジウム又はルテ
ニウムでもよく、また、これらと白金のうちの少なくと
も１つを含む合金又はイリジウム若しくはルテニウムの
酸化物であってもよい。
【００４５】次に、図４（ｂ）に示すように、リソグラ
フィ法及びエッチング法を用いて、下部電極形成膜１５
Ａに対して各コンタクトプラグ１４と接続されるように
パターニングを行なうことにより、下部電極形成膜１５
Ａから下部電極１５を形成する。
【００４６】次に、図４（ｃ）に示すように、例えばＣ
ＶＤ法により、層間絶縁膜１３上に下部電極１５を含む
全面にわたって膜厚が４００ｎｍ程度の酸化シリコン又
は窒化シリコン等からなる埋込絶縁膜形成膜１６Ａを堆
積する。
【００４７】次に、図５（ａ）に示すように、ＣＭＰ法
により、埋込絶縁膜形成膜１６Ａに対して下部電極１５
が露出するまで平坦化処理を行なって、埋込絶縁膜形成
膜１６Ａから埋込絶縁膜１６を形成する。さらに、図５
（ｂ）に示すように、露出した下部電極１５と埋込絶縁
膜１６とに対してエロージョン現象を積極的に利用し
て、各下部電極１５の膜厚が２５０ｎｍ程度となるまで
オーバ研磨を行なう。
【００４８】後述するように、各下部電極１５は、その
上面における任意の位置からそれぞれ最も近い端部まで
の距離が０．６μｍ以下となる平面形状を有している
と、エロージョン現象により下部電極１５と埋込絶縁膜
１６とが同時に研磨されるので、下部電極１５の上面に
埋込絶縁膜１６が残る、いわゆる研磨残りを防止するこ
とができると共に、下部電極１５の周縁部にリセスを発
生させないようにすることができる。
【００４９】なお、このオーバ研磨工程の後に、下部電
極１５と埋込絶縁膜１６の全面にウェットエッチ又はド
ライエッチによるエッチバックを行なうことにより、た
とえ下部電極１５の上面にＣＭＰ装置の研磨パッドが追
従するのが困難な凹部が存在したとしても、該凹部に残
る埋込絶縁膜１６を確実に除去することができる。
【００５０】次に、図５（ｃ）に示すように、下部電極
１５及び埋込絶縁膜１６上に、強誘電体の組成比を調整
しやすく且つ安定した成膜が可能なスピンコート法によ
り、強誘電体からなる容量絶縁膜形成膜１７Ａを成膜す
る。続いて、スパッタ法等を用いて、容量絶縁膜形成膜
１７Ａの上に、膜厚が５０ｎｍ〜２００ｎｍ程度の白金
等からなる上部電極形成膜１８Ａを堆積する。
【００５１】この後は、リソグラフィ法及びエッチング
法により、上部電極形成膜１８Ａ及び容量絶縁膜形成膜
１７Ａに対して、各下部電極１５を覆うようにパターニ
ングを行なうことにより、上部電極形成膜１８Ａから上
部電極１８を形成すると共に、容量絶縁膜形成膜１７Ａ
から容量絶縁膜１７を形成して、図１に示す強誘電体メ
モリ装置を得る。なお、ここでは上部電極１８と容量絶
縁膜１７とを同時にパターニングしたが別々に行なって
もよい。
【００５２】また、第１の実施形態においては、白金、
イリジウム、ルテニウム、これらのうちの少なくとも１
つを含む合金、又はイリジウム若しくはルテニウムの酸
化物を下部電極１５に用いているため、金属酸化物であ
る強誘電体からなる容量絶縁膜１７に対して高温の熱処
理を行なっても、該下部電極１５は金属酸化物に含まれ
る酸素との反応を起こしにくく、安定である。
【００５３】以上の製造工程により、下部電極１５はそ
の周囲が埋込絶縁膜１６に埋め込まれて確実に平坦化さ
れるため、容量絶縁膜形成膜１７Ａをスピンコート法に
より成膜しても膜厚が均一となる。このため、成膜形状
に起因する容量絶縁膜１７の電気特性にばらつきがなく
なるので、信頼性が高い強誘電体メモリ装置を実現する
ことができる。
【００５４】以下、白金のように化学的に安定で且つ反
応しにくい材料からなる下部電極１５に対するエロージ
ョン現象について図面を参照しながら説明する。
【００５５】通常、ＣＭＰ法によるオーバ研磨時に、埋
込絶縁膜１６から下部電極１５が露出しても、露出した
下部電極１５とスラリーとは反応せず化学的研磨は起こ
らない。しかしながら、研磨領域に、例えば酸化シリコ
ンからなる埋込絶縁膜１６と白金からなる下部電極１５
との互いに組成が異なる部材が存在する場合に、いわゆ
るエロージョン現象によって非研磨対象である、白金等
からなる下部電極１５が、研磨圧力により物理的に削ら
れる。
【００５６】図６（ａ）及び図６（ｂ）はこの様子を模
式的に示しており、図６（ａ）は下部電極１５が埋込絶
縁膜１６から露出した直後の断面構成を示し、図６
（ｂ）は下部電極１５に対して十分なオーバ研磨を行な
った後の断面構成を示している。なお、実験用の構成で
あり、コンタクトプラグ１５は省略している。
【００５７】本願出願人らは、容量素子の下部電極１５
に対してオーバ研磨を行なった場合の下部電極１５の大
きさ（平面寸法）とリセス発生量との関係を種々検討し
た結果、以下のような知見を得ている。
【００５８】すなわち、下部電極１５の平面寸法が相対
的に大きい場合には、エロージョン現象によって該下部
電極１５の周縁部とその中央部との間に発生するリセス
量ｄが大きくなり、一度は平坦化された下部電極１５の
上面が凹凸状になる。
【００５９】しかしながら、各下部電極１５のそれぞれ
が十分に小さく且つ高密度に配置されている場合には、
エロージョン現象によって下部電極１５の中央部分まで
が研磨され、これにより、下部電極１５の上面の凹凸が
なくなって平坦度が増すことを見いだしている。
【００６０】すなわち、下部電極１５の平面寸法を相対
的に小さくすることにより、エロージョン現象を積極的
に利用することにより、リセスの発生を防止でき、従っ
て、平坦度を維持しながら下部電極１５のオーバ研磨を
実現できるので、埋込絶縁膜１６の研磨残りをも防止す
ることができるようになる。
【００６１】図６（ｃ）に、オーバ研磨を十分に行なっ
た場合の下部電極１５の平面寸法に対するリセス発生量
の関係を示す。ここでは、下部電極１５に白金を用い、
埋込絶縁膜１６に酸化シリコン（ＳｉＯ2 ）を用いてい
る。また、研磨条件として、シリカ（ＳｉＯ2 ）を主成
分とするスラリーを用い、研磨用の定盤（プラテン）の
回転数を３００ｒｐｍ程度とし、キャリアの回転数を約
１７ｒｐｍとし、キャリアの定盤に対する圧力を約３．
８×１０4 Ｐａとしている。
【００６２】図６（ｃ）は、下部電極１５の平面寸法が
１．２μｍ以下の場合は、リセスの発生量が２０ｎｍ程
度と少なく、エロージョン現象によって白金からなる下
部電極１５も研磨されることを示している。すなわち、
下部電極１５上の任意の位置から端部への最短距離が
０．６μｍ以下であれば、リセスの発生量が無視できる
程度となり、平坦性が良好となる。一方、下部電極１５
の平面寸法が１．５μｍよりも大きい場合にはリセスの
発生量も容量素子の動作特性に影響を与える程に大きく
なって、エロージョン現象を利用した平坦化を得られな
いことが分かる。
【００６３】以上説明したように、スラリーと反応しに
くい材料からなる下部電極１５を、該下部電極１５上の
任意の位置から端部への最短距離が０．６μｍ以下とな
るように形成すると、オーバ研磨時にも下部電極１５が
その周辺部に位置する埋込絶縁膜１６と同等に削られる
ため、リセスの発生を防止することができる。
【００６４】なお、下部電極１５におけるリセスの発生
量は、白金に限らず、イリジウムやその酸化物等であっ
ても同等であり、すなわち、ＣＭＰにより研磨されにく
く且つ物理的にしか研磨されない材料あれば同等の結果
を得られる。
【００６５】また、下部電極１５の平面形状が図７
（ａ）に示す正方形状の場合には、該正方形の中心位置
から各辺への垂線が最短距離ｌとなり、最短距離ｌを得
る位置は１つとなる。また、図７（ｂ）に示す下部電極
１５Ｂのように、その平面形状が例えば長円形の場合に
は、最短距離ｌを得る位置は多数となる。
【００６６】また、下部電極１５は単層に限られず、コ
ンタクトプラグ１４の酸化防止作用を有するチタンを含
む第１の導体膜と化学的に安定な白金等の材料からなる
第２の導体膜との積層体としてもよい。
【００６７】（第２の実施形態）以下、本発明の第２の
実施形態について図面を参照しながら説明する。
【００６８】図８は本発明の第２の実施形態に係る強誘
電体メモリ装置であって、そのメモリセル部の断面構成
を模式的に示している。なお、図８において、図１に示
す構成部材と同一の構成部材には同一の符号を付すこと
により説明を省略する。
【００６９】図８に示すように、第２の実施形態に係る
強誘電体メモリ装置は、下部電極２２が、コンタクトプ
ラグ１４側から順次形成された反応防止膜２０と電極本
体膜２１とから構成されており、さらに、下部電極２２
の側面には該下部電極２２が平坦化される際に生じる膜
剥がれをより確実に防止する保護膜２３が形成されてい
ることを特徴とする。
【００７０】第２の実施形態においては、容量素子３０
は、反応防止膜２０及び電極本体膜２１からなる下部電
極２２と容量絶縁膜１７と上部電極１８とにより構成さ
れている。
【００７１】電極本体膜２２とコンタクトプラグ１４と
の間に設けられた反応防止膜２０には、電極本体膜２２
を構成する白金等の金属又は酸化イリジウム等の導電性
酸化物と、コンタクトプラグ１４を構成するタングステ
ン又はポリシリコンとの反応を防止できる導電性材料、
例えば、窒化チタン（ＴｉＮ）、酸素の組成が小さい酸
化窒化チタン（ＴｉＯＮ）又はＴｉを含む合金を用いる
ことが好ましい。
【００７２】下部電極２２の側面を保護する保護膜２３
は、絶縁性であっても導電性であっても良く、例えば絶
縁性材料には酸化シリコン（ＳｉＯ2 ）、窒化シリコン
（ＳｉＮx ）又は酸化窒化シリコン（ＳｉＯＮ）を用い
れば良く、導電性材料には、下部電極２２に対して例え
ばアルゴン（Ａｒ）及び塩素（Ｃｌ）の混合ガスを用い
たドライエッチングによるパターニングの際に下部電極
２２の側面に付着するデポ物（副生成物）をそのまま用
いると良い。このようにすると、保護膜２３を形成する
ための成膜工程及びパターニング（エッチング）工程を
省略することができる。
【００７３】以下、前記のように構成された強誘電体メ
モリ装置の製造方法について図面を参照しながら説明す
る。
【００７４】図９（ａ）〜図９（ｃ）並びに図１０
（ａ）及び（ｂ）は第２の実施形態に係る強誘電体メモ
リ装置の製造方法の工程順の断面構成を示している。
【００７５】まず、図９（ａ）に示すように、半導体基
板１１上にＳＴＩ構造を持つ素子分離絶縁膜１２を選択
的に形成し、その後、ｎ型不純物層の場合は砒素イオン
又は燐イオンを注入することにより、メモリセルトラン
ジスタのソース領域又はドレイン領域となる高濃度不純
物拡散層１１ａを形成する。続いて、例えばＣＶＤ法に
より、半導体基板１１上に素子分離絶縁膜１２を含む全
面にわたって層間絶縁膜１３を堆積する。その後、リソ
グラフィ法及びエッチング法により、堆積した層間絶縁
膜１３に各高濃度不純物拡散層１１ａを露出するコンタ
クトホールをそれぞれ形成する。続いて、形成したコン
タクトホールに、例えばＣＶＤ法によりポリシリコン又
はタングステンを充填してコンタクトプラグ１４を形成
する。このとき、ＣＭＰ法により、コンタクトプラグ形
成用の導体膜及び層間絶縁膜１３に対して平坦化処理を
行なう。その後、例えばスパッタ法により層間絶縁膜１
３上にコンタクトプラグ１４を含む全面に、膜厚が約５
０ｎｍの窒化チタンからなる反応防止膜形成膜２０Ａを
堆積する。続いて、スパッタ法を用いて、層間絶縁膜１
３上にコンタクトプラグ１４を含む全面に、膜厚が約２
５０ｎｍの例えば白金を堆積して電極本体形成膜２１Ａ
を形成する。ここで、電極本体形成膜２１Ａの材料は、
白金に代えて、イリジウム又はルテニウムでもよく、ま
た、これらと白金のうちの少なくとも１つを含む合金又
はイリジウム若しくはルテニウムの酸化物であってもよ
い。
【００７６】次に、図９（ｂ）に示すように、リソグラ
フィ法及びドライエッチング法を用いて、電極本体形成
膜２１Ａ及び反応防止膜形成膜２０Ａに対して各コンタ
クトプラグ１４と接続されるようにパターニングを行な
って、電極本体形成膜２１Ａから電極本体膜２１を形成
すると共に、反応防止膜形成膜２０Ａから反応防止膜２
０を形成することにより、電極本体膜２１及び反応防止
膜２０からなる下部電極２２を形成する。その後、例え
ばＣＶＤ法により、層間絶縁膜１３上に下部電極２２を
含む全面にわたって膜厚が１００ｎｍ程度の窒化シリコ
ンからなる保護膜形成膜を堆積し、堆積した保護膜形成
膜に対してエッチバックを行なって、下部電極２２の側
面上に保護膜形成膜からなる保護膜２３を形成する。
【００７７】ここで、保護膜形成膜からエッチバックに
よるサイドウォール状の保護膜２３を形成する代わり
に、電極本体形成膜２１Ａ及び反応防止膜形成膜２０Ａ
に対するアルゴン及び塩素の混合ガスを用いたドライエ
ッチングによって保護膜２３を形成しても良い。このよ
うにすると、エッチング時の副生成物からなり、下部電
極２２と同一の組成を持つ保護膜２３を形成できるた
め、下部電極２２と保護膜２３との密着性が良好となる
上に、工程数も削減できるので好ましい。
【００７８】次に、図９（ｃ）に示すように、例えばＣ
ＶＤ法により、層間絶縁膜１３上に下部電極２２及び保
護膜２３を含む全面にわたって膜厚が４００ｎｍ程度の
酸化シリコン又は窒化シリコン等からなる埋込絶縁膜形
成膜１６Ａを堆積する。
【００７９】次に、図１０（ａ）に示すように、ＣＭＰ
法により、埋込絶縁膜形成膜１６Ａに対して下部電極２
２が露出するまで平坦化処理を行なって、埋込絶縁膜形
成膜１６Ａから埋込絶縁膜１６を形成する。さらに、露
出した下部電極２２と埋込絶縁膜１６とに対してエロー
ジョン現象を積極的に利用して、各下部電極２２の膜厚
が２５０ｎｍ程度となるまでオーバ研磨を行なう。
【００８０】前述したように、各下部電極２２の電極本
体膜２１は、その上面における任意の位置からそれぞれ
最も近い端部までの距離が０．６μｍ以下となる平面形
状を有しているため、エロージョン現象により電極本体
膜２１と埋込絶縁膜１６とが同時に研磨されるので、下
部電極２２の上面に埋込絶縁膜１６が残る、いわゆる研
磨残りを防止することができると共に、下部電極２２の
周縁部にリセスを発生させないようにすることができ
る。
【００８１】その上、下部電極２２の側面上に保護膜を
設けることにより、反応防止膜２１及び電極本体膜２１
の側面が露出されないので、研磨パッドよる膜剥がれを
確実に防止することができる。また、このオーバ研磨工
程の後に、下部電極２２と埋込絶縁膜１６の全面にウェ
ットエッチ又はドライエッチによるエッチバックを行な
うことにより、たとえ下部電極２２の上面に研磨パッド
が追従するのが困難な凹部が存在したとしても、該凹部
に残る埋込絶縁膜１６を確実に除去することができる。
【００８２】次に、図１０（ｂ）に示すように、下部電
極２２及び埋込絶縁膜１６上に、スピンコート法によ
り、強誘電体からなる容量絶縁膜形成膜１７Ａを成膜す
る。続いて、スパッタ法等を用いて、容量絶縁膜形成膜
１７Ａの上に、膜厚が５０ｎｍ〜２００ｎｍ程度の白金
等からなる上部電極形成膜１８Ａを堆積する。
【００８３】この後は、リソグラフィ法及びエッチング
法により、上部電極形成膜１８Ａ及び容量絶縁膜形成膜
１７Ａに対して、各下部電極２２を覆うようにパターニ
ングを行なうことにより、上部電極形成膜１８Ａから上
部電極１８を形成すると共に、容量絶縁膜形成膜１７Ａ
から容量絶縁膜１７を形成して、図８に示す強誘電体メ
モリ装置を得る。なお、ここでは上部電極１８と容量絶
縁膜１７とを同時にパターニングしたが別々に行なって
もよい。
【００８４】また、第２の実施形態においても、白金、
イリジウム、ルテニウム、これらのうちの少なくとも１
つを含む合金、又はイリジウム若しくはルテニウムの酸
化物を下部電極２２の電極本体膜２１に用いているた
め、金属酸化物である強誘電体からなる容量絶縁膜１７
に対して高温の熱処理を行なっても、該下部電極２２は
金属酸化物に含まれる酸素との反応を起こしにくい。
【００８５】その上、第２の実施形態においては、コン
タクトプラグ１４と電極本体膜２１との間に窒化チタン
等のチタンを含む反応防止膜２０を設けているため、下
部電極２２の電極本体膜２２はより確実に安定化する。
【００８６】以上の工程により、下部電極２２はその周
囲が保護膜２３及び埋込絶縁膜１６に埋め込まれて確実
に平坦化されているため、容量絶縁膜形成膜１７Ａをス
ピンコート法により成膜しても膜厚が均一となる。この
ため、成膜形状に起因する強誘電体の特性にばらつきが
なくなるので、信頼性が高い強誘電体メモリ装置を実現
することができる。
【００８７】また、下部電極２２における電極本体膜２
１を構成する白金等は、一般にエッチングすることが困
難な材料であるため、例えば、アルゴンをエッチングガ
スの主成分としてエッチングを行なうと、エッチング時
の副生成物が下部電極２２の側面上に形成され、この副
生成物をそのまま保護膜２３として用いると導電性を有
する保護膜２３の形成が容易となる。この副生成物は除
去が困難であり、その結果、逆に下部電極２２のＣＭＰ
法による平坦化処理時に生じる膜剥がれを確実に防止す
ることができる。
【００８８】なお、下部電極２２の下部に設けた反応防
止膜２０は必ずしも必要ではなく、電極本体膜２１のみ
で構成してもよい。
【００８９】
【発明の効果】本発明に係る強誘電体メモリ装置及びそ
の製造方法によると、下部電極の平面寸法をエロージョ
ン現象を利用できる程度に設定することにより、該下部
電極はその上面にリセスを生じることなく平坦化され、
下部電極に所定形状を得ることができるため、埋込絶縁
膜の研磨残りの発生を防止できる。また、平坦化により
リセスを生じないため、下部電極の膜剥がれや容量絶縁
膜の膜厚のばらつきを防止することができるので、メモ
リセルにおけるデータの保持信頼性を向上させることが
できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る強誘電体メモリ
装置を示す模式的な断面図である。
【図２】本発明の第１の実施形態に係る強誘電体メモリ
装置のダミーセルを含む領域を示す模式的な断面図であ
る。
【図３】本発明の第１の実施形態に係る強誘電体メモリ
装置におけるコンタクトプラグのパターン密度をパラメ
ータとする研磨時間とエロージョン発生量との関係を示
すグラフである。
【図４】（ａ）〜（ｃ）は本発明の第１の実施形態に係
る強誘電体メモリ装置の製造方法を示す工程順の断面図
である。
【図５】（ａ）〜（ｃ）は本発明の第１の実施形態に係
る強誘電体メモリ装置の製造方法を示す工程順の断面図
である。
【図６】本発明の第１の実施形態に係る強誘電体メモリ
装置における下部電極を示し、（ａ）は下部電極が露出
した直後の断面図であり、（ｂ）は下部電極に対して十
分なオーバ研磨を行なった後の断面図であり、（ｃ）は
オーバ研磨を十分に行なった場合の下部電極の平面寸法
に対するリセス発生量の関係を示すグラフである。
【図７】（ａ）及び（ｂ）は本発明の第１の実施形態に
係る強誘電体メモリ装置における下部電極を示す平面図
である。
【図８】本発明の第２の実施形態に係る強誘電体メモリ
装置を示す模式的な断面図である。
【図９】（ａ）〜（ｃ）は本発明の第２の実施形態に係
る強誘電体メモリ装置の製造方法を示す工程順の断面図
である。
【図１０】（ａ）及び（ｂ）は本発明の第２の実施形態
に係る強誘電体メモリ装置の製造方法を示す工程順の断
面図である。
【図１１】従来の強誘電体メモリ装置を示し、（ａ）は
オーバ研磨によりリセスが生じた下部電極を示す模式的
な断面図であり、（ｂ）はダミーセルを含む領域を示す
模式的な断面図である。
【符号の説明】
Ａ メモリセル本体領域 Ｂ ダミーセル １１ 半導体基板 １１ａ 高濃度不純物拡散層 １２ 素子分離絶縁膜 １３ 層間絶縁膜 １４ コンタクトプラグ １５ 下部電極 １５Ｂ 下部電極 １６ 埋込絶縁膜 １７ 容量絶縁膜 １７Ａ 容量絶縁膜形成膜 １８ 上部電極 １８Ａ 上部電極形成膜 ２０ 反応防止膜 ２０Ａ 反応防止膜形成膜 ２１ 電極本体膜 ２１Ａ 電極本体形成膜 ２２ 下部電極 ２３ 保護膜 ２３Ａ 保護膜形成膜 ３０ 容量素子
フロントページの続き (72)発明者 十代 勇治 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5F083 FR02 GA09 JA14 JA15 JA38 JA39 JA43 MA06 MA17 NA01 NA08 PR39 PR40 ZA28

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の上に形成され、それぞれ
    が、下部電極と、該下部電極の上に形成された強誘電体
    からなる容量絶縁膜と、該容量絶縁膜の上に形成された
    上部電極とにより構成された複数の容量素子を備え、 前記各下部電極は、それぞれの上面が埋込絶縁膜によっ
    て該埋込絶縁膜の上面と平坦化されるように埋め込ま
    れ、且つ、各上面における任意の位置からそれぞれ最も
    近い端部までの距離が０．６μｍ以下となる平面形状を
    有していることを特徴とする強誘電体メモリ装置。
  2. 【請求項２】 前記各下部電極の側面上には、前記下部
    電極をそれぞれ保護する保護膜が形成されていることを
    特徴とする請求項１に記載の強誘電体メモリ装置。
  3. 【請求項３】 前記各容量素子は、前記下部電極の下側
    に形成され、前記下部電極と電気的に接続されたコンタ
    クトプラグをそれぞれ有していることを特徴とする請求
    項１又は２に記載の強誘電体メモリ装置。
  4. 【請求項４】 前記複数の容量素子が配置されてなるメ
    モリセル配置領域における周辺部には、電気的に動作を
    しない下部電極を含むダミー容量素子を有するダミーメ
    モリセルが配置されており、 前記ダミー容量素子の下部電極の下側には、該下部電極
    と接続し、且つ、その形状及び材料が前記容量素子のコ
    ンタクトプラグとほぼ同等のコンタクトプラグが形成さ
    れていることを特徴とする請求項３に記載の強誘電体メ
    モリ装置。
  5. 【請求項５】 前記メモリセル配置領域の面積に対する
    前記コンタクトプラグの総面積の比の値は、約０．３以
    下であることを特徴とする請求項３又は４に記載の強誘
    電体メモリ装置。
  6. 【請求項６】 前記下部電極は、白金、イリジウム、ル
    テニウム、これらのうちの少なくとも１つを含む合金、
    又はイリジウム若しくはルテニウムの酸化物からなるこ
    とを特徴とする請求項１〜５のうちのいずれか１項に記
    載の強誘電体メモリ装置。
  7. 【請求項７】 半導体基板の上に下部電極形成膜を形成
    した後、形成した下部電極形成膜に対して、それぞれエ
    ロージョン現象によりリセスを生じない程度の外形寸法
    にパターニングを行なうことにより、前記下部電極形成
    膜から複数の下部電極を形成する第１の工程と、 前記半導体基板の上に前記複数の下部電極を覆うように
    全面にわたって埋込絶縁膜を堆積する第２の工程と、 化学機械研磨法により、前記埋込絶縁膜に対して前記下
    部電極が露出するまで研磨を行なう第３の工程と、 露出した複数の下部電極及び前記埋込絶縁膜に対してオ
    ーバ研磨を行なうことにより、前記複数の下部電極及び
    埋込絶縁膜の上面を平坦化する第４の工程と、 平坦化した複数の下部電極及び埋込絶縁膜の上に、強誘
    電体からなる容量絶縁膜形成膜を形成する第５の工程
    と、 前記容量絶縁膜の上に上部電極形成膜を形成する第６の
    工程と、 前記容量絶縁膜に対して前記複数の下部電極とそれぞれ
    対向するようにパターニングを行なうことにより、前記
    容量絶縁膜形成膜から複数の容量絶縁膜を形成る第７の
    工程と、 前記上部電極形成膜に対して前記複数の容量絶縁膜とそ
    れぞれ対向するようにパターニングを行なうことによ
    り、前記上部電極形成膜から複数の上部電極を形成する
    第８の工程とを備えていることを特徴とする強誘電体メ
    モリ装置の製造方法。
  8. 【請求項８】 前記第５の工程における前記容量絶縁膜
    形成膜は、スピンコート法により成膜することを特徴と
    する請求項７に記載の強誘電体メモリ装置の製造方法。
  9. 【請求項９】 前記第１の工程よりも前に、 化学機械的研磨法により、前記複数の下部電極の下側に
    該下部電極とそれぞれ電気的に接続される複数のコンタ
    クトプラグを形成する工程をさらに備え、 前記複数のコンタクトプラグが配置されたメモリセル配
    置領域における周辺部に配置されたコンタクトプラグは
    電気的に動作をしないダミーセルであることを特徴とす
    る請求項７又は８に記載の強誘電体メモリ装置の製造方
    法。
  10. 【請求項１０】 前記第１の工程と前記第２の工程との
    間に、 前記複数の下部電極の側面上に、前記下部電極を保護す
    る保護膜を形成する工程をさらに備えていることを特徴
    とする請求項７〜８のうちのいずれか１項に記載の強誘
    電体メモリ装置の製造方法。
  11. 【請求項１１】 前記保護膜は、半導体基板上に前記複
    数の下部電極を含む全面に保護膜形成膜を堆積した後、
    堆積した保護膜形成膜に対してエッチバックを行なうこ
    とにより形成することを特徴とする請求項１０に記載の
    強誘電体メモリ装置の製造方法。
  12. 【請求項１２】 前記保護膜は、前記下部電極形成膜に
    対してパターニングを行なう際に生じる生成物により形
    成することを特徴とする請求項１０に記載の強誘電体メ
    モリ装置の製造方法。
  13. 【請求項１３】 前記第４の工程と前記第５の工程との
    間に、 形成された複数の下部電極の上面に対して前記埋込絶縁
    膜用のエッチャントによるエッチングを行なう工程をさ
    らに備えていることを特徴とする請求項７〜１２のうち
    のいずれか１項に記載の強誘電体メモリ装置の製造方
    法。
  14. 【請求項１４】 前記第１の工程における前記下部電極
    形成膜は、白金、イリジウム、ルテニウム、これらのう
    ちの少なくとも１つを含む合金、又はイリジウム若しく
    はルテニウムの酸化物からなることを特徴とする請求項
    ７〜１３のうちのいずれか１項に記載の強誘電体メモリ
    装置の製造方法。
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